JP2605435B2 - PCM transmission device, PCM reception device, digital audio interface format data transmission device, and digital audio interface format data reception device - Google Patents
PCM transmission device, PCM reception device, digital audio interface format data transmission device, and digital audio interface format data reception deviceInfo
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、音声信号を伝送または受信するPCM伝送装
置またはその受信装置、またはディジタル・インターフ
ェース・フォーマット・データ伝送装置または受信装置
に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PCM transmission device for transmitting or receiving an audio signal or its receiving device, or a digital interface format data transmitting device or a receiving device.
従来の技術 各種伝送技術の発展により、映像信号や音声信号の多
重伝送技術が近年著しい発展を遂げている。特に、光伝
送技術の発展によりディジタル化された映像信号、音声
信号の高品質長距離伝送が実現されるようになった。そ
して、放送用映像機器の分野でも光伝送技術が取り込ま
れようとしている。2. Description of the Related Art With the development of various transmission techniques, multiplex transmission techniques for video signals and audio signals have been remarkably developed in recent years. In particular, with the development of optical transmission technology, high-quality long-distance transmission of digitized video and audio signals has been realized. Optical transmission technology is also being adopted in the field of video equipment for broadcasting.
音声信号のディジタル化の場合、現在サンプリング周
波数はディジタル・オーディオ・テープレコーダ(以
下、DATと略す。)に見られるように48kHzが標準になり
つつある。また、量子化ビット数も16ビット以上が標準
になりつつある。In the case of digitizing an audio signal, a sampling frequency of 48 kHz is now becoming a standard as seen in a digital audio tape recorder (hereinafter abbreviated as DAT). Also, the standard of the quantization bit number is 16 bits or more.
次に映像信号のサンプリング周波数は、NTSCコンポジ
ット信号の場合は色副搬送周波数fsc(約3.58MHz)の4
倍の4fsc(約14.3MHz)が最も良く使用されている。ま
た、コンポーネント信号の場合は13.5MHzサンプリング
が標準になりつつある(例えば、CCIR勧告601参照)。Next, the sampling frequency of the video signal is the color subcarrier frequency fsc (about 3.58 MHz) in the case of the NTSC composite signal.
Double 4fsc (about 14.3MHz) is most often used. In the case of component signals, 13.5 MHz sampling is becoming standard (for example, see CCIR recommendation 601).
映像信号と音声信号を多重して伝送する場合は、通常
音声信号を映像信号の伝送速度に合わせて伝送する。従
って、従来は以下の3種類の何れかの方式を使用してい
た。When a video signal and an audio signal are multiplexed and transmitted, the normal audio signal is transmitted according to the transmission speed of the video signal. Therefore, conventionally, any one of the following three types has been used.
(1)音声信号のサンプリング周波数を、映像信号のサ
ンプリング周波数の整数分の1にする方式。(1) A method in which the sampling frequency of an audio signal is set to an integer fraction of the sampling frequency of a video signal.
このようにすれば映像信号K個(Kは整数)に1回オ
ーディオ信号を送出すればいいので、回路構成は簡単に
なる。例えば、オーディオ周波数のサンプリング周波数
をfscの1/72とすれば、約49.2kHzとなる。49.2khzサン
プリングの場合、オーディオの伝送帯域は48kHzと殆ど
変わらず実際の音質も全く差はないが、サンプリグ周波
数が非標準であるという問題点がある。In this case, the audio signal may be transmitted once for every K video signals (K is an integer), so that the circuit configuration is simplified. For example, if the sampling frequency of the audio frequency is 1/72 of fsc, it is about 49.2 kHz. In the case of 49.2 kHz sampling, the audio transmission band is almost the same as 48 kHz and there is no difference in actual sound quality, but there is a problem that the sampling frequency is non-standard.
(2)音声信号のサンプリング周波数48kHzのクロック
をビデオのサンプリング周波数から作成する方式。(2) A method in which a clock having a sampling frequency of 48 kHz for audio signals is created from a sampling frequency of video.
48kHzのクロックとビデオのサンプリング・クロック
とは整数比にはならず、N/Mの分数の形になる。The 48 kHz clock and the video sampling clock are not in an integer ratio, but rather in N / M fractions.
いま、音声をシリアル伝送した場合のクロックとして
48kHzクロックの64倍である3072kHzを使用する場合を考
える。また、オーディオデータもシリアルで3072kbpsと
する。3072kHzと色副搬送周波数fscとは、11264/13125
の比になる。fscを13125分周した周波数と、3072kHzを1
1264分周した周波数は同一(3/11kHz)になる。従っ
て、3072kHzの周波数の発振を行う電圧制御型発振器を
使用し、出力周波数を11264分周したものと、fscを1312
5分周したものとをPLL回路で位相比較し、その比較出力
で電圧制御型発信器を制御することにより同期をとるこ
とができる。データからみればビデオ信号13125個に対
し、3072kbpsのデータ11264個を送り、残りの1861個は
データでないものを入れて送出すればよい。このような
送り方は色々な方式があり、例えばマルチ・フレームを
構成して伝送する方式が良く用いられる。このようにし
て、48kHz系のデータをビデオの基準クロックfscと同期
させて伝送することが可能である。Now, as a clock for serial transmission of audio
Consider the case of using 3072 kHz, which is 64 times the 48 kHz clock. The audio data is also 3072 kbps serially. 3072 kHz and the color sub-carrier frequency fsc are 11264/13125
Ratio. fsc divided by 13125 and 3072kHz by 1.
The frequency divided by 1264 becomes the same (3 / 11kHz). Therefore, a voltage-controlled oscillator that oscillates at a frequency of 3072 kHz is used, the output frequency is divided by 11264, and the fsc is set to 1312.
The phase can be compared with that of the frequency-divided signal by a PLL circuit, and the comparison output can control the voltage-controlled oscillator to achieve synchronization. From the viewpoint of data, it is only necessary to send 11264 pieces of 3072 kbps data to 13125 pieces of video signals and send out the remaining 1861 pieces including non-data. There are various methods for such transmission, and for example, a method of forming and transmitting a multi-frame is often used. In this way, it is possible to transmit 48 kHz data in synchronization with the video reference clock fsc.
しかしながら、この方式はビデオの基準クロックと48
kHz系の入力が非同期、即ち、外部クロックである場合
には対応できない。このような場合には、次に述べるス
タッフ同期の技術が用いられる。However, this method uses the video reference clock and 48
If the input of the kHz system is asynchronous, that is, if the input is an external clock, it cannot be handled. In such a case, the following staff synchronization technique is used.
(3)スタッフ同期方式 ビデオの基準クロックと48kHz入力が非同期の場合、
即ち、音声信号が48kHz系であるが、外部クロックであ
るとき、即ち、ビデオのクロックに非同期である場合
は、スタッフ同期という方法が用いられる。この方式は
ビデオのクロックによりマルチ・フレームを構成し、1
フレーム間に、48kHz系のクロックが何個入るかをカウ
ントし、その個数分のデータを送るという方式である。(3) Staff synchronization method When the video reference clock and the 48kHz input are asynchronous,
That is, when the audio signal is a 48 kHz system but is an external clock, that is, when the audio signal is asynchronous with the video clock, a method called stuff synchronization is used. In this method, a multi-frame is constituted by a video clock, and
In this method, the number of 48 kHz clocks is counted between frames, and the data corresponding to the number is transmitted.
いま、3072kbpsのデータを送る場合、速度上昇率はfs
c/3072=1.16…になる。従って、1フレーム長を仮に17
5とすれば、この中にはデータが175/1.16=150.86…と
なる。従って、あるフレームでは150個、別のフレーム
では151個となる。1フレーム間に151個伝送する場合
は、スタッフ処理を行ったことを示すスタッフ・ビット
を立てて、受信側で判別できるようにする。このように
すれば、非同期のデータに対しスタッフ(詰め物)を行
い、同期化して送出することが可能になる。Now, when sending 3072 kbps data, the speed increase rate is fs
c / 3072 = 1.16 ... Therefore, if one frame length is 17
If it is 5, the data will be 175 / 1.16 = 150.86 ... Therefore, there are 150 frames in one frame and 151 frames in another frame. In the case of transmitting 151 pieces in one frame, a stuff bit indicating that the stuff processing has been performed is set so that the receiving side can determine. In this way, it is possible to perform stuffing (stuffing) on asynchronous data, and synchronize and transmit the data.
なお、上記の話は総てのコンポジット信号に対応する
fscを用いた場合について説明を行ったが、コンポーネ
ント信号に対応する13.5の1/4の周波数3.375MHzを用い
る場合も考え方は全く同様である(当然ながら、各数値
は異なる。)。Note that the above story applies to all composite signals
The case where fsc is used has been described, but the concept is completely the same when a frequency of 13.5 of 13.5, 3.375 MHz, corresponding to a component signal is used (naturally, each numerical value is different).
従って、48kHz系のデータがビデオ基準クロックと同
期している場合と、非同期の場合、また、ビデオ信号の
基準クロックとしてコンポジット信号に対応するfscを
使用する場合と、コンポーネント信号に対応する3.375M
Hzを使用する場合のそれぞれについて、下記に示す4つ
の場合の組合わせがある。Accordingly, when the 48 kHz data is synchronized with the video reference clock, when the data is asynchronous, when the fsc corresponding to the composite signal is used as the reference clock of the video signal, and when the 3.375M corresponding to the component signal is used.
For each case where Hz is used, there are four combinations shown below.
(a)ビデオクロックfscに同期した48kHz音声入力をfs
cのレートで伝送する場合、 (b)ビデオクロックfscとは非同期である48kHz音声入
力をfscのレートで伝送する場合。(A) 48kHz audio input synchronized with video clock fsc
(b) When transmitting a 48 kHz audio input that is asynchronous with the video clock fsc at the rate of fsc.
(c)ビデオクロック3.37MHzに同期した48kHz音声入力
を3.375MHzのレートで伝送する場合。(C) When transmitting a 48 kHz audio input synchronized with a video clock of 3.37 MHz at a rate of 3.375 MHz.
(d)ビデオクロック3.375MHzとは非同期である48kHz
音声入力を3.375MHzのレートで伝送する場合。(D) 48kHz which is asynchronous with the video clock 3.375MHz
When transmitting audio input at a rate of 3.375 MHz.
また、サンプリング周波数が48kHzのディジタル・オ
ーディオ・インターフェース・フォーマットの伝送デー
タは、データとしては48kHz×64bit=3072kbpsである
が、バイフェーズ変調を行っているので、NRZ信号とし
て見れば倍の6144kbpsとなる。ディジタル・オーディオ
・インターフェース・フォーマットのデータは当然非同
期入力であり、上記(3)のスタッフ同期の方法が使用
される。また、この場合は伝送クロックも2fsc(約7.16
MHz)または6.75MHz(3.375MHz×2)となってしまう。Also, the transmission data of the digital audio interface format with a sampling frequency of 48 kHz is 48 kHz x 64 bits = 3072 kbps as data, but it is 6144 kbps doubled as seen as an NRZ signal because it performs biphase modulation. . The data in the digital audio interface format is naturally an asynchronous input, and the stuff synchronization method (3) is used. In this case, the transmission clock is also 2 fsc (about 7.16).
MHz) or 6.75 MHz (3.375 MHz × 2).
発明が解決しようとする課題 従来、48kHz系の音声をビデオ基準クロックで伝送す
る場合は、上記の(a),(b),(c),(d)の各
々の場合に対応したフレーム構成及びそのための実現回
路を使用していた。逆にどれか一つの構成を採用する
と、他の場合には対応することができない。従っ、上記
全部に対応するためには、上記4通りの回路構成を全て
持つ必要がある。また、現実の映像機器における伝送で
は、上記4通りの組合せの全てに対応することが重要で
ある。Problems to be Solved by the Invention Conventionally, when transmitting 48 kHz audio with a video reference clock, a frame configuration corresponding to each of the above cases (a), (b), (c), and (d) is provided. The realization circuit for that was used. Conversely, if any one configuration is adopted, it cannot cope with other cases. Therefore, in order to deal with all of the above, it is necessary to have all of the above four circuit configurations. Further, in transmission in actual video equipment, it is important to support all of the above four combinations.
また、49kHzサンプリングのディジタル・オーディオ
・インターフェース・フォーマットのデータを伝送する
場合も、データ量及び伝送クロックが上記(a),
(b),(c),(d)の場合の2倍になるので、この
場合は、3072kbps伝送の場合とは全く別とフレーム構成
及び回路構成で実現しなければならなかった。Also, when transmitting data in the digital audio interface format of 49 kHz sampling, the data amount and the transmission clock are the same as those in (a) and
Since it is twice as large as in the cases of (b), (c) and (d), in this case, it must be realized with a frame configuration and a circuit configuration completely different from the case of 3072 kbps transmission.
課題を解決するための手段 本発明のPCM伝送装置は、伝送クロックとしてfscと1
3.5/4MHを選択する第1のセレクタと、第1のセレクタ
がfscを選択しているときは1フレームのビット数175を
カウントし、13.5/4MHzを選択しているときには1フレ
ームのビット数165をカウントするフレーム・カウンタ
と、更に75の前記フレームでマルチフレームを構成する
ためのマルチ・フレーム・カウンタと、3072kHzの整数
倍のクロックを発振する電圧制御型発振器の出力を1126
4分周した出力と前記マルチ・フレーム・カウンタ出力
との位相比較により前記電圧制御型発振器を制御するこ
とにより構成したPLL回路と、3072kbpsのデータを同期
伝送するか、または、非同期(スタッフ同期)伝送する
かを選択する第2のセレクタと、前記フレームカウンタ
の1周期の間に入力するデータ数をカウントするスタッ
フ制御回路と、3072kHzクロックで入力したデータを伝
送クロックで読み出すために設けたバッファ・メモリ
と、前記第2のセレクタが同期伝送を選択している場合
にはマルチ・フレームのフレーム数75のうち14フレーム
には151ビットのデータを、残り61フレームには150ビッ
トの入力データを挿入し、前記第2のセレクタが非同期
伝送を選択している場合には1フレームに挿入するデー
タ数を前記スタッフ制御回路からの出力により150ビッ
トと151ビットを選択して挿入するフレーム構成回路と
から構成されることにより、上記従来例における問題点
を解決するものである。Means for Solving the Problems The PCM transmission device of the present invention has fsc and 1 as a transmission clock.
A first selector for selecting 3.5 / 4 MHz, and the number of bits 175 per frame when the first selector selects fsc, and the number of bits 165 for one frame when 13.5 / 4 MHz is selected. A multi-frame counter for composing a multi-frame with 75 frames, and an output of a voltage-controlled oscillator for oscillating a clock of an integral multiple of 3072 kHz.
A PLL circuit configured by controlling the voltage-controlled oscillator by comparing the phase of the divided-by-4 output with the output of the multi-frame counter, and synchronously transmits 3072 kbps data or asynchronously (stuff synchronization) A second selector for selecting whether to transmit data, a stuff control circuit for counting the number of data input during one cycle of the frame counter, and a buffer provided for reading out data input at 3072 kHz clock with a transmission clock. When the memory and the second selector select synchronous transmission, 151-bit data is inserted into 14 out of 75 frames of the multi-frame and 150-bit input data is inserted into the remaining 61 frames. When the second selector selects asynchronous transmission, the number of data to be inserted in one frame is determined by the stuff control circuit. The problem in the conventional example described above is solved by using a frame configuration circuit that selects and inserts 150 bits and 151 bits according to the output.
また、本発明のPCM受信装置は、伝送クロックとしてf
scと13.5/4MHzを選択する第1のセレクタと、第1のセ
レクタがfscを選択しているときは1フレームのビット
数175をカウントし、13.5/4MHzを選択しているときには
1フレームのビット数165をカウントするフレーム・カ
ウンタと、更に前記フレームで75のマルチフレームを構
成するためのマルチ・フレーム・カウンタと、前発明項
(1)のフレーム構成回路から送出された伝送データを
受信しフレームを再構成するフレーム再構成回路と、受
信したデータが同期伝送されたものかまたは非同期(ス
タッフ同期)伝送されたものかを指定する第2のセレク
タと、再構成されたフレームから前記第2のセレクタが
同期伝送を選択している場合には14フレームからは151
ビットのデータを、残り61フレームからは150ビットの
データを取り出し、前記第2のセレクタが非同期伝送を
選択している場合には伝送データ内のスタッフ処理を示
すスタッフ・ビットを見て、スタッフ有りの場合であれ
ば取り出すデータ数を151ビット、スタッフ無しであれ
ば150ビットと選択するデフレーム回路と、3072kHzの整
数倍のクロックを発振する電圧制御型発振器の出力を11
264分周する第1の分周回路と、非同期伝送の場合は前
記デフレーム回路で検出したスタッフ・ビットを見て、
スタッフ有りの場合であれば前記電圧制御型発振器の出
力を151分周、スタッフ無しであれば150分周する第2の
分周回路と、前記第2のセレクタが同期伝送を選択して
いる場合は第1の分周回路出力を選択し、前記第2のセ
レクタが非同期伝送を選択している場合は第2の分周回
路出力を選択する第3のセレクタと、前記第2のセレク
タが同期伝送を選択している場合はマルチ・フレーム・
カウンタ出力を選択し、前記第2のセレクタが非同期伝
送を選択している場合はフレーム・カウンタ出力を選択
する第4のセレクタと、前記第3のセレクタと第4のセ
レクタの出力を位相比較した出力で前記電圧制御型発振
器を制御することにより構成したPLL回路と、伝送クロ
ックで入力したデータを3072kHzで読み出すために設け
たバッファ・メモリとから構成されることにより、上記
従来例における問題点を解決するものである。Further, the PCM receiving apparatus of the present invention uses f
a first selector for selecting sc and 13.5 / 4 MHz, and counting the number of bits 175 in one frame when the first selector selects fsc, and selecting a bit for one frame when selecting 13.5 / 4 MHz. A frame counter for counting the number 165, a multi-frame counter for composing 75 multi-frames with the frames, and a frame for receiving transmission data transmitted from the frame configuration circuit according to the above aspect (1). Reconstructing circuit, a second selector for specifying whether the received data is transmitted synchronously or asynchronously (stuff-synchronously), and a second selector for specifying the second data from the reconstructed frame. If the selector selects synchronous transmission, 151 from 14 frames
Bit data, and 150-bit data from the remaining 61 frames. If the second selector selects asynchronous transmission, the stuff bit indicating stuff processing in the transmission data is checked, and stuff is present. In the case of (1), the number of data to be extracted is 151 bits, and if there is no stuff, the output is from a deframe circuit that selects 150 bits and the output of a voltage-controlled oscillator that oscillates a clock that is an integral multiple of 3072 kHz.
Looking at the first frequency dividing circuit that divides the frequency by 264 and the stuff bit detected by the deframe circuit in the case of asynchronous transmission,
A second frequency divider that divides the output of the voltage-controlled oscillator by 151 if there is stuff, and a 150 that if there is no stuff, and a case where the second selector selects synchronous transmission. Selects the output of the first frequency divider, and the third selector, which selects the output of the second frequency divider when the second selector selects asynchronous transmission, is synchronized with the third selector. Multi-frame if transmission is selected
When the counter output is selected, and when the second selector has selected asynchronous transmission, the output of the third selector and the output of the fourth selector for selecting the frame counter output are compared in phase. The PLL circuit configured by controlling the voltage-controlled oscillator with an output and a buffer memory provided for reading data input at 3072 kHz by a transmission clock have the above-described problems in the conventional example. Is the solution.
本発明のディジタル・オーディオ・インターフェース
・フォーマット・データ伝送装置は、48kHzサンプリン
グの音声データをディジタル・オーディオ・インターフ
ェース・フォーマットに変換して得られるNRZ信号とし
て見た場合6144kbpsとなるデータを入力し、6144kHzの
クロックを抽出するクロック抽出回路と、前記クロック
回路出力を1/2分周する分周回路と、前記分周回路の出
力により6144kbpsのディジタル・オーディオ・インター
フェース・フォーマットのデータを3072kbpsの2系統の
データに割合するデマルチプレクサと、前記デマルチプ
レクサの第1の出力及び前記分周回路からの3072kHzの
クロックを入力する第1のPCM伝送装置と、前記デマル
チプレクサの第2の出力及び前記分周回路からの3072kH
zのクロックを入力する第2のPCM伝送装置から構成さ
れ、上記従来例での問題点を解決するものである。The digital audio interface format data transmission device of the present invention inputs data that will be 6144 kbps when viewed as an NRZ signal obtained by converting 48 kHz sampling audio data into a digital audio interface format, and A clock extracting circuit for extracting the clock of the clock circuit, a frequency dividing circuit for dividing the output of the clock circuit by 、, and a digital audio interface format data of 6144 kbps by the output of the frequency dividing circuit into two systems of 3072 kbps. A demultiplexer for sharing data, a first output of the demultiplexer and a first PCM transmission device for inputting a 3072 kHz clock from the frequency divider, and a second output of the demultiplexer and the frequency divider. From 3072kH
It comprises a second PCM transmission device for inputting the clock of z, and solves the problems in the above-mentioned conventional example.
本発明のディジタル・オーディオ・インターフェース
・フォーマット・データ受信装置は、ディジタル・オー
ディオ・インターフェース・フォーマット・データ伝送
装置からの2系統の伝送クロックのデータを各々受信す
る第1及び第2のPCM受信装置と、前記第1のPCM受信装
置及び第2のPCM受信装置から得られる3072kHzのクロッ
クから6144kHzのクロックを作成するクロック生成回路
と、前記第1のPCM受信装置及び第2のPCM受信装置の出
力である各々3072kbpsのデータを多重して6144kbpsのデ
ィジタル・オーディオ・インターフェース・フォーマッ
トの信号を再生するマルチプレクサから構成され、上記
従来例での問題点を解決するものである。A digital audio interface format data receiving device according to the present invention comprises first and second PCM receiving devices for respectively receiving data of two transmission clocks from a digital audio interface format data transmitting device. A clock generating circuit for generating a 6144 kHz clock from a 3072 kHz clock obtained from the first PCM receiving device and the second PCM receiving device, and an output of the first PCM receiving device and the second PCM receiving device. It comprises a multiplexer for multiplexing certain 3072 kbps data to reproduce a signal of a 6144 kbps digital audio interface format, and solves the above-mentioned problems in the conventional example.
作用 本発明のPCM伝送装置によれば、3072kbpsの同期入力
/非同期入力データに対し、伝送クロックとしてビデオ
基準クロックをfscまたは13.5/4MHzに選んだ場合でも本
発明によるフレーム構成を実現することで、上記4通り
の組合せに対して、回路構成を共通しかも簡単な構成で
どの場合でも伝送を実現することが可能である。According to the PCM transmission apparatus of the present invention, for a synchronous input / asynchronous input data of 3072 kbps, by realizing the frame configuration according to the present invention even when the video reference clock is selected to be fsc or 13.5 / 4 MHz as the transmission clock, For the above four combinations, transmission can be realized in any case with a common and simple circuit configuration.
本発明のPCM受信装置では、PCM伝送装置からの伝送デ
ータが、3072kbpsのデータが伝送クロックと同期/非同
期であっても、また伝送クロックとしてビデオ基準クロ
ックがfscまたは13.5/4MHzのどちらの場合でも本発明に
よるフレーム構成を実現することで、上記4通りの組合
せに対して、回路構成を大幅に共通化、しかも簡単な構
成でどの場合でも、受信した伝送信号から元の3072kbps
のデータを再生することが可能である。In the PCM receiving apparatus of the present invention, even if the transmission data from the PCM transmission apparatus is 3072 kbps data synchronous / asynchronous with the transmission clock, and the video reference clock is either fsc or 13.5 / 4 MHz as the transmission clock, By realizing the frame configuration according to the present invention, the circuit configuration is largely shared for the above four combinations, and the original 3072 kbps can be obtained from the received transmission signal in any case with a simple configuration.
Can be reproduced.
本発明のディジタル・オーディオ・インターフェース
・フォーマット・データ伝送装置は、48kHzサンプリン
グのディジタル・オーディオ・インターフェース・フォ
ーマットの信号を2系統の3072kbpsのデータに変換し、
PCM伝送装置を2個使用することにより伝送することが
可能になる。また、このように構成することで、各PCM
伝送装置のモード、入力を切り替えて、3072kbpsのデー
タ2チャンネル(同期/非同期の任意の組合せが可能)
と、6144kbpsのディジタル・オーディオ・インターフェ
ース・フォーマットの非同期データの4通りの場合に対
応することが可能である。The digital audio interface format data transmission device of the present invention converts a digital audio interface format signal of 48 kHz sampling into two systems of 3072 kbps data,
Transmission can be achieved by using two PCM transmission devices. In addition, with this configuration, each PCM
2 channels of 3072 kbps data by switching the mode and input of the transmission device (any combination of synchronous and asynchronous is possible)
And four types of asynchronous data in a 6144 kbps digital audio interface format.
本発明のディジタル・オーディオ・インターフェース
・フォーマット・データ受信装置は、伝送装置からの2
系統の伝送データを受け取り、各々の伝送データの受信
処理をPCM受信装置を2個使用することにより行い、処
理後に再び多量を行うことにより、48kHzサンプリング
のディジタル・オーディオ・インターフェース・フォー
マットのデータの伝送を可能とするものである。また、
このように構成することで、各PCM伝送装置のモード、
入力を切り替えて、3072kbpsのデータ2チャンネル(同
期/非同期の任意の組合せが可能)と、6144kbpsのディ
ジタル・インターフェース・フォーマットの非同期デー
タの場合の4通りに対応することが可能である。The digital audio interface format data receiving apparatus of the present invention is capable of receiving 2 bits from the transmitting apparatus.
The transmission data of the system is received, the reception processing of each transmission data is performed by using two PCM receivers, and after the processing, a large amount is again transmitted, thereby transmitting the data of the digital audio interface format of 48 kHz sampling. Is made possible. Also,
With this configuration, the mode of each PCM transmission device,
By switching the input, it is possible to cope with two kinds of data of 3072 kbps data (any combination of synchronous / asynchronous is possible) and asynchronous data of 6144 kbps digital interface format.
実施例 以下、本発明の実施例について説明する。Examples Hereinafter, examples of the present invention will be described.
まず、本発明で使用しているフレーム構成を説明し、
次に、このフレーム構成で3072kbpsデータをビデオ基準
クロックに変換して伝送、受信するPCM伝送回路、PCM受
信回路の実施例を図面をもとに説明する。First, the frame configuration used in the present invention will be described,
Next, an embodiment of a PCM transmission circuit and a PCM receiving circuit that converts 3072 kbps data into a video reference clock in this frame configuration and transmits and receives the video reference clock will be described with reference to the drawings.
まず、フレーム構成について同期伝送を行う場合を考
える。First, consider a case where synchronous transmission is performed for a frame configuration.
ビデオ基準クロックであるfsc、3.375MHz(13.5/4MHz
を4分周した周波数)と音声系のクロック3072kHz(48k
Hz×64)の相互関係をみると、 fsc=30×525×455/2×1000/1001 =23×32×57×7/11(Hz) =32×54×7/11(kHz) …(1) 3072kHz=3×210(kHz) …(2) 3.375MHz=33×53(kHz) …(3) 従って、(1),(2),(3)式に共通の値として
マルチ・フレーム周波数を3/11kHzに選ぶと、1マルチ
・フレーム中にはクロック周波数fscのデータが3×54
×7=13125個、クロック周波数3.375MHzのデータが32
×53×11=12375個、クロック周波数3072kHzのデータが
210×11=11264個入ることになる。従って、ビデオ基準
クロックとしてfscを選択する場合は、クロック周波数f
scのデータ13125個のデータにクロック周波数3072kHzの
データ11264個を入れれば良い。同様に、ビデオ基準ク
ロックとして、3.375MHzを選択する場合は、クロック周
波数3.375MHzのデータ12375個のデータにクロック周波
数3072kHzのデータ11264個を入れれば良い。Video reference clock fsc, 3.375MHz (13.5 / 4MHz
Frequency divided by 4) and audio clock 3072kHz (48k
Hz x 64), fsc = 30 x 525 x 455/2 x 1000/1001 = 2 3 x 3 2 x 5 7 x 7/11 (Hz) = 3 2 x 5 4 x 7/11 (KHz)… (1) 3072kHz = 3 × 2 10 (kHz)… (2) 3.375MHz = 3 3 × 5 3 (kHz)… (3) Therefore, the equations (1), (2) and (3) If the multi-frame frequency is selected to be 3/11 kHz as a common value, the data of the clock frequency fsc is 3 × 5 4 in one multi-frame.
× 7 = 13125, data with a clock frequency of 3.375 MHz is 3 2
× 5 3 × 11 = 12375 data with 3072kHz clock frequency
2 10 × 11 = 11264 pieces will be included. Therefore, when selecting fsc as the video reference clock, the clock frequency f
It is sufficient to insert 11264 pieces of data having a clock frequency of 3072 kHz into 13125 pieces of data of sc. Similarly, when 3.375 MHz is selected as the video reference clock, 11264 data at the clock frequency of 3072 kHz may be inserted into 12375 data at the clock frequency of 3.375 MHz.
マルチ・フレーム構成を採用し、しかもfscと、3.375
MHzの場合との共通化が可能になるように1マルチフレ
ーム当りのフレーム数を13125と12375の最大公約数であ
る75とすると、1フレーム当りのデータ数はfscの場合1
75、3.375MHzの場合165となる。これは、ビデオの基準
クロックを指定するときにfscか3.375MHzの選択に応じ
てフレーム・カウンタの周期を175か165に選ぶことに対
応する。Adopts multi-frame configuration, fsc and 3.375
If the number of frames per multi-frame is 75, which is the greatest common divisor of 13125 and 12375, so that it can be shared with the case of MHz, the number of data per frame is 1 when fsc
In the case of 75 and 3.375 MHz, it becomes 165. This corresponds to selecting a frame counter period of 175 or 165 depending on the selection of fsc or 3.375 MHz when specifying the video reference clock.
従って、1フレーム当りに格納する3072kHzのデータ
個数は11264/75=150.18…となり、データを150個とす
るフレームを61フレーム、151個とするフレームを14フ
レームとすれば良い。当然ながら、この値はfsc,3.375M
Hzとも全く同一である。Therefore, the number of 3072 kHz data stored per frame is 11264/75 = 150.18..., And it is sufficient to set 61 frames for 150 data and 14 frames for 151 data. Of course, this value is fsc, 3.375M
Hz is exactly the same.
fscの場合は175個の中で3072kbpsのデータは150また
は151個、また、3.375MHzの場合は、165個の中で3072kb
psのデータが150または151個となる。従って、共通化を
はかるためにfscの場合は、データ数の差である10ビッ
トは何もデータを入れないダミー・ビットとすれば良
い。よって、165−151=14個のデータに、伝送に必要な
情報を入れれば良い。For fsc, 3072 kbps data out of 175 is 150 or 151, and for 3.375 MHz, 3072 kb out of 165.
The data of ps becomes 150 or 151 pieces. Therefore, in the case of fsc in order to achieve commonality, the 10-bit difference in the number of data may be a dummy bit in which no data is inserted. Therefore, information necessary for transmission may be added to 165−151 = 14 data.
そのための情報としてはマルチ・フレームの同期パタ
ーン、フレームの同期パターンがある。また、伝送時に
発生する誤りを訂正するための誤り訂正符号を入れても
良い。この構成はトータル14個であればどのような組合
せも自由である。Information for that purpose includes a multi-frame synchronization pattern and a frame synchronization pattern. Further, an error correction code for correcting an error occurring during transmission may be inserted. In this configuration, any combination is possible as long as the total is 14 pieces.
また、ビデオ基準クロックと3072kHzのクロック同期
をとるためには、ビデオ基準クロックを175分周(fscの
選択時)、または、165分周(3.375MHzの選択時)した
フレーム周波数を、更に75分周した3/11kHzの周波数
と、3072kHzクロックを11264分周した3/11kHzの周波数
とをPLL回路を用いて位相、周波数同期をかけることに
より得られる。To synchronize the video reference clock with the clock of 3072 kHz, the frame frequency obtained by dividing the video reference clock by 175 (when fsc is selected) or 165 (when 3.375 MHz is selected) is further increased by 75 minutes. The frequency is obtained by synchronizing the frequency of 3/11 kHz and the frequency of 3/11 kHz obtained by dividing the 3072 kHz clock by 11264 using a PLL circuit.
次に、ビデオの基準クロックと3072kbpsのデータが非
同期である場合を考える。このような場合は従来例で述
べたようにスタッフ同期という方法が用いられる。Next, consider a case where the video reference clock and 3072 kbps data are asynchronous. In such a case, a method called stuff synchronization is used as described in the conventional example.
いま、3072kbpsのデータをfscの速度で送る場合、速
度上昇率はfsc/3072=1.1652…になる。従って、上記同
期の場合と同様1フレーム長を175とすれば、この中に
はデータが175/1.1652…=150.186…となる。同様に、3
072kbpsのデータを3.375MHzの速度で送る場合、速度上
昇率は3375/30722=1.0986…になる。従って、この場合
は1フレーム長が165であれば、この中にはデータが165
/1.0986=150.186…となる。従って、どちらの場合も1
フレーム内のデータ数が150個、または151個となる。従
って、1フレーム間に3072kHzのクロックが何個入るか
をカウントし、151個送る場合は、スタッフ処理を行っ
たことを示すスタッフ・ビットを立てて、受信側で判別
できるようにする。このスタッフ・ビットは前述の14個
のデータ内から使用すれば良い。Now, when 3072 kbps data is sent at the speed of fsc, the speed increase rate is fsc / 3072 = 1.1522. Therefore, assuming that one frame length is 175, as in the case of the synchronization, the data is 175 / 1.1652... = 150.186. Similarly, 3
If the data of 072 kbps is transmitted at a speed of 3.375 MHz, the rate of increase is 3375/30722 = 1.0986. Therefore, in this case, if the length of one frame is 165, the data is 165 in this.
/1.0986=150.186 ... Therefore, in either case, 1
The number of data in the frame becomes 150 or 151. Therefore, the number of 3072 kHz clocks counted in one frame is counted, and when 151 clocks are transmitted, a stuff bit indicating that stuff processing has been performed is set so that the receiving side can determine. This stuff bit may be used from among the above 14 data.
このようにしてフレーム構成は非同期伝送の場合も、
全く同期伝送の場合と同一で実現が可能である。非同期
伝送の場合は3072kbpsのデータを1フレームに150個入
れるか151個入れるかはスタッフ検出回路を使用して判
定し、また、同期データの場合は151個入れるフレーム
数を14個とすれば良い。In this way, the frame configuration can be used for asynchronous transmission,
It can be realized in exactly the same way as in the case of synchronous transmission. In the case of asynchronous transmission, it is determined using a stuff detection circuit whether 150 or 151 pieces of 3072 kbps data are put in one frame, and in the case of synchronous data, the number of frames to be put in 151 pieces may be set to 14 pieces. .
第1表に本発明によるフレーム構成の例を示す。 Table 1 shows an example of a frame configuration according to the present invention.
第1表の例ではマルチ・フレームの同期用ビットを1
ビット、フレーム同期用ビットとして3ビット、スタッ
フ・ビットに1ビット、誤り訂正符号用に9ビットを使
用しているが、この組合せは前述のようにトータル14ビ
ットであればどのような組合せも自由である。In the example of Table 1, the synchronization bit of the multi-frame is set to 1
Bits, 3 bits for frame synchronization, 1 bit for stuff bits, and 9 bits for error correction code, any combination is possible as long as the total is 14 bits as described above. It is.
以下、第1の発明であるPCM伝送装置について、第1
図を用いて説明を行う。 Hereinafter, the first invention of the PCM transmission apparatus will be described in the first section.
This will be described with reference to the drawings.
第1図において、101は第1のセレクタ、102はフレー
ム・カウンタ、103はマルチ・フレーム・カウンタ、104
は電圧制御型発振器、105はクロック出力回路、106は分
周回路、107はPLL回路、108は第2のセレクタ、109はス
タッフ検出回路、110はバッファ・メモリ、111はフレー
ム構成回路である。In FIG. 1, 101 is a first selector, 102 is a frame counter, 103 is a multi-frame counter, 104
Is a voltage controlled oscillator, 105 is a clock output circuit, 106 is a frequency divider circuit, 107 is a PLL circuit, 108 is a second selector, 109 is a stuff detection circuit, 110 is a buffer memory, and 111 is a frame configuration circuit.
第1のセレクタ101では伝送クロックとして3.58MHzと
3.375MHzの選択を行う。フレーム・カウンタ102では、
第1のセレクタ101が伝送クロックとして3.58MHzを選択
しているときは1フレームのビット数として175をカウ
ントし、3.375MHzを選択しているときには1フレームの
ビット数として165をカウントする。マルチ・フレーム
・カウンタ103は75のマルチフレームを構成するため、7
5カウントを行う。The first selector 101 sets the transmission clock to 3.58 MHz.
Select 3.375MHz. In the frame counter 102,
When the first selector 101 selects 3.58 MHz as the transmission clock, it counts 175 as the number of bits in one frame, and when it selects 3.375 MHz, it counts 165 as the number of bits in one frame. The multi-frame counter 103 comprises 75 multi-frames,
Perform 5 counts.
第2のセレクタ108は3072kbpsのデータを同期伝送す
るか、または、非同期(スタッフ同期)伝送するかを選
択する。第2のセレクタ108で同期伝送を選択した場合
は、電圧制御型発振器104の発振周波数3072kHzと、伝送
クロックとが同期する必要がある。そのために、マルチ
・フレーム・カウンタ103の出力である3/11kHzのクロッ
クと、電圧制御型発振器104からの3072kHzのクロックを
分周回路106で11264分周して得られる3/11kHzのクロッ
クとを、PLL回路107で位相比較して得た出力で電圧制御
型発振器104を制御することにより同期をとる。同期伝
送の場合は3072kdpsのデータを送出するための3072kHz
クロックが必要であるので、クロック出力回路105で出
力する。次に、非同期伝送の場合は、外部からの3072kH
zをスタッフ検出回路109に入力し、1フレーム期間に外
部からの3072kHzクロックが何個あるかをカウントす
る。1フレームに3072kHzクロックが151個ある場合はス
タッフ・ビットをたてる。The second selector 108 selects whether to transmit 3072 kbps data synchronously or asynchronously (stuff synchronization). When synchronous transmission is selected by the second selector 108, the oscillation frequency 3072 kHz of the voltage controlled oscillator 104 needs to be synchronized with the transmission clock. For this purpose, the 3/11 kHz clock output from the multi-frame counter 103 and the 3/11 kHz clock obtained by dividing the 3072 kHz clock from the voltage controlled oscillator 104 by 11264 with the frequency dividing circuit 106 are used. The synchronization is achieved by controlling the voltage-controlled oscillator 104 with the output obtained by comparing the phases in the PLL circuit 107. 3072kHz for sending 3072kdps data for synchronous transmission
Since a clock is required, the clock is output from the clock output circuit 105. Next, in the case of asynchronous transmission, 3072 kHz from outside
z is input to the stuff detection circuit 109, and the number of external 3072 kHz clocks in one frame period is counted. If there are 151 3072 kHz clocks in one frame, a stuff bit is set.
3072kbpsの入力データはバッファ・メモリ110に入
り、伝送クロックで読み出される。バッファ・メモリ11
0から読み出された伝送クロックの速度のデータは、フ
レーム構成回路111に入る。フレーム構成回路111では、
第2のセレクタ108が同期伝送を選択している場合には
1マルチ・フレームの75フレーム中、14フレームには15
1ビットのデータを、残り61フレームには150ビットの入
力データを挿入する。また、第2のセレクタ108が非同
期伝送を選択している場合には1フレームに挿入するデ
ータ数をスタッフ検出回路109からの出力により150ビッ
トと151ビットを選択して挿入する。そして、伝送に必
要なフレームの同期パターン、マルチ・フレームの同期
パターンを付加して伝送される。The input data of 3072 kbps enters the buffer memory 110 and is read by the transmission clock. Buffer memory 11
The data of the transmission clock speed read from 0 enters the frame configuration circuit 111. In the frame configuration circuit 111,
When synchronous transmission is selected by the second selector 108, 15 out of 75 frames in one multi-frame
One bit data is inserted, and 150 bits of input data are inserted into the remaining 61 frames. When the second selector 108 selects asynchronous transmission, the number of data to be inserted in one frame is selected from 150 bits and 151 bits based on the output from the stuff detection circuit 109 and inserted. Then, a frame synchronization pattern necessary for transmission and a multi-frame synchronization pattern are added and transmitted.
次に、第2の発明であるPCM受信装置について、第2
図を用いて説明を行う。Next, with regard to the PCM receiving apparatus according to the second invention,
This will be described with reference to the drawings.
第2図において、201は第1のセレクタ、202はフレー
ム・カウンタ、203はマルチ・フレーム・カウンタ、204
はフレーム分解回路、205は第2のセレクタ、206はデフ
レーム回路、207は電圧制御型発振器、208はクロック出
力回路、209は第1の分周回路、210は第2の分周回路、
211は第3のセレクタ、212は第4のセレクタ、213はPLL
回路、214はバッファ・メモリである。In FIG. 2, 201 is a first selector, 202 is a frame counter, 203 is a multi-frame counter, 204
Is a frame decomposition circuit, 205 is a second selector, 206 is a deframe circuit, 207 is a voltage controlled oscillator, 208 is a clock output circuit, 209 is a first frequency divider, 210 is a second frequency divider,
211 is a third selector, 212 is a fourth selector, 213 is a PLL
The circuit 214 is a buffer memory.
第1のセレクタ201では伝送クロックとして3.58MHと
3.375MHzの指定を行う。フレーム・カウンタ202では、
第1のセレクタ201が伝送クロックとして3.58MHzを指定
しているときは1フレームのビット数として175をカウ
ントし、3.375MHzを指令しているときに1フレームのビ
ット数として165をカウントする。マルチ・フレーム・
カウンタ203は75のマルチフレームを構成するため、75
カウントを行う。第2のセレクタ205では3072kbpsのデ
ータ伝送において同期伝送しているか、または、非同期
(スタッフ同期)伝送しているかを指定する。The first selector 201 sets the transmission clock to 3.58 MHz.
Specify 3.375MHz. In the frame counter 202,
When the first selector 201 specifies 3.58 MHz as the transmission clock, 175 is counted as the number of bits in one frame, and when 3.375 MHz is commanded, 165 is counted as the number of bits in one frame. Multi-frame
The counter 203 comprises 75 multiframes, so 75
Perform a count. The second selector 205 specifies whether to perform synchronous transmission or asynchronous (stuff-synchronous) transmission in 3072 kbps data transmission.
本発明のPCM伝送装置から伝送されたデータは、フレ
ーム分解回路204において、フレーム同期パターン、マ
ルチ・フレーム同期パターンを検出し、フレーム・カウ
ンタ202、マルチ・フレーム・カウンタ203を同期パター
ンでリセットすることにより、伝送されたフレームを分
解する。The data transmitted from the PCM transmission apparatus of the present invention detects the frame synchronization pattern and the multi-frame synchronization pattern in the frame decomposition circuit 204, and resets the frame counter 202 and the multi-frame counter 203 with the synchronization pattern. Decomposes the transmitted frame.
デフレーム回路206ではフレーム分解回路204で分解さ
れたフレームから、第2のセレクタ205が同期伝送を指
定している場合には1マルチフレーム75フレーム中14フ
レームからは151ビットのデータを、残り61フレームか
らは150ビットのデータを取り出す。また、第2のセレ
クタ205が非同期伝送を指定している場合には伝送デー
タ内のスタッフ処理を示すスタッフ・ビットを見て、
“1"であれば取り出すデータ数を151ビット、“0"であ
れば150ビットとする。In the deframe circuit 206, from the frames decomposed by the frame decomposing circuit 204, if the second selector 205 specifies synchronous transmission, 151-bit data from 14 out of 75 frames in one multi-frame and the remaining 61 150-bit data is extracted from the frame. When the second selector 205 specifies asynchronous transmission, the stuff bit indicating the stuff processing in the transmission data is checked.
If "1", the number of data to be extracted is 151 bits, and if "0", it is 150 bits.
次にクロック系は、第2のセレクタ205が同期伝送を
指定している場合には、電圧制御型発振器207の出力307
2kHzのクロックを第1の分周回路209で11264分周して得
られる3/11kHzを第3のセレクタ211で選択する。また、
第4のセレクタ212ではマルチ・フレーム周波数(3/11k
Hz)を選択する。このときPLL回路213においては、マル
チ・フレーム・カウンタ203の出力である3/11kHzのクロ
ックと、電圧制御型発振器207からの3072kHzのクロック
を第1の分周回路209で11264分周して得られる3/11kHz
のクロックとを、位相比較して得た出力で電圧制御型発
振器207を制御することにより、伝送クロックと3072kHz
クロックの同期をとる。Next, the clock system outputs the output 307 of the voltage controlled oscillator 207 when the second selector 205 specifies synchronous transmission.
The third selector 211 selects 3/11 kHz obtained by dividing the frequency of 2 kHz by 11264 with the first frequency dividing circuit 209. Also,
In the fourth selector 212, the multi-frame frequency (3 / 11k
Hz). At this time, in the PLL circuit 213, the 3/11 kHz clock output from the multi-frame counter 203 and the 3072 kHz clock from the voltage controlled oscillator 207 are divided by the first frequency dividing circuit 209 into 11264 to obtain. 3 / 11kHz
By controlling the voltage-controlled oscillator 207 with the output obtained by comparing the phase of the
Synchronize clocks.
第2のセレクタ205が非同期伝送を指令している場合
には、電圧制御型発振器207の出力3072kHzのクロック
を、第2の分周回路210でデフレーム回路206で検出した
スタッフ・ビットを見て、“1"であれば電圧制御型発振
器207の出力を151分周、“0"であれば150分周した出力
を第3のセレクタ211で選択する。また、第4のセレク
タ212ではフレーム周波数を選択する。このときPLL回路
213においては、フレーム・カウンタ202の出力であるフ
レーム周波数と、電圧制御型発振器207からの3072kHzの
クロックを第2の分周回路209で150または151分周して
得られるクロックとを、位相比較して得た出力で電圧制
御型発振器207を制御することにより、伝送クロックと3
072kHzクロックの同期をとる。非同期伝送・同期伝送ど
ちらの場合も、クロック出力回路208から3072kHzのクロ
ックを外部に出力する。デフレーム回路206で取り出さ
れたデータは、伝送クロックで入力したデータを3072kH
zで読み出すためにバッファ・メモリ214を通して3072kb
psのデータとして出力される。When the second selector 205 is instructing asynchronous transmission, the output 3072 kHz clock of the voltage controlled oscillator 207 is checked by the second frequency divider 210 by the stuff bit detected by the deframe circuit 206. If it is “1”, the output of the voltage controlled oscillator 207 is divided by 151, and if it is “0”, the output whose frequency is divided by 150 is selected by the third selector 211. The fourth selector 212 selects a frame frequency. At this time, the PLL circuit
At 213, the frame frequency output from the frame counter 202 is compared with the clock obtained by dividing the 3072 kHz clock from the voltage controlled oscillator 207 by 150 or 151 by the second frequency dividing circuit 209. By controlling the voltage-controlled oscillator 207 with the output obtained by
Synchronize the 072kHz clock. In both cases of asynchronous transmission and synchronous transmission, the clock output circuit 208 outputs a clock of 3072 kHz to the outside. The data extracted by the deframe circuit 206 is obtained by converting the data input by the transmission clock to 3072 kHz.
3072kb through buffer memory 214 to read in z
Output as ps data.
次に、第3,第4の発明の実施例を示す。 Next, examples of the third and fourth inventions will be described.
本発明は48kHzサンプリングのディジタル・オーディ
オ・インターフェース・フォーマット・データの伝送
で、データを2系統の3072kbpsの非同期データとして伝
送するとことにより、第1,第2の発明であるPCM伝送装
置,PCM受信装置を用いることにより伝送を行うものであ
る。The present invention is a PCM transmission apparatus and a PCM receiving apparatus according to the first and second inventions by transmitting data as digital audio interface format data of 48 kHz sampling and transmitting data as two systems of 3072 kbps asynchronous data. The transmission is performed by using.
第3図は第3の発明の実施例であり、301はクロック
抽出回路、302は分周回路、303はデマルチプレクサ、30
4は第1のPCM伝送装置(第1の発明)、305は第2のPCM
伝送装置(第1の発明)である。FIG. 3 shows an embodiment of the third invention, wherein 301 is a clock extracting circuit, 302 is a frequency dividing circuit, 303 is a demultiplexer, 30
4 is a first PCM transmission device (first invention), 305 is a second PCM transmission device
It is a transmission device (first invention).
入力された48kHzサンプリングの音声データをディジ
タル・オーディオ・インターフェース・フォーマットに
変換して得られる(NRZ信号として見た場合)6144kbps
である入力データは、まず、クロック抽出回路301で614
4kHzのクロックを抽出する。クロック抽出回路301の実
際の構成は、例えば6144kHzの電圧制御型発振器と出力
と、6144kbpsの入力データからエッジ信号を取り出した
ものを、PLL回路で位相比較して得た出力で電圧制御型
発振器を制御することで得られる。このようにして得ら
れた6144kHzのクロックは、分周回路302で3072kHzのク
ロックに変換される。6144kbps obtained by converting the input 48kHz sampling audio data to digital audio interface format (when viewed as an NRZ signal)
Is input to the clock extracting circuit 301 first.
Extract 4kHz clock. The actual configuration of the clock extraction circuit 301 is, for example, a voltage-controlled oscillator with a 6144 kHz output and an edge signal extracted from input data of 6144 kbps. It is obtained by controlling. The 6144 kHz clock obtained in this way is converted to a 3072 kHz clock by the frequency dividing circuit 302.
6144kbpのデータは分周回路302の出力及びクロック抽
出回路301の出力により、2系統の3072kbpsに分けられ
る。この2系統の信号はそれぞれ第1のPCM伝送装置304
及び第2のPCM伝送装置305に入る。各PCM伝送装置304,3
05では、分周回路302からの3072kHzのクロックで非同期
伝送を行う。各PCM伝送装置304,305の出力は、例えばビ
デオ信号と多重されたりして伝送を行う。The 6144 kbps data is divided into two systems of 3072 kbps by the output of the frequency dividing circuit 302 and the output of the clock extracting circuit 301. These two signals are respectively transmitted to the first PCM transmission device 304.
And enters the second PCM transmission device 305. Each PCM transmission device 304,3
At 05, asynchronous transmission is performed with a 3072 kHz clock from the frequency dividing circuit 302. The output of each of the PCM transmission devices 304 and 305 is transmitted, for example, by being multiplexed with a video signal.
第4図は第4の発明の実施例であり、401は第1のPCM
受信装置(第2の発明)、402は第2のPCM受信装置(第
2の発明)、403はクロック生成回路、404はマルチプレ
クサである。FIG. 4 shows an embodiment of the fourth invention, wherein 401 is a first PCM.
A receiving device (second invention), 402 is a second PCM receiving device (second invention), 403 is a clock generation circuit, and 404 is a multiplexer.
第3の発明であるディジタル・オーディオ・インター
フェース・フォーマット・データ伝送装置からの2系統
の伝送クロックのデータは、第1のPCM受信装置401と第
2のPCM受信装置402に入力する。この2系統のデータは
非同期伝送である。第1のPCM受信装置401及び第2のPC
M受信装置402から得られる3072kHzのクロックは、クロ
ック生成回路403で6144kHzのクロックを作成する。クロ
ック生成回路403としては、例えばPLL回路を使用して実
現できる。第1のPCM受信装置401及び第2のPCM受信装
置402の出力である各々3072kbpsのデータは、3072kHz及
び6144kHzのクロックを用いてマルチプレクサ404で多重
され、6144kbpsのディジタル・オーディオ・インターフ
ェース・フォーマットの信号が再生される。Data of two transmission clocks from the digital audio interface format data transmission device according to the third invention is input to a first PCM receiving device 401 and a second PCM receiving device 402. The data of these two systems is asynchronous transmission. First PCM receiving device 401 and second PC
The clock of 3072 kHz obtained from the M receiving device 402 generates a clock of 6144 kHz in the clock generation circuit 403. The clock generation circuit 403 can be realized using, for example, a PLL circuit. The 3072 kbps data output from the first PCM receiver 401 and the second PCM receiver 402, respectively, are multiplexed by a multiplexer 404 using clocks of 3072 kHz and 6144 kHz, and output in a 6144 kbps digital audio interface format signal. Is played.
このように第1,第2の発明であるPCM伝送装置,PCM受
信装置を2組使用して2系統の3072kbpsの非同期データ
として伝送することにより、48kHzサンプリングのディ
ジタル・オーディオ・インターフェース・フォーマット
・データを伝送することが可能になる。また、このよう
に構成することで、各PCM伝送装置のモード、入力を切
り替ることにより、同一構成で3072kbpsのデータ2チャ
ンネル(同期/非同期の任意の組合せが可能)と、6144
kbpsのディジタル・オーディオ・インターフェース・フ
ォーマットの非同期データの場合の4通りに対応するこ
とが可能である。As described above, two sets of 3072 kbps asynchronous data are transmitted using two sets of the PCM transmission apparatus and the PCM reception apparatus according to the first and second inventions, so that 48 kHz sampling digital audio interface format data can be obtained. Can be transmitted. Further, with this configuration, by switching the mode and input of each PCM transmission device, two channels of 3072 kbps data (the arbitrary combination of synchronous / asynchronous is possible) with the same configuration and 6144
It is possible to deal with four types of asynchronous data in the digital audio interface format of kbps.
発明の効果 以上説明したように、第1の発明のPCM伝送装置によ
れば、3072kbpsの同期入力/非同期入力データに対し、
伝送クロックとしてビデオ基準クロックを3.58MHz,3.37
5MHzに選んだ場合でも、本発明によるフレーム構成を実
現することで、上記4通りの組合せに対して回路構成を
共通化でき、しかも簡単な構成でどの場合でも伝送を実
現することが可能である。Effects of the Invention As described above, according to the PCM transmission apparatus of the first invention, for synchronous input / asynchronous input data of 3072 kbps,
3.58MHz, 3.37MHz video reference clock as transmission clock
Even when 5 MHz is selected, by realizing the frame configuration according to the present invention, the circuit configuration can be shared for the above four combinations, and transmission can be realized in any case with a simple configuration. .
また第2の発明のPCM受信装置では、PCM伝送装置から
の伝送データが、3072kbpsのデータが伝送クロックと同
期/非同期であっても、また、伝送クロックとしてビデ
オ基準クロックが3.58MHz,3.375MHzのどちらの場合でも
本発明によるフレーム構成を実現することで、上記4通
りの組合せに対して、回路構成を大幅に共通化でき、し
かも簡単な構成でどの場合でも受信した伝送信号から元
の3072kbpsのデータを再生することが可能である。Further, in the PCM receiving apparatus of the second invention, even if the transmission data from the PCM transmission apparatus is synchronous / asynchronous with the 3072 kbps data and the transmission clock, the video reference clock is 3.58 MHz and 3.375 MHz as the transmission clock. In either case, by realizing the frame configuration according to the present invention, the circuit configuration can be largely shared for the above four combinations, and the original 3072 kbps of the received transmission signal can be obtained in any case with a simple configuration. It is possible to reproduce the data.
また本発明による非同期伝送ではスタッフ率が14/75
となり、スタッフデータを充分小さくすることができ、
入力クロックと伝送クロックとの周波数の相対安定度が
7000ppmあっても動作する。In the asynchronous transmission according to the present invention, the stuff ratio is 14/75.
And the staff data can be made sufficiently small,
The relative stability of the frequency between the input clock and the transmission clock is
It works even with 7000ppm.
また第3,第4の発明であるディジタル・オーディオ・
インターフェース・フォーマット・データ伝送装置また
はその受信装置は、48kHzサンプリングのディジタル・
オーディオ・インターフェース・フォーマットの6144kb
psのデータを2系統の3072kbpsのデータに変換して伝送
して、上記第1の発明及び第2の発明のPCM伝送装置及
びPCM受信装置を2組で伝送及び受信することで伝送可
能にするものである。また、この構成によって、各PCM
伝送装置、PCM受信装置のモード、入力を切り替えて、3
072kbpsのデータ2チャンネル(同期/非同期の任意の
組合せが可能)の伝送と、6144kbpsのディジタル・オー
ディオ・インターフェース・フォーマットの非同期デー
タの伝送の場合の4通りに同一の構成で対応することが
可能である。The digital audio system according to the third and fourth aspects of the present invention.
The interface format data transmitter or its receiver is a 48 kHz sampling digital
6144kb audio interface format
The ps data is converted into two systems of 3072 kbps data and transmitted, and the transmission is enabled by transmitting and receiving the two sets of the PCM transmission device and the PCM reception device of the first and second inventions. Things. In addition, this configuration allows each PCM
Switch the mode and input of the transmission device and PCM receiving device, and
The same configuration can be used for the transmission of two channels of 072 kbps data (any combination of synchronous and asynchronous is possible) and the transmission of asynchronous data in the digital audio interface format of 6144 kbps. is there.
第1図は第1の発明のPCM伝送装置の構成を示すブロッ
ク図、第2図は第2の発明のPCM受信装置の構成を示す
ブロック図、第3図は第3の発明のディジタル・オーデ
ィオ・インターフェース・フォーマット・データ伝送装
置の構成を示すブロック図、第4図は第4の発明のディ
ジタル・オーディオ・インターフェース・フォーマット
・データ受信装置の構成を示すブロック図である。 101,201……第1のセレクタ、102,202……フレーム・カ
ウンタ、103,203……マルチ・フレーム・カウンタ、10
4,207……電圧制御型発振器、105,208……クロック出力
回路、106,302……分周回路、107,213……PLL回路、10
8,205……第2のセレクタ、109……スタッフ検出回路、
110,214……バッファ・メモリ、111……フレーム構成回
路、204……フレーム分解回路、206……デフレーム回
路、209……第1の分周回路、210……第2の分周回路、
211……第3のセレクタ、212……第4のセレクタ、301
……クロック抽出回路、303……デマルチプレクタ、304
……第1のPCM伝送装置、305……第2のPCM伝送装置、4
01……第1のPCM受信装置、402……第2のPCM受信装
置、403……クロック生成回路、404……マルチプレク
サ。FIG. 1 is a block diagram showing a configuration of a PCM transmission device of the first invention, FIG. 2 is a block diagram showing a configuration of a PCM reception device of the second invention, and FIG. 3 is a digital audio device of the third invention. FIG. 4 is a block diagram showing the configuration of an interface format data transmission device, and FIG. 4 is a block diagram showing the configuration of a digital audio interface format data reception device according to the fourth invention. 101,201... First selector, 102,202... Frame counter, 103,203... Multi-frame counter, 10
4,207 voltage-controlled oscillator, 105,208 clock output circuit, 106,302 frequency divider circuit, 107,213 PLL circuit, 10
8,205 ... second selector 109 ... stuff detection circuit
110, 214 ... buffer memory, 111 ... frame configuration circuit, 204 ... frame decomposition circuit, 206 ... deframe circuit, 209 ... first frequency divider circuit, 210 ... second frequency divider circuit,
211... Third selector, 212... Fourth selector, 301
…… Clock extraction circuit, 303 …… Demultiplexer, 304
...... First PCM transmission device, 305 Second PCM transmission device, 4
01: First PCM receiving device, 402: Second PCM receiving device, 403: Clock generation circuit, 404: Multiplexer.
───────────────────────────────────────────────────── フロントページの続き (54)【発明の名称】 PCM伝送装置とPCM受信装置およびディジタル・オーディオ・インターフェース・フォーマ ット・データ伝送装置とディジタル・オーディオ・インターフェース・フォーマット・データ受 信装置 ──────────────────────────────────────────────────続 き Continuing from the front page (54) [Title of the Invention] PCM transmission device, PCM reception device, digital audio interface format data transmission device, and digital audio interface format data reception device
Claims (4)
送クロックを選択する第1のセレクタと、第1のセレク
タがfscを選択しているときには1フレームのビット数
を175をカウントし、3.375MHzを選択しているときには
1フレームのビット数165をカウントするフレーム・カ
ウンタと、前記フレームで75のマルチフレームを構成す
るためのマルチ・フレーム・カウントと、3072kHzの整
数倍のクロックを発振する電圧制御型発振器の出力を11
264分周した出力と前記マルチ・フレーム・カウンタの
出力とを移送比較して得た出力で前記電圧制御型発振器
を制御する構成のPLL回路と、3072kbpsのデータを同期
伝送するか、または、非同期(スタッフ同期)伝送する
かを選択する第2のセレクタと、前記フレームカウンタ
の1周期の間に入力するデータ数をカウントするスタッ
フ検出回路と、3072kHzクロックで入力したデータを伝
送クロックで読み出すために設けたバッファ・メモリ
と、前記第2のセレクタが同期伝送を選択している場合
にはマルチ・フレームのフレーム数75のうち14フレーム
には151ビットのデータを、残り61フレームには150ビッ
トの入力データを挿入し、前記第2のセレクタが非同期
伝送を選択している場合には1フレームに挿入するデー
タ数を前記スタッフ検出回路からの出力により150ビッ
トと151ビットを選択して挿入するフレーム構成回路と
からなるPCM伝送装置。1. A first selector for selecting a color subcarrier frequency fsc or a transmission clock of 3.375 MHz, and when the first selector selects fsc, the number of bits in one frame is counted as 175 and 3.375 MHz. Is selected, a frame counter for counting the number of bits 165 in one frame, a multi-frame count for forming 75 multi-frames in the frame, and a voltage control for oscillating a clock that is an integral multiple of 3072 kHz. Type oscillator output 11
A PLL circuit configured to control the voltage-controlled oscillator with an output obtained by transferring and comparing the output divided by 264 and the output of the multi-frame counter, and synchronously transmits 3072 kbps data or asynchronously (Staff Synchronization) A second selector for selecting whether to transmit, a stuff detecting circuit for counting the number of data input during one cycle of the frame counter, and a means for reading out data input at 3072 kHz clock with a transmission clock. The buffer memory provided, and when the second selector selects synchronous transmission, out of 75 multi-frames, 14 frames contain 151-bit data, and the remaining 61 frames contain 150-bit data. When input data is inserted and the second selector selects asynchronous transmission, the number of data to be inserted in one frame is determined by the stuff detection circuit. PCM transmission device comprising a frame configuration circuit to be inserted by selecting 150 bits and 151 bits by the force.
送クロックを選択する第1のセレクタと、第1のセレク
タがfscを選択しているときには1フレームのビット数
を175をカウントし、3.375MHzを選択しているときには
1フレームのビット数165をカウントするフレーム・カ
ウンタと、前記フレームで75のマルチフレームを構成す
るためのマルチ・フレーム・カウントと、伝送データを
受信し、フレームを分解するフレーム分解回路と、受信
したデータが同期伝送されたものか、または、非同期
(スタッフ同期)伝送されたものかを指定する第2のセ
レクタと、前記第2のセレクタが同期伝送を選択してい
る場合には受信したフレーム信号からマルチ・フレーム
のフレーム数75のうち、14フレームでは151ビットのデ
ータを、残り61フレームでは150ビットのデータを取り
出し、前記第2のセレクタが非同期伝送を選択している
場合には伝送データ内のスタッフ処理を示すスタッフ・
ビットを見て、スタッフ有りの場合は取り出すデータ数
を151ビット、スタッフ無しの場合は150ビットと選択す
るデフレーム回路と、3072kHzの整数倍のクロツクを発
振する電圧制御型発振器の出力を11264分周する第1の
分周回路と、非同期伝送の場合は前記テフレーム回路で
検出したスタッフ・ビットを見て、スタッフ有りの場合
であれば前記電圧制御型発振器の出力を151分周、スタ
ッフ無しの場合であれば150分周する第2の分周回路
と、前記第2のセレクタが同期伝送を選択している場合
は第1の分周回路出力を選択し、前記第2のセレクタが
非同期伝送を選択している場合は第2の分周回路出力を
選択する第3のセレクタと、前記第2のセレクタが同期
伝送を選択している場合はマルチ・フレーム・カウンタ
出力を選択し、前記第2のセレクタが非同期伝送を選択
している場合はフレーム・カウンタ出力を選択する第4
のセレクタと、前記第3のセレクタと第4のセレクタの
出力を位相比較した出力で前記電圧制御型発信器を制御
することにより構成したPLL回路と、伝送クロックで入
力したデータを3072kHzで読み出すために設けたバッフ
ァ・メモリとから成るPCM受信装置。2. A first selector for selecting a color subcarrier frequency fsc or a transmission clock of 3.375 MHz, and when the first selector selects fsc, the number of bits of one frame is counted by 175 and 3.375 MHz. Is selected, a frame counter for counting the number of bits 165 in one frame, a multi-frame count for forming 75 multi-frames in the frame, and a frame for receiving transmission data and decomposing the frame A decomposition circuit, a second selector for specifying whether the received data is transmitted synchronously or asynchronously (stuff-synchronous), and a case where the second selector selects synchronous transmission Of the 75 frames of the multi-frame from the received frame signal, 151 bits of data are 14 frames and 150 bits of the remaining 61 frames are multi-frames. Removed over data, staff said second selector indicating a stuff processing in the transmission data if you select the asynchronous transmission
Looking at the bits, the output of a deframe circuit that selects 151 bits of data to be taken out if there is stuff and 150 bits if there is no stuff, and the output of a voltage-controlled oscillator that oscillates a clock that is an integral multiple of 3072 kHz for 11264 minutes The first frequency dividing circuit which circulates, and the stuff bit detected by the Te frame circuit in the case of asynchronous transmission, the output of the voltage-controlled oscillator is divided by 151 if there is stuff, if there is stuff, there is no stuff In the case of, the second frequency dividing circuit that divides the frequency by 150 and the output of the first frequency dividing circuit when the second selector selects synchronous transmission are selected, and the second selector is asynchronous. A third selector for selecting a second frequency divider circuit output when transmission is selected; and a multi-frame counter output when the second selector selects synchronous transmission, The second select Fourth selecting the frame counter output if but is selected asynchronous transmission
, A PLL circuit configured by controlling the voltage-controlled oscillator with an output obtained by comparing the phases of the outputs of the third and fourth selectors, and data read at 3072 kHz by a transmission clock. PCM receiver comprising: a buffer memory provided in a PCM.
タル・オーディオ・インターフェース・フォーマットに
変換して得られるNRZ信号として見た場合6144kbpsとな
るデータを入力し、6144kHzのクロックを抽出するクロ
ック抽出回路と、前記クロック回路出力を1/2分周する
分周回路と、前記分周回路の出力により6144kbpsのディ
ジタル・オーディオ・インターフェース・フォーマット
のデータを3072kbpsの2系統のデータに分割するデマル
チプレクサと、前記デマルチプレクサの第1の出力及び
前記分周回路からの3072kHzのクロックを入力する第1
のPCM伝送装置と、前記デマルチプレクサの第2の出力
及び前記分周回路からの3072kHzのクロックを入力する
第2のPCM伝送装置とから成り、前記第1及び第2のPCM
伝送装置は、請求項1に記載のPCM伝送装置とするディ
ジタル・オーディオ・インターフェース・フォーマット
・データ伝送装置。3. A clock extracting circuit for inputting data of 6144 kbps when an NRZ signal obtained by converting audio data of 48 kHz sampling into a digital audio interface format and extracting a 6144 kHz clock; A frequency divider for dividing the output of the clock circuit by 1/2, a demultiplexer for dividing the data of the digital audio interface format of 6144 kbps into two data of 3072 kbps by the output of the frequency divider, and the demultiplexer And a first output for inputting a 3072 kHz clock from the frequency dividing circuit.
And a second PCM transmission device for inputting a second output of the demultiplexer and a clock of 3072 kHz from the frequency dividing circuit, wherein the first and second PCM transmission devices are provided.
A digital audio interface format data transmission device, wherein the transmission device is the PCM transmission device according to claim 1.
び第2のPCM受信装置と、前記第1のPCM受信装置及び第
2の受信装置から得られる3072kHzのクロックから6144k
Hzのクロックを作成するクロック生成回路と、前記第1
のPCM受信装置及び第2のPCM受信装置の出力である各々
3072kbpsのデータを多重して6144kbpsのディジタル・ー
ディオ・インターフェース・フォーマットの信号を再生
するマルチプレクサとから成り、前記第1及び第2のPC
M受信装置は、請求項2に記載のPCM受信装置とするディ
ジタル・オーディオ・インターフェース・フォーマット
・データ受信装置。4. A first and second PCM receiving apparatus for respectively receiving two systems of transmission data, and a 6144k clock from a 3072 kHz clock obtained from the first and second PCM receiving apparatuses.
A clock generation circuit for generating a clock of 1 Hz;
Output of each of the PCM receiving device and the second PCM receiving device
A multiplexer for multiplexing data of 3072 kbps to reproduce a signal in a digital audio interface format of 6144 kbps, wherein the first and second PCs
A digital audio interface format data receiving device, wherein the M receiving device is the PCM receiving device according to claim 2.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33334289A JP2605435B2 (en) | 1989-12-22 | 1989-12-22 | PCM transmission device, PCM reception device, digital audio interface format data transmission device, and digital audio interface format data reception device |
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JP33334289A JP2605435B2 (en) | 1989-12-22 | 1989-12-22 | PCM transmission device, PCM reception device, digital audio interface format data transmission device, and digital audio interface format data reception device |
Publications (2)
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---|---|
JPH03192989A JPH03192989A (en) | 1991-08-22 |
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