JP2599038B2

JP2599038B2 - 音声信号の制御符号検出回路

Info

Publication number: JP2599038B2
Application number: JP3104457A
Authority: JP
Inventors: 一男長縄; 吉宏堀; 善和浅野; 陽介水谷
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1991-05-09
Filing date: 1991-05-09
Publication date: 1997-04-09
Anticipated expiration: 2012-04-09
Also published as: JPH04334184A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、音声信号の制御符号検
出回路に関し、特に、ＭＵＳＥ音声信号の制御符号検出
回路に関する。

【０００２】

【従来の技術】高品位映像信号を帯域圧縮して放送衛星
を用い伝送する方式として多重サブナイキストサンプリ
ングエンコード方式(ＭＵＳＥ方式)( Multiple Sub-Ny
quistSampling Encoding)がＮＨＫより提案され、ＮＨ
Ｋ衛星第２チャンネル(ＢＳ第11チャンネル)で定時放送
が為されている。

【０００３】このＭＵＳＥ方式は、衛星放送の単一チャ
ンネル(帯域幅27ＭＨＺ)で高品位映像信号を伝送するた
めにこの高品位映像信号を帯域圧縮エンコーダにより、
サブナイキストサンプリングを行ない帯域8.1ＭＨｚの
帯域圧縮映像信号(ＭＵＳＥ信号、サブサンプル映像信
号)に変換するものである。

【０００４】尚、ＭＵＳＥ方式に関しては、以下の文献
に紹介されている。

【０００５】(Ａ)ＮＨＫ技術研究昭和62年第39巻第2
号通巻172号 18(76)〜53(111)頁二宮，大塚，和泉，
合志，岩館著，「ＭＵＳＥ方式の開発」 (Ｂ)日経マグロウヒル社発行の雑誌「日経エレクトロニ
クス，1987年11月2日号、No.433」189頁〜212頁，二宮
著，「衛星を使うハイビジョン放送の伝送方式ＭＵＳ
Ｅ」このＭＵＳＥ信号の音声信号は、３値の音声信号と
して垂直帰線期間に多重されている。この音声信号は、
周知の如く、復調回路でビットストリーム信号に変換さ
れる。この１３５０ビットを１単位とするビットストリ
ーム信号に復調すること等に関しては、特開平２−１１
０７６号(Ｈ０４Ｎ７／００)、特開平２−１１３７２８
号(Ｈ０４Ｂ１／１６)等に示され、周知のことである。

【０００６】このビットストリーム信号に変換されたＭ
ＵＳＥ音声信号のフレーム構成の概略を図３に示す。周
知の如く、ＭＵＳＥ音声信号のフレームの先頭には、１
６ビットの特定パターンからなる「フレーム同期パタ−
ン」と２２ビットの「制御符号」が付加さる。そして、
その後に１３１２ビットの音声データと独立データが続
く。

【０００７】この制御符号には、音声形式、映像スクラ
ンブル識別、音声出力抑制等の制御情報が含まれてい
る。

【０００８】この制御符号を検出する制御符号検出回路
は、伝送系における誤りを防止するため、過去数フレ−
ムの制御符号をビットごとに比較して、制御符号の判定
を行っている。

【０００９】従来の制御符号検出回路の１例を図４、図
５に示す。なお、この例では、制御符号の判定は、過去
６フレ−ムの制御符号を参照して行うものとしている。

【００１０】図４において、(１０)は、１．３５ＭＨｚ
のクロック信号が入力されるクロック入力端子である。
(１２)は、制御符号の入力期間を示す制御符号期間窓信
号の入力端子である。(１４)は、ビットストリ−ム信号
入力端子である。(１６)は、フレームパルス入力端子で
ある。(１８)は、ＡＮＤ回路である。(１９)は、２１ビ
ットシフトレジスタである。(２０Ａ〜２０Ｖ)は、６ビ
ットシフトレジスタである。(２２Ａ〜２２Ｖ)は、判定
回路である。(２４Ａ〜２４Ｖ)は、出力端子である。
(２５Ａ)は、入力端子である。(２５Ｂ)は、出力端子で
ある。

【００１１】図３(ａ)に示される連続した１ビットシリ
アルのフレーム同期信号、制御符号を含むビットストリ
−ム信号は、ＭＵＳＥ音声信号デコ−ダの音声・独立デ
ータのデコ−ド部とフレーム同期信号検出部に印加され
ると同時に、図４に示す制御符号検出回路にも端子(１
４)より印加される。信号処理レ−トは、１．３５ＭＨ
Ｚであり、１．３５ＭＨＺのシステムクロックが端子
(１０)を介してＡＮＤ回路(１８)の一方の入力端子に印
加される。

【００１２】このＡＮＤ回路(１８)の他方の入力端子に
は、図３(ｃ)に示されるタイミングの制御符号期間窓信
号が、端子(１２)を介して印加される。このＡＮＤ回路
(１８)からは、当然、制御符号信号の入力期間のみ発生
する１．３５ＭＨＺのクロック信号が出力される。この
出力クロックは、２１ビットシフトレジスタ(１９)に、
シフトクロックとして入力される。

【００１３】従って、あるフレ−ムの制御符号の２２ビ
ット目が該２１ビットシフトレジスタの入力端子に印加
された時点で、この２１ビットシフトレジスタ(１９)に
は、当該フレームに含まれている２２ビットの制御符号
の内、先頭の２１ビットが保持されている。図３(ｂ)に
示されるタイミングで１フレ−ムごとに、端子(１６)よ
りフレ−ムパルスを印加することにより、２２ビットの
制御符号は２２個の６ビットシフトレジスタ(２０Ａ〜
２０Ｖ)に取り込まれる。

【００１４】なお、これらの６ビットのシフトレジスタ
(２０Ａ〜２０Ｖ)には、過去６フレ−ムにわたる制御符
号が保持されており、制御符号の各ビットごとに、判定
回路(２２Ａ〜２２Ｖ)に引き渡され、ここで、制御符号
の判定が行われ、結果が出力端子(２４Ａ〜２４Ｖ)より
出力される。

【００１５】なお、制御符号を第１ビットから順に、Ｃ
１，Ｃ２，・・・・・・Ｃ２２とすると、これらは、そ
れぞれ、端子(２４Ａ)(２４Ｂ)・・・・・・(２４Ｖ)よ
り出力される。

【００１６】次に、判定回路(２２Ａ)の１例を図５に示
す。なお、判定回路(２２Ａ〜２２Ｖ)は、全て同様の構
成である。

【００１７】図５において、(２６)に、ＡＮＤ回路であ
る。(２８)に、ＯＲ回路である。(３０)に、フリップフ
ロップである。

【００１８】６ビットシフトレジスタ(２０Ａ〜２０Ｖ)
から出力される過去６フレ−ムの制御符号は、判定回路
(２２Ａ)の端子(２５Ａ)を介して、６入力ＡＮＤ回路
(２６)と６入力ＯＲ回路(２８)に印加される。

【００１９】それぞれの出力は、セット・リセット付き
フリップフロップ(３０)のセット端子、リセット端子に
接続される。

【００２０】従って、過去６フレ−ムの当該制御符号ビ
ットが、連続して「１」となった場合には、ＡＮＤ回路
(２６)がハイレベル信号を出力し、フリップフロップ
(３０)のセット動作が行われる。また、過去６フレ−ム
の当該制御符号ビットが、連続して「０」となった場合
には、ＯＲ回路(２８)がロ−レベル信号を出力し、フリ
ップフロップ(３０)のリセット動作が行われる。これら
の場合にのみフリップフロップ(１８)の状態が変化し得
る。

【００２１】従って、あるフレ−ムにおいてのみ、ある
いは、この例の場合には、連続する５フレーム以下のあ
る制御符号ビットが偶発的に誤って伝送された場合で
も、端子(２５Ｂ)から出力される制御符号が誤って変化
することはない。

【００２２】

【発明が解決しようとする課題】制御符号の２２ビット
を全てデコードするには判定回路が、多数必要となり、
回路規模が非常に大きくなり、ＬＳＩ化に適さない。

【００２３】

【課題を解決するための手段】本発明は、フレーム毎に
Ｖビットの制御符号が付与された音声のビットストリ−
ムが入力される入力端子(１４)と、該制御符号が入力さ
れる期間のみビットストリ−ムの伝送レートに対応した
クロック信号を出力するクロック信号作成回路(１８)
と、このクロック信号作成回路(１８)からのクロック信
号により動作し、前記入力端子(１４)の信号を遅延し、
このＶビットの制御符号を少なくても(Ｎ−１)フレーム
分保持するべく縦続接続された遅延回路(３２Ａ〜３２
Ｖ)と、この遅延回路(３２Ａ〜３２Ｖ)内のＶ段毎に出
力されるＮフレ−ム分の前記制御符号により、制御符号
判定結果信号を出力する判定回路(３６)とを備える。

【００２４】

【作用】本発明では、一つの判定回路(３６)を時分割し
て用いることにより、全２２ビットの制御符号の判定を
行う。

【００２５】

【実施例】図１、図２及び図３を参照しつつ、本発明の
１実施例を説明する。なお、この実施例に於ても、従来
例と同様に、過去６フレ−ムのビットストリ−ムに含ま
れる制御符号に基づいて制御符号を判定するものとす
る。

【００２６】図１において、従来と同一部分は同一符号
を付した。(３２Ａ〜３２Ｖ)は、遅延回路として動作す
る６桁のフリップフロップである。このフリップフロッ
プ(３２Ｖ〜３２Ｂ)は、クロック信号の入力の度に、デ
ータを次のフリップフロップ(３２Ｕ〜３２Ａ)の同一桁
の位置に転送する。またフリップフロップ(３２Ａ)は、
クロック信号の入力の度に、データを次のフリップフロ
ップ(３２Ｖ)の下位桁の位置に転送する。(３４Ａ〜３
４Ｖ)は、ラッチ回路として動作するフリップフロップ
である。(３６)は、判定回路である。(３７Ａ〜３７Ｅ)
は、入力端子である。(３７Ｆ)は、前フレ−ム判定結果
入力端子である。(３７Ｈ)は、出力端子である。(３７
Ｈ’)は、シリアル制御符号出力端子である。

【００２７】図１の入力端子(１４)(１６)(１２)には、
それぞれ図３の(ａ)(ｂ)(ｃ)に示す。ビットストリー
ム、フレ−ムパルス、制御符号期間窓信号が印加され
る。

【００２８】また、クロック入力端子(１０)には、１．
３５ＭＨＺのクロック信号が印加され、ＡＮＤ回路(１
８)からは、制御符号期間のみ１．３５ＭＨＺが生成さ
れ、６ビット幅のフリップフロップ(３２Ａ〜３２Ｖ)の
クロック入力端子に印加される。

【００２９】従って、フリップフロップ(３２Ａ〜３２
Ｖ)において、最上位桁位置に印加されるビットストリ
−ムが制御符号の期間のみ、データの移動が行われる。
即ち、端子(１４)よりフリップフロップ(３２Ｖ)に入力
された制御符号ビットは、クロックごとにフリップフロ
ップ(３２Ｖ〜３２Ａ)の同一桁位置を順次転送されて、
御符号期間窓(図３のｃ)が有効である２２クロック後に
はフリップフロップ(３２Ａ)に出現する。

【００３０】このようにして、最終段フリップフロップ
(３２Ａ)に達したデ−タは、判定回路(３６)の端子(３
７Ｂ)に入力されるとともに、再びフリップフロップ(３
２Ｖ)の、１つ下位にシフトした桁位置に入力される。

【００３１】次の制御符号期間、同様に動作して、御符
号期間窓(図３のｃ)が有効である２２クロック後にはフ
リップフロップ(３２Ａ)に出現する。

【００３２】このようにして、最終段フリップフロップ
(３２Ａ)に達したデ−タは、判定回路(３６)の端子(３
７Ｃ)に入力されるとともに、再びフリップフロップ(３
２Ｖ)の、さらに１つ下位にシフトした桁位置に入力さ
れる。

【００３３】つまり、端子(３７Ａ)に現フレーム前の制
御符号が入力される時、端子(３７Ｂ)には１フレーム前
の制御符号が入力され、端子(３７Ｃ)には、２フレーム
前の制御符号が入力される。

【００３４】上記の如く、最終段フリップフロップ(３
２Ａ)に達したデ−タの５ビットの内、４フレーム間の
同一制御符号を表す４ビットは、フリップフロップ(３
２Ｖ)の１つ下位にシフトした桁位置入力されて、巡回
される。

【００３５】フリップフロップ(３２Ａ〜３２Ｖ)のデ−
タの取り込みは、１フレーム期間の内、制御符号期間に
対応する２２回のみ行われる。このため、フリップフロ
ップの６つのビットは、全て同一の制御符号ビットに対
応するデータであり、５ビットは過去５フレ−ムの音声
デ−タに添付されて伝送されてきた制御符号である。

【００３６】尚、最終段のフリップフロップ(３２Ａ)か
ら出力される６ビットのデ−タと、端子(１４)より入力
される最新制御符号データは判定回路(３６)に印加され
て、当該制御符号ビットに対する判定結果として、初段
フリップフロップ(３２Ｖ)に印加される。従って、フリ
ップフロップ(３２Ａ〜３２Ｖ)の最下位ビットには、制
御符号の判定結果が保持されることになる。

【００３７】これらの判定結果は、１フレ−ム期間毎に
端子(１４)に印加されるフレ−ムパルスによって、ラッ
チ動作するフリップフロップ(２４Ａ〜２４Ｖ)に印加さ
れる。従って、端子(２４Ａ〜２４Ｖ)からは、２２ビッ
トの制御符号がＣ１，Ｃ２，Ｃ３・・・・・・・・Ｃ２
２の順に出力される。また、端子(３７Ｈ’)からは、２
２ビットの制御符号が１．３５ＭＨＺレ−トでシリアル
出力される。

【００３８】次に、判定回路(３６)を図２を用いて説明
する。(３８)は、ＡＮＤ回路である。(４０)は、ＯＲ回
路である。(４２)は、ＯＲ回路である。(４４)は、ＡＮ
Ｄ回路である。

【００３９】最終段のフリップフロップ(３２Ａ)から出
力される６ビットのうち、最下位桁のビットは前フレ−
ムまでの当該制御符号の判定結果であり、これを端子
(３７Ｇ)を介して、ＯＲ回路(４０)の一端に印加する。
最下位桁ビットを除く５ビットと端子(１４)から入力さ
れるビットストリ−ムは端子(３７Ａ〜３７Ｆ)を介して
６入力ＡＮＤ回路(３８)と６入力ＯＲ回路(４２)に入力
される。

【００４０】尚、制御符号期間においては、端子(３７
Ｇ)(３７Ａ〜３７Ｆ)に印加される信号は、同一の制御
符号に対する前フレームまでの判定結果、及び過去６フ
レームの制御符号であり、伝送誤りのない限り同一の結
果が得られるべきものである。

【００４１】図２のように構成することにより、端子
(３７Ｇ)より印加される前フレ−ムの制御符号判定結果
が変化し得るのは、端子(３７Ａ〜３７Ｆ)より印加され
る連続する６フレーム期間の制御符号が全て端子(３７
Ｇ)の出力と逆になった場合のみであり、偶発的に発生
した５フレーム以下の期間の制御符号の連続誤りによっ
て、制御符号を誤検出することは防止できる。

【００４２】尚、連続する数フレ−ムの制御符号の多数
決をとることにより制御符号判定を行うことも考えられ
る。

【００４３】本実施例では、端子(３７Ｈ’)より、制御
符号の判定結果をシリアルに出力することが容易にでき
るため、ピン数に制約のあるＬＳＩ化に、適している。

【００４４】

【発明の効果】上記の如く、本発明に依れば、制御符号
の判定回路(３６)を１回路で済ますことができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す図である。

【図２】その一部を示す図である。

【図３】ＭＵＳＥ音声信号のフレーム構成を示す図であ
る。

【図４】従来例を示す図である。

【図５】その一部を示す図である。

【符号の説明】

(３２Ａ〜３２Ｖ) 遅延手段(フリップフロップ)、 (３４Ａ〜３４Ｖ) ラッチ回路(フリップフロッ
プ)、 (３６) 判定回路、 (３７Ｈ’) 制御符号シリアル出力端子、 (３７Ｇ) 前フレ−ム制御符号入力端子、 (３７Ａ〜３７Ｆ) 過去６フレ−ム制御符号入力端
子。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｑ 9/00 ３１１Ｈ０４Ｑ 9/00 ３１１Ｐ // Ｈ０４Ｎ 11/08 Ｈ０４Ｎ 11/08 11/24

Claims

(57)【特許請求の範囲】

【請求項１】フレーム毎にＶビットの制御符号が付与
された音声のビットストリ−ムが入力される入力端子
(１４)と、該制御符号が入力される期間のみビットストリ−ムの伝
送レートに対応したクロック信号を出力するクロック信
号作成回路(１８)と、このクロック信号作成回路(１８)からのクロック信号に
より動作し、前記入力端子(１４)の信号を遅延し、この
Ｖビットの制御符号を少なくても(Ｎ−１)フレーム分保
持するべく縦続接続された遅延回路(３２Ａ〜３２Ｖ)
と、この遅延回路(３２Ａ〜３２Ｖ)内のＶ段毎に出力される
Ｎフレ−ム分の前記制御符号により、制御符号判定結果
信号を出力する判定回路(３６)とを備える音声信号の制御符号検出回路。
【請求項２】フレーム毎にＶビットの制御符号が付与
された音声のビットストリ−ムが入力される入力端子
(１４)と、該制御符号が入力される期間のみビットストリ−ムの伝
送レートに対応したクロック信号を出力するクロック信
号作成回路(１８)と、このクロック信号作成回路(１８)からのクロック信号に
より動作し、前記入力端子(１４)の信号を遅延し、前記
Ｖビットの制御符号を少なくても(Ｎ−１)フレーム分保
持すると共に、制御符号判定結果信号を保持するべく縦
続接続された遅延回路(３２Ａ〜３２Ｖ)と、この遅延回路(３２Ａ〜３２Ｖ)のＶ段毎に出力される連
続するＮフレーム分の制御信号と、前フレームにおける
制御符号判定結果信号とにより、現フレームの制御符号
判定結果信号を出力する判定回路(３６)と、を備える音声信号の制御符号検出回路。
【請求項３】前記遅延回路(３２Ａ〜３２Ｖ)を転送さ
れる前記制御符号判定結果信号をラッチして、前記制御
符号判定結果信号をパラレル出力するラッチ回路(３４
Ａ〜３４Ｖ)を備える請求項２の音声信号の制御符号検
出回路。