JP2596156B2 - Sync signal detection circuit - Google Patents

Sync signal detection circuit

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JP2596156B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はテレビジョンに利用される同期信号検出回路
に係わり、特にD2規格のデジタルビデオ信号から垂直同
期信号を検出できる同期信号検出回路に関する。
Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronization signal detection circuit used for a television, and more particularly to a synchronization signal detection circuit capable of detecting a vertical synchronization signal from a D2 standard digital video signal.

〔従来の技術〕[Conventional technology]

テレビジョン受像機では、伝送されてきたビデオ信号
から水平同期信号、垂直同期信号を分離し、これら同期
信号を基にCRT上に画像を得ていることは周知の通りで
ある。
It is well known that a television receiver separates a horizontal synchronization signal and a vertical synchronization signal from a transmitted video signal and obtains an image on a CRT based on the synchronization signal.

特に、最近では、デジタル技術の発展からテレビジョ
ン受像機やビデオ機器等にもこのデジタル技術が適用さ
れている。このようにデジタル技術を採用したテレビジ
ョン方式では、各種の規格が採用されている。
In particular, recently, with the development of digital technology, this digital technology has been applied to television receivers, video equipment, and the like. As described above, various standards are adopted in the television system employing the digital technology.

第3図はD2規格を採用したデジタルビデオ信号から垂
直同期信号を検出する従来の同期信号検出回路を示す回
路図である。
FIG. 3 is a circuit diagram showing a conventional synchronization signal detection circuit for detecting a vertical synchronization signal from a digital video signal adopting the D2 standard.

第3図に示す同期信号検出回路は、時定数TAを検定す
るための抵抗RAおよびコンデンサCAを接続したモノステ
ーブルマルチバイブレータMMAと、時定数TBを検定する
抵抗RBおよびコンデンサCBを接続したモノステーブルマ
ルチバイブレータMMBとを直列接続して構成したもので
ある。
Third synchronizing signal detecting circuit shown, a monostable multivibrator MM A a constant T A is connected a resistor R A and capacitor C A to assay time, resistance R B and the capacitor assayed constant T B time and C B monostable multivibrator connected to MM B is constructed by serially connected.

また、両マルチバイブレータMMA、MMBは反転入力端子
に信号を入力するようにしてあり、マルチバイブレータ
MMAは反転出力端子から信号を出力し、マルチバイブレ
ータMMBは非反転出力端子から信号を出力している。抵
抗RA、RBとも電源VCCに接続してある。
Further, both the multivibrator MM A, MM B is Yes so as to input a signal to the inverting input terminal, the multivibrator
MM A outputs the signal from the inverting output terminal, the multivibrator MM B is outputting a signal from the non-inverting output terminal. Both the resistors R A and R B are connected to the power supply V CC .

このような従来の同期信号検出回路の動作を第4図を
参照して説明する。この第4図の横軸に時間Tがとられ
ており、縦軸に各信号のオンオフ状態が示されている。
The operation of such a conventional synchronous signal detecting circuit will be described with reference to FIG. In FIG. 4, the horizontal axis represents time T, and the vertical axis represents the on / off state of each signal.

まず、両マルチバイブレータMMA、MMBの時定数TA、TB
は、水平同期信号の周期をTHとすると、 TH>TA>TH/2 2TH>TB/TH と決定されている。
First, both multivibrator MM A, constant T A when MM B, T B
, When the period of the horizontal synchronizing signal and T H, and is determined as T H> T A> T H / 2 2T H> T B / T H.

ここで、入力された水平同期信号(a)の周期が、第
4図の期間T1〜T2に示すようにTHのときには、信号
(a)の周期が時定数TAより大きいので、マルチバイブ
レータMMAは時定数TAだけ“0"となるパルスを出力して
から初期状態に復帰する。
Here, the period of the input horizontal synchronizing signal (a) is, when the T H as shown in the period T 1 through T 2 of FIG. 4, since the period of the signal (a) is greater than the time constant T A, multivibrator MM a returns from the output of the pulse to be only "0" time constant T a in the initial state.

また、入力された水平同期信号(a)の周期が、第4
図の期間T2〜T3に示すようにTH/2のときには、信号
(a)の周期が時定数TAより小さいので、マルチバイブ
レータMMAは“0"を出力したまま初期状態に復帰しな
い。
The cycle of the input horizontal synchronization signal (a) is the fourth
When the T H / 2, as shown in the period T 2 through T 3 in figure since the period of the signal (a) is smaller than the time constant T A, multivibrator MM A is restored to the initial state while outputting "0" do not do.

さらに、入力された水平同期信号(a)の周期が、第
4図の期間T3以降に示すようにTHとなると、信号(a)
の周期が時定数TAより大きくなるので、マルチバイブレ
ータMMAは時定数TAだけ“0"となるパルスを出力してか
ら初期状態に復帰する。
Furthermore, the period of the input horizontal synchronizing signal (a) is, when it comes to T H as shown in the period T 3 after the FIG. 4, the signal (a)
Since the period of is greater than the time constant T A, multivibrator MM A returns from the output of the pulse as a time constant T A Only "0" in the initial state.

一方、マルチバイブレータMMBは、第4図の期間T1〜T
2では、時定数TBより小さい期間の時定数TAのパルス信
号(b)がマルチバイブレータMMAから常時入力されて
いるので、常時、“1"の信号(c)を出力したまま初期
状態に復帰しない。
On the other hand, the multivibrator MM B is FIG. 4 of the period T 1 through T
In 2, the pulse signal of the time constant T A time constant T B is less than the period (b) is because it is constantly input from multivibrator MM A, the initial state while outputting a signal (c) always "1" Does not return to

ところが、マルチバイブレータMMBは、第4図の期間T
2以降では、マルチバイブレータMMAからパルス信号
(b)が入力されなくなるので、故国T2から時定数TB
経過すると、“0"の信号(c)を出力する。
However, the multivibrator MM B is operated during the period T in FIG.
In 2 subsequent Since the pulse signal from the multivibrator MM A (b) is not input, after a lapse of constant T B when the homeland T 2, and outputs a signal (c) of "0".

再び、時間T3以降にマルチバイブレータMMAから“1"
のパルス信号(b)が入力されると、マルチバイブレー
タMMBは、“1"の信号(c)を出力し、この状態を継続
する。
Again, from the multi-vibrator MM A to time T 3 after the "1"
When the pulse signal (b) is input, the multivibrator MM B is "1" and outputs a signal (c) of, to continue this state.

このようにして垂直同期信号(c)が検出できる。 Thus, the vertical synchronization signal (c) can be detected.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

しかしながら、このような従来の同期信号検出回路に
よる垂直同期信号の検出では、検出される垂直同期信号
(c)と、入力信号(a)との位相関係がマルチバイブ
レータMMBの時定数TBによって決定されることから、次
のような問題が発生する。すなわち、時定数TBを決定し
ているコンデンサCBと、抵抗RBの値が温度により変化し
たり、経年変化により変化したりすると、前記した位相
関係が変化してしまう。
However, the detection of the vertical synchronizing signal by the conventional sync signal detection circuit, a vertical synchronizing signal detected (c), the phase relationship between the input signal (a) is by a constant T B when multivibrator MM B As a result, the following problem occurs. That is, a capacitor C B that determine the constant T B time, or changes the value is the temperature of the resistance R B, when changes or due to aging, the above-mentioned phase relationship is changed.

本発明は上述した従来の問題点を解消し、位相関係が
温度等で変化しない同期信号検出回路を提供することを
目的とする。
SUMMARY OF THE INVENTION It is an object of the present invention to solve the above-mentioned conventional problems and to provide a synchronous signal detecting circuit whose phase relationship does not change with temperature or the like.

〔課題を解決するための手段〕[Means for solving the problem]

本発明では、(a)デジタルビデオ信号から検出された
水平同期信号の前縁部分を取り出して形成した信号Saと
このデジタルビデオ信号から検出された水平同期信号の
前縁部分と等化パルスの前縁部分を取り出して形成した
信号Sbとの排他的論理和をとることによって等化パルス
Sdを検出する等化パルス検出器と、(b)デジタルビデ
オ信号から検出された水平同期信号の後縁部分と等化パ
ルスの後縁部分を取り出して形成した信号Scと信号Saを
入力し、これらの信号Sc、信号Saの時間差が垂直同期期
間以外の時間差と一致したときのみ水平同期信号Seを出
力する水平同期検出器と、(c)水平同期信号Seをリセ
ツト信号として取り込むとともに等化パルスSdを計数
し、これが2以上の所定の計数値に到達したとき垂直同
期信号Sfを出力するカウンタとを同期信号検出回路に具
備させる。
According to the present invention, (a) a signal Sa formed by extracting a leading edge of a horizontal synchronization signal detected from a digital video signal, a leading edge of a horizontal synchronization signal detected from the digital video signal, and a signal before the equalization pulse. Equalization pulse by exclusive ORing with the signal Sb formed by extracting the edge part
An equalizing pulse detector for detecting Sd, and (b) a signal Sc and a signal Sa formed by extracting a trailing edge portion of the horizontal synchronization signal and a trailing edge portion of the equalization pulse detected from the digital video signal, A horizontal sync detector that outputs a horizontal sync signal Se only when the time difference between these signals Sc and Sa coincides with a time difference other than the vertical sync period; (c) the horizontal sync signal Se is taken in as a reset signal and an equalization pulse The synchronization signal detection circuit is provided with a counter that counts Sd and outputs a vertical synchronization signal Sf when the count reaches two or more predetermined count values.

このように同期信号検出回路によれば、外部条件等に
影響されることなく一定の位相関係の垂直同期信号を得
ることができる。
As described above, according to the synchronization signal detection circuit, a vertical synchronization signal having a fixed phase relationship can be obtained without being affected by external conditions or the like.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.

第1図は、本発明の同期信号検出回路の一実施例を示
すブロツク図である。
FIG. 1 is a block diagram showing an embodiment of a synchronization signal detecting circuit according to the present invention.

第1図に示す等化パルス検出器1には、D2規格のデジ
タルビデオ信号から検出された水平同期信号の前縁部分
を取り出して形成した信号Saと、D2規格のデジタルビデ
オ信号から検出された水平同期信号の前縁部分と等化パ
ルスの前縁部分を取り出して形成した信号Sbとが供給さ
れている。この等化パルス検出器1は、信号Saと信号Sb
との排他的論理和をとることにより、等化パルスSdを得
られるような回路構成となっている。
The equalization pulse detector 1 shown in FIG. 1 has a signal Sa formed by extracting the leading edge of the horizontal synchronization signal detected from the D2 standard digital video signal and a signal Sa detected from the D2 standard digital video signal. A leading edge portion of the horizontal synchronization signal and a signal Sb formed by extracting the leading edge portion of the equalization pulse are supplied. This equalizing pulse detector 1 comprises a signal Sa and a signal Sb.
The circuit configuration is such that an equalization pulse Sd can be obtained by taking the exclusive OR of

信号Saは垂直同期期間以外の水平同期信号を検出する
水平同期検出器2にも供給してある。この水平同期検出
器2には、D2規格のデジタルビデオ信号から検出された
水平同期信号の後縁部分と等化パルスの後縁部分を取り
出して形成した信号Scも入力されている。水平同期検出
器2は、信号SaとScとの時間差を計数し、垂直同期期間
以外の信号Saと信号Seの時間差と一致したときのみ水平
同期信号Seを出力し、垂直同期期間以外の信号Saと信号
Scの時間差より短い場合や長い場合、すなわち垂直同期
期間内では水平同期信号Seを出力しないように回路構成
されている。
The signal Sa is also supplied to a horizontal synchronization detector 2 for detecting a horizontal synchronization signal other than the vertical synchronization period. The horizontal synchronization detector 2 also receives a signal Sc formed by extracting the trailing edge of the horizontal synchronization signal and the trailing edge of the equalization pulse detected from the D2 standard digital video signal. The horizontal synchronization detector 2 counts the time difference between the signals Sa and Sc, outputs the horizontal synchronization signal Se only when the time difference between the signal Sa and the signal Se is outside the vertical synchronization period, and outputs the signal Sa outside the vertical synchronization period. And signal
The circuit is configured not to output the horizontal synchronization signal Se when the time difference is shorter or longer than the time difference of Sc, that is, during the vertical synchronization period.

等化パルスSdと水平同期信号Seとは、カウンタ3に与
えられている。カウンタ3は、水平同期信号Seが入力さ
れないときにのみ、等化パルスSdを計数し、一定の計数
値になったときに垂直同期信号Sfを出力するように回路
構成してある。
The equalizing pulse Sd and the horizontal synchronizing signal Se are given to the counter 3. The counter 3 is configured to count the equalizing pulse Sd only when the horizontal synchronizing signal Se is not input, and to output the vertical synchronizing signal Sf when the counter value reaches a certain value.

このように構成された実施例の作用を第2図を参照し
て説明する。
The operation of the embodiment configured as described above will be described with reference to FIG.

第2図には横軸に時間がとってあり、縦軸に信号Sa〜
信号Sfの状態がとられている。
In FIG. 2, the horizontal axis represents time, and the vertical axis represents signals Sa to
The state of the signal Sf is taken.

信号Saと信号Sbは、等化パルス検出器1に入力されて
いる。等化パルス検出器1では、信号Saと信号Sbとの排
他的論理和をとっており、第2図の期間t1〜t2および時
刻t3以降では等化パルスSdを出力せず、また期間t2〜t3
では等化パルスSdを出力している。もちろん、時刻t3
降でも、等化パルス検出器1は、垂直同期期間になれば
期間t2〜t3と同様の動作をすることはいうまでもない。
この等化パルスSdは、カウンタ3の信号入力端子に供給
される。
The signal Sa and the signal Sb are input to the equalization pulse detector 1. The equalizing pulse detector 1 performs an exclusive OR operation of the signal Sa and the signal Sb, and does not output the equalizing pulse Sd during the period from t 1 to t 2 and the time t 3 in FIG. period t 2 ~t 3
Outputs the equalization pulse Sd. Of course, any time t 3 after the equalization pulse detector 1, it is needless to say that the same operation as the period t 2 ~t 3 if the vertical synchronization period.
This equalizing pulse Sd is supplied to a signal input terminal of the counter 3.

また、信号Saと信号Scは、水平同期検出器2に入力さ
れる。水平同期検出器2では、信号Saと信号Scとの時間
差を内蔵のカウンタで計数し、その計数値が垂直同期期
間(第2図では期間t2〜t3)以外の水平同期信号の時間
差と一致したときにのみ水平同期信号Seを出力する。信
号Saと信号Scとの時間差が垂直同期期間以外の信号Saと
信号Scの時間差より短い場合や長い場合、水平同期信号
Seは出力されない。したがって、垂直同期信号区間で
は、水平同期信号Seは出力されない。この水平同期信号
Seは、カウンタ3のリセツト端子に入力される。
The signal Sa and the signal Sc are input to the horizontal synchronization detector 2. The horizontal sync detector 2 counts the time difference between the signals Sa and Sc in built-in counter of the time difference between non-horizontal synchronizing signal (period t 2 ~t 3 in FIG. 2) the count value is the vertical synchronization period The horizontal synchronization signal Se is output only when they match. If the time difference between the signal Sa and the signal Sc is shorter or longer than the time difference between the signal Sa and the signal Sc other than the vertical synchronization period, the horizontal synchronization signal
Se is not output. Therefore, the horizontal synchronization signal Se is not output in the vertical synchronization signal section. This horizontal sync signal
Se is input to the reset terminal of the counter 3.

カウンタ3では、水平同期信号Seが入力されるたびに
リセツトされるが(期間t1〜t2や、時間t2以降)、垂直
同期期間内では水平同期信号Seが入力されないので等化
パルスSdを計数することになる。そして、カウンタ3
は、この等化パルスSdの所定位置に垂直同期信号Sfを出
力することにより、垂直同期信号Sfを検出することがで
きる。
The counter 3, but is reset each time the horizontal synchronizing signal Se is input (or period t 1 ~t 2, time t 2 later), equalizing pulses Sd Since in the vertical synchronization period not input horizontal synchronizing signal Se Will be counted. And counter 3
Outputs the vertical synchronization signal Sf at a predetermined position of the equalization pulse Sd, thereby detecting the vertical synchronization signal Sf.

このような動作は、以降垂直同期期間ごとに実行され
て垂直同期信号を検出することになる。
Such an operation is thereafter performed for each vertical synchronization period to detect a vertical synchronization signal.

〔発明の効果〕〔The invention's effect〕

以上説明したように本発明は、垂直同期信号をデジタ
ル的に検出するようにしたので、外部条件に影響される
ことなく一定の位相関係の垂直同期信号を得ることがで
きる。
As described above, according to the present invention, the vertical synchronizing signal is digitally detected, so that a vertical synchronizing signal having a constant phase relationship can be obtained without being affected by external conditions.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明の実施例を示すブロック図、第2図は同
実施例の作用を説明するためのタイミング図、第3図は
従来の同期信号検出回路を示すブロック図、第4図は従
来装置の動作を説明するためのタイミング図である。 1……等化パルス検出器、2……水平同期検出器、3…
…カウンタ。
FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a timing chart for explaining the operation of the embodiment, FIG. 3 is a block diagram showing a conventional synchronous signal detecting circuit, and FIG. FIG. 9 is a timing chart for explaining the operation of the conventional device. 1 ... Equalization pulse detector, 2 ... Horizontal synchronization detector, 3 ...
…counter.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】デジタルビデオ信号から検出された水平同
期信号の前縁部分を取り出して形成した信号Saとこのデ
ジタルビデオ信号から検出された水平同期信号の前縁部
分と等化パルスの前縁部分を取り出して形成した信号Sb
との排他的論理和をとることによって等化パルスSdを検
出する等化パルス検出器と、 前記デジタルビデオ信号から検出された水平同期信号の
後縁部分と前記等化パルスの後縁部分を取り出して形成
した信号Scと前記信号Saを入力し、これらの信号Sc、信
号Saの時間差が垂直同期期間以外の時間差と一致したと
きのみ水平同期信号Seを出力する水平同期検出器と、 前記水平同期信号Seをリセット信号として取り込むとと
もに前記等化パルスSdを計数し、これが2以上の所定の
計数値に到達したとき垂直同期信号Sfを出力するカウン
タ とを具備することを特徴とする同期信号検出回路。
1. A signal Sa formed by extracting a leading edge of a horizontal synchronization signal detected from a digital video signal, a leading edge of a horizontal synchronization signal detected from the digital video signal, and a leading edge of an equalization pulse. Sb
An equalization pulse detector that detects an equalization pulse Sd by taking an exclusive OR with the same, and extracts a trailing edge portion of the horizontal synchronization signal detected from the digital video signal and a trailing edge portion of the equalization pulse. A horizontal synchronization detector that inputs a signal Sc and the signal Sa formed in the above manner, and outputs a horizontal synchronization signal Se only when a time difference between the signal Sc and the signal Sa matches a time difference other than the vertical synchronization period; A synchronization signal detection circuit which receives the signal Se as a reset signal, counts the equalization pulse Sd, and outputs a vertical synchronization signal Sf when the count reaches two or more predetermined count values. .
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