JP2589877B2 - Thin film transistor - Google Patents
Thin film transistorInfo
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Description
【０００１】[0001]
【産業上の利用分野】液晶表示装置等に用いられる、絶
縁性基板上に形成された薄膜トランジスタ（以下では
「ＴＦＴ」と称する）に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor (hereinafter, referred to as "TFT") formed on an insulating substrate used for a liquid crystal display device or the like.
【０００２】[0002]
【従来の技術】ＴＦＴに於いては、ゲート電極にｏｎ電
圧が印加されるとチャネル層が低抵抗となり、チャネル
層に電流が流される。ゲート電極にｏｆｆ電圧が印加さ
れるとチャネル層が高抵抗となり、チャネル層には電流
が実質的に流れなくなる。このような動作により、液晶
表示装置等に於いてはスイッチング素子として機能して
いる。2. Description of the Related Art In a TFT, when an on-voltage is applied to a gate electrode, the channel layer has a low resistance, and a current flows through the channel layer. When an off voltage is applied to the gate electrode, the channel layer has a high resistance, and substantially no current flows through the channel layer. With such an operation, it functions as a switching element in a liquid crystal display device or the like.
【０００３】[0003]
【発明が解決しようとする課題】多結晶半導体を用いた
ＴＦＴでは、ゲート電極がｏｎの時にチャネル層を流れ
るドライブ電流を大きくし、ゲート電極がｏｆｆの時
に、チャネル層を流れるリーク電流を小さくすること
が、従来より重要な技術的課題であった。In the TFT using a polycrystalline semiconductor [0005], the drive current in which the gate electrode flows through the channel layer when the on large, when the gate electrode off, the smaller the leakage current through the channel layer Has been a more important technical issue than before.
【０００４】この技術的課題を解決するため、多結晶半
導体膜の形成方法や、薄膜トランジスタの構造に創意工
夫がなされてきた。しかし、これらの解決策は何れも長
時間の熱処理や、高精度のマスク合わせ技術などが必要
とされ、大量生産には不向きであった。[0004] In order to solve this technical problem, ingenuity has been devised on a method of forming a polycrystalline semiconductor film and a structure of a thin film transistor. However, all of these solutions require a long-time heat treatment and a high-precision mask alignment technique, and are not suitable for mass production.
【０００５】本発明は、このような問題点を解決するも
のであり、本発明の目的は、ドライブ電流を大きく、リ
ーク電流を小さくし得て、しかも比較的容易に作製し得
る構成を有するＴＦＴを提供することである。An object of the present invention is to solve such a problem, and an object of the present invention is to provide a TFT having a structure which can increase a drive current, reduce a leak current and can be manufactured relatively easily. It is to provide.
【０００６】[0006]
【課題を解決するための手段】本発明の薄膜トランジス
タは、多結晶半導体を有するチャネル層と、該チャネル
層の上下にそれぞれ形成された第１ゲート絶縁膜及び第
２ゲート絶縁膜と、該チャネル層との間にそれぞれ第１
ゲート絶縁膜及び第２ゲート絶縁膜を挟んで形成され
た、第１ゲート電極及び第２ゲート電極と、を有してお
り、また、前記チャネル層の通電方向と交差する方向に
並行して、複数の前記第１ゲート電極が設けられてお
り、そのことによって上記目的が達成される。According to the present invention, there is provided a thin film transistor comprising: a channel layer having a polycrystalline semiconductor; first and second gate insulating films formed above and below the channel layer; Between the first
A first gate electrode and a second gate electrode formed with the gate insulating film and the second gate insulating film interposed therebetween, and in a direction intersecting the direction of current flow of the channel layer.
In parallel, a plurality of the first gate electrodes are provided.
Accordingly, the above object is achieved.
【０００７】[0007]
【０００８】[0008]
【作用】本発明のＴＦＴでは、多結晶半導体を有するチ
ャネル層の上下に第１及び第２ゲート電極が設けられて
いるので、ゲート電極ｏｎ時のドライブ電流を大きくす
ることができる。また、チャネル層を立体的構造とする
ことができるので、チャネル層を長くすることができ、
ゲート電極ｏｆｆ時のリーク電流を小さくすることがで
きる。チャネル層の通電方向と交差する方向に並行し
て、複数の第１ゲート電極が設けられており、チャネル
層を更に長くすることができるので、リーク電流を更に
低減することができる。In the TFT of the present invention, since the first and second gate electrodes are provided above and below the channel layer having the polycrystalline semiconductor, the drive current when the gate electrode is on can be increased. In addition, since the channel layer can have a three-dimensional structure, the channel layer can be lengthened,
Leakage current at the time of gate electrode off can be reduced. A plurality of first gate electrodes are provided in parallel with a direction intersecting the direction of current flow of the channel layer, and the length of the channel layer can be further increased. Therefore, the leakage current can be further reduced.
【０００９】[0009]
【実施例】本発明の実施例について以下に説明する。第
１図に本発明の基礎となるＴＦＴの断面図を示す。ガラ
スなどの絶縁性基板１上の全面に、ベースコート膜２が
形成されている。ベースコート膜はシリコン酸化膜（Ｓ
ｉＯ２）からなる。ベースコート膜２上には第１ゲート
電極６がパターン形成されている。第１ゲート電極６は
ボロンドープ多結晶シリコンからなるが、他に例えばリ
ンドープ多結晶シリコン、タングステン、モリブデン等
の高融点金属、ポリシリサイド等を用いることもでき
る。第１ゲート電極６の幅は０．６μｍである。第１ゲ
ート電極６上には第１ゲート絶縁膜３が形成されてい
る。第１ゲート絶縁膜３は、シリコン酸化膜（Ｓｉ
Ｏ２）からなる。Embodiments of the present invention will be described below. FIG. 1 shows a cross-sectional view of a TFT that is the basis of the present invention. A base coat film 2 is formed on the entire surface of an insulating substrate 1 such as glass. The base coat film is a silicon oxide film (S
iO 2 ). A first gate electrode 6 is pattern-formed on the base coat film 2. The first gate electrode 6 is made of boron-doped polycrystalline silicon. Alternatively, for example, phosphorus-doped polycrystalline silicon, a refractory metal such as tungsten or molybdenum, or polysilicide can be used. The width of the first gate electrode 6 is 0.6 μm . The first gate insulating film 3 is formed on the first gate electrode 6. The first gate insulating film 3 is formed of a silicon oxide film (Si
O 2 ).
【００１０】ベースコート膜２及び第１ゲート絶縁膜３
上には多結晶シリコン半導体からなるチャネル層４が形
成されている。チャネル層４の断面は、凸形状の第１ゲ
ート電極６に沿って屈曲している。また、チャネル層４
の両側部には、多結晶シリコン半導体層に不純物イオン
を注入することにより形成されたソース８及びドレイン
９が電気的に接続されている。[0010] Base coat film 2 and first gate insulating film 3
A channel layer 4 made of a polycrystalline silicon semiconductor is formed thereon. The cross section of the channel layer 4 is bent along the convex first gate electrode 6. Also, the channel layer 4
Are electrically connected to a source 8 and a drain 9 formed by implanting impurity ions into the polycrystalline silicon semiconductor layer.
【００１１】チャネル層４、ソース８及びドレイン９上
には第２ゲート絶縁膜５が形成されている。第２ゲート
絶縁膜５はシリコン酸化膜からなる。更に、第２ゲート
絶縁膜５上には、第２ゲート電極７が形成されている。
第２ゲート電極７はボロンドープ多結晶シリコンからな
り、第１ゲート電極６の断面形状に沿って屈曲してい
る。第２ゲート電極７の幅はＷｔで表されている。ま
た、第２ゲート電極７は第１ゲート電極６と導電位とな
るように電気的に接続されている。A second gate insulating film 5 is formed on the channel layer 4, the source 8 and the drain 9. The second gate insulating film 5 is made of a silicon oxide film. Further, a second gate electrode 7 is formed on the second gate insulating film 5.
The second gate electrode 7 is made of boron-doped polycrystalline silicon, and is bent along the cross-sectional shape of the first gate electrode 6. The width of the second gate electrode 7 is represented by Wt. Further, the second gate electrode 7 is electrically connected to the first gate electrode 6 so as to have a conductive potential.
【００１２】図１の実施例に於いて、第２ゲート電極７
の幅Ｗｔを変化させた場合の、ドライブ電流Ｉon、リー
ク電流Ｉoff、及びＩon／Ｉoff比の変化を図２に示す。
図１に示すように、Ｗｔが約１．５μｍの場合にリーク
電流の大幅な減少が見られる。このときＷｔは第１ゲー
ト電極６の幅の約２倍となっている。このようにリーク
電流が低減されても、同時にドライブ電流も低下するた
め、Ｉon／Ｉoff比の改善は見られない。一方、Ｗｔが
第１ゲート電極６の幅より十分に大きくなると、Ｉon／
Ｉoff比の値は、１０5以上の一定値となっている。In the embodiment of FIG. 1, the second gate electrode 7
FIG. 2 shows changes in the drive current I on , the leak current I off , and the I on / I off ratio when the width Wt is changed.
As shown in FIG. 1, when Wt is about 1.5 μm, a large decrease in leak current is observed. At this time, Wt is about twice the width of the first gate electrode 6. Even if the leak current is reduced in this way, the drive current also decreases at the same time, so that the Ion / Ioff ratio is not improved. On the other hand, when Wt is sufficiently larger than the width of the first gate electrode 6, I on /
The value of the I off ratio is a constant value of 10 5 or more.
【００１３】図３に本発明のＴＦＴの一実施例の断面図
を示す。本実施例のＴＦＴでは第１ゲート電極６は３本
の第１ゲート電極６ａ，６ｂ及び６ｃからなる。３本の
第１ゲート電極６ａ、６ｂ及び６ｃは、それぞれチャネ
ル層４の通電方向と交差する方向に並行して設けられて
いる。また、チャネル層４は、第１ゲート電極６ａ、６
ｂ及び６ｃの全てと第１ゲート絶縁膜３を挟んで交差し
ている。第２ゲート電極７は第２ゲート絶縁膜５を挟ん
でチャネル層４上に形成されている。ソース８は第１ゲ
ート電極６ａの側方に形成され、ドレイン９は第１ゲー
ト電極６ｃの側方に形成されている。FIG. 3 is a sectional view showing one embodiment of the TFT of the present invention. In the TFT of this embodiment, the first gate electrode 6 is composed of three first gate electrodes 6a, 6b and 6c. The three first gate electrodes 6 a, 6 b, and 6 c are provided in parallel with each other in a direction intersecting the direction of current flow of the channel layer 4. The channel layer 4 includes first gate electrodes 6a and 6
All of b and 6c intersect with the first gate insulating film 3 interposed therebetween. The second gate electrode 7 is formed on the channel layer 4 with the second gate insulating film 5 interposed. The source 8 is formed on the side of the first gate electrode 6a, and the drain 9 is formed on the side of the first gate electrode 6c.
【００１４】本実施例では３本の第１ゲート電極６ａ、
６ｂ及び６ｃを有しているので、リーク電流が更に低減
されている。In this embodiment, three first gate electrodes 6a,
Because of the presence of 6b and 6c, the leakage current is further reduced.
【００１５】[0015]
【発明の効果】本発明の薄膜トランジスタでは、多結晶
半導体のチャネル層の上下にそれぞれ絶縁膜を挟んで形
成された２つのゲート電極を有しているので、ドライブ
電流を大きくし、リーク電流を小さくすることができ
る。また、比較的容易に作製し得る構成を有している。
従って、本発明によれば、高信頼、高性能の半導体集積
回路を得ることができ、更に、モノシリックＩＣドライ
バを有する高精細液晶ディスプレイを実現することがで
きる。更に、チャネル層の通電方向と交差する方向に並
行して、複数の第１ゲート電極が設けられており、チャ
ネル層を更に長くすることができるので、リーク電流を
更に低減することができる。 Since the thin film transistor of the present invention has two gate electrodes formed above and below the polycrystalline semiconductor channel layer with an insulating film interposed therebetween, the drive current is increased and the leak current is reduced. can do. In addition, it has a configuration that can be manufactured relatively easily.
Therefore, according to the present invention, a highly reliable and high-performance semiconductor integrated circuit can be obtained, and a high-definition liquid crystal display having a monolithic IC driver can be realized. Furthermore, the direction parallel to the direction of conduction of the channel layer is
And a plurality of first gate electrodes are provided.
Since the tunnel layer can be made longer, the leakage current can be reduced.
It can be further reduced.
【図１】本発明の基礎となる薄膜トランジスタの断面図
である。1 is a cross-sectional view of a thin film transistor data underlying the present invention.
【図２】図１の薄膜トランジスタの第２ゲート電極の幅
とドライブ電流／リーク電流の比との関係を示す図であ
る。2 is a diagram showing a relationship between a width of a second gate electrode of the thin film transistor of FIG. 1 and a drive current / leakage current ratio.
【図３】本発明の薄膜トランジスタの一実施例の断面図
である。3 is a cross-sectional view of one embodiment of a thin film transistor of the present invention.
Claims (1)
ャネル層の上下にそれぞれ形成された第１ゲート絶縁膜
及び第２ゲート絶縁膜と、該チャネル層との間にそれぞ
れ第１ゲート絶縁膜及び第２ゲート絶縁膜を挟んで形成
された、第１ゲート電極及び第２ゲート電極と、を有
し、前記チャネル層の通電方向と交差する方向に並行し
て、複数の前記第１ゲート電極が設けられている薄膜ト
ランジスタ。A first gate insulating film is provided between a channel layer having a polycrystalline semiconductor, first and second gate insulating films formed above and below the channel layer, respectively, and the channel layer. And a first gate electrode and a second gate electrode formed with the second gate insulating film interposed therebetween.
Parallel to the direction intersecting the direction of current flow of the channel layer.
A thin film transistor provided with a plurality of the first gate electrodes .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40444390A JP2589877B2 (en) | 1990-12-20 | 1990-12-20 | Thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40444390A JP2589877B2 (en) | 1990-12-20 | 1990-12-20 | Thin film transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04219980A JPH04219980A (en) | 1992-08-11 |
| JP2589877B2 true JP2589877B2 (en) | 1997-03-12 |
Family
ID=18514120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40444390A Expired - Lifetime JP2589877B2 (en) | 1990-12-20 | 1990-12-20 | Thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2589877B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970007965B1 (en) * | 1994-05-12 | 1997-05-19 | Lg Semicon Co Ltd | Structure and fabrication method of tft |
| US6952023B2 (en) | 2001-07-17 | 2005-10-04 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
-
1990
- 1990-12-20 JP JP40444390A patent/JP2589877B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04219980A (en) | 1992-08-11 |
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