JP2585251B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2585251B2 JP2585251B2 JP62061026A JP6102687A JP2585251B2 JP 2585251 B2 JP2585251 B2 JP 2585251B2 JP 62061026 A JP62061026 A JP 62061026A JP 6102687 A JP6102687 A JP 6102687A JP 2585251 B2 JP2585251 B2 JP 2585251B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- delay
- clock signal
- internal clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に係り、特にプロセス加工結
果が多少変動してもアクセス時間を大きく変動させない
半導体集積回路に関する。
果が多少変動してもアクセス時間を大きく変動させない
半導体集積回路に関する。
従来のMOSダイナミツクメモリ（DRAM）回路を第２図
に示す。同図で２がメモリアレー部、１がメモリアレー
回路を駆動，制御する周辺回路である。メモリアレー回
路において、MCはメモリセル（同図では簡単化のため○
印で示す）で、１個のMOSFETと１個のコンデンサから成
り、コンデンサの電荷の有無によつて情報の“1",“0"
を蓄積する。D0（▲▼）〜D3（▲▼）はデータ
線、W0〜W3はワード線で、これらを選択，駆動すること
により所定のメモリセルへの書き込み，読み出しを行な
う。SA0〜SA3は増幅器（ここではセンスアンプという）
でメモリセルから読み出された微少なメモリセル信号を
増幅する。この増幅器12は例えば第５図の破線で囲んだ
回路を用いる。なお、同図で矢印を付加したMOSFETがｐ
チヤネルMOSFETでその他はｎチヤネルMOSFETである（こ
の他の図についても同様）。WD0〜WD3はワード線駆動回
路で、列デコーダXDECからの信号と周辺回路からの信号
φ２によりワード線を選択し駆動する。YD0〜YD3はデー
タ線選択回路で、行デコーダYDECからの信号と周辺回路
からの信号φ４によりデータ線を選択し、共通データ線
I/O,/Oと接続する。列デコーダ，行デコーダには例え
ば第４図に示す回路を用いる。データ線プリチヤージ回
路は説明を簡単にするために省略した。
に示す。同図で２がメモリアレー部、１がメモリアレー
回路を駆動，制御する周辺回路である。メモリアレー回
路において、MCはメモリセル（同図では簡単化のため○
印で示す）で、１個のMOSFETと１個のコンデンサから成
り、コンデンサの電荷の有無によつて情報の“1",“0"
を蓄積する。D0（▲▼）〜D3（▲▼）はデータ
線、W0〜W3はワード線で、これらを選択，駆動すること
により所定のメモリセルへの書き込み，読み出しを行な
う。SA0〜SA3は増幅器（ここではセンスアンプという）
でメモリセルから読み出された微少なメモリセル信号を
増幅する。この増幅器12は例えば第５図の破線で囲んだ
回路を用いる。なお、同図で矢印を付加したMOSFETがｐ
チヤネルMOSFETでその他はｎチヤネルMOSFETである（こ
の他の図についても同様）。WD0〜WD3はワード線駆動回
路で、列デコーダXDECからの信号と周辺回路からの信号
φ２によりワード線を選択し駆動する。YD0〜YD3はデー
タ線選択回路で、行デコーダYDECからの信号と周辺回路
からの信号φ４によりデータ線を選択し、共通データ線
I/O,/Oと接続する。列デコーダ，行デコーダには例え
ば第４図に示す回路を用いる。データ線プリチヤージ回
路は説明を簡単にするために省略した。
周辺回路において、BP0〜BP3はパツケージのピンとチ
ツプ内部回路を接続するためのボンデイング用パツドで
ある。このパツドへチツプ外部からの制御信号が入力さ
れる。AB0〜AB3はアドレスバツフア回路で、チツプ外部
からのアドレス信号をチツプ内部の信号レベルに変換
し、肯定と否定の２つの信号を作る回路である。このア
ドレスバツフア回路には、例えば第３図に示すような回
路を用いる。MAは増幅器（ここではメインアンプとい
う）で、共通データ線I/O,/Oに読み出されたメモリセ
ル信号を増幅する。この増幅器には例えばアイ・エス・
エス・シー・シー ダイジエスト・オブ・テクニカル・
ペーパーズ．第222頁〜第223頁（ISSCC'84 Digest of T
echnical Papers p222〜p223）に示す回路が用いられ
る。OAはMAで増幅したメモリセル信号をチツプ外部へ出
力するための出力バツフア回路である。この回路には例
えば第６図に示す回路を用いる。DiBはデータ入力バツ
フア回路で、チツプ外部からの書き込みデータをチツプ
内部の信号レベルに変換し、固定と否定の２つの信号を
作る回路である。このデータ入力バツフア回路は例えば
アドレスバツフア回路と同様の回路を用いる。PCは内部
クロツク信号発生回路部でアドレスバツフア回路、メモ
リアリー，メインアンプ等を駆動する内部クロツク信号
φ１〜φ６を発生する。この内部クロツク信号発生回路
部はCMOSインバータの縦続接続によつて構成し、インバ
ータの段数によつて内部クロツク信号の遅延時間を決め
る。
ツプ内部回路を接続するためのボンデイング用パツドで
ある。このパツドへチツプ外部からの制御信号が入力さ
れる。AB0〜AB3はアドレスバツフア回路で、チツプ外部
からのアドレス信号をチツプ内部の信号レベルに変換
し、肯定と否定の２つの信号を作る回路である。このア
ドレスバツフア回路には、例えば第３図に示すような回
路を用いる。MAは増幅器（ここではメインアンプとい
う）で、共通データ線I/O,/Oに読み出されたメモリセ
ル信号を増幅する。この増幅器には例えばアイ・エス・
エス・シー・シー ダイジエスト・オブ・テクニカル・
ペーパーズ．第222頁〜第223頁（ISSCC'84 Digest of T
echnical Papers p222〜p223）に示す回路が用いられ
る。OAはMAで増幅したメモリセル信号をチツプ外部へ出
力するための出力バツフア回路である。この回路には例
えば第６図に示す回路を用いる。DiBはデータ入力バツ
フア回路で、チツプ外部からの書き込みデータをチツプ
内部の信号レベルに変換し、固定と否定の２つの信号を
作る回路である。このデータ入力バツフア回路は例えば
アドレスバツフア回路と同様の回路を用いる。PCは内部
クロツク信号発生回路部でアドレスバツフア回路、メモ
リアリー，メインアンプ等を駆動する内部クロツク信号
φ１〜φ６を発生する。この内部クロツク信号発生回路
部はCMOSインバータの縦続接続によつて構成し、インバ
ータの段数によつて内部クロツク信号の遅延時間を決め
る。
第２図に示す従来回路の動作を第７図の電圧波形を用
いて説明する。BP0に外部クロツク信号CLKが入力される
と所定の遅延時間をもつて内部クロツク信号φ１が立上
る。これによりアドレスバツフア回路AB0〜AB3が活性化
され、この時BP1〜BP4に入力されていたアドレス信号が
とり込まれ、内部アドレス信号a0（▲▼）〜a3（▲
▼）を発生する。この信号は列デコーダXDEC、行デ
コーダYDECに伝わり各々のデコーダが確定する。次にφ
２が立上り、列デコーダXDECの出力信号とともに１本の
ワード線を選択し駆動する。ここではW0が選択，駆動さ
れるとする。したがつてW0につながるメモリセルの信号
が各々のデータ線に読み出される。その後φ３が立上り
センスアンプSA0〜SO3が活性化され、各々のデータ線に
読み出されたメモリセル信号が増幅される。次にφ４が
立上り、行デコーダTDECの出力信号とともに１対のデー
タ線を選択する。ここでは、D0,▲▼が選択された
とする。したがつて共通データ線I/O,▲▼にD0,
▲▼のメモリセル信号が読み出される。次にφ５が
立上りメインアンプMAが活性化され、読み出されたメモ
リセル信号を増幅する。次にφ６が立上り出力バツフア
回路OAを活性化し、メモリセル信号を出力データDoutと
して出力する。データの書き込み動作はデータ線対が選
択された後、データ入力バツフア回路を通して行なう。
いて説明する。BP0に外部クロツク信号CLKが入力される
と所定の遅延時間をもつて内部クロツク信号φ１が立上
る。これによりアドレスバツフア回路AB0〜AB3が活性化
され、この時BP1〜BP4に入力されていたアドレス信号が
とり込まれ、内部アドレス信号a0（▲▼）〜a3（▲
▼）を発生する。この信号は列デコーダXDEC、行デ
コーダYDECに伝わり各々のデコーダが確定する。次にφ
２が立上り、列デコーダXDECの出力信号とともに１本の
ワード線を選択し駆動する。ここではW0が選択，駆動さ
れるとする。したがつてW0につながるメモリセルの信号
が各々のデータ線に読み出される。その後φ３が立上り
センスアンプSA0〜SO3が活性化され、各々のデータ線に
読み出されたメモリセル信号が増幅される。次にφ４が
立上り、行デコーダTDECの出力信号とともに１対のデー
タ線を選択する。ここでは、D0,▲▼が選択された
とする。したがつて共通データ線I/O,▲▼にD0,
▲▼のメモリセル信号が読み出される。次にφ５が
立上りメインアンプMAが活性化され、読み出されたメモ
リセル信号を増幅する。次にφ６が立上り出力バツフア
回路OAを活性化し、メモリセル信号を出力データDoutと
して出力する。データの書き込み動作はデータ線対が選
択された後、データ入力バツフア回路を通して行なう。
以上述べたようにMOSメモリ回路では、メモリアレー
部を、インバータの縦続接続によつて作つた内部クロツ
ク信号列によつて制御し、データの入出力を行なつてい
る。
部を、インバータの縦続接続によつて作つた内部クロツ
ク信号列によつて制御し、データの入出力を行なつてい
る。
上記従来技術でのメモリの動作スピードは使用する電
源の電圧変動やプロセスの加工バラツキによつて変わ
る。例えば電源電圧が低下したり、MOSFETのチヤネル長
Lgが大きくなるとMOSFETのチヤネルコンダクタンスgmが
低下し、動作スピードは低下する。通常、メモリの動作
スピードすなわちアクセス時間は、この電圧変動，加工
バラツキによつて最も速い場合と最も遅い場合で２倍程
度の差を生じる。このように電圧変動や加工バラツキに
よつてメモリの動作スピードが大きく変わることは、メ
モリの回路設計をむずかしくし、メモリを高速化する上
で大きな障害となつている。
源の電圧変動やプロセスの加工バラツキによつて変わ
る。例えば電源電圧が低下したり、MOSFETのチヤネル長
Lgが大きくなるとMOSFETのチヤネルコンダクタンスgmが
低下し、動作スピードは低下する。通常、メモリの動作
スピードすなわちアクセス時間は、この電圧変動，加工
バラツキによつて最も速い場合と最も遅い場合で２倍程
度の差を生じる。このように電圧変動や加工バラツキに
よつてメモリの動作スピードが大きく変わることは、メ
モリの回路設計をむずかしくし、メモリを高速化する上
で大きな障害となつている。
本発明の目的は、プロセスの加工バラツキに対する内
部クロツク信号のタイミングマージンを小さくしうる半
導体集積回路を提供することにある。
部クロツク信号のタイミングマージンを小さくしうる半
導体集積回路を提供することにある。
上記目的は、メモリアレー部の動作スピードの方がそ
れを制御する内部クロツク信号発生回路部よりプロセス
加工のバラツキによる影響が小さいことに着目し、プロ
セス加工のバラツキに対応して内部クロツク信号発生回
路部の動作スピードをメモリアレー部の動作スピードに
整合させることにより達成される。すなわち、本発明で
は、遅延時間の異なる遅延回路をあらかじめ数種余分に
設けておき、プロセスの加工バラツキの状態に応じて遅
延時間の異なる遅延回路を使い分けることにした。これ
によりメモリアレー部の動作スピードと内部クロツク信
号の整合をとることができ、メモリの動作スピードを高
速化できる。
れを制御する内部クロツク信号発生回路部よりプロセス
加工のバラツキによる影響が小さいことに着目し、プロ
セス加工のバラツキに対応して内部クロツク信号発生回
路部の動作スピードをメモリアレー部の動作スピードに
整合させることにより達成される。すなわち、本発明で
は、遅延時間の異なる遅延回路をあらかじめ数種余分に
設けておき、プロセスの加工バラツキの状態に応じて遅
延時間の異なる遅延回路を使い分けることにした。これ
によりメモリアレー部の動作スピードと内部クロツク信
号の整合をとることができ、メモリの動作スピードを高
速化できる。
プロセスの加工バラツキによる動作スピードの遅延を
内部クロツク信号発生回路部とメモリアレー部に分けて
みると、内部クロツク信号発生回路での内部クロツク信
号の遅延時間がメモリアレー部の動作時間の遅延より大
きくなつている。メモリアレー部の動作時間は、リード
線，データ線,I/O線の配線長が長いため、これらの配線
抵抗と容量が大きく、これらの充放電時間によつてほと
んど決まつている。この配線抵抗と容量による充放電時
間はプロセスの加工バラツキの影響を受けにくい。たと
えば、加工において比較的バラツキの大きい配線幅につ
いてみると、配線幅が小さくなつた場合、抵抗は大きく
なるが容量は小さくなるため充放電時間でみると、その
変動は小さい。配線幅が大きくなつた場合は、抵抗は小
さくなるが容量は大きくなるため充放電時間の変動は小
さい。
内部クロツク信号発生回路部とメモリアレー部に分けて
みると、内部クロツク信号発生回路での内部クロツク信
号の遅延時間がメモリアレー部の動作時間の遅延より大
きくなつている。メモリアレー部の動作時間は、リード
線，データ線,I/O線の配線長が長いため、これらの配線
抵抗と容量が大きく、これらの充放電時間によつてほと
んど決まつている。この配線抵抗と容量による充放電時
間はプロセスの加工バラツキの影響を受けにくい。たと
えば、加工において比較的バラツキの大きい配線幅につ
いてみると、配線幅が小さくなつた場合、抵抗は大きく
なるが容量は小さくなるため充放電時間でみると、その
変動は小さい。配線幅が大きくなつた場合は、抵抗は小
さくなるが容量は大きくなるため充放電時間の変動は小
さい。
一方、内部クロツク信号発生回路のスピードはほとん
どインバータを構成しているMOSFETのデバイス定数（た
とえばゲート長Lg）によつて決まつている。このMOSFET
の定数はプロセスの加工バラツキの影響を受け易い。た
とえば配線と同時に作ることの多いゲート長Lgについて
みると、Lgが小さくなつた場合、MOSFETのチヤネルコン
ダクタンスgmは大きくなり、負荷となる次段インバーダ
のゲート容量は小さくなるため遅延時間は小さくなる。
Lgが大きくなつた場合は逆に遅延時間は大きくなつてし
まう。
どインバータを構成しているMOSFETのデバイス定数（た
とえばゲート長Lg）によつて決まつている。このMOSFET
の定数はプロセスの加工バラツキの影響を受け易い。た
とえば配線と同時に作ることの多いゲート長Lgについて
みると、Lgが小さくなつた場合、MOSFETのチヤネルコン
ダクタンスgmは大きくなり、負荷となる次段インバーダ
のゲート容量は小さくなるため遅延時間は小さくなる。
Lgが大きくなつた場合は逆に遅延時間は大きくなつてし
まう。
上述のようにメモリアレー部の動作スピードに対し
て、それを制御する内部クロツク信号発生回路部の動作
スピードの方がプロセスの加工バラツキの影響を受け易
いため加工バラツキが動作スピードを遅くする方法に変
動した場合、メモリ全体の動作スピード（アクセス時
間）は内部クロツク信号によつて決まる。この概要を第
８図の電圧波形を用いて説明する。同図で上段の電圧波
形はアクセス時間が遅い場合（例えばチヤネル長Lgが大
きくなつた場合）の内部クロツク信号波形、下段はアク
セス時間が速い場合（例えばLgが小さくなつた場合）の
内部クロツク信号波形である。通常、内部クロツク信号
とメモリアレーの動作スピードの整合は、内部クロツク
信号の遅延が小さい状態（第８図下段の波形）でとる。
この状態でプロセス加工のバラツキを生じると第８図上
段の波形で示すように内部クロツク信号は遅れ、アクセ
ス時間はΔt2＋Δt3＋Δt4＋Δt5だけ遅れることにな
る。ここでΔt2,Δt3,Δt4,Δt5は各々φ2,φ3,φ4,φ
５信号発生回路のプロセス加工バラツキによる遅延時間
である。
て、それを制御する内部クロツク信号発生回路部の動作
スピードの方がプロセスの加工バラツキの影響を受け易
いため加工バラツキが動作スピードを遅くする方法に変
動した場合、メモリ全体の動作スピード（アクセス時
間）は内部クロツク信号によつて決まる。この概要を第
８図の電圧波形を用いて説明する。同図で上段の電圧波
形はアクセス時間が遅い場合（例えばチヤネル長Lgが大
きくなつた場合）の内部クロツク信号波形、下段はアク
セス時間が速い場合（例えばLgが小さくなつた場合）の
内部クロツク信号波形である。通常、内部クロツク信号
とメモリアレーの動作スピードの整合は、内部クロツク
信号の遅延が小さい状態（第８図下段の波形）でとる。
この状態でプロセス加工のバラツキを生じると第８図上
段の波形で示すように内部クロツク信号は遅れ、アクセ
ス時間はΔt2＋Δt3＋Δt4＋Δt5だけ遅れることにな
る。ここでΔt2,Δt3,Δt4,Δt5は各々φ2,φ3,φ4,φ
５信号発生回路のプロセス加工バラツキによる遅延時間
である。
本発明ではφ２〜φ５信号発生回路に、各々予備の回
路を設ける。この遅延回路はプロセス加工のバラツキを
生じた場合、第８図下段に示す遅延時間の信号を発生さ
せるように設計しておく。プロセス加工のバラツキによ
りアクセス時間が遅くなつた場合、遅延回路を遅延時間
の異なる他の遅延回路に切り換える。これによりメモリ
アレーの動作スピードと内部クロツク信号の遅延時間の
整合をとることができ、メモリの高速化が図れる。
路を設ける。この遅延回路はプロセス加工のバラツキを
生じた場合、第８図下段に示す遅延時間の信号を発生さ
せるように設計しておく。プロセス加工のバラツキによ
りアクセス時間が遅くなつた場合、遅延回路を遅延時間
の異なる他の遅延回路に切り換える。これによりメモリ
アレーの動作スピードと内部クロツク信号の遅延時間の
整合をとることができ、メモリの高速化が図れる。
以下、本発明の一実施例を第１図により説明する。同
図で内部クロツク信号発生回路PC以外は第２図に示す従
来回路と同一回路構成である。また、第２図と同一の記
号は同一の回路および信号を示す。内部クロツク信号発
生回路PCで、破線枠内の回路3,4が本発明により付加し
た回路である。これらの回路は、信号φＡによつて内部
クロツク信号発生用のインバータ段数を切換える。すな
わち内部クロツク信号φ３は、信号φＡがHighレベルの
場合、内部クロツク信号φ２が立上つた後、φ２がノー
ドＡからノードＢを通して伝わることにより立上がる。
一方、信号φＡがLowレベルの場合、φ３は信号φ２が
インバータの段数の少ないノードＡからノードＣを通し
て伝わることにより立上がる。内部クロツク信号φ５に
ついても同様に、信号φＡがHighレベルの場合、φ５は
内部クロツク信号φ４がノードＤからノードＥを通して
伝わることにより立上がり、信号φＡがLowレベルの場
合、インバータの段数の少ないノードＤからノードＦを
通して伝わることにより立上がる。BPAはボンデイング
用パツドで、このパツドに信号を入力することにより信
号φＡのレベルを変える。このパツドに信号を入力しな
い場合は、抵抗Ｒにより接地されているためφＡはHigh
レベルとなる。
図で内部クロツク信号発生回路PC以外は第２図に示す従
来回路と同一回路構成である。また、第２図と同一の記
号は同一の回路および信号を示す。内部クロツク信号発
生回路PCで、破線枠内の回路3,4が本発明により付加し
た回路である。これらの回路は、信号φＡによつて内部
クロツク信号発生用のインバータ段数を切換える。すな
わち内部クロツク信号φ３は、信号φＡがHighレベルの
場合、内部クロツク信号φ２が立上つた後、φ２がノー
ドＡからノードＢを通して伝わることにより立上がる。
一方、信号φＡがLowレベルの場合、φ３は信号φ２が
インバータの段数の少ないノードＡからノードＣを通し
て伝わることにより立上がる。内部クロツク信号φ５に
ついても同様に、信号φＡがHighレベルの場合、φ５は
内部クロツク信号φ４がノードＤからノードＥを通して
伝わることにより立上がり、信号φＡがLowレベルの場
合、インバータの段数の少ないノードＤからノードＦを
通して伝わることにより立上がる。BPAはボンデイング
用パツドで、このパツドに信号を入力することにより信
号φＡのレベルを変える。このパツドに信号を入力しな
い場合は、抵抗Ｒにより接地されているためφＡはHigh
レベルとなる。
本実施例の動作を第９図（ａ）の電圧波形を用いて説
明する。第９図（ａ）の電圧波形はプロセスの加工バラ
ツキが動作スピードを遅くする方向に変動した場合、し
かも第１図に示すBPAに信号を入力しない場合（信号φ
ＡはHighレベルの場合）について示している。
明する。第９図（ａ）の電圧波形はプロセスの加工バラ
ツキが動作スピードを遅くする方向に変動した場合、し
かも第１図に示すBPAに信号を入力しない場合（信号φ
ＡはHighレベルの場合）について示している。
BP0に外部クロツク信号CLKが入力されると所定の遅延
時間をもつて内部クロツク信号φ１が立上る。これによ
りアドレスバツフア回路AB0〜AB3が活性化され、この時
BP1〜BP4に入力されていたアドレス信号がとり込まれ、
内部アドレス信号a0（▲▼）〜a3（▲▼）を発
生する。この信号は列デコーダXDEC,行デコーダYDECに
伝わり各々のデコーダが確定する。次にφ２が立上り、
列デコーダXDECの出力信号とともに１本のワード線を選
択し、駆動する。ここではW0が選択，駆動されるとす
る。したがつてW0につながるメモリセルの信号が各々の
データ線に読み出される。その後、ノードＡからノード
Ｂのバスにより遅延したφ３が立上りセンスアンプSA0
〜SA3が活性化され、各々のデータ線に読み出されたメ
モリセル信号が増幅される。次にφ４が立上り、行デコ
ーダYDECの出力信号とともに１対のデータ線を選択す
る。ここではD0,▲▼が選択されたとする。したが
つて共通データI/O,▲▼にD0,▲▼のメモリ
セル信号が読み出される。次に、ノードＤからノードＥ
のパスにより遅延したφ５が立上りメインアンプMAが活
性化され、読み出されたメモリセル信号を増幅する。次
にφ６が立上り出力バツフア回路OAを活性化し、メモリ
セル信号を出力データDoutとして出力する。
時間をもつて内部クロツク信号φ１が立上る。これによ
りアドレスバツフア回路AB0〜AB3が活性化され、この時
BP1〜BP4に入力されていたアドレス信号がとり込まれ、
内部アドレス信号a0（▲▼）〜a3（▲▼）を発
生する。この信号は列デコーダXDEC,行デコーダYDECに
伝わり各々のデコーダが確定する。次にφ２が立上り、
列デコーダXDECの出力信号とともに１本のワード線を選
択し、駆動する。ここではW0が選択，駆動されるとす
る。したがつてW0につながるメモリセルの信号が各々の
データ線に読み出される。その後、ノードＡからノード
Ｂのバスにより遅延したφ３が立上りセンスアンプSA0
〜SA3が活性化され、各々のデータ線に読み出されたメ
モリセル信号が増幅される。次にφ４が立上り、行デコ
ーダYDECの出力信号とともに１対のデータ線を選択す
る。ここではD0,▲▼が選択されたとする。したが
つて共通データI/O,▲▼にD0,▲▼のメモリ
セル信号が読み出される。次に、ノードＤからノードＥ
のパスにより遅延したφ５が立上りメインアンプMAが活
性化され、読み出されたメモリセル信号を増幅する。次
にφ６が立上り出力バツフア回路OAを活性化し、メモリ
セル信号を出力データDoutとして出力する。
さて、ここではプロセスの加工バラツキが動作スピー
ドを遅くする方向に変動した場合を仮定した。この場
合、前述したようにメモリアレー部の動作スピード（ワ
ード線信号の立上り時間，データ線の充放電時間，共通
データ線の充放電時間など）は大きく変わらないが、内
部クロツク信号の遅延時間は大きくなつてしまう。たと
えば第９図（ａ）に示すように、ワード線信号W0が立上
つてから、センスアンプ活性化信号φ３が立上るまで
は、データ線D0,▲▼にメモリセル信号が読み出さ
れた後、データ線に十分メモリセル信号が読み出されて
いるにもかかわらずセンスアンプが動作するまで長い時
間経過している。これは、φ４により共通データ線I/O,
▲▼にデータ線D0,▲▼のメモリセル信号を
読み出してから、メインアンプ活性化信号φ５が立上る
までについてもいえる。そこで、本発明ではこの様な場
合、メモリLSIの組立（LSIのパツケージへの実装）時、
第１図に示すBPAをVCCピンへ接続する。これによる動作
波形を第９図（ｂ）に示す。BPAをVCCレベルとすること
により信号φＡはLowレベルとなり、センスアンプ活性
化信号φ３は、φ２が立上つた後、φがインバーダの段
数の少ないノードＡからノードＣのパスでΔt3だけ遅延
した後立上ることになり、センスアンプは速く活性化す
る。φ３が速くなることによりφ４の立上りも速くな
る。メインアンプ活性化信号φ５もφ３と同様に、信号
φＡがLowレベルのためφ４が立上つた後、φ４がイン
バータの段数の少ないノードＤからノードＦのパスでΔ
t5だけ遅延した後立上り、メインアンプは速く活性化す
る。φ５が速くなることによりφ６も速くなり、データ
出力Doutも速くなる。これによりメモリのアクセス時間
はΔt3＋Δt5だけ速くなる。なおここでは例としてφ３
とφ５の遅延時間の制御について述べたが、φ２とφ４
もアレー部動作を制御する信号であり、φ３やφ５と同
様に制御可能である。ここでφ2,φ４の遅延時間の短縮
値を各々Δt2,Δt4とすると結局アクセス時間はΔt2＋
Δt3＋Δt4＋Δt5だけ速くなる。このように本発明によ
るとプロセスの加工バラツキによつてメモリのアクセス
時間が遅くなつても、内部クロツク発生回路をあらかじ
め設けておいた予備のインバータ回路列に切り換え、メ
モリアレー部の動作スピードと内部クロツク信号の遅延
時間の整合をとることによりメモリの高速化が可能とな
る。また第９図に示す様に、データ線にメモリセル信号
が読み出されてからセンスアンプが活性化するまでの時
間を短くできるため、データ線で生じるα線ソフトエラ
ーに対して強くなる。なお、本実施例ではBPAをVCCピン
に接続するとしたが、BPA用に設けたピンに接続し、こ
のピンへ所定のレベルを供給してもよい。
ドを遅くする方向に変動した場合を仮定した。この場
合、前述したようにメモリアレー部の動作スピード（ワ
ード線信号の立上り時間，データ線の充放電時間，共通
データ線の充放電時間など）は大きく変わらないが、内
部クロツク信号の遅延時間は大きくなつてしまう。たと
えば第９図（ａ）に示すように、ワード線信号W0が立上
つてから、センスアンプ活性化信号φ３が立上るまで
は、データ線D0,▲▼にメモリセル信号が読み出さ
れた後、データ線に十分メモリセル信号が読み出されて
いるにもかかわらずセンスアンプが動作するまで長い時
間経過している。これは、φ４により共通データ線I/O,
▲▼にデータ線D0,▲▼のメモリセル信号を
読み出してから、メインアンプ活性化信号φ５が立上る
までについてもいえる。そこで、本発明ではこの様な場
合、メモリLSIの組立（LSIのパツケージへの実装）時、
第１図に示すBPAをVCCピンへ接続する。これによる動作
波形を第９図（ｂ）に示す。BPAをVCCレベルとすること
により信号φＡはLowレベルとなり、センスアンプ活性
化信号φ３は、φ２が立上つた後、φがインバーダの段
数の少ないノードＡからノードＣのパスでΔt3だけ遅延
した後立上ることになり、センスアンプは速く活性化す
る。φ３が速くなることによりφ４の立上りも速くな
る。メインアンプ活性化信号φ５もφ３と同様に、信号
φＡがLowレベルのためφ４が立上つた後、φ４がイン
バータの段数の少ないノードＤからノードＦのパスでΔ
t5だけ遅延した後立上り、メインアンプは速く活性化す
る。φ５が速くなることによりφ６も速くなり、データ
出力Doutも速くなる。これによりメモリのアクセス時間
はΔt3＋Δt5だけ速くなる。なおここでは例としてφ３
とφ５の遅延時間の制御について述べたが、φ２とφ４
もアレー部動作を制御する信号であり、φ３やφ５と同
様に制御可能である。ここでφ2,φ４の遅延時間の短縮
値を各々Δt2,Δt4とすると結局アクセス時間はΔt2＋
Δt3＋Δt4＋Δt5だけ速くなる。このように本発明によ
るとプロセスの加工バラツキによつてメモリのアクセス
時間が遅くなつても、内部クロツク発生回路をあらかじ
め設けておいた予備のインバータ回路列に切り換え、メ
モリアレー部の動作スピードと内部クロツク信号の遅延
時間の整合をとることによりメモリの高速化が可能とな
る。また第９図に示す様に、データ線にメモリセル信号
が読み出されてからセンスアンプが活性化するまでの時
間を短くできるため、データ線で生じるα線ソフトエラ
ーに対して強くなる。なお、本実施例ではBPAをVCCピン
に接続するとしたが、BPA用に設けたピンに接続し、こ
のピンへ所定のレベルを供給してもよい。
本発明の第２の実施例を第10図を用いて説明する。第
10図は第１の実施例を示す第１図で、内部クロツク信号
の遅延時間を変える3,4で示す回路部にあたる部分であ
る。第１の実施例ではあらかじめ用意する遅延のための
回路は１系統であるが本実施例では２系統用意する。本
実施例では、ボンデイングパツドBPB,BPCの両方がどこ
にも接続されない場合、信号φ１から信号φ０の遅延時
間はノードＧからノードＨのパスで決まる。BPBがVCCピ
ンに接続されるとφＢはLowレベルとなり、遅延時間は
ノードＧからノードｉのパスで決まる。また、BPB,BPC
がVCCピンに接続されるとφB,φＣはLowレベルとなり、
遅延時間はノードＧからノードｉのパスで決まる。この
ように複数の遅延パスを設けることにより、メモリアレ
ー部の動作スピードと内部クロツク信号の整合が良くな
る。したがつて、センスアンプやメインアンプでのS/N
をそこなうことなく、メモリの高速化が可能となる。
10図は第１の実施例を示す第１図で、内部クロツク信号
の遅延時間を変える3,4で示す回路部にあたる部分であ
る。第１の実施例ではあらかじめ用意する遅延のための
回路は１系統であるが本実施例では２系統用意する。本
実施例では、ボンデイングパツドBPB,BPCの両方がどこ
にも接続されない場合、信号φ１から信号φ０の遅延時
間はノードＧからノードＨのパスで決まる。BPBがVCCピ
ンに接続されるとφＢはLowレベルとなり、遅延時間は
ノードＧからノードｉのパスで決まる。また、BPB,BPC
がVCCピンに接続されるとφB,φＣはLowレベルとなり、
遅延時間はノードＧからノードｉのパスで決まる。この
ように複数の遅延パスを設けることにより、メモリアレ
ー部の動作スピードと内部クロツク信号の整合が良くな
る。したがつて、センスアンプやメインアンプでのS/N
をそこなうことなく、メモリの高速化が可能となる。
本発明の第３の実施例を第11図を用いて説明する。第
11図も第10図と同様に、第１図の3,4で示す回路部にあ
たる部分を示している。第11図で四角枠DLで示す部分は
第12図に示す抵抗とコンデンサによる遅延回路である。
第11図に示すように遅延回路の段数の異なるパスを複数
個用意することによつても本発明は実現できる。
11図も第10図と同様に、第１図の3,4で示す回路部にあ
たる部分を示している。第11図で四角枠DLで示す部分は
第12図に示す抵抗とコンデンサによる遅延回路である。
第11図に示すように遅延回路の段数の異なるパスを複数
個用意することによつても本発明は実現できる。
本発明の第４の実施例を第13図を用いて説明する。第
13図も第10図と同様に、第１図の3,4で示す回路部にあ
たる部分を示している。第13図でDL1,DL2,DL3は第12図
に示す遅延回路であるが、各々遅延時間が異なる。この
ように遅延時間の異なる遅延回路を複数個用意すること
によつても本発明は実現できる。
13図も第10図と同様に、第１図の3,4で示す回路部にあ
たる部分を示している。第13図でDL1,DL2,DL3は第12図
に示す遅延回路であるが、各々遅延時間が異なる。この
ように遅延時間の異なる遅延回路を複数個用意すること
によつても本発明は実現できる。
本発明の第５の実施例を第14図を用いて説明する。第
14図はプロセスの加工バラツキの状態によつて、出力ノ
ードの電位を変える回路である。同図で抵抗R6は比較的
プロセスの加工バラツキの少ない配線層、たとえばn+拡
散層で作る。ノード０の電位は抵抗６とMOSFET T0〜T3
の抵抗分割によつて決まり、プロセスの加工状態によつ
て電位は変わる。たとえば、MOSFETのチヤネル長Lgが短
くなるとMOSFETの抵抗は小さくなりノード０の電位は低
くなる。逆にLgが太くなるとノード０の電位は高くな
る。したがつてインバータINVの論理しきい電圧をそれ
に合わせて設定しておくことにより、出力ノードＰの電
位はプロセスの加工状態に応じてHighもしくはLowレベ
ルとなる。第１〜第４の実施例では所定のボンデイング
パツドをVCCレベルに接続することにより内部クロツク
信号の遅延時間を変えたが、ボンデイングパツドのノー
ドを本回路の出力ノードに接続することによつても、プ
ロセスの加工バラツキの状態に応じて内部クロツク信号
の遅延時間を変えることが可能である。したがつてボン
デイングの工程をふやすことなくメモリの高速化が図れ
る。
14図はプロセスの加工バラツキの状態によつて、出力ノ
ードの電位を変える回路である。同図で抵抗R6は比較的
プロセスの加工バラツキの少ない配線層、たとえばn+拡
散層で作る。ノード０の電位は抵抗６とMOSFET T0〜T3
の抵抗分割によつて決まり、プロセスの加工状態によつ
て電位は変わる。たとえば、MOSFETのチヤネル長Lgが短
くなるとMOSFETの抵抗は小さくなりノード０の電位は低
くなる。逆にLgが太くなるとノード０の電位は高くな
る。したがつてインバータINVの論理しきい電圧をそれ
に合わせて設定しておくことにより、出力ノードＰの電
位はプロセスの加工状態に応じてHighもしくはLowレベ
ルとなる。第１〜第４の実施例では所定のボンデイング
パツドをVCCレベルに接続することにより内部クロツク
信号の遅延時間を変えたが、ボンデイングパツドのノー
ドを本回路の出力ノードに接続することによつても、プ
ロセスの加工バラツキの状態に応じて内部クロツク信号
の遅延時間を変えることが可能である。したがつてボン
デイングの工程をふやすことなくメモリの高速化が図れ
る。
本発明の第６の実施例を第15図を用いて説明する。前
述した実施例ではボンデイングあるいはプロセスバラツ
キの検知回路により、内部クロツク信号の遅延時間を変
えていたが、本実施例ではヒユーズを用いて、それを切
断することにより遅延時間をかえる。第15図でＦはヒユ
ーズ、RHは高抵抗であり、ノードＱが例えば第１の実施
例でボンデイングによりVCCレベルにするノードに接続
される。第１図でヒユーズが切断されない場合、ノード
ＳはHighレベルであり、その時ノードＱはLowレベルと
なる。したがつて例えば第１の実施例では遅延時間は変
わらない。ヒユーズＦが切断された場合、ノードＳはLo
wレベルとなり、その時ノードＱはHighレベルとなる。
この場合内部クロツク信号の遅延時間はかわる。このよ
うにヒユーズを用いることによつても内部クロツク信号
の遅延時間を変えることができ、これによりメモリの高
速化が図れる。
述した実施例ではボンデイングあるいはプロセスバラツ
キの検知回路により、内部クロツク信号の遅延時間を変
えていたが、本実施例ではヒユーズを用いて、それを切
断することにより遅延時間をかえる。第15図でＦはヒユ
ーズ、RHは高抵抗であり、ノードＱが例えば第１の実施
例でボンデイングによりVCCレベルにするノードに接続
される。第１図でヒユーズが切断されない場合、ノード
ＳはHighレベルであり、その時ノードＱはLowレベルと
なる。したがつて例えば第１の実施例では遅延時間は変
わらない。ヒユーズＦが切断された場合、ノードＳはLo
wレベルとなり、その時ノードＱはHighレベルとなる。
この場合内部クロツク信号の遅延時間はかわる。このよ
うにヒユーズを用いることによつても内部クロツク信号
の遅延時間を変えることができ、これによりメモリの高
速化が図れる。
第１〜第４の実施例では、内部クロツク信号の遅延時
間を変えるために、あらかじめ用意したボンデイングパ
ツドをVCCピンに接続するとしたが、それらのボンデイ
ングパツドから独立に各々リード線を取り出し、その電
位を変えることにより、メモリアレー動作のタイミング
マージンの測定を行なうことができる。
間を変えるために、あらかじめ用意したボンデイングパ
ツドをVCCピンに接続するとしたが、それらのボンデイ
ングパツドから独立に各々リード線を取り出し、その電
位を変えることにより、メモリアレー動作のタイミング
マージンの測定を行なうことができる。
本発明によれば、プロセスの加工バラツキによりメモ
リのアクセス時間が遅くなつても、あらかじめ用意した
複数個の遅延時間の異なる遅延回路を選択的に使用する
ことができるのでメモリのアクセス時間を高速化でき
る。現在の一般的なメモリプロセスでは10〜15％の高速
化が可能となる。
リのアクセス時間が遅くなつても、あらかじめ用意した
複数個の遅延時間の異なる遅延回路を選択的に使用する
ことができるのでメモリのアクセス時間を高速化でき
る。現在の一般的なメモリプロセスでは10〜15％の高速
化が可能となる。
第１図は本発明の第１の実施例を示すメモリ回路図、第
２図は従来のメモリ回路図、第３図はアドレスバツフア
回路図、第４図はデコード回路図、第５図はセンスアン
プ回路図、第６図は出力バツフア回路図、第７図，第８
図，第９図は内部動作電圧波形図、第10図は本発明の第
２の実施例を示す回路図、第11図は本発明の第３の実施
例を示す回路図、第12図は遅延回路図、第13図は本発明
の第４の実施例を示す回路図、第14図は本発明の第５の
実施例を示す回路図、第15図は本発明の第６の実施例を
示す回路図である。 １……周辺回路、２……メモリアレー部、PC……内部ク
ロツク信号発生回路、W0〜W3……ワード線、D0（▲
▼）〜D3（▲▼）……データ線、I/O（▲
▼）……共通データ線。
２図は従来のメモリ回路図、第３図はアドレスバツフア
回路図、第４図はデコード回路図、第５図はセンスアン
プ回路図、第６図は出力バツフア回路図、第７図，第８
図，第９図は内部動作電圧波形図、第10図は本発明の第
２の実施例を示す回路図、第11図は本発明の第３の実施
例を示す回路図、第12図は遅延回路図、第13図は本発明
の第４の実施例を示す回路図、第14図は本発明の第５の
実施例を示す回路図、第15図は本発明の第６の実施例を
示す回路図である。 １……周辺回路、２……メモリアレー部、PC……内部ク
ロツク信号発生回路、W0〜W3……ワード線、D0（▲
▼）〜D3（▲▼）……データ線、I/O（▲
▼）……共通データ線。
フロントページの続き (56)参考文献 特開 昭57−136236（ＪＰ，Ａ) 特開 昭62−171315（ＪＰ，Ａ) 特開 昭62−284518（ＪＰ，Ａ) 特開 昭59−121863（ＪＰ，Ａ)
Claims (2)
- 【請求項１】複数のワード線と、 該複数のワード線に交叉した複数のデータ線と、 上記複数のワード線と上記複数のデータ線との所望の交
点に設けられた複数のメモリセルと、 上記複数のワード線の所望のワード線を選択し駆動する
列デコーダ・ドライバー回路と、 上記複数のデータ線に現われた信号を増幅する増幅手段
と、 上記複数のデータ線に共通に設けられた共通データ線
と、 上記複数のデータ線と上記共通データ線とを接続する複
数のスイッチ手段と、 該複数のスイッチ手段の所望のスイッチ手段を選択し駆
動する行デコーダ・ドライバー回路と、 上記列デコーダ・ドライバー回路、上記増幅手段及び上
記行デコーダ・ドライバー回路を活性化するための信号
を出力する内部クロック信号出力回路と、 上記内部クロック信号出力回路の入力と出力との間に、
互いに遅延時間が異なるとともに入力端子を共通にした
複数の遅延回路と、 上記複数の遅延回路の出力がその入力に接続された遅延
選択回路とを備える半導体集積回路であって、 上記半導体集積回路の製造プロセスの加工バラツキを電
圧の大きさとして出力する検知回路とを更に備え、 上記遅延選択回路は上記検知回路の出力信号により上記
複数の遅延回路の出力のひとつを上記遅延選択回路の出
力に伝達することを特徴とする半導体集積回路。 - 【請求項２】特許請求の範囲第１項に記載の半導体集積
回路において、上記検知回路は第１の電位と第２の電位
の間に直列接続された抵抗とMOSFETと、該抵抗とMOSFET
との間の接続部より出力された電圧を入力とするインバ
ータとを有し、該インバータの理論しきい電圧により上
記検知回路の出力電圧を設定することを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061026A JP2585251B2 (ja) | 1987-03-18 | 1987-03-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061026A JP2585251B2 (ja) | 1987-03-18 | 1987-03-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63228495A JPS63228495A (ja) | 1988-09-22 |
| JP2585251B2 true JP2585251B2 (ja) | 1997-02-26 |
Family
ID=13159379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061026A Expired - Fee Related JP2585251B2 (ja) | 1987-03-18 | 1987-03-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2585251B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57136236A (en) * | 1981-02-16 | 1982-08-23 | Nec Corp | Driving semiconductor integrated circuit |
| JPS59108128A (ja) * | 1982-12-13 | 1984-06-22 | Nec Corp | タイミング調整回路 |
| JPS62284518A (ja) * | 1986-06-02 | 1987-12-10 | Fujitsu Ltd | 集積回路 |
-
1987
- 1987-03-18 JP JP62061026A patent/JP2585251B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63228495A (ja) | 1988-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR910000968B1 (ko) | 반도체 기억장치 | |
| US6498762B2 (en) | Semiconductor integrated circuit device and method of activating the same | |
| KR100452322B1 (ko) | 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로 | |
| US6067257A (en) | Semiconductor integrated circuit device having step-down voltage circuit | |
| JP3519499B2 (ja) | 相補差動増幅器およびそれを備える半導体メモリ装置 | |
| US6496403B2 (en) | Semiconductor memory device | |
| US5812492A (en) | Control signal generation circuit and semiconductor memory device that can correspond to high speed external clock signal | |
| JPH09231767A (ja) | スタティック型半導体記憶装置 | |
| US5373470A (en) | Method and circuit for configuring I/O devices | |
| JP2651957B2 (ja) | 集積回路メモリ | |
| JP2002076879A (ja) | 半導体装置 | |
| US6084809A (en) | Main amplifier circuit and input-output bus for a dynamic random access memory | |
| KR100304709B1 (ko) | 외부에서 데이터 입출력 모드를 제어할 수 있는 반도체 메모리장치 | |
| KR100247472B1 (ko) | 반도체기억장치및반도체집적회로장치 | |
| JP2585251B2 (ja) | 半導体集積回路 | |
| JP2004199778A (ja) | 半導体記憶装置 | |
| US6314038B1 (en) | Semiconductor memory device for reducing parasitic resistance of the I/O lines | |
| JPH0215956B2 (ja) | ||
| JP3085526B2 (ja) | 記憶装置 | |
| JPH0294096A (ja) | 半導体記憶回路 | |
| JP3026341B2 (ja) | 半導体メモリ装置 | |
| JP3277884B2 (ja) | メモリ読み出し書き込み回路および半導体記憶装置 | |
| JP2725467B2 (ja) | 半導体メモリ装置 | |
| JPH065077A (ja) | ビット線イコライズ方法、及び半導体記憶装置 | |
| JP2953102B2 (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |