JP2578359B2 - Oscillation circuit - Google Patents
Oscillation circuitInfo
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Description
【発明の詳細な説明】 (産業上の利用分野) 本発明は、インバータ3段式で構成される発振回路に
関し、更に詳しくは、外部に抵抗及びコンデンサが接続
される3端子を有したIC化される発振回路に関する。Description: BACKGROUND OF THE INVENTION (Industrial application field) The present invention relates to an oscillator circuit composed of a three-stage inverter, and more specifically, to an integrated circuit having three terminals to which a resistor and a capacitor are externally connected. Oscillation circuit to be used.
(従来の技術) 第7図は、インバータ3段式の発振回路の構成概念図
である。図において、1、2、3はいずれもインバータ
であり、これらをIC化する場合、破線で囲んだ部分がI
化され、ここに設けられた3端子Xi、Xc、XRに、発振周
期設定用の抵抗R,コンデンサC及び電流制限抵抗Rsから
なる外部回路が接続される。(Prior Art) FIG. 7 is a conceptual diagram of a configuration of an inverter three-stage oscillation circuit. In the figure, reference numerals 1, 2, and 3 denote inverters, and when these are formed into ICs, the portion enclosed by a broken line is I
An external circuit including a resistor R for setting an oscillation cycle, a capacitor C, and a current limiting resistor Rs is connected to the three terminals Xi, Xc, and XR provided here.
第8図は、このように構成される発振回路の動作波形
図である。FIG. 8 is an operation waveform diagram of the oscillation circuit thus configured.
(a)は抵抗R、コンデンサCの共通接続点の電圧波
形であり、(b)は端子Xcに表れる信号の波形図であ
り、(c)は端子XRに表れる信号の波形図である。(A) is a voltage waveform at a common connection point of the resistor R and the capacitor C, (b) is a waveform diagram of a signal appearing at a terminal Xc, and (c) is a waveform diagram of a signal appearing at a terminal XR.
ここで抵抗R及びコンデンサCの値を変えると、
(a)に示す充放電波形の時定数が変わり、発振周期を
変えることができる。この発振周期Tは、 T=2、2C・R で与えられる。Here, when the values of the resistor R and the capacitor C are changed,
The time constant of the charge / discharge waveform shown in (a) changes, and the oscillation cycle can be changed. This oscillation cycle T is given by T = 2, 2C · R.
(発明が解決しようとする課題) ところでこの様な構成の発振回路において、第9図に
示すように、実線で囲んだIC化された部分が、外部から
別おクロックを受け、IC内部でそのクロック使うと共に
それを分周した信号を出力する場合を考えると、その内
部構成は、第10図に示すようになる。ここではインバー
タ3に接続する▲▼/EXT端子と、分周した信号を得
るための端子XQが新たに設けられ、合計で5端子が必要
になる。(Problems to be Solved by the Invention) In an oscillator circuit having such a configuration, as shown in FIG. 9, an IC portion surrounded by a solid line receives another clock from the outside and receives the clock inside the IC. Considering the case where a clock is used and a signal obtained by dividing the frequency is output, the internal configuration is as shown in FIG. Here, a ▲ / EXT terminal connected to the inverter 3 and a terminal XQ for obtaining a frequency-divided signal are newly provided, and a total of five terminals are required.
第11図及び第12図は、外部から別のクロックを受け、
IC内部でそのクロック使うと共にそれを分周した信号を
出力することができるように構成した、5端子を持つ発
振回路の使用例を示したものである。11 and 12 receive another clock from outside,
This shows an example of use of an oscillator circuit having five terminals, which is configured to be able to use the clock inside the IC and output a signal obtained by dividing the clock.
第11図、は外部モードで使用する場合で、端子XR/CLK
iに外部からのクロックを印加し、端子XQから分周した
クロック出力を得る。なお、この場合は、端子Xiはコモ
ンに接続し、端子Xcはオープン(開放)に、端子▲
▼/EXTは電源Vccに接続される。Fig. 11 shows the case of using in the external mode, and the terminal XR / CLK
An external clock is applied to i and a frequency-divided clock output is obtained from terminal XQ. In this case, terminal Xi is connected to common, terminal Xc is open (open), and terminal ▲
▼ / EXT is connected to power supply Vcc.
第12図は、CR発振モードで使用する場合で、各端子X
i、Xc、XRにそれぞれ制限抵抗Rs、抵抗R、コンデンサ
Cをそれぞれ接続し、端子▲▼/EXTはコモンに接続
し、端子XQから分周出力を得る。Fig. 12 shows the case of using in CR oscillation mode.
A limiting resistor Rs, a resistor R, and a capacitor C are respectively connected to i, Xc, and XR, terminals ▲ / EXT are connected to a common, and a frequency-divided output is obtained from a terminal XQ.
本発明は、IC化される部分が3端子で接続され、第11
図、第12図にそれぞれ示すような外部モードと、CR発振
モードとを実現できる発振回路を提供することを目的と
する。In the present invention, the part to be integrated is connected by three terminals,
An object of the present invention is to provide an oscillation circuit capable of realizing an external mode and a CR oscillation mode as shown in FIGS.
(課題を解決するための手段) 第1図は、本発明の基本的な構成を示すブロック図で
ある。図において、Xi/▲▼は第1の端子、Xc/
▲▼は第2の端子、XR/CLKiは第3の端子である。(Means for Solving the Problems) FIG. 1 is a block diagram showing a basic configuration of the present invention. In the figure, Xi / ▲ ▼ is the first terminal, Xc /
▼ is the second terminal, and XR / CLKi is the third terminal.
4は分周回路、5は第1の端子Xi/▲▼の信
号と分周回路4からの信号との論理をとり、第2の端子
Xc/▲▼の信号を反転して第3の端子XR/CLKiに出力
するインバータ、7は第3の端子XR/CLKi上に表れるク
ロックを分周回路4の入力端に与えるクロック供給回
路、8及び81は第1の端子Xi/TESTの信号の一方のレベ
ルで分周回路4の出力を禁止すると共に、第3の端子XR
/CLKiの出力をハイインピーダンス状態にする制御回路
で、インバータにより構成されている。4 is a frequency dividing circuit, 5 is the logic of the signal of the first terminal Xi / ▲ and the signal from the frequency dividing circuit 4, and the second terminal
An inverter for inverting the signal of Xc / ▲ ▼ and outputting the inverted signal to a third terminal XR / CLKi; 7 a clock supply circuit for applying a clock appearing on the third terminal XR / CLKi to an input terminal of the frequency dividing circuit 4; And 81 inhibit the output of the frequency dividing circuit 4 at one level of the signal of the first terminal Xi / TEST, and
A control circuit for setting the output of / CLKi to a high impedance state, and is configured by an inverter.
(作用) 第1の端子Xi/▲▼を電源Vccに接続すること
によって、第3の端子に印加したクロックの分周出力を
第2の端子から得ることができ、第1、第2、第3の各
端子に制限抵抗と、抵抗とコンデンサをそれぞれ接続す
ることによって、発振モードで動作する。(Operation) By connecting the first terminal Xi / ▲ to the power supply Vcc, a frequency-divided output of the clock applied to the third terminal can be obtained from the second terminal, and the first, second, and second terminals can be obtained. By connecting a limiting resistor, a resistor and a capacitor to each of the terminals 3 respectively, the device operates in an oscillation mode.
(実施例) 以下図面を用いて、本発明の実施例を詳細に説明す
る。(Example) Hereinafter, the example of the present invention is described in detail using drawings.
第2図は、本発明の一実施例を示す構成ブロック図で
ある。図において、第1図の各部分に対応するものには
同一の符号を付して示す。FIG. 2 is a configuration block diagram showing an embodiment of the present invention. In the figure, components corresponding to those in FIG. 1 are denoted by the same reference numerals.
分周回路4は、互いに縦続接続された4つのフリップ
フロップ41〜44で構成されており、入力されたクロック
の周期をここでは1/8に分周する。2つの信号を選択す
るゲート5はナンドゲートが用いられており、一方の入
力端Aに分周回路4の出力が印加され、他方の入力端B
に第1の端子Xi/▲▼の信号がバッファ10、イ
ンバータ11を介して印加されている。クロック供給回路
7は、バッファ71とインバータ72とで構成され、第3の
端子XR/CLKiに印加されたクロックをフリップフロップ4
1の端子Tに印加する。8はインバータ、81はこのイン
バータ8の出力が制御端に印加されたバッファで、イン
バータ8からの出力信号は分周回路4のリセット端に印
加され、分周回路4の出力を禁止し、また、バッファ81
は、インバータ8からの出力信号により、信号経路を断
にして第3の端子XR/CLKiの出力をハイインピーダンス
状態にする。The frequency dividing circuit 4 is composed of four flip-flops 41 to 44 connected in cascade with each other, and here divides the cycle of the input clock to 1/8. As the gate 5 for selecting two signals, a NAND gate is used. The output of the frequency dividing circuit 4 is applied to one input terminal A and the other input terminal B
The signal of the first terminal Xi / ▲ is applied through the buffer 10 and the inverter 11. The clock supply circuit 7 includes a buffer 71 and an inverter 72, and supplies the clock applied to the third terminal XR / CLKi to the flip-flop 4.
1 is applied to terminal T. 8 is an inverter, 81 is a buffer in which the output of the inverter 8 is applied to the control terminal, and the output signal from the inverter 8 is applied to the reset terminal of the frequency dividing circuit 4 to inhibit the output of the frequency dividing circuit 4; , Buffer 81
Cuts the signal path in response to the output signal from the inverter 8 to bring the output of the third terminal XR / CLKi into a high impedance state.
このように構成した回路の動作を次に説明する。 The operation of the circuit thus configured will be described below.
第3図は、第2図の回路を外部モードで動作させる場
合の外部接続状態を示す図であり、第4図はその動作波
形図である。FIG. 3 is a diagram showing an external connection state when the circuit of FIG. 2 is operated in an external mode, and FIG. 4 is an operation waveform diagram thereof.
第1の端子Xi/TESTに、第4図の(b)に示すように
電源電圧Vccを接続すると、ゲート5は分周回路4から
の信号を選択し、また、第2の端子から第3の端子への
信号経路は、バッファ81で断たれる。従って、第3の端
子XR/CLKiに、(a)に示すような外部からのクロック
を印加すると、第2の端子Xc/▲▼から、(c)に
示すように分周された信号Q4が得られる。When the power supply voltage Vcc is connected to the first terminal Xi / TEST as shown in FIG. 4 (b), the gate 5 selects the signal from the frequency dividing circuit 4, and the gate 5 selects the third terminal from the second terminal. The signal path to the terminal is interrupted by the buffer 81. Therefore, when an external clock as shown in (a) is applied to the third terminal XR / CLKi, the signal Q4 divided as shown in (c) is output from the second terminal Xc / ▲ ▼. can get.
第5図は、第2図の回路をCR発振モードで動作させる
場合の外部接続状態を示す図であり、第6図はその動作
波形図である。FIG. 5 is a diagram showing an external connection state when the circuit of FIG. 2 is operated in the CR oscillation mode, and FIG. 6 is an operation waveform diagram thereof.
第1の端子Xi/▲▼に制限抵抗Rsの一端を接
続し、第2の端子Xc/▲▼にコンデンサCの一端を
接続し、第3の端子XR/CLKiに抵抗Rの一端を接続する
と共に、抵抗RLの一端を図示するように接続する。One end of the limiting resistor Rs is connected to the first terminal Xi / ▲, one end of the capacitor C is connected to the second terminal Xc / ▲, and one end of the resistor R is connected to the third terminal XR / CLKi. At the same time, one end of the resistor RL is connected as shown.
このように接続すると、第1の端子Xi/TESTの信号レ
ベルの一方が、分周回路4のリセット端子Rに印加さ
れ、その出力が禁止されるようになる。また、第2の端
子から第3への端子に至る信号経路のインバータ6が有
効になり、インバータ3段式の発振回路が形成される。With this connection, one of the signal levels of the first terminal Xi / TEST is applied to the reset terminal R of the frequency dividing circuit 4, and its output is prohibited. In addition, the inverter 6 in the signal path from the second terminal to the third terminal becomes effective, and an inverter three-stage oscillation circuit is formed.
第6図の(a)は外部回路において、抵抗Rとコンデ
ンサCとの間の電圧波形であり、(b)は第2の端子Xc
/▲▼に生ずる電圧波形、(c)は第3の端子Xc/CL
Kiに生ずる電圧波形をそれぞれ示す。FIG. 6A shows a voltage waveform between a resistor R and a capacitor C in an external circuit, and FIG. 6B shows a second terminal Xc.
The voltage waveform generated at / ▲ ▼, (c) is the third terminal Xc / CL
The voltage waveforms generated at Ki are shown.
(発明の効果) 以上詳細に説明したように、本発明によれば全体を3
端子で構成しながらも、クロックを与えてその分周出力
を得る外部モードと、外部に抵抗とコンデンサとを接続
して発振出力を得るCR発振モードを実現できる、IC化に
適した発振回路が提供できる。(Effects of the Invention) As described in detail above, according to the present invention, the entirety is 3
Oscillation circuits suitable for ICs that can realize an external mode that obtains a divided output by applying a clock and a CR oscillation mode that obtains an oscillation output by connecting a resistor and a capacitor externally, while being configured with pins. Can be provided.
第1図は本発明の基本的な構成を示すブロック図、第2
図は本発明の一実施例を示す構成ブロック図、第3図は
第2図の回路を外部モードで動作させる場合の外部接続
状態を示す図、第4図はその動作波形図、第5図は第2
図の回路をCR発振モードで動作させる場合の外部接続状
態を示す図、第6図はその動作波形図、第7図はインバ
ータ3段式の発振回路の構成概念図、第8図はその動作
波形図、第9図はこの様な発振回路の使用例を示す概念
図、第10図はその様な使用例を想定した場合の内部の構
成ブロック図、第11図及び第12図はこれらの使用例にお
ける外部接続状態を示す図である。 Xi/▲▼……第1の端子、Xc/▲▼……第2
の端子、XR/CLKi……第3の端子、4……分周回路、5
……ゲート、6……インバータ、7……クロック供給回
路、8、81……制御回路FIG. 1 is a block diagram showing a basic configuration of the present invention, and FIG.
FIG. 3 is a block diagram showing an embodiment of the present invention, FIG. 3 is a diagram showing an external connection state when the circuit of FIG. 2 is operated in an external mode, FIG. 4 is an operation waveform diagram thereof, and FIG. Is the second
FIG. 6 is a diagram showing an external connection state when the circuit shown in FIG. 1 is operated in the CR oscillation mode, FIG. 6 is an operation waveform diagram thereof, FIG. 7 is a conceptual diagram of a configuration of a three-stage inverter oscillation circuit, and FIG. Waveform diagrams, FIG. 9 is a conceptual diagram showing an example of use of such an oscillator circuit, FIG. 10 is a block diagram of an internal configuration in the case of assuming such an example of use, and FIGS. It is a figure showing the external connection state in the example of use. Xi / ▲ ▼ ... first terminal, Xc / ▲ ▼ ... second
, XR / CLKi... Third terminal, 4.
... gate, 6 ... inverter, 7 ... clock supply circuit, 8, 81 ... control circuit
Claims (1)
し両信号の論理出力を前記第2の端子に出力するナンド
ゲート(5)と、 第3の端子に表れるクロックを前記分周回路の入力端に
与えるクロック供給回路(7)と、 第2の端子から第3の端子に至る経路に互いに直列に挿
入接続されたインバータ(6)及びバッファ(81)と、 前記第1の端子の信号をインバータ(8)を介して前記
分周回路のリセット端に与えると共に前記バッファ(8
1)の制御端に与える信号経路とを備えた発振回路。A first terminal, a frequency dividing circuit, a signal from the first terminal, and a signal from the frequency dividing circuit; A NAND gate (5) for outputting to the second terminal, a clock supply circuit (7) for supplying a clock appearing at the third terminal to an input terminal of the frequency divider, and a path from the second terminal to the third terminal An inverter (6) and a buffer (81) inserted and connected in series to each other, and a signal from the first terminal is supplied to a reset terminal of the frequency dividing circuit via an inverter (8), and the buffer (8)
An oscillation circuit including a signal path to be provided to the control terminal of 1).
Priority Applications (1)
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JP63155455A JP2578359B2 (en) | 1988-06-23 | 1988-06-23 | Oscillation circuit |
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JPH01321718A JPH01321718A (en) | 1989-12-27 |
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Family Applications (1)
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