JP2575348Y2 - 昇降圧型ｄｃ−ｄｃコンバータ - Google Patents
昇降圧型ｄｃ−ｄｃコンバータInfo
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- JP2575348Y2 JP2575348Y2 JP1993023834U JP2383493U JP2575348Y2 JP 2575348 Y2 JP2575348 Y2 JP 2575348Y2 JP 1993023834 U JP1993023834 U JP 1993023834U JP 2383493 U JP2383493 U JP 2383493U JP 2575348 Y2 JP2575348 Y2 JP 2575348Y2
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Description
【０００１】
【産業上の利用分野】本考案は、電力変換効率を向上さ
せた昇降圧型ＤＣ−ＤＣコンバータに関する。
せた昇降圧型ＤＣ−ＤＣコンバータに関する。
【０００２】
【従来の技術】従来の一般的な昇降圧型ＤＣ−ＤＣコン
バータの回路図を図４に示す。昇降圧型ＤＣ−ＤＣコン
バータに限らず、電源回路では直流出力の整流用の素子
としては、一般にダイオードが使用され、図４において
ＤＣ−ＤＣコンバータの直流出力の整流はダイオードＤ
４によって行われる。周知のように、ダイオード素子に
は整流作用を担うＰＮ接合面あるいはショットキー障壁
面等に電位差が存在し、ダイオード素子に電流を流す
と、上述の電位差と電流の積にあたる電力がダイオード
素子によって消費される。
バータの回路図を図４に示す。昇降圧型ＤＣ−ＤＣコン
バータに限らず、電源回路では直流出力の整流用の素子
としては、一般にダイオードが使用され、図４において
ＤＣ−ＤＣコンバータの直流出力の整流はダイオードＤ
４によって行われる。周知のように、ダイオード素子に
は整流作用を担うＰＮ接合面あるいはショットキー障壁
面等に電位差が存在し、ダイオード素子に電流を流す
と、上述の電位差と電流の積にあたる電力がダイオード
素子によって消費される。
【０００３】図４に示す従来の昇降圧型ＤＣ−ＤＣコン
バータ回路において、必要とする出力電圧ＶO に対して
入力電圧ＶINが高い場合には、このＤＣ−ＤＣコンバー
タは降圧動作を行う。降圧動作時のダイオードＤ４に流
れる電流ＩD は、チョークコイルＬ１の平滑作用によっ
て流通時間が長く、電流の瞬時値も平均化された電流と
なる。逆に、必要とする出力電圧ＶO に対して入力電圧
ＶINが低い場合には、このＤＣ−ＤＣコンバータは昇圧
動作を行う。昇圧動作時のダイオードＤ４に流れる電流
ＩD は、第２スイッチングトランジスタＱ２がオン状態
からターンオフした時にチョークコイルＬ１に発生する
フライバック電圧によって流れる電流であって、降圧動
作時に比べて流通時間が短く、瞬時値も高いパルス状の
電流となる。ちなみに、図４におけるダイオードＤ４の
順方向電圧ＶF は、ショットキー障壁型のもので、０．
５〔Ｖ〕前後である。
バータ回路において、必要とする出力電圧ＶO に対して
入力電圧ＶINが高い場合には、このＤＣ−ＤＣコンバー
タは降圧動作を行う。降圧動作時のダイオードＤ４に流
れる電流ＩD は、チョークコイルＬ１の平滑作用によっ
て流通時間が長く、電流の瞬時値も平均化された電流と
なる。逆に、必要とする出力電圧ＶO に対して入力電圧
ＶINが低い場合には、このＤＣ−ＤＣコンバータは昇圧
動作を行う。昇圧動作時のダイオードＤ４に流れる電流
ＩD は、第２スイッチングトランジスタＱ２がオン状態
からターンオフした時にチョークコイルＬ１に発生する
フライバック電圧によって流れる電流であって、降圧動
作時に比べて流通時間が短く、瞬時値も高いパルス状の
電流となる。ちなみに、図４におけるダイオードＤ４の
順方向電圧ＶF は、ショットキー障壁型のもので、０．
５〔Ｖ〕前後である。
【０００４】
【考案が解決しようとする課題】昇降圧型ＤＣ−ＤＣコ
ンバータが各動作を行っている時、回路内を流れる電流
により回路内の各素子では何らかの電力損失が発生し、
ＤＣ−ＤＣコンバータの電力変換効率を低下させる。直
流出力整流用の整流素子であるダイオード素子には、昇
圧、降圧の動作状態に関わらず電流が流れ、必然的に電
力損失が発生し、ＤＣ−ＤＣコンバータの電力変換効率
を低下させることになる。そこで本考案は、特に整流素
子による損失を低減することにより電力変換効率を向上
させた昇降圧型ＤＣ−ＤＣコンバータを得ることを目的
とする。
ンバータが各動作を行っている時、回路内を流れる電流
により回路内の各素子では何らかの電力損失が発生し、
ＤＣ−ＤＣコンバータの電力変換効率を低下させる。直
流出力整流用の整流素子であるダイオード素子には、昇
圧、降圧の動作状態に関わらず電流が流れ、必然的に電
力損失が発生し、ＤＣ−ＤＣコンバータの電力変換効率
を低下させることになる。そこで本考案は、特に整流素
子による損失を低減することにより電力変換効率を向上
させた昇降圧型ＤＣ−ＤＣコンバータを得ることを目的
とする。
【０００５】
【課題を解決するための手段】本願考案は、降圧動作用
の第１スイッチングトランジスタ、昇圧動作用の第２ス
イッチングトランジスタ、フライホイールダイオード、
降圧動作時には平滑動作を行い、昇圧動作時にはフライ
バック電圧を発生させるチョークコイル、整流素子およ
び平滑コンデンサを具備する昇降圧型ＤＣ−ＤＣコンバ
ータにおいて、前記整流素子としてＭＯＳ ＦＥＴより
なるトランジスタ整流器を使用し、該第１スイッチング
トランジスタの電流出力端子に接続した該チョークコイ
ルにタップを設け、該タップに該第２スイッチングトラ
ンジスタおよび該トランジスタ整流器の電流入力端子を
接続し、該トランジスタ整流器の電流出力端子をコンバ
ータの出力端子に、制御端子を該チョークコイルの他端
にそれぞれ接続し、ここで、該トランジスタ整流器のＭ
ＯＳ ＦＥＴに存在する寄生ダイオードの順方向は前記
タップからコンバータの出力端子側とし、該トランジス
タ整流器の電流入力端子と電流出力端子との間にショッ
トキー障壁型ダイオードを設け、該ショットキー障壁型
ダイオードの順方向を該寄生ダイオードの順方向と同じ
としたことを特徴とする、昇降圧型ＤＣ−ＤＣコンバー
タである。
の第１スイッチングトランジスタ、昇圧動作用の第２ス
イッチングトランジスタ、フライホイールダイオード、
降圧動作時には平滑動作を行い、昇圧動作時にはフライ
バック電圧を発生させるチョークコイル、整流素子およ
び平滑コンデンサを具備する昇降圧型ＤＣ−ＤＣコンバ
ータにおいて、前記整流素子としてＭＯＳ ＦＥＴより
なるトランジスタ整流器を使用し、該第１スイッチング
トランジスタの電流出力端子に接続した該チョークコイ
ルにタップを設け、該タップに該第２スイッチングトラ
ンジスタおよび該トランジスタ整流器の電流入力端子を
接続し、該トランジスタ整流器の電流出力端子をコンバ
ータの出力端子に、制御端子を該チョークコイルの他端
にそれぞれ接続し、ここで、該トランジスタ整流器のＭ
ＯＳ ＦＥＴに存在する寄生ダイオードの順方向は前記
タップからコンバータの出力端子側とし、該トランジス
タ整流器の電流入力端子と電流出力端子との間にショッ
トキー障壁型ダイオードを設け、該ショットキー障壁型
ダイオードの順方向を該寄生ダイオードの順方向と同じ
としたことを特徴とする、昇降圧型ＤＣ−ＤＣコンバー
タである。
【０００６】
【実施例】直流出力を整流する整流素子の損失を低減す
ることにより、昇降圧動作時の電力変換効率を向上させ
た本考案の昇降圧型ＤＣ−ＤＣコンバータの回路図を図
１に示す。図１において、ＤＣ−ＤＣコンバータの高電
位側の入力端子１ａとアース間にラインインピーアダン
スを引き下げるためのコンデンサＣ１を接続し、入力端
子１ａをさらにＰＮＰ型トランジスタによる第１スイッ
チングトランジスタＱ１のエミッタと接続する。第１ス
イッチングトランジスタＱ１のコレクタを、フライホイ
ールダイオードＤ１のカソード及びチョークコイルＴの
一端と接続する。フライホイールダイオードＤ１のアノ
ードはアースと接続する。チョークコイルＴにはタップ
が設けられており、そのタップをＮチャネル型ＭＯＳ
ＦＥＴによるトランジスタ整流器Ｑ３のソースと接続
し、チョークコイルＴの他端をトランジスタ整流器Ｑ３
のゲートと接続する。この時、トランジスタ整流器Ｑ３
のＭＯＳ ＦＥＴに存在する寄生ダイオードＤ２は、チ
ョークコイルＴのタップから高電位側の出力端子２ａの
方向が順方向となるようにしてある。
ることにより、昇降圧動作時の電力変換効率を向上させ
た本考案の昇降圧型ＤＣ−ＤＣコンバータの回路図を図
１に示す。図１において、ＤＣ−ＤＣコンバータの高電
位側の入力端子１ａとアース間にラインインピーアダン
スを引き下げるためのコンデンサＣ１を接続し、入力端
子１ａをさらにＰＮＰ型トランジスタによる第１スイッ
チングトランジスタＱ１のエミッタと接続する。第１ス
イッチングトランジスタＱ１のコレクタを、フライホイ
ールダイオードＤ１のカソード及びチョークコイルＴの
一端と接続する。フライホイールダイオードＤ１のアノ
ードはアースと接続する。チョークコイルＴにはタップ
が設けられており、そのタップをＮチャネル型ＭＯＳ
ＦＥＴによるトランジスタ整流器Ｑ３のソースと接続
し、チョークコイルＴの他端をトランジスタ整流器Ｑ３
のゲートと接続する。この時、トランジスタ整流器Ｑ３
のＭＯＳ ＦＥＴに存在する寄生ダイオードＤ２は、チ
ョークコイルＴのタップから高電位側の出力端子２ａの
方向が順方向となるようにしてある。
【０００７】チョークコイルＴのタップを、さらにＮＰ
Ｎ型トランジスタによる第２スイッチングトランジスタ
Ｑ２のコレクタと接続し、第２スイッチングトランジス
タＱ２のエミッタをアースと接続する。トランジスタ整
流器Ｑ３のドレインをＤＣ−ＤＣコンバータの高電位側
の出力端子２ａと接続し、出力端子２ａとアース間に平
滑コンデンサＣ２を接続する。第１スイッチングトラン
ジスタＱ１と第２スイッチングトランジスタＱ２のベー
スにはＰＷＭ制御回路３が接続され、ＰＷＭ制御回路３
にはＤＣ−ＤＣコンバータの高電位側の入力端子１ａ及
び出力端子２ａより、それぞれ入力電圧ＶIN及び出力電
圧ＶO が入力される。ＤＣ−ＤＣコンバータの低電位側
の入力端子１ｂ及び出力端子２ｂは共通接続され、さら
にアース及びＰＷＭ制御回路３に接続される。
Ｎ型トランジスタによる第２スイッチングトランジスタ
Ｑ２のコレクタと接続し、第２スイッチングトランジス
タＱ２のエミッタをアースと接続する。トランジスタ整
流器Ｑ３のドレインをＤＣ−ＤＣコンバータの高電位側
の出力端子２ａと接続し、出力端子２ａとアース間に平
滑コンデンサＣ２を接続する。第１スイッチングトラン
ジスタＱ１と第２スイッチングトランジスタＱ２のベー
スにはＰＷＭ制御回路３が接続され、ＰＷＭ制御回路３
にはＤＣ−ＤＣコンバータの高電位側の入力端子１ａ及
び出力端子２ａより、それぞれ入力電圧ＶIN及び出力電
圧ＶO が入力される。ＤＣ−ＤＣコンバータの低電位側
の入力端子１ｂ及び出力端子２ｂは共通接続され、さら
にアース及びＰＷＭ制御回路３に接続される。
【０００８】以上のような回路構成とした本考案の昇降
圧型ＤＣ−ＤＣコンバータの動作を、図１に示す回路中
の各点の昇圧動作時における電流・電圧波形を示した図
２を参照しながら以下に説明する。必要とする出力電圧
ＶO に対して入力電圧ＶINが低い場合、第１スイッチン
グトランジスタＱ１はデューティ１００％オン状態とな
り、第２スイッチングトランジスタＱ２はスイッチング
動作を行うようにＰＷＭ制御回路３から信号が出力さ
れ、ＤＣ−ＤＣコンバータは昇圧動作を行う。先ず、第
２スイッチングトランジスタＱ２がオン状態にある時に
は、第２スイッチングトランジスタＱ２のコレクタに電
流ＩC が流入し、これによりチョークコイルＴの第１ス
イッチングトランジスタＱ１側の一端からタップ方向に
電流ＩT が流れる。この電流ＩC と電流ＩT は時間に比
例して増加し、電流ＩT によってチョークコイルＴにエ
ネルギーが蓄積される。また、この時には、チョークコ
イルＴに発生する起電圧によりトランジスタ整流器Ｑ３
のソース、ゲート間は逆バイアスとなるため、トランジ
スタ整流器Ｑ３はオフ状態となる。
圧型ＤＣ−ＤＣコンバータの動作を、図１に示す回路中
の各点の昇圧動作時における電流・電圧波形を示した図
２を参照しながら以下に説明する。必要とする出力電圧
ＶO に対して入力電圧ＶINが低い場合、第１スイッチン
グトランジスタＱ１はデューティ１００％オン状態とな
り、第２スイッチングトランジスタＱ２はスイッチング
動作を行うようにＰＷＭ制御回路３から信号が出力さ
れ、ＤＣ−ＤＣコンバータは昇圧動作を行う。先ず、第
２スイッチングトランジスタＱ２がオン状態にある時に
は、第２スイッチングトランジスタＱ２のコレクタに電
流ＩC が流入し、これによりチョークコイルＴの第１ス
イッチングトランジスタＱ１側の一端からタップ方向に
電流ＩT が流れる。この電流ＩC と電流ＩT は時間に比
例して増加し、電流ＩT によってチョークコイルＴにエ
ネルギーが蓄積される。また、この時には、チョークコ
イルＴに発生する起電圧によりトランジスタ整流器Ｑ３
のソース、ゲート間は逆バイアスとなるため、トランジ
スタ整流器Ｑ３はオフ状態となる。
【０００９】次に、第２スイッチングトランジスタＱ２
がターンオフすると、チョークコイルＴには、第２スイ
ッチングトランジスタＱ２がオン状態の時に蓄えられた
エネルギーによりフライバック電圧が発生する。このチ
ョークコイルＴのフライバック電圧により、トランジス
タ整流器Ｑ３のソース、ゲート間は正バイアス状態とな
り、トランジスタ整流器Ｑ３はオン状態に移行する。そ
して、第２スイッチングトランジスタＱ２がオフ状態に
ある時には、トランジスタ整流器Ｑ３は、チョークコイ
ルＴに発生したフライバック電圧によりオン状態を維持
し続ける。従って、第２スイッチングトランジスタＱ２
がオフ状態の期間には、チョークコイルＴに蓄積されて
いたエネルギーは、オン状態のトランジスタ整流器Ｑ３
と出力端子２ａを介して負荷に供給されることになり、
チョークコイルＴのタップには電流ＩT が流れ、電流Ｉ
T と同等の電流ＩD がトランジスタ整流器Ｑ３のソー
ス、ドレイン端子に流れる。この電流ＩT と電流Ｉ
D は、チョークコイルＴの蓄積されたエネルギーの放出
により時間に比例して減少する傾向を示す。やがて第２
スイッチングトランジスタＱ２はターンオンし、前記し
た動作を繰り返すことになる。
がターンオフすると、チョークコイルＴには、第２スイ
ッチングトランジスタＱ２がオン状態の時に蓄えられた
エネルギーによりフライバック電圧が発生する。このチ
ョークコイルＴのフライバック電圧により、トランジス
タ整流器Ｑ３のソース、ゲート間は正バイアス状態とな
り、トランジスタ整流器Ｑ３はオン状態に移行する。そ
して、第２スイッチングトランジスタＱ２がオフ状態に
ある時には、トランジスタ整流器Ｑ３は、チョークコイ
ルＴに発生したフライバック電圧によりオン状態を維持
し続ける。従って、第２スイッチングトランジスタＱ２
がオフ状態の期間には、チョークコイルＴに蓄積されて
いたエネルギーは、オン状態のトランジスタ整流器Ｑ３
と出力端子２ａを介して負荷に供給されることになり、
チョークコイルＴのタップには電流ＩT が流れ、電流Ｉ
T と同等の電流ＩD がトランジスタ整流器Ｑ３のソー
ス、ドレイン端子に流れる。この電流ＩT と電流Ｉ
D は、チョークコイルＴの蓄積されたエネルギーの放出
により時間に比例して減少する傾向を示す。やがて第２
スイッチングトランジスタＱ２はターンオンし、前記し
た動作を繰り返すことになる。
【００１０】今度は、必要とする出力電圧ＶO に対して
入力電圧ＶINが高い場合、第１スイチングトランジスタ
Ｑ１がスイッチング動作を行い、第２スイッチングトラ
ンジスタＱ２をデューティ１００％オフ状態とするよう
にＰＷＭ制御回路３から信号が出力され、ＤＣ−ＤＣコ
ンバータは降圧動作を行う。第１スイッチングトランジ
スタＱ１がオン状態にある時には、トランジスタ整流器
Ｑ３はオフ状態にあるが、電流が第１スイッチングトラ
ンジスタＱ１のコレクタより、チョークコイルＴ及びト
ランジスタ整流器Ｑ３のＭＯＳ ＦＥＴに存在する寄生
ダイオードＤ２を介して出力端子２ａに流れ、出力電圧
ＶO を発生させる。第１スイッチングトランジスタＱ１
がオフ状態にある時には、トランジスタ整流器Ｑ３はチ
ョークコイルＴによりオン状態にあり、チョークコイル
Ｔに発生したフライバック電圧により、オン状態のトラ
ンジスタ整流器Ｑ３を介してチョークコイルＴより出力
端子２ａに電流が流れ、出力電圧ＶO を発生させる。
入力電圧ＶINが高い場合、第１スイチングトランジスタ
Ｑ１がスイッチング動作を行い、第２スイッチングトラ
ンジスタＱ２をデューティ１００％オフ状態とするよう
にＰＷＭ制御回路３から信号が出力され、ＤＣ−ＤＣコ
ンバータは降圧動作を行う。第１スイッチングトランジ
スタＱ１がオン状態にある時には、トランジスタ整流器
Ｑ３はオフ状態にあるが、電流が第１スイッチングトラ
ンジスタＱ１のコレクタより、チョークコイルＴ及びト
ランジスタ整流器Ｑ３のＭＯＳ ＦＥＴに存在する寄生
ダイオードＤ２を介して出力端子２ａに流れ、出力電圧
ＶO を発生させる。第１スイッチングトランジスタＱ１
がオフ状態にある時には、トランジスタ整流器Ｑ３はチ
ョークコイルＴによりオン状態にあり、チョークコイル
Ｔに発生したフライバック電圧により、オン状態のトラ
ンジスタ整流器Ｑ３を介してチョークコイルＴより出力
端子２ａに電流が流れ、出力電圧ＶO を発生させる。
【００１１】ここで、トランジスタ整流器Ｑ３がオン状
態にある時のトランジスタ整流器Ｑ３によるＤＣ−ＤＣ
コンバータの損失電力は、トランジスタ整流器Ｑ３のゲ
ート駆動電力とトランジスタ整流器Ｑ３のオン時抵抗と
電流の二乗の積によるものを合成した電力となる。ま
た、トランジスタ整流器Ｑ３がオフ状態で、トランジス
タ整流器Ｑ３の寄生ダイオードＤ２に電流が流れる時の
トランジスタ整流器Ｑ３による損失電力は、寄生ダイオ
ードＤ２の順方向電圧と電流の積によるものになる。ト
ランジスタ整流器Ｑ３のオフ状態における電力損失は、
ダイオード素子を整流素子として使用した場合と大差無
いが、トランジスタ整流器Ｑ３のオン状態における電力
損失は、ダイオード素子を整流素子として使用した場合
に比べて、はるかに小さくできることになる。
態にある時のトランジスタ整流器Ｑ３によるＤＣ−ＤＣ
コンバータの損失電力は、トランジスタ整流器Ｑ３のゲ
ート駆動電力とトランジスタ整流器Ｑ３のオン時抵抗と
電流の二乗の積によるものを合成した電力となる。ま
た、トランジスタ整流器Ｑ３がオフ状態で、トランジス
タ整流器Ｑ３の寄生ダイオードＤ２に電流が流れる時の
トランジスタ整流器Ｑ３による損失電力は、寄生ダイオ
ードＤ２の順方向電圧と電流の積によるものになる。ト
ランジスタ整流器Ｑ３のオフ状態における電力損失は、
ダイオード素子を整流素子として使用した場合と大差無
いが、トランジスタ整流器Ｑ３のオン状態における電力
損失は、ダイオード素子を整流素子として使用した場合
に比べて、はるかに小さくできることになる。
【００１２】トランジスタ整流器Ｑ３に存在する寄生ダ
イオードＤ２の順方向電圧は、ＰＮ接合によるダイオー
ド素子と同等であるため、寄生ダイオードＤ２に電流が
流れる時の電力損失は、整流素子としてダイオード素子
を使用した場合に比べて低減できていない。むしろ、整
流素子としてショットキー障壁型ダイオードを使用した
場合より、電力損失が大きくなってしまう。そこで、図
３に示すように、順方向電圧の低い、ショットキー障壁
型のダイオードＤ３を、トランジスタ整流器Ｑ３のソー
ス、ドレイン間に設ける。この時、ダイオードＤ３の順
方向は寄生ダイオードＤ２の順方向と同じ方向とする。
これにより、トランジスタ整流器Ｑ３のオフ状態におけ
る電力損失を、トランジスタ整流器Ｑ３を単独で使用す
る場合に比べて低く抑えることができる。
イオードＤ２の順方向電圧は、ＰＮ接合によるダイオー
ド素子と同等であるため、寄生ダイオードＤ２に電流が
流れる時の電力損失は、整流素子としてダイオード素子
を使用した場合に比べて低減できていない。むしろ、整
流素子としてショットキー障壁型ダイオードを使用した
場合より、電力損失が大きくなってしまう。そこで、図
３に示すように、順方向電圧の低い、ショットキー障壁
型のダイオードＤ３を、トランジスタ整流器Ｑ３のソー
ス、ドレイン間に設ける。この時、ダイオードＤ３の順
方向は寄生ダイオードＤ２の順方向と同じ方向とする。
これにより、トランジスタ整流器Ｑ３のオフ状態におけ
る電力損失を、トランジスタ整流器Ｑ３を単独で使用す
る場合に比べて低く抑えることができる。
【００１３】
【考案の効果】以上に述べたように、本考案は、昇降圧
型ＤＣ−ＤＣコンバータの直流出力整流用の整流素子と
して、ＭＯＳ ＦＥＴよりなるトランジスタ整流器を使
用したものである。これにより、この昇降圧型ＤＣ−Ｄ
Ｃコンバータが昇降圧動作を行う時の整流素子における
電力損失を大幅に低減することができる。また、トラン
ジスタ整流器のＭＯＳ ＦＥＴに存在する寄生ダイオー
ドに対して、順方向が同じで、かつ、並列接続となるよ
うにショットキー障壁型のダイオードを設けることも合
わせると、さらに昇降圧型ＤＣ−ＤＣコンバータの整流
素子の電力損失も低減させることができる。ちなみに、
試験回路においては、整流素子にダイオード素子を使用
した回路に対して、本考案によるトランジスタ整流器を
使用した回路においては、電力変換効率が、昇圧動作時
で約７％、降圧動作時で約２％向上し、電力変換効率の
高い昇降圧型ＤＣ−ＤＣコンバータを得ることができ
た。
型ＤＣ−ＤＣコンバータの直流出力整流用の整流素子と
して、ＭＯＳ ＦＥＴよりなるトランジスタ整流器を使
用したものである。これにより、この昇降圧型ＤＣ−Ｄ
Ｃコンバータが昇降圧動作を行う時の整流素子における
電力損失を大幅に低減することができる。また、トラン
ジスタ整流器のＭＯＳ ＦＥＴに存在する寄生ダイオー
ドに対して、順方向が同じで、かつ、並列接続となるよ
うにショットキー障壁型のダイオードを設けることも合
わせると、さらに昇降圧型ＤＣ−ＤＣコンバータの整流
素子の電力損失も低減させることができる。ちなみに、
試験回路においては、整流素子にダイオード素子を使用
した回路に対して、本考案によるトランジスタ整流器を
使用した回路においては、電力変換効率が、昇圧動作時
で約７％、降圧動作時で約２％向上し、電力変換効率の
高い昇降圧型ＤＣ−ＤＣコンバータを得ることができ
た。
【図１】 本考案の昇降圧型ＤＣ−ＤＣコンバータの一
実施例の回路図。
実施例の回路図。
【図２】 図１に示す回路の各点における電流・電圧の
波形図。
波形図。
【図３】 トランジスタ整流器にショットキー障壁型の
ダイオードを併設した整流素子。
ダイオードを併設した整流素子。
【図４】 従来の昇降圧型ＤＣ−ＤＣコンバータの回路
図。
図。
１ａ、１ｂ 入力端子 ２ａ、２ｂ 出力端子 ３ ＰＷＭ制御回路 Ｑ１ 第１スイッチングトランジスタ Ｑ２ 第２スイッチングトランジスタ Ｑ３ トランジスタ整流器 Ｔ タップを有するチョークコイル
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 3/00 - 3/44
Claims (1)
- 【請求項１】 降圧動作用の第１スイッチングトランジ
スタ、昇圧動作用の第２スイッチングトランジスタ、フ
ライホイールダイオード、降圧動作時には平滑動作を行
い、昇圧動作時にはフライバック電圧を発生させるチョ
ークコイル、整流素子および平滑コンデンサを具備する
昇降圧型ＤＣ−ＤＣコンバータにおいて、前記整流素子
としてＭＯＳ ＦＥＴよりなるトランジスタ整流器を使
用し、該第１スイッチングトランジスタの電流出力端子
に接続した該チョークコイルにタップを設け、該タップ
に該第２スイッチングトランジスタおよび該トランジス
タ整流器の電流入力端子を接続し、該トランジスタ整流
器の電流出力端子をコンバータの出力端子に、制御端子
を該チョークコイルの他端にそれぞれ接続し、ここで、
該トランジスタ整流器のＭＯＳ ＦＥＴに存在する寄生
ダイオードの順方向は前記タップからコンバータの出力
端子側とし、該トランジスタ整流器の電流入力端子と電
流出力端子との間にショットキー障壁型ダイオードを設
け、該ショットキー障壁型ダイオードの順方向を該寄生
ダイオードの順方向と同じとしたことを特徴とする、昇
降圧型ＤＣ−ＤＣコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993023834U JP2575348Y2 (ja) | 1993-04-09 | 1993-04-09 | 昇降圧型ｄｃ−ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993023834U JP2575348Y2 (ja) | 1993-04-09 | 1993-04-09 | 昇降圧型ｄｃ−ｄｃコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677486U JPH0677486U (ja) | 1994-10-28 |
| JP2575348Y2 true JP2575348Y2 (ja) | 1998-06-25 |
Family
ID=12121426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1993023834U Expired - Fee Related JP2575348Y2 (ja) | 1993-04-09 | 1993-04-09 | 昇降圧型ｄｃ−ｄｃコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2575348Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0458084U (ja) * | 1990-09-25 | 1992-05-19 | ||
| JPH04156269A (ja) * | 1990-10-17 | 1992-05-28 | Tdk Corp | Ｄｃ―ｄｃコンバータ |
-
1993
- 1993-04-09 JP JP1993023834U patent/JP2575348Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0677486U (ja) | 1994-10-28 |
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