JP2572092Y2 - Semiconductor device package - Google Patents
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- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
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- Wire Bonding (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本考案は大型コンピュータやその
周辺機器等に用いられる半導体素子パッケージに関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device package used for a large-sized computer and its peripheral devices.
【０００２】[0002]
【従来の技術】従来、この種の半導体素子パッケージで
は、内層回路を有する配線板上にＩＣチップ等の半導体
素子が実装され、かつその半導体素子には内層回路が電
気的に接続されている。また、実装された半導体素子は
金属製キャップによって封止されると共に、そのキャッ
プ内には半導体素子の保護のために窒素等の不活性ガス
が満たされている。そして、配線板を製造する材料とし
ては、従来より合成樹脂やセラミックス等がそれぞれ単
独で用いられている。2. Description of the Related Art Conventionally, in this type of semiconductor element package, a semiconductor element such as an IC chip is mounted on a wiring board having an inner layer circuit, and the inner layer circuit is electrically connected to the semiconductor element. The mounted semiconductor element is sealed with a metal cap, and the cap is filled with an inert gas such as nitrogen for protecting the semiconductor element. As a material for manufacturing the wiring board, a synthetic resin, a ceramic, or the like has been conventionally used alone.
【０００３】[0003]
【考案が解決しようとする課題】ところが、金属製キャ
ップとの密着性が良いセラミックス製の半導体素子パッ
ケージではキャップの封止性に問題はないが、内層回路
の形成にタングステンペーストが使用されるため、シー
ト抵抗の小さい配線板を製造することが困難になる。そ
の結果、大型コンピュータ等に要求される高速性を確保
することができない。However, in a semiconductor device package made of ceramics having good adhesion to a metal cap, there is no problem in the sealing property of the cap, but since a tungsten paste is used for forming an inner layer circuit. In addition, it becomes difficult to manufacture a wiring board having a small sheet resistance. As a result, the high speed required for a large computer or the like cannot be secured.
【０００４】一方、合成樹脂製の半導体素子パッケージ
では、内層回路の形成に比抵抗の小さい銅が使用可能で
あるため、シート抵抗はセラミックス製の半導体素子パ
ッケージより低い。また、セラミックス材料を用いる場
合より製造コストが安くなるという利点を有している。
しかし、合成樹脂を用いるとキャップの封止性が悪くな
り、外部からの酸素、水分等の進入を確実に防止するこ
とが難しい。従って、長期間にわたって半導体素子の信
頼性を維持することができない。On the other hand, in a semiconductor element package made of a synthetic resin, copper having a low specific resistance can be used for forming an inner layer circuit, so that the sheet resistance is lower than that of a semiconductor element package made of a ceramic. In addition, there is an advantage that the manufacturing cost is lower than when a ceramic material is used.
However, when a synthetic resin is used, the sealing property of the cap is deteriorated, and it is difficult to reliably prevent the entry of oxygen, moisture, and the like from the outside. Therefore, the reliability of the semiconductor element cannot be maintained for a long time.
【０００５】本考案は上記の事情に鑑みて成されたもの
であり、その目的は、内層回路の低抵抗化及び半導体素
子を封止するためキャップの封止性改善を図ることによ
り、高速性及び信頼性の両方に優れた半導体素子パッケ
ージを提供することにある。The present invention has been made in view of the above circumstances, and has as its object to reduce the resistance of the inner layer circuit and improve the sealing property of the cap for sealing the semiconductor element, thereby achieving high speed operation. Another object of the present invention is to provide a semiconductor device package excellent in both reliability and reliability.
【０００６】[0006]
【課題を解決するための手段】上記の課題を解決するた
めに、本考案では、セラミックス基板と、そのセラミッ
クス基板上に実装された半導体素子と、その半導体素子
を封止するためのキャップと、前記半導体素子に電気的
に接続される内層回路を有すると共に、前記セラミック
ス基板に接合された主に合成樹脂からなる配線板とを備
えている。In order to solve the above-mentioned problems, the present invention provides a ceramic substrate, a semiconductor element mounted on the ceramic substrate, a cap for sealing the semiconductor element, The semiconductor device has an inner layer circuit electrically connected to the semiconductor element and a wiring board mainly made of a synthetic resin bonded to the ceramic substrate.
【０００７】[0007]
【作用】この構成によれば、内層回路は合成樹脂製の配
線板に形成されるため、内層回路のシート抵抗を小さく
することができ、かつ半導体素子の封止はキャップとセ
ラミックス基板との接合によって行われるため封止性も
良い。従って、大型コンピュータに要求される高速性及
び信頼性の両方に優れた半導体素子パッケージとするこ
とができる。また、セラミックス基板を半導体素子の実
装及びキャップの密着装着のためのみに使用する本考案
の構成よれば、コストの高騰も防ぐことができる。According to this structure, since the inner layer circuit is formed on the wiring board made of synthetic resin, the sheet resistance of the inner layer circuit can be reduced, and the sealing of the semiconductor element is performed by joining the cap and the ceramic substrate. The sealing property is also good because it is performed by. Therefore, a semiconductor device package excellent in both high speed and reliability required for a large computer can be obtained. Further, according to the configuration of the present invention in which the ceramic substrate is used only for mounting the semiconductor element and for tightly attaching the cap, it is possible to prevent a rise in cost.
【０００８】前記配線板の内層回路と半導体素子とは前
記セラミックス基板のバイアホール及びはんだバンプを
介して電気的に接合される。バイアホール及びはんだバ
ンプの各々には、はんだバンプ接合用パッドが形成さ
れ、両者はそのパッドを介して接合される。[0008] The inner layer circuit of the wiring board and the semiconductor element are electrically connected via via holes and solder bumps of the ceramic substrate. A solder bump bonding pad is formed in each of the via hole and the solder bump, and both are bonded via the pad.
【０００９】また、前記はんだバンプの高さは接合前に
おいて０．３mm〜０．６mmとし、接合後においては０．
２mm〜０．７mmとなることが望ましい。接合前のはんだ
バンプの高さが前記範囲外であると、はんだ量の過剰ま
たは不足を招くため好適でない。また、接合後のはんだ
バンプの高さが０．２mm未満であると、接合が不完全に
なる虞れがあり好ましくない。一方、前記高さが０．７
mmを越えると、破損の虞れが生じる。The height of the solder bumps is 0.3 mm to 0.6 mm before joining, and 0.1 mm after joining.
It is desirable to be 2 mm to 0.7 mm. If the height of the solder bumps before joining is outside the above range, the amount of solder will be excessive or insufficient, which is not preferable. On the other hand, if the height of the solder bump after joining is less than 0.2 mm, the joining may be incomplete, which is not preferable. On the other hand, when the height is 0.7
If it exceeds mm, there is a risk of breakage.
【００１０】更に、前記はんだバンプは融点が１８０℃
〜４５０℃のはんだを用いて形成されることが望まし
く、例えば、金−スズ合金や鉛−スズ合金を使用するこ
とができる。その理由は、融点が１８０℃未満のはんだ
を用いると、半導体の実装段階において熱によりバンプ
が破壊される可能性が強く、融点が４５０℃を越えるは
んだを用いると、熱に弱い合成樹脂からなる配線板の物
性に悪影響を及ぼす。Further, the melting point of the solder bump is 180 ° C.
It is desirable to use a solder at a temperature of up to 450 ° C., for example, a gold-tin alloy or a lead-tin alloy can be used. The reason is that when a solder having a melting point of less than 180 ° C. is used, there is a strong possibility that bumps will be broken by heat in a semiconductor mounting stage. It adversely affects the physical properties of the wiring board.
【００１１】加えて、配線板の熱膨張率と基板の熱膨張
率とは同程度であることが好ましく、このような組合せ
にすることにより、環境温度の変化に起因した接合部位
の強度低下等が未然に防止できる。In addition, it is preferable that the coefficient of thermal expansion of the wiring board and the coefficient of thermal expansion of the substrate be substantially the same. Can be prevented beforehand.
【００１２】[0012]
【実施例及び比較例】以下に本考案をＩＣパッケージに
具体化した実施例及び比較例について図面に基づき詳細
に説明する。Embodiments and Comparative Examples Hereinafter, embodiments and comparative examples in which the present invention is embodied in an IC package will be described in detail with reference to the drawings.
【００１３】図１に示すように、本実施例１のＩＣパッ
ケージではＩＣチップを実装するためのセラミックス基
板として、窒化アルミニウム焼結体製の基板１が使用さ
れている。この基板１はシート成形またはプレス成形さ
れたグリーンシートから製造され、前記グリーンシート
にはＮ／Ｃ加工等によって複数の貫通孔２が形成されて
いる。そして、各貫通孔２にタングステンペーストが充
填された後、焼成が施されている。As shown in FIG. 1, in the IC package of the first embodiment, a substrate 1 made of an aluminum nitride sintered body is used as a ceramic substrate for mounting an IC chip. The substrate 1 is manufactured from a sheet-formed or press-formed green sheet, and a plurality of through holes 2 are formed in the green sheet by N / C processing or the like. After the through holes 2 are filled with the tungsten paste, firing is performed.
【００１４】基板１には各バイアホール３が形成されて
いる。基板１の下面にはバイアホール３の下端を覆うは
んだバンプ接合用パッド４が接合されている。基板１の
上面にはバイアホール３の上端を覆うワイヤボンディン
グ用パッド５が接合されている。従って、上下のパッド
４，５はバイアホール３によって電気的に接続されてい
る。はんだバンプ接合用パッド４の外径及び厚さはそれ
ぞれ４００μｍ，２０μｍであり、その材料にはタング
ステンが使用されている。ワイヤボンディング用パッド
５の外径及び厚さはそれぞれ２５０μｍ，２０μｍであ
り、その材料にはタングステンが使用されている。ま
た、各パッド４，５はグリーンシートの焼成前後に関わ
らず形成することができる。Each via hole 3 is formed in the substrate 1. A solder bump bonding pad 4 covering the lower end of the via hole 3 is bonded to the lower surface of the substrate 1. A wire bonding pad 5 covering the upper end of the via hole 3 is bonded to the upper surface of the substrate 1. Therefore, the upper and lower pads 4 and 5 are electrically connected by the via hole 3. The outer diameter and thickness of the solder bump bonding pad 4 are 400 μm and 20 μm, respectively, and tungsten is used for the material. The outer diameter and thickness of the wire bonding pad 5 are 250 μm and 20 μm, respectively, and tungsten is used as the material. Further, the pads 4 and 5 can be formed regardless of before and after firing of the green sheet.
【００１５】基板１の上面中央には、半導体素子として
のＩＣチップ６が実装されており、複数のワイヤ７によ
ってＩＣチップ６上面のワイヤボンディング用パッド８
と基板１側のパッド５とが電気的に接続されている。At the center of the upper surface of the substrate 1, an IC chip 6 as a semiconductor element is mounted, and a plurality of wires 7 are used to form wire bonding pads 8 on the upper surface of the IC chip 6.
And the pad 5 on the substrate 1 side are electrically connected.
【００１６】図１に示すように、前記ＩＣチップ６は、
フランジ部９ｂと収容部９ａとを有する金属製のキャッ
プ９により、基板１上において収容部９ａ内にＩＣチッ
プ６が配置されている。封止されている。前記キャップ
９の製造用の金属としては、例えばコバール（鉄−ニッ
ケル−コバルト合金）等のように封止性の良いものが用
いられる。また、キャップ９の収容部９ａと基板１とが
作る空間Ｓには、パッケージ外部の酸素、水分及びイオ
ン等からＩＣチップ６を保護するために窒素ガスが充填
されている。As shown in FIG. 1, the IC chip 6 comprises:
The IC chip 6 is arranged on the substrate 1 in the housing portion 9a by the metal cap 9 having the flange portion 9b and the housing portion 9a. It is sealed. As a metal for manufacturing the cap 9, a material having a good sealing property such as Kovar (iron-nickel-cobalt alloy) is used. A space S formed by the housing 9a of the cap 9 and the substrate 1 is filled with nitrogen gas to protect the IC chip 6 from oxygen, moisture, ions, and the like outside the package.
【００１７】また、本実施例１では、配線板１０を形成
する材料として、合成樹脂とセラミックスとの複合体
（特開昭６１−２８７１９０号公報参照）が使用されて
いる。この複合体は合成樹脂であるガラスエポキシとセ
ラミックスであるコージエライトとからなり、コージエ
ライト焼結体の開放気孔中にガラスエポキシが充填され
た構造を有している。従って、前記材料を用いた配線板
１０の熱膨張率は窒化アルミニウム基板１の熱膨張率に
ほぼ等しく、その値は４ppm/℃〜５ppm/℃である。In the first embodiment, as a material for forming the wiring board 10, a composite of a synthetic resin and ceramics (see Japanese Patent Application Laid-Open No. 61-287190) is used. This composite is composed of glass epoxy as a synthetic resin and cordierite as a ceramic, and has a structure in which glass epoxy is filled in open pores of a cordierite sintered body. Therefore, the coefficient of thermal expansion of the wiring board 10 using the above material is almost equal to the coefficient of thermal expansion of the aluminum nitride substrate 1, and the value is 4 ppm / ° C. to 5 ppm / ° C.
【００１８】前記配線板１０は、前記複合体製の銅張積
層板に回路パターン１１ａやバイアホール１１ｂからな
る内層回路１１を形成した後、ビルドアップ法などの常
法に従って順次積層することにより製造される。図１に
示すように、配線板１０の上面に露出するバイアホール
１１ｂの上端には、基板１と同様のはんだバンプ接合用
パッド１３が接合されている。また、配線板１０の下面
に露出するバイアホール１１ｂの下端にはピン立て用パ
ッド１４が接合され、各パッド１４にはそれぞれコネク
タピン１５が立設されている。尚、配線板１０の中央部
には、ＩＣチップ６に発生した熱を逃がすための放熱口
１２が形成されている。The wiring board 10 is manufactured by forming an inner layer circuit 11 including a circuit pattern 11a and a via hole 11b on a copper clad laminate made of the composite, and then sequentially laminating the circuit according to a conventional method such as a build-up method. Is done. As shown in FIG. 1, a solder bump bonding pad 13 similar to the substrate 1 is bonded to the upper end of the via hole 11b exposed on the upper surface of the wiring board 10. Pin setting pads 14 are joined to lower ends of the via holes 11 b exposed on the lower surface of the wiring board 10, and connector pins 15 are set up on the respective pads 14. Note that a heat radiating port 12 for releasing heat generated in the IC chip 6 is formed at the center of the wiring board 10.
【００１９】以下に上記配線板１０の上に基板１を接合
する方法について説明する。両者１，１０の接合に際し
て、配線板１０側の各パッド１３上にははんだバンプＢ
が形成される（図２(a) 参照）。はんだバンプＢとは、
溶融したはんだ（本実施例では融点３１０℃〜３２０℃
の金−スズ合金）をパッド１３の上面に垂らした時に形
成されるこぶ状の塊をいう。Hereinafter, a method of joining the substrate 1 on the wiring board 10 will be described. At the time of joining the two, the solder bumps B are formed on the pads 13 on the wiring board 10 side.
Is formed (see FIG. 2A). What is solder bump B?
Molten solder (melting point 310 ° C. to 320 ° C. in this embodiment)
(Gold-tin alloy) on the upper surface of the pad 13.
【００２０】そして、配線板１０と基板１とは、図１に
示すようにはんだバンプＢの上に基板１側の各パッド４
が位置するように重ね合わされる。このとき、配線板１
０側のパッド１３と基板１側のパッド４とがはんだバン
プＢを介して電気的に接合される（図２(b) 参照）。従
って、ＩＣチップ６と配線板１０の内層回路１１とが基
板１のバイアホール３を介して電気的に接続されたこと
になる。尚、基板１の接合前におけるははんだバンプＢ
の高さｈ1 は０．５mm程度であり、接合後にはその高さ
ｈ2 は０．４mmとなる。Then, the wiring board 10 and the substrate 1 are placed on the solder bumps B, as shown in FIG.
Are superimposed so as to be positioned. At this time, wiring board 1
The pads 13 on the 0 side and the pads 4 on the substrate 1 are electrically connected via the solder bumps B (see FIG. 2B). Therefore, the IC chip 6 and the inner layer circuit 11 of the wiring board 10 are electrically connected via the via hole 3 of the substrate 1. Before the bonding of the substrate 1, the solder bump B
Height h 1 is about 0.5 mm, after bonding becomes its height h 2 is 0.4 mm.
【００２１】上記のように製造されたＩＣパッケージの
特性を調査するために、高速性評価試験及び信頼性評価
試験を行った。高速性評価試験では、配線板１０及び基
板１のシート抵抗（ｍΩ／□）を測定した。また、信頼
性評価試験では、キャップ９の封止性、即ちＩＣパッケ
ージをフロリナートに浸漬したときに、フランジ９ｂと
基板１との隙間から漏れる窒素ガスの時間あたりリーク
量(atm・cc/sec) を測定した。それらの測定結果を表１
に示す。In order to investigate the characteristics of the IC package manufactured as described above, a high-speed evaluation test and a reliability evaluation test were performed. In the high-speed evaluation test, the sheet resistance (mΩ / □) of the wiring board 10 and the substrate 1 was measured. In the reliability evaluation test, the sealing performance of the cap 9, that is, the amount of nitrogen gas leaking from the gap between the flange 9b and the substrate 1 per hour when the IC package is immersed in Fluorinert (atm · cc / sec) Was measured. Table 1 shows the measurement results.
Shown in
【００２２】また、実施例２では、アルミナ製の基板と
ガラスエポキシ製の配線板とを使用し、前記実施例１の
手順に従ってＩＣパッケージを製造した。このＩＣパッ
ケージについて実施例１と同様の評価試験を行った。そ
の結果を表１に示す。In the second embodiment, an IC package was manufactured in accordance with the procedure of the first embodiment by using a substrate made of alumina and a wiring board made of glass epoxy. The same evaluation test as in Example 1 was performed on this IC package. Table 1 shows the results.
【００２３】更に、２種のパッケージ材料を用いた上記
の各実施例１，２に対する比較として、１種の材料から
なる配線板を用いた従来タイプのＩＣパッケージを製造
した。この種のＩＣパッケージでは、内層回路を有する
配線板上にはＩＣチップが実装され、かつそのＩＣチッ
プと内層回路とはワイヤを介して電気的に接続されてい
る。また、ＩＣチップはコバール製キャップによって封
止され、キャップ内部には前記各実施例と同様に窒素ガ
スが満たされている。そして、配線板の材料としてガラ
スエポキシのみを用い、かつ銅によって内層回路を形成
したものを比較例１とした。また、配線板の材料として
窒化アルミニウムのみを用い、かつタングステンペース
トにより内層回路を形成したものを比較例２とした。Further, as a comparison with each of the above Examples 1 and 2 using two types of package materials, a conventional type IC package using a wiring board made of one type of material was manufactured. In this type of IC package, an IC chip is mounted on a wiring board having an inner layer circuit, and the IC chip and the inner layer circuit are electrically connected via wires. The IC chip is sealed with a Kovar cap, and the inside of the cap is filled with nitrogen gas as in the above embodiments. Then, only a glass epoxy was used as a material of the wiring board, and an inner layer circuit was formed of copper as Comparative Example 1. Further, Comparative Example 2 was formed by using only aluminum nitride as a material of the wiring board and forming an inner layer circuit with a tungsten paste.
【００２４】前記各比較例１，２のＩＣパッケージにつ
いても前記実施例１と同様の評価試験を行った。それら
の結果も表１に示す。The same evaluation test as in Example 1 was performed on the IC packages of Comparative Examples 1 and 2. The results are also shown in Table 1.
【００２５】[0025]
【表１】 [Table 1]
【００２６】表１から明らかなように、両実施例１，２
及び比較例２では窒素ガスのリーク量は１０-7 atm・cc
/sec以下という好適な値を示した。それに対し、配線板
にガラスエポキシを使用した比較例１では１０-5 atm・
cc/sec〜１０-6 atm・cc/sec以上と、他のものより大き
い値を示した。従って、両実施例１，２は比較例２と同
様にキャップの封止性に優れていることが判明した。そ
して、両実施例１，２ではキャップが接合される部分に
窒化アルミニウム基板を配置したことにより、優れた封
止性がもたらされたものと考えられる。As is clear from Table 1, both Examples 1 and 2
And in Comparative Example 2, the leak amount of nitrogen gas was 10 −7 atm · cc.
A preferable value of not more than / sec was shown. On the other hand, in Comparative Example 1 using glass epoxy for the wiring board, 10 -5 atm.
cc / sec to 10 -6 atm · cc / sec or more, which was larger than the others. Therefore, both Examples 1 and 2 were found to be excellent in the sealing property of the cap as in Comparative Example 2. In both Examples 1 and 2, it is considered that an excellent sealing property was brought about by arranging the aluminum nitride substrate at the portion where the cap was joined.
【００２７】また、両実施例１，２及び比較例１ではシ
ート抵抗は１ｍΩ／□以下という低い値を示したのに対
して、配線板に窒化アルミニウムを使用した比較例２で
は５ｍΩ／□〜２０ｍΩ／□と高かった。即ち、両実施
例１，２では、配線板１０に比抵抗の小さな銅を用いて
内層回路１１を形成したことにより、シート抵抗の低抵
抗化がもたらされたものと考えられる。The sheet resistance of each of Examples 1 and 2 and Comparative Example 1 was as low as 1 mΩ / □ or less, while Comparative Example 2 using aluminum nitride for the wiring board had a sheet resistance of 5 mΩ / □ or less. It was as high as 20 mΩ / □. That is, in both Examples 1 and 2, it is considered that the sheet resistance is reduced by forming the inner layer circuit 11 using copper having a small specific resistance for the wiring board 10.
【００２８】以上の結果を勘案すると、各実施例１，２
のＩＣパッケージは、高速性及び信頼性の両方について
好適であり、明らかに比較例のＩＣパッケージより優れ
たものであるという結論に達する。よって、特に高速性
及び信頼性が要求される大型コンピュータ等に充分使用
することができる。また、ＩＣチップ６の封止部分のみ
に窒化アルミニウム基板１を用いた本考案では、比較例
２のような従来品とは異なり、セラミックス材料の使用
に起因してコストが高騰してしまうことはない。In consideration of the above results, each of Examples 1 and 2
IC package is suitable for both high speed and reliability, and clearly concludes that it is superior to the comparative IC package. Therefore, it can be sufficiently used especially for a large computer or the like that requires high speed and reliability. Also, in the present invention in which the aluminum nitride substrate 1 is used only for the sealing portion of the IC chip 6, unlike the conventional product such as the comparative example 2, the cost is not increased due to the use of the ceramic material. Absent.
【００２９】尚、本考案は上記実施例のみに限定される
わけではなく、以下のように構成を変更することも可能
である。例えば、図１に示すようないわゆるフェースア
ップパッケージの他に、図３に示すようなフェースダウ
ンパッケージとしても勿論良い。このタイプのＩＣパッ
ケージでは、セラミックス基板１の下面にキャップ９に
よって覆われたＩＣチップ６が実装されている。また、
セラミックス基板１の上面に配線板１０が配置され、両
者１，１０がはんだバンプＢを介して電気的に接続され
ている。更に、コネクタピン１５はセラミックス製の基
板１下面に設けられたピン立て用パッド１４を介して、
ＩＣチップ６側に立設される。It should be noted that the present invention is not limited to only the above-described embodiment, and the configuration can be changed as follows. For example, in addition to a so-called face-up package as shown in FIG. 1, a face-down package as shown in FIG. In this type of IC package, an IC chip 6 covered with a cap 9 is mounted on the lower surface of the ceramic substrate 1. Also,
A wiring board 10 is disposed on the upper surface of the ceramic substrate 1, and both are electrically connected via solder bumps B. Further, the connector pins 15 are provided via pin setting pads 14 provided on the lower surface of the ceramic substrate 1.
It is set up on the IC chip 6 side.
【００３０】[0030]
【考案の効果】以上詳述したように、本考案の半導体素
子パッケージによれば、内層回路の低抵抗化及び半導体
素子を封止するためキャップの封止性改善が図られ、高
速性及び封止性の両方を向上できるという優れた効果を
奏する。As described in detail above, according to the semiconductor device package of the present invention, the resistance of the inner layer circuit is reduced, and the sealing property of the cap is improved to seal the semiconductor device. It has an excellent effect that both stoppage properties can be improved.
【図１】本考案をＩＣパッケージに具体化した実施例を
示す断面概略図である。FIG. 1 is a schematic sectional view showing an embodiment in which the present invention is embodied in an IC package.
【図２】（ａ）は接合前の配線板と基板とを示す要部拡
大断面図であり、（ｂ）は接合後の配線板と基板とを示
す要部拡大断面図である。FIG. 2A is an enlarged sectional view of a main part showing a wiring board and a substrate before joining, and FIG. 2B is an enlarged sectional view of a principal part showing a wiring board and a substrate after joining.
【図３】本考案をフェースダウンパッケージに具体化し
た別例を示す断面概略図である。FIG. 3 is a schematic sectional view showing another example in which the present invention is embodied in a face-down package.
１ セラミックス基板としての窒化アルミニウム基板、
６ 半導体素子としてのＩＣチップ、９ キャップ、１
１ 内層回路、１０ 配線板、３ バイアホール、Ｂ
はんだバンプ、ｈ1 ，ｈ2 （はんだバンプの）高さ。1 Aluminum nitride substrate as ceramic substrate,
6 IC chip as semiconductor element, 9 cap, 1
1 inner layer circuit, 10 wiring board, 3 via hole, B
Solder bumps, h 1, h 2 (solder bump) height.
Claims (4)
クス基板（１）上に実装された半導体素子（６）と、そ
の半導体素子（６）を封止するためのキャップ（９）
と、前記半導体素子（６）に電気的に接続される内層回
路（１１）を有すると共に、前記セラミックス基板
（１）に接合された主に合成樹脂からなる配線板（１
０）とを備えた半導体素子パッケージ。1. A ceramic substrate (1), a semiconductor element (6) mounted on the ceramic substrate (1), and a cap (9) for sealing the semiconductor element (6).
And an inner circuit (11) electrically connected to the semiconductor element (6), and a wiring board (1) mainly made of synthetic resin joined to the ceramic substrate (1).
0).
半導体素子（６）とは前記セラミックス基板（１）のバ
イアホール（３）及びはんだバンプ（Ｂ）を介して電気
的に接合されることを特徴とする請求項１に記載の半導
体素子パッケージ。2. An inner circuit (11) of said wiring board (10) and a semiconductor element (6) are electrically connected via via holes (3) and solder bumps (B) of said ceramic substrate (1). The semiconductor device package according to claim 1, wherein:
2 ）は接合前において０．３mm〜０．６mmとし、接合後
においては０．２mm〜０．７mmとなることを特徴とする
請求項２に記載の半導体素子パッケージ。3. A height (h 1 , h) of the solder bump (B).
3. The semiconductor device package according to claim 2, wherein ( 2 ) is 0.3 mm to 0.6 mm before bonding and 0.2 mm to 0.7 mm after bonding.
〜４５０℃のはんだを用いて形成されることを特徴とす
る請求項１または２に記載の半導体素子パッケージ。4. The solder bump (B) has a melting point of 180 ° C.
The semiconductor device package according to claim 1, wherein the semiconductor device package is formed by using a solder at −450 ° C.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP79292U JP2572092Y2 (en) | 1992-01-13 | 1992-01-13 | Semiconductor device package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP79292U JP2572092Y2 (en) | 1992-01-13 | 1992-01-13 | Semiconductor device package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0559847U JPH0559847U (en) | 1993-08-06 |
| JP2572092Y2 true JP2572092Y2 (en) | 1998-05-20 |
Family
ID=32259993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP79292U Expired - Lifetime JP2572092Y2 (en) | 1992-01-13 | 1992-01-13 | Semiconductor device package |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2572092Y2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3575478B2 (en) * | 2002-07-03 | 2004-10-13 | ソニー株式会社 | Method of manufacturing module substrate device, high-frequency module and method of manufacturing the same |
| US7893548B2 (en) * | 2008-03-24 | 2011-02-22 | Fairchild Semiconductor Corporation | SiP substrate |
-
1992
- 1992-01-13 JP JP79292U patent/JP2572092Y2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0559847U (en) | 1993-08-06 |
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