JP2571670B2 - メモリ・コヒーレンシィ保持システム及びその方法 - Google Patents

メモリ・コヒーレンシィ保持システム及びその方法

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JP2571670B2
JP2571670B2 JP6065927A JP6592794A JP2571670B2 JP 2571670 B2 JP2571670 B2 JP 2571670B2 JP 6065927 A JP6065927 A JP 6065927A JP 6592794 A JP6592794 A JP 6592794A JP 2571670 B2 JP2571670 B2 JP 2571670B2
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    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
    • G06F12/0835—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means for main memory peripheral accesses (e.g. I/O or DMA)

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  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、広くは情報処理システ
ムに関し、特にメモリ・コヒーレンシィを保持する方法
及びシステムに関する。
【０００２】
【従来の技術】情報処理システムは、システム・メモリ
を有することができる。さらに、そのシステム内の１又
は複数の装置が、キャッシュ・メモリを有することがで
きる。キャッシュ・メモリは、システム・メモリの１部
分又は複数部分からの情報の複写を記憶する比較的小さ
い高速メモリである。しばしば、キャッシュ・メモリは
物理的にシステム・メモリから独立している。各装置が
その個々のキャッシュ・メモリの状態を管理する。
【０００３】装置は、システム・メモリの一部からその
装置のキャッシュ・メモリの中へ情報を複写することが
できる。その装置は、自身のキャッシュ・メモリ内の情
報を変更することができる。さらに装置は、変更された
情報を自身のキャッシュ・メモリからシステム・メモリ
へ戻して複写することができる。
【０００４】コヒーレントなメモリ・システムにおいて
は、全ての装置がシステム・メモリの最新バージョンの
情報に対応して動作する。このようなコヒーレンシィに
より、同期、共用資源の協同的利用、及び装置間のタス
ク移動が可能になる。メモリ・コヒーレンシィの保持に
ついては、各装置がシステム・バスを介して互いに状態
標示を通信し合う。このような状態標示は、システム・
バスを介するトラフィックに加算されることになる。第
１の装置がシステム・メモリについての情報を頻繁に変
更する一方、第２の装置がその情報を頻繁に入力しよう
とする場合に、この加算されたトラフィックが問題とな
る。システム・バスのトラフィックが増大するために、
システム全体の性能が低下してしまう。
【０００５】
【発明が解決しようとする課題】従って、従来技術と比
較してシステム・バスのトラフィックを低減させるよう
な、メモリ・コヒーレンシィを保持するための方法及び
システムが必要となっている。さらに、システム全体の
性能を向上させるような前記の方法及びシステムもまた
必要とされている。
【０００６】
【課題を解決するための手段】メモリ・コヒーレンシィ
を保持するための方法及びシステムにおいて、第１の装
置が情報を記憶する。第２の装置は第１の装置に接続さ
れている。第２の装置はその情報の少なくとも一部を入
力し且つその部分が第２の装置によってキャッシュされ
ないという標示を出力する。
【０００７】
【実施例】本発明の実施例及びその有用性を、図１乃至
図３を参照することにより説明する。各図中において、
対応する部分については同じ符号を用いている。
【０００８】図１は、符号１０で示される情報処理シス
テムの実施例のブロック図である。システム１０はハー
ドウェア装置を備えており、すなわちそれらはプロセッ
サ１２、プロセッサ１４、システム・メモリ１６、グラ
フィックス制御装置１８、及び表示装置２０である。各
ハードウェア装置はそれぞれの電子回路を有している。
さらに、システム１０はシステム・バス２２を備えてい
る。
【０００９】実施例では、プロセッサ１２は集積回路で
ある。従って、プロセッサ１２は、自身と一体化された
キャッシュ・メモリ２４を有している。さらに、プロセ
ッサ１４もまたキャッシュ・メモリ２６を有している。
また、メモリ１６の１部又は複数の部分が、グラフィッ
クス・メモリ域２８を形成している。
【００１０】システム・バス２２は、アドレス・バス３
０、データ・バス３２、及び制御バス３４を含む。プロ
セッサ１２、プロセッサ１４、メモリ１６及びグラフィ
ックス制御装置１８は、アドレス・バス３０、データ・
バス３２、及び制御バス３４に接続されている。さら
に、グラフィックス制御装置は情報パス３６を介して表
示装置２０へ接続されている。
【００１１】キャッシュ・メモリ２４及びキャッシュ・
メモリ２６は、比較的小さい高速メモリであり、メモリ
１６の１部又は複数の部分からの情報の複写を記憶す
る。例えば、プロセッサ１２は、メモリ１６からの情報
をキャッシュ・メモリ２４に複写する（すなわち、入力
する）ことができる。さらに、プロセッサ１２はキャッ
シュ・メモリ２４内の情報を変更することができる。さ
らに、プロセッサ１２は、キャッシュ・メモリ２４か
ら、変更された情報をメモリ１６に戻して複写すること
ができる。
【００１２】システム１０はコヒーレントなメモリ・シ
ステムであり、システム１０内の全ての装置は、メモリ
１６の最新バージョンの情報に対応して動作する。この
ような共有メモリ・システムにおいては、メモリ１６の
一部からの情報が、１又は複数の装置によって「所有」
されている。これらの装置はその共有情報のコヒーレン
シィを保持するために協力する。ある装置が情報を変更
する場合には、その情報の排他的所有権を獲得する。
【００１３】実施例の動作では、プロセッサ１２は（シ
ステム・バス２２を介して）、メモリ１６の一部からの
情報を複写するための要求を出力する。この要求は、制
御バス３４上の信号によって指定される。メモリ１６の
その部分は、アドレス・バス３０上のアドレスによって
指定される。キャッシュ・メモリをもつ別の装置として
プロセッサ１４は、このような要求に対し、キャッシュ
・メモリ２６を探査することによりその中にメモリ１６
のアドレス指定された部分についての情報の複写がない
か否かを判断する。もしプロセッサ１４がそのような情
報の複写をもっている場合、プロセッサ１４はプロセッ
サ１２へ（制御バス３４上の信号により指定された）状
態を戻す。
【００１４】プロセッサ１４から戻されるこの情報に
は、プロセッサ１２に対してメモリ１６からの情報複写
を要求する出力を後に再試行するよう要求する、再試行
要求を含めることができる。この再試行要求は、プロセ
ッサ１２に対して、プロセッサ１４のキャッシュ・メモ
リ２６がアドレス指定された部分の情報の変更された複
写をもっていることを示すものである。プロセッサ１２
に対し、情報複写要求を後に再試行するよう要求するこ
とにより、プロセッサ１４はその変更された情報をメモ
リ１６のアドレス指定された部分に戻す機会を得る。プ
ロセッサ１４は、データ・バス上で変更された情報を指
定し、アドレス・バス３０上でメモリ１６のその部分を
指定することにより、その情報をメモリ１６に戻して複
写する。
【００１５】プロセッサ１４が変更された情報をメモリ
１６のアドレス指定された部分に戻して複写した後、再
びプロセッサ１２が、メモリ１６のその部分から情報を
複写する要求を出力する。このときには、プロセッサ１
４は再試行要求を戻さない。なぜならキャッシュ・メモ
リ２６内の情報が、もはやメモリ１６のアドレス指定さ
れた部分に実際に記憶された情報と異なるものではない
からである。この場合、プロセッサ１２は、メモリ１６
のアドレス指定された部分から無事情報を読取る（すな
わち、入力する）。
【００１６】この方法において、メモリ１６はプロセッ
サ１２とプロセッサ１４により共有されている。同様
に、グラフィックス・メモリ２８は、グラフィックス制
御装置１８とプロセッサ１２及びプロセッサ１４とによ
り共有されている。グラフィックス制御装置１８は、グ
ラフィックス・メモリ２８から周期的に情報を読取る。
グラフィックス・メモリ２８からの情報に応答して、グ
ラフィックス制御装置１８は情報パス３６を介して表示
装置２０に信号を出力する。グラフィックス制御装置か
らのこのような信号に応答して、表示装置２０はグラフ
ィックス画像を表示する。プロセッサ１２及びプロセッ
サ１４は、グラフィックス・メモリ２８内の情報を変更
することができ、それにより表示装置２０において表示
されるグラフィックス画像が変更される。
【００１７】図２は、本発明の第１の実施例に沿ったメ
モリ・コヒーレンシィを保持するための技術の状態図で
ある。図２のコヒーレンシィ技術は、改良された変更−
排他−共有−無効（modified-exclusive-shared-invali
d：「ＭＥＳＩ」）技術である。従って、図２には、無
効（invalid：「ＩＮＶ」）状態４０、排他的非変更（e
xclusive unmodified：「ＥＵ」）状態４２、排他的変
更（exclusive modified：「ＥＭ」）状態４４、及び共
有状態４６がある。
【００１８】第１の実施例における重要な態様は、図２
のＭＥＳＩ技術が次のような改良点を含んでいることで
ある。すなわち、排他的変更状態４４から排他的非変更
状態４２への状態変移経路５０「探査（snoop）ヒット
（キャッシュ禁止読取り(cache inhibited read)）（戻
して複写(with copyback)）」、及び、排他的非変更状
態４２における自己ループである状態変移経路５２「探
査ヒット（キャッシュ禁止読取り(cache inhibited rea
d)）」である。
【００１９】第１の実施例では、プロセッサ１２とプロ
セッサ１４のそれぞれが、図２の技術を用いて同じ方法
でメモリ・コヒーレンシィを保持する。特に、プロセッ
サ１２とプロセッサ１４の電子回路が、図２のメモリ・
コヒーレンシィ技術により自動的に動作することによっ
て、メモリ・コヒーレンシィのためのプロセッサ１２と
プロセッサ１４のソフトウェア・プログラミングが不要
になる。従って、メモリ・コヒーレンシィの保持はプロ
セッサ１２とプロセッサ１４により実行されるソフトウ
ェア・プログラムに対してトランスペアレントとなる。
【００２０】例えば、プロセッサ１２は、メモリ１６の
一部から情報を読取るためにＬＯＡＤ動作を実行するこ
とができる。その情報の複写が、排他的非変更状態４２
で既にキャッシュ・メモリ２４内に記憶されている場
合、プロセッサ１２は自動的にキャッシュ・メモリ２４
からその情報を読取る。その方が、システム・バス２２
を介してメモリ１６からその情報を読取るよりも速い。
キャッシュ・メモリ２４からその情報を読取った後、排
他的非変更状態４２における自己ループである状態変移
経路５４「読取りヒット」により示されるように、その
情報は排他的非変更状態４２でキャッシュ・メモリ２４
内に記憶されたままになる。
【００２１】同様に、その情報の複写が、排他的変更状
態４４で既にキャッシュ・メモリ２４内に記憶されてい
る場合、プロセッサ１２は自動的にキャッシュ・メモリ
２４からその情報を読取る。この状況では、排他的変更
状態４４における自己ループである状態変移経路５６
「読取りヒット」により示されるように、その情報は排
他的変更状態４４でキャッシュ・メモリ２４内に記憶さ
れたままになる。
【００２２】同様に、その情報の複写が、共有状態４６
で既にキャッシュ・メモリ２４内に記憶されている場
合、プロセッサ１２は自動的にキャッシュ・メモリ２４
からその情報を読取る。この状況では、共有状態４６に
おける自己ループである状態変移経路５８「読取りヒッ
ト」により示されるように、その情報は共有状態４６で
キャッシュ・メモリ２４内に記憶されたままになる。
【００２３】比較の結果、その情報の複写が、キャッシ
ュ・メモリ２４内に記憶されていないかまたは無効状態
４０でキャッシュ・メモリ２４内に記憶されている場
合、プロセッサ１２は、メモリ１６のアドレス指定され
た部分から情報を複写する要求を（システム・バス２２
を介して）自動的に出力する。このような要求に対し、
キャッシュ・メモリをもつ別の装置としてプロセッサ１
４は、キャッシュ・メモリ２６を探査してメモリ１６の
アドレス指定された部分の情報の複写を有しているか否
かを判断することにより対応する。
【００２４】プロセッサ１４が、排他的変更状態４４で
その情報の複写を有している（すなわち、その情報が排
他的にキャッシュ・メモリ２６にキャッシュされており
且つメモリ１６のアドレス指定された部分に実際に記憶
された情報に対して変更されている）場合、プロセッサ
１４は、図１に関して述べたとおり再試行要求を返す。
プロセッサ１４が変更された情報をメモリ１６のアドレ
ス指定された部分に戻して複写した後、排他的変更状態
４４から共有状態４６への状態変移経路６０「読取りヒ
ットによる探査プッシュ」により示されるように、その
情報は共有状態４６でキャッシュ・メモリ２６に記憶さ
れた状態になる。
【００２５】他の場合、すなわちプロセッサ１４が、排
他的非変更状態４２でその情報の複写を有している（そ
の情報が排他的にキャッシュ・メモリ２６にキャッシュ
されており且つメモリ１６のアドレス指定された部分に
実際に記憶された情報に対して変更されてない）場合、
プロセッサ１４は再試行要求を返さない。そのかわり、
プロセッサ１４は共有状態に戻る。さらに、排他的非変
更状態４２から共有状態４６への状態変移経路６２「読
取りによる探査ヒット」により示されるように、その情
報は共有状態４６でキャッシュ・メモリ２６に記憶され
た状態になる。
【００２６】同様に、プロセッサ１４が、共有状態４６
においてその情報の複写を有している（その情報がキャ
ッシュ・メモリ２６以外の別のキャッシュ・メモリ内に
もキャッシュ・メモリされており且つメモリ１６のアド
レス指定された部分に実際に記憶された情報に対して変
更されていない）場合、プロセッサ１４は共有状態に戻
り、共有状態４６における自己ループである状態変移経
路６４「読取りによる探査ヒット」により示されるよう
に、その情報は共有状態４６でキャッシュ・メモリ２６
に記憶されたままになる。
【００２７】プロセッサ１４から返される共有状態に応
答して、プロセッサ１２はメモリ１６から情報を読取
り、無効状態４０から共有状態４６への状態変移経路６
６「読取り失敗によるキャッシュ・セクタ充填」に示さ
れるようにその情報を共有状態４６にあるキャッシュ・
メモリ２４に記憶する。比較の結果、いずれの装置も共
有状態に戻らない場合、プロセッサ１２はメモリ１６か
ら情報を読取り、無効状態４０から排他的非変更状態４
２への状態変移経路６８「読取り失敗によるキャッシュ
・セクタ充填」により示されるように、排他的非変更状
態４２においてキャッシュ・メモリ２４に情報を記憶す
る。
【００２８】図１に関連して以上に説明したように、い
ずれかの装置が再試行要求を返した場合、その再試行要
求を返した装置が、その再試行の結果生じた状態を最終
的に処理する。その後、プロセッサ１２が、メモリ１６
のアドレス指定された部分から情報を複写するための要
求を出力する。
【００２９】プロセッサ１２はまた、メモリ１６の一部
についての情報を変更するためのＳＴＯＲＥ動作を実行
できる。このような情報の複写が、排他的非変更状態４
２でキャッシュ・メモリ２４に既に記憶されている場
合、プロセッサ１２は自動的にキャッシュ・メモリ２４
内のその情報を変更する。その方が、システム・バス２
２を介してメモリ１６内の情報を変更するよりも速い。
キャッシュ・メモリ２４内の情報を変更した後、排他的
非変更状態４２から排他的変更状態４４への状態変移経
路７０「書込みヒット」で示されるように、その情報は
排他的変更状態４４でキャッシュ・メモリ２４に記憶さ
れた状態になる。
【００３０】情報の複写が、排他的変更状態４４でキャ
ッシュ・メモリ２４に既に記憶されている場合、プロセ
ッサ１２は、キャッシュ・メモリ２４内のその情報を自
動的に変更する。この状況では、その情報は、排他的変
更状態４４における状態変移経路７２の自己ループ「書
込みヒット」で示されるように、排他的変更状態４４で
キャッシュ・メモリ２４内に記憶されたままである。
【００３１】情報の複写が、共有状態４６でキャッシュ
・メモリ２４に既に記憶されている場合、プロセッサ１
２は、システム１０の他の装置への消去要求を（システ
ム・バス２２を介して）自動的に出力する。その後、プ
ロセッサ１２は、キャッシュ・メモリ２４内の情報を変
更する。従って、その情報は、共有状態４６から排他的
変更状態４４への状態変移経路７４「書込みヒットによ
る消去」により示されるように、排他的変更状態４４で
キャッシュ・メモリ２４に記憶された状態になる。
【００３２】比較の結果、情報の複写がキャッシュ・メ
モリ２４に記憶されていないか又はキャッシュ・メモリ
２４に無効状態で記憶されている場合、プロセッサ１２
は、メモリ１６の一部にある情報を読取って変更するた
めの要求を（システム・バス２２を介して）自動的に出
力する。キャッシュ・メモリを有する別の装置としてプ
ロセッサ１４は、キャッシュ・メモリ２６がメモリ１６
のアドレス指定された部分についての情報の複写を有し
ているか否かを判断するためにキャッシュ・メモリ２６
を探査することによって、読取りと変更の要求に（及び
いずれの消去要求にも）対応する。
【００３３】プロセッサ１４が、そのような情報を排他
的変更状態４４で有している場合、プロセッサ１４は、
図１に関連して先に述べた再試行要求を返す。プロセッ
サ１４は、変更された情報をメモリ１６のアドレス指定
された部分に戻して複写した後、排他的変更状態４４か
ら無効状態４０への状態変移経路７６「書込み上の探査
ヒット」により示されるように、キャッシュ・メモリ２
６内の情報を無効にする。
【００３４】別の場合、すなわち、プロセッサ１４がそ
のような情報を排他的非変更状態４２で有している場
合、プロセッサは再試行要求を返さない。そのかわり
に、プロセッサ１４は、排他的非変更状態４２から無効
状態４０への状態変移経路７８「書込み上の探査ヒッ
ト」により示されるように、キャッシュ・メモリ２６内
の情報を無効にする。
【００３５】同様に、プロセッサ１４がそのような情報
を共有状態４６で有している場合、プロセッサ１４は、
共有状態４６から無効状態４０への状態変移経路８０
「書込み上の探査ヒット」により示されるように、キャ
ッシュ・メモリ２６内の情報を無効にする。
【００３６】プロセッサ１２は、メモリ１６から変更す
るために情報を読取った後、無効状態４０から排他的変
更状態４４への状態変移経路８２「変更を目的とする読
取り」に示されるように、その情報を変更してキャッシ
ュ・メモリ２４に排他的変更状態４４で記憶する。
【００３７】図１に関連して先に述べたように、グラフ
ィックス・メモリ１８は、グラフィックス制御装置１８
並びにプロセッサ１２及びプロセッサ１４に共有されて
いる。グラフィックス制御装置は、周期的にグラフィッ
クス・メモリ２８から情報を読取る。従って、グラフィ
ックス・メモリ２８の情報は、グラフィックス制御装置
１８がその情報を読取る前にプロセッサ１２によって変
更されてしまうことがある。
【００３８】第１の実施例における改良点が無い場合を
仮定すると、グラフィックス制御装置１８はＬＯＡＤ動
作を実行することによってグラフィックス・メモリ２８
から情報を要求することになるであろう。もし、プロセ
ッサ１２がそのような情報の複写を排他的変更状態４４
で有していた場合、プロセッサ１２は再試行要求を返す
であろう。プロセッサ１２が、その変更された情報をグ
ラフィックス・メモリ２８のアドレス指定された部分に
戻して複写した後、その情報は、状態変移経路６０によ
り示されるように、共有状態４６でキャッシュ・メモリ
２４に記憶された状態になる。引続いて、グラフィック
ス制御装置１８がＬＯＡＤ動作を再実行し、無事にグラ
フィックス・メモリ２８から情報を読取ることになるで
あろう。
【００３９】もし、プロセッサ１２がそのような情報の
複写を排他的非変更状態４２で有していた場合、プロセ
ッサ１２は再試行要求を返さないだろう。そのかわり、
プロセッサ１２は共有状態に戻る。さらに、その情報
は、排他的非変更状態４２から共有状態４６への状態変
移経路６２「読取り上の探査ヒット」により示されるよ
うに、共有状態４６でキャッシュ・メモリ２４内に記憶
された状態になるであろう。
【００４０】その後に、プロセッサ１２は、グラフィッ
クス・メモリ２８についての情報を再び変更するために
ＳＴＯＲＥ動作を実行できるであろう。その情報の複写
は、既に共有状態４６でキャッシュ・メモリ２４内に記
憶されているので、プロセッサ１２は、システム１０の
他の装置に対して消去要求を（システム・バス２２を介
して）自動的に出力するだろう。その後、プロセッサ１
２はキャッシュ・メモリ２４内の情報を変更し、そして
その情報は、状態変移経路７４で示されるように、排他
的変更状態４４でキャッシュ・メモリ２４に記憶された
状態になるだろう。
【００４１】重要な点は、グラフィックス制御装置１８
が情報を変更しないことである。そのかわりに、グラフ
ィックス制御装置１８はグラフィックス・メモリ２８か
らの情報に応答して表示装置２０に信号を出力する。表
示装置２０により表示されるグラフィックス画像を変更
するために、グラフィックス・メモリ２８内の情報がプ
ロセッサ１２及びプロセッサ１４により変更される。
【００４２】従って、第１の実施例における改良点を有
する場合、グラフィックス制御装置１８は、情報を「キ
ャッシュしようとせずに」ＬＯＡＤ動作を実行すること
によって、グラフィックス・メモリ２８から少なくとも
一部の情報を要求する。制御バス３４上の信号を介して
グラフィックス制御装置１８は、要求された情 報部分
をキャッシュするつもりがないことを（システム１０の
他の装置に対して）示す。プロセッサ１２が、その情報
の複写を排他的変更状態４４で有している場合、プロセ
ッサ１２は再試行要求を返す。第１の実施例における重
要な態様は、プロセッサ１２が変更された情報をグラフ
ィックス・メモリ２８のアドレス指定された部分に戻し
て複写した後に、その情報が、共有状態４６ではなく排
他的非変更状態４２でキャッシュ・メモリ２４に記憶さ
れた状態になることである。このことは、状態変移経路
５０の「探査ヒット（キャッシュ禁止読取り）（戻して
複写）」により示される。
【００４３】その後、プロセッサ１２が、グラフィック
ス・メモリ２８の情報を再び変更するためにＳＴＯＲＥ
動作を実行する場合、情報の複写は既に、排他的非変更
状態４２でキャッシュ・メモリ２４に記憶されている。
この状況では、プロセッサ１２は、システム１０の他の
装置に対して消去要求を出力しない。このように、第１
の実施例における改良により、システム・バス２２のト
ラフィックが低減されるという利点がある。プロセッサ
１２は、そのかわりにキャッシュ・メモリ２４内の情報
を変更し、そして状態変移経路７０により示されるよう
に、その情報はキャッシュ・メモリに排他的変更状態４
４で記憶される。
【００４４】第１の実施例の別の重要性は、グラフィッ
クス制御装置１８がグラフィックス・メモリ２８から情
報を読取るために「キャッシュしようとせずに」ＬＯＡ
Ｄ動作を実行し、且つプロセッサ１２がその情報の複写
を排他的非変更状態４２で有している場合、その情報は
共有状態４６ではなく排他的非変更状態４２でキャッシ
ュ・メモリ内に記憶されたままになることである。この
ことは、自己ループである「探査ヒット（キャッシュ禁
止読取り）」状態変移経路５２により示される。
【００４５】従って、後にプロセッサ１２が、その情報
を再び変更するためにＳＴＯＲＥ動作を実行する場合、
プロセッサ１２はシステム１０内の他の装置に対して消
去要求を出力しない。第１の実施例における改良点によ
り、消去要求を出力しないことによるシステム・バス２
２のトラフィック低減という利点がある。
【００４６】まとめると、グラフィックス制御装置１８
が「キャッシュしようとせずに」ＬＯＡＤ動作を実行す
ることに応答して、その情報は、共有状態４６ではなく
排他的非変更状態４２でキャッシュ・メモリ２４に記憶
されたままになる。従って、グラフィックス制御装置１
８は、その情報の排他的オーナシップをプロセッサ１２
から奪うことなくその情報を入力する。後にプロセッサ
１２が、再びその情報を変更するためにＳＴＯＲＥ動作
を実行する場合、その情報の状態は排他的非変更状態４
２から排他的変更状態４４に変わる。その情報は共有状
態４６では記憶されないので、プロセッサ１２はシステ
ム１０の他の装置に対して消去要求を出力しない。従っ
て、第１の実施例における改良点により、システム・バ
ス２２のトラフィックが低減されるという利点がある。
【００４７】グラフィックス制御装置１８が頻繁にグラ
フィックス・メモリ２８から情報を読取ろうとする一
方、プロセッサ１２が頻繁にグラフィックス・メモリ２
８の情報を変更する場合、トラフィックの節減は重要で
ある。このような状況では、プロセッサ１２は情報の
「生産者」であり、グラフィックス制御装置１８はその
情報の「消費者」である。
【００４８】図３は、本発明の第２の実施例に沿ったメ
モリ・コヒーレンシィを保持するための技術の状態図で
ある。図３のコヒーレンシィ技術は、改良された３状態
技術である。図３の状態図の３状態は、図２のＭＥＳＩ
状態のサブセットである。従って、図３には、無効状態
４０、排他的非変更状態４２、及び排他的変更状態４４
がある。
【００４９】図３に示すように、図２の共有状態４６は
含まれていない。その結果、図３は、排他的変更状態４
４から共有状態４６へではなく無効状態４０へ向う状態
変移経路６０を示す。さらに、図３は、排他的非変更状
態４２から共有状態４６へではなく無効状態４０へ向う
状態変移経路６２を示す。図２の状態変移経路５８、６
４、６６、７４及び８０は、図３には含まれない。第２
の実施例では共有状態４６が無いため、システム１０の
論理はより簡単になり、またシステム１０をより容易に
試験できる。
【００５０】図３のコヒーレンシィ技術を利用する場
合、システム１０の多数の装置は、メモリ１６の特定部
分の情報のオーナシップを共有しない。図３のコヒーレ
ンシィ技術においてシステム１０の装置は、各ＬＯＡＤ
動作が「変更しようとする読取り」として処理されるこ
とを除いては、図２のコヒーレンシィ技術と同じ方法で
動作する。結果的にプロセッサ１２は、ＬＯＡＤ動作又
はＳＴＯＲＥ動作のいずれかを実行する場合、メモリ１
６のアドレス指定された部分の情報の排他的オーナシッ
プを獲得する。
【００５１】第２の実施例における改良点が無い場合を
仮定すると、グラフィックス制御装置１８はＬＯＡＤ動
作を実行することによりグラフィックス・メモリ２８か
ら情報を要求するであろう。図１及び図３を参照する
と、プロセッサ１２が排他的変更状態４４でその情報の
複写を有している場合、プロセッサ１２は再試行要求を
返すであろう。プロセッサ１２が変更された情報をグラ
フィックス・メモリ２８のアドレス指定された部分に戻
して複写した後に、プロセッサ１２は、情報変移経路６
０により示されるようにキャッシュ・メモリ２４内のそ
の情報を無効にするだろう。引続いて、グラフィックス
制御装置１８はＬＯＡＤ動作を再実行して、無事にグラ
フィックス・メモリ２８から情報を読取るであろう。
【００５２】もし、プロセッサ１２がその情報の複写を
排他的非変更状態４２で有していた場合、プロセッサ１
２は再試行要求を返さないであろう。さらに、プロセッ
サ１２は共有状態に戻らない。そのかわり、図３の状態
変移経路６２により示されるように、プロセッサ１２は
キャッシュ・メモリ２４内の情報を無効にするだろう。
【００５３】その後、プロセッサ１２はグラフィックス
・メモリ２８の情報を再び変更するためにＳＴＯＲＥ動
作を実行できる。情報の複写は、まだキャッシュ・メモ
リ２４内に記憶されていないか又は無効状態４０でキャ
ッシュ・メモリ２４内に記憶されているので、プロセッ
サ１２は、グラフィックス・メモリ２８内の情報を読取
り且つ変更するための要求を（システム・バス２２を介
して）自動的に出力するだろう。変更するためにグラフ
ィックス・メモリ２８から情報を読取った後、プロセッ
サ１２はその情報を変更して、図３の状態変移経路８２
により示されるように、排他的変更状態４４でキャッシ
ュ・メモリ２４内にその情報を記憶するであろう。
【００５４】第２の実施例における改良点を有する場合
と比較すると、グラフィックス制御装置１８は、情報の
一部を「キャッシュしようとせずに」ＬＯＡＤ動作を実
行することにより、グラフィックス・メモリ２８からの
情報の少なくとも一部を要求する。制御バス３４上の信
号を介してグラフィックス制御装置１８は、情報要求さ
れた部分をキャッシュ・メモリにキャッシュするつもり
がないことを（システム１０の他の装置に対して）示
す。プロセッサ１２が、排他的変更状態４４でその情報
の複写を有している場合、プロセッサ１２は再試行要求
を返す。第２の実施例の重要な点は、プロセッサ１２が
変更された情報をグラフィックス・メモリ２８のアドレ
ス指定された部分に戻して複写した後に、その情報が、
無効状態４０ではなく排他的非変更状態４２でキャッシ
ュ・メモリ２４に記憶された状態になることである。こ
のことは、図３の状態変移経路５０によって示される。
【００５５】その後プロセッサ１２が、再びグラフィッ
クス・メモリ２８の情報を変更するためにＳＴＯＲＥ動
作を実行する場合、その情報の複写は既に排他的非変更
状態４２でキャッシュ・メモリ２８に記憶されている。
この状況では、プロセッサ１２はグラフィックス・メモ
リ２８内の情報を読取って変更する要求を出力しない。
従って、第２の実施例における改良点は、システム・バ
ス２２のトラフィック低減させるという利点を有する。
そのかわりにプロセッサ１２は、キャッシュ・メモリ２
４内の情報を変更するので、図３の状態変移経路７０で
示されるようにその情報は排他的変更状態４４でキャッ
シュ・メモリ２４に記憶された状態になる。
【００５６】第２の実施例の別の重要性は、グラフィッ
クス制御装置１８が、「キャッシュしようとせずに」グ
ラフィックス・メモリ２８から情報を読取るためにＬＯ
ＡＤ動作を実行する場合、及びプロセッサ１２がその情
報を排他的非変更状態で有している場合４２、その情報
は無効状態４０ではなく排他的非変更状態４２でキャッ
シュ・メモリ４に記憶された状態になる。これは、図３
の自己ループの状態変移経路５２で示される。
【００５７】従って、その後プロセッサ１２が、再びそ
の情報を変更するためにＳＴＯＲＥ動作を実行する場
合、プロセッサ１２はグラフィックス・メモリ２８内の
情報を読取って変更するための要求を出力しない。さら
にプロセッサ１２は、グラフィックス・メモリ２８から
情報を再ロードしない。情報を再ロードせず且つ読取り
変更の要求をシステム１０の他の装置に出力しないこと
ことから、第２の実施例における改良点は、システム・
バス２２のトラフィックを低減させるという利点を有す
る。
【００５８】まとめると、「キャッシュしようとせず
に」ＬＯＡＤ動作を実行するグラフィックス制御装置１
８に応答して、その情報は、無効状態４０ではなく排他
的非変更状態４２でキャッシュ・メモリ２４に記憶され
た状態になる。従って、グラフィックス制御装置１８
は、プロセッサ１２からその情報の排他的オーナシップ
を奪うことなくその情報を入力する。その後プロセッサ
１２が、その情報を再び変更するためにＳＴＯＲＥ動作
を実行する場合、その情報の状態は排他的非変更状態４
２から排他的変更状態４４へ変わる。その情報は、既に
キャッシュ・メモリ２４内に記憶されているので、プロ
セッサ１２はシステム１０の他の装置に対して読取り及
び変更の要求を出力しない。さらに、プロセッサ１２
は、その情報をグラフィックス・メモリ２８から再ロー
ドしない。
【００５９】この方法により、第２の実施例における改
良点は、システム・バス２２のトラフィックを低減させ
るという利点を有する。グラフィックス制御装置１８が
頻繁にグラフィックス・メモリ２８から情報を読取ろう
とする一方、プロセッサ１２が頻繁にグラフィックス・
メモリ２８の情報を変更する場合、トラフィックの節減
は重要である。システム・バス２２のトラフィックを低
減することによって、システム１０の全体的性能が向上
する。
【００６０】「キャッシュしようとしない」ＬＯＡＤ
（又は読取り）動作を可能にすることにより、システム
１０は、（グラフィックス制御装置１８等の）非キャッ
シュの消費者装置がその情報の排他的オーナシップ又は
共有オーナシップを獲得しないままでその情報を入力す
ることを可能にする。このような「キャッシュしようと
しない」読取り動作のことを、「キャッシュ禁止読取
り」動作と呼ぶこともある。このような読取り動作は、
バーストであってもよいし、単一ビートであってもよ
い。
【００６１】キャッシュ禁止読取り（すなわち、キャッ
シュしようとしない読取り）動作は、情報をキャッシュ
したり変更したりしようとせずに入力するどのような消
費者装置であっても利用するのに適している。ある消費
者装置が「キャッシュしようとせずに」情報を要求する
場合、（プロセッサ１２のような）生産者装置はその情
報の排他的オーナシップを保持し、その情報を記憶し続
ける。そして、生産者装置が再びその情報を変更するた
めのバス・トラフィックを追加する必要が全く無い。
【００６２】以上述べたように本発明には以下のような
態様がある。
【００６３】（１）情報を記憶する第一の装置と、前記
第１の装置に接続され、前記情報の少なくとも一部分を
複写し且つ該部分をキャッシュしない標示を出力する第
２の装置とを有するシステム。
【００６４】（２）前記第１の装置に接続され、前記部
分をキャッシュする第３の装置を有する（１）記載のシ
ステム。
【００６５】（３）前記第３の装置が、前記部分を排他
的状態でキャッシュする（２）記載のシステム。
【００６６】（４）前記排他的状態が、排他的変更状態
である（３）記載のシステム。
【００６７】（５）前記排他的状態が、排他的非変更状
態である（３）記載のシステム。
【００６８】（６）前記第３の装置が前記第２の装置が
前記標示を出力し且つ前記部分を複写することに応答し
て、該部分を前記排他的状態でキャッシュし続ける
（３）記載のシステム。
【００６９】（７）前記第１の装置が、メモリ装置であ
る（１）記載のシステム。
【００７０】（８）前記装置間で情報の転送を行うシス
テム・バスを有する（１）記載のシステム。
【００７１】（９）前記第２の装置が、前記システム・
バスを介して前記部分を複写し且つ該システム・バスを
介して前記標示を出力する（８）記載のシステム
【００７２】（１０）装置間で情報を転送するシステム
・バスと、前記システム・バスに接続され、前記情報を
記憶するメモリと、前記システム・バスに接続され、該
システム・バスを介して前記情報の少なくとも一部分を
複写し且つ該部分をキャッシュしない標示を出力するグ
ラフィックス制御装置と、前記システム・バスに接続さ
れ、前記部分を排他的状態でキャッシュするキャッシュ
・メモリを含み、前記グラフィックス制御装置が前記標
示を出力し且つ該部分を複写することに応答して、該排
他的状態で該部分をキャッシュし続けるプロセッサとを
有する、メモリ・コヒーレンシィを保持するシステム。
【００７３】（１１）前記排他的状態が、排他的変更状
態である（１０）記載のシステム。
【００７４】（１２）前記排他的状態が、排他的非変更
状態である（１０）記載のシステム。
【００７５】（１３）前記キャッシュ・メモリが、前記
プロセッサと一体化されている（１０）記載のシステ
ム。
【００７６】（１４）第１の装置において情報を記憶す
るステップと、第２の装置が前記情報の少なくとも一部
分をキャッシュしない標示を出力するステップと、前記
第２の装置が前記部分を複写するステップと、を有する
メモリ・コヒーレンシィを保持する方法。
【００７７】（１５）第３の装置において前記部分をキ
ャッシュするステップをさらに有する（１４）記載のメ
モリ・コヒーレンシィを保持する方法。
【００７８】（１６）前記キャッシュするステップが、
排他的状態で前記部分をキャッシュするステップを有す
る（１５）記載のメモリ・コヒーレンシィを保持する方
法。
【００７９】（１７）前記キャッシュするステップが、
排他的変更状態で前記部分をキャッシュするステップを
有する（１６）記載のメモリ・コヒーレンシィを保持す
る方法。
【００８０】（１８）前記キャッシュするステップが、
排他的非変更状態で前記部分をキャッシュするステップ
を有する（１６）記載のメモリ・コヒーレンシィを保持
する方法。
【００８１】（１９）前記キャッシュするステップが、
前記第２の装置が前記標示を出力し且つ前記部分を複写
することに応答して、前記排他的状態で該部分をキャッ
シュし続けるステップを有する（１６）記載のメモリ・
コヒーレンシィを保持する方法。
【００８２】（２０）前記装置間でシステム・バスを介
して情報を転送するステップをさらに有する（１４）記
載のメモリ・コヒーレンシィを保持する方法。
【００８３】（２１）前記転送するステップが、前記第
２の装置による入力のために前記システム・バスを介し
て前記部分を転送するステップと、前記システム・バス
を介して前記標示を転送するステップとを有する、（２
０）記載のメモリ・コヒーレンシィを保持する方法。
【００８４】
【発明の効果】本発明の技術的有用性は、システム・バ
スのトラフィックが従来技術と比較して低減されること
である。本発明の別の技術的有用性は、システム全体の
性能が向上することである。
【図面の簡単な説明】
【図１】情報処理システムの実施例のブロック図であ
る。
【図２】本発明の第１の実施例による、メモリ・コヒー
レンシィを保持するための技術の状態図である。
【図３】本発明の第２の実施例による、メモリ・コヒー
レンシィを保持するために技術の状態図である。
【符号の説明】
１０ システム １２、１４ プロセッサ １６ メモリ １８ グラフィックス制御装置 ２２ システム・バス ２４、２６ キャッシュ・メモリ ２８ グラフィックス・メモリ ３０ アドレス・バス ３２ データ・バス ３４ 制御バス ４０ 無効状態 ４２ 排他的非変更状態 ４４ 排他的変更状態 ４６ 共有状態

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】情報を転送するバスと、 前記バスに接続され、前記 情報を記憶するメモリと、 前記バスに接続され、前記情報の少なくとも一部分を前
    記メモリから前記バスを介して読み出し且つ当該部分を
    キャッシュに記憶しないことを示す標示を出力する装置
    と、 前記バスに接続され、前記情報の少なくとも一部分を、
    自身が唯一の所有者である状態を示す排他的状態でキャ
    ッシュに記憶する第２の装置とを有し、 前記装置が前記標示を出力することに応答して、前記第
    ２の装置が当該部分を前記排他的状態でキャッシュに記
    憶し続けるシステム。
  2. 【請求項２】前記排他的状態が、自身が唯一の所有者で
    あって且つ当該情報に変更がなされている状態を示す排
    他的変更状態である請求項１記載のシステム。
  3. 【請求項３】前記排他的状態が、自身が唯一の所有者で
    あって且つ当該情報に変更がなされていない状態を示す
    排他的非変更状態である請求項１記載のシステム。
  4. 【請求項４】装置間で情報を転送するシステム・バス
    と、 前記システム・バスに接続され、前記情報を記憶するメ
    モリ装置と、 前記システム・バスに接続され、当該システム・バスを
    介して前記情報の少なくとも一部分を前記メモリ装置か
    ら読み出し且つ当該部分をキャッシュに記憶しない旨の
    標示を出力するグラフィックス制御装置と、 前記システム・バスに接続され、前記情報の少なくとも
    一部分を自身が唯一の所有者である状態を示す排他的状
    態でキャッシュに記憶するキャッシュ・メモリを含み、
    前記グラフィックス制御装置が前記標示を出力し且つ当
    該部分を読み出すことに応答して、当該排他的状態で前
    記部分をキャッシュに記憶し続けるプロセッサとを有す
    る、 メモリ・コヒーレンシィを保持するシステム。
  5. 【請求項５】前記排他的状態が、自身が唯一の所有者で
    あって当該データが変更なされている状態を示す排他的
    変更状態である請求項４記載のシステム。
  6. 【請求項６】前記排他的状態が、自身が唯一の所有者で
    あって当該データが変更されていない状態を示す排他的
    非変更状態である請求項４記載のシステム。
  7. 【請求項７】前記キャッシュ・メモリが、前記プロセッ
    サと一体化されている請求項４記載のシステム。
  8. 【請求項８】メモリに情報を記憶するステップと、第１の装置において前記情報の少なくとも一部分を唯一
    の所有者である状態を示す排他的状態でキャッシュに記
    憶するステップと、 第２の装置が前記情報の少なくとも一部分をキャッシュ
    に記憶しないことを示す標示を出力するステップと、 前記第２の装置が前記情報の少なくとも一部分を読み出
    すステップと、前記第２の装置が前記情報の少なくとも一部分をキャッ
    シュに記憶しない旨の標示を出力する ことに応答して、
    第１の装置が前記排他的状態で当該部分をキャッシュに
    記憶し続けるステップとを含むメモリ・コヒーレンシィ
    を保持する方法。
  9. 【請求項９】情報を転送するバスと、 前記バスに接続され、前記 情報を記憶するメモリと、 前記バスに接続され、前記情報の少なくとも一部分を前
    記メモリから前記バスを介して読み出し且つ当該部分を
    キャッシュに記憶するか否かを示す標示を出力する装置
    と、 前記バスに接続され、前記情報の少なくとも一部分を、
    自身が唯一の所有者である状態を示す排他的状態でキャ
    ッシュに記憶する第２の装置とを有し、 前記装置が前記記憶しないことを示す標示を出力するこ
    とに応答して、前記第 ２の装置が当該部分を前記排他的
    状態でキャッシュに記憶し続けるシステム。
  10. 【請求項１０】装置間で情報を転送するシステム・バス
    と、 前記システム・バスに接続され、前記情報を記憶するメ
    モリ装置と、 前記システム・バスに接続され、当該システム・バスを
    介して前記情報の少なくとも一部分を前記メモリ装置か
    ら読み出し且つ当該部分をキャッシュに記憶しない旨の
    標示を出力するグラフィックス制御装置と、 前記システム・バスに接続され、前記情報の少なくとも
    一部分を自身が唯一の所有者である状態を示す排他的状
    態でキャッシュに記憶するキャッシュ・メモリを含み、
    前記グラフィックス制御装置が前記標示を出力すること
    に応答して、当該排他的状態で前記部分をキャッシュに
    記憶し続けるプロセッサとを有する、 メモリ・コヒーレンシィを保持するシステム。
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