JP2566998B2 - Semiconductor device - Google Patents

Semiconductor device

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JP2566998B2 JP62292112A JP29211287A JP2566998B2 JP 2566998 B2 JP2566998 B2 JP 2566998B2 JP 62292112 A JP62292112 A JP 62292112A JP 29211287 A JP29211287 A JP 29211287A JP 2566998 B2 JP2566998 B2 JP 2566998B2
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、セミカスタム方
式によって製造されるLSI（大規模半導体集積回路）の
同一ゲートアレイのマスタチップにおいて、入出力（I/
O）バッファの個数を可変とし、外部と結線方式によら
ず、できる限り多くのI/Oバッファを備える技術に適用
して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to input / output in a master chip of the same gate array of an LSI (Large Scale Semiconductor Integrated Circuit) manufactured by a semi-custom method. (I /
O) The number of buffers is variable, and the technology is effective when applied to a technology that has as many I / O buffers as possible, regardless of the external connection method.

〔従来の技術〕[Conventional technology]

ゲートアレイ・マスタチップのI/Oバッファ部の設計
において、I/Oバッファを構成するための入力用MOS,出
力用MOS等から成るI/Oバッファユニットを備えておき、
これに配線を施してI/Oバッファを構成する際には、前
記I/Oバッファユニット１個から１個のI/Oバッファを構
成していた。In designing the I / O buffer section of the gate array master chip, an I / O buffer unit consisting of an input MOS, an output MOS, etc. for configuring the I / O buffer is provided,
When wiring this to form an I / O buffer, one I / O buffer was formed from one of the I / O buffer units.

〔発明が解決しようする問題点〕[Problems to be solved by the invention]

しかしながら、本発明者の検討によれば、LSIの設計
において、一般的に、I/Oバッファとこの信号を外に取
り出すためのボンディングパッドは一対にして設定され
る。このため、LSIの設計において、配置可能なI/Oバッ
ファの数は、配置可能なボンディングパッドの数に大き
く依存している。また、配置可能なボンディングパッド
間の最少距離は、外部との結線方法が、ワイヤボンディ
ング方式であるか、あるいはテープ・オートマティド・
ボンディング（TAB）方式であるかによって異なり、前
者の方が後者よりもボンディングパッド間の距離を大き
くする必要がある。この両方式で結線される可能性があ
るゲートアレイにおいては、I/Oバッファの数ができる
限り多くなるように設計を行う場合、TAB方式に合わせ
て設計を行うと、ワイヤボンディング方式では結線でき
ないボンディングパッドが多数発生し、ワイヤボンディ
ング方式に合せて設計を行うと、TAB方式に比べるとI/O
バッファを多く配置できないという問題があった。However, according to the study by the present inventor, in designing an LSI, generally, an I / O buffer and a bonding pad for taking out this signal are set as a pair. Therefore, in the LSI design, the number of I / O buffers that can be arranged greatly depends on the number of bonding pads that can be arranged. In addition, the minimum distance between bond pads that can be arranged is whether the external connection method is the wire bonding method or tape automated
Depending on whether it is the bonding (TAB) method, the former requires a larger distance between bonding pads than the latter. In the case of a gate array that may be connected by both of these methods, if the design is made so that the number of I / O buffers is as large as possible, if the design is made according to the TAB method, the wire bonding method cannot be used. A lot of bonding pads are generated, and when designing according to the wire bonding method, I / O is better than the TAB method.
There was a problem that many buffers could not be allocated.

本発明の目的は、同一ゲートアレイのマスタチップに
おいて、I/Oバッファの数を可変にし、ワイヤボンディ
ング方式とTABの両結線方式の両方の結線を可能にする
ことにより多数のI/Oバッファを備えることが可能な技
術を提供することにある。An object of the present invention is to provide a large number of I / O buffers by making the number of I / O buffers variable in the master gate of the same gate array and enabling both wire bonding and TAB wire connection methods. It is to provide a technology that can be equipped.

本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。The above and other objects and novel features of the present invention are as follows.
It will be apparent from the description of this specification and the accompanying drawings.

〔問題点を解決するための手段〕[Means for solving problems]

本願において開示される発明のうち、代表的なものの
概要を説明すれば、下記のとおりである。The outline of typical inventions among the inventions disclosed in the present application will be described as follows.

すなわち、入力回路と出力回路とを有する入出力バッ
ファ用基本ユニットの複数個を、配線パターンにより電
気的に接続して所定の入出力バッファを構成するゲート
アレイ・マスタスライス方式の半導体装置であって、１
個のパッドに対応して前記入出力バッファ用基本ユニッ
トを複数個配列するとともに、その入出力バッファ用基
本ユニットの幅を、そのパッド間隔が同一ゲートアレイ
マスタチップにおいてワイヤボンディング方式とTAB方
式との各々のボンディング方式におけるパッド間隔に対
応するように、入出力バッファ用基本ユニットの幅を、
その各々のボンディング方式におけるパッド間隔の最大
公約数としたものである。That is, it is a semiconductor device of a gate array / master slice system in which a plurality of input / output buffer basic units having an input circuit and an output circuit are electrically connected by a wiring pattern to form a predetermined input / output buffer. 1
A plurality of the input / output buffer basic units are arranged corresponding to each pad, and the width of the input / output buffer basic unit is set to a wire bonding method and a TAB method in a gate array master chip with the same pad interval. The width of the basic unit for the I / O buffer is set to correspond to the pad spacing in each bonding method.
It is the greatest common divisor of the pad spacing in each bonding method.

〔作 用〕[Work]

前記手段によれば、I/Oバッファとボンデイングパッ
ドの関係を、固定のものではなく、可変なものにするこ
とにより、同一ゲートアレイのマスタチップで、ワイヤ
ボンディング方式とTAB方式のそれぞれのボンディング
パッド間隔に対応してI/O数を変更することができるの
で、両方式により多数のI/O数を構えることができる。According to the above means, by making the relationship between the I / O buffer and the bonding pad variable rather than fixed, the bonding pads of the wire bonding method and the TAB method can be used for the master chip of the same gate array. Since the number of I / Os can be changed according to the interval, a large number of I / Os can be prepared by both formulas.

以下、本発明の原理及び一実施例を図面を用いて具体
的に説明する。Hereinafter, the principle and one embodiment of the present invention will be specifically described with reference to the drawings.

なお、全図において、同一の機能を有するものは同一
の符号を付け、その繰り返しの説明は省略する。In all the drawings, components having the same function are denoted by the same reference numerals, and repeated description thereof will be omitted.

〔発明の原理〕[Principle of Invention]

第１図は、本発明の原理を説明するためのゲートアレ
イ方式のマスタチップのレイアウトの概要を示す平面図
である。FIG. 1 is a plan view showing the outline of the layout of a gate array type master chip for explaining the principle of the present invention.

本発明のゲートアレイマスタチップは、第１図に示す
ように、論理回路を構成するための内部論理回路領域１
の周辺に、I/Oバッファ２を配置し、さらにその周辺に
ボンディングパッド３が配置されている。I/Oバッファ
２とボンディングパッド３の部分の拡大図を第２図に示
す。As shown in FIG. 1, the gate array master chip of the present invention has an internal logic circuit region 1 for forming a logic circuit.
The I / O buffer 2 is arranged in the periphery of, and the bonding pad 3 is arranged in the periphery thereof. An enlarged view of the I / O buffer 2 and the bonding pad 3 is shown in FIG.

前記I/Oバッファ２とボンディングパッド３は、第２
図に示すように、一対にして設計される。このため、I/
Oバッファ２の幅L3と、ボンディングパッド３の配置幅L
4は同一となるように構成されている。この結果、内部
論理回路領域１のサイズをL1×L2とした場合、配置可能
なI/Oバッファ２の数は、 （|L1/L3|＋|L2/L3|）×２ ＝（|L1/L4|＋|L2/L4|）×２ …… となり、同一の内部論理回路領域１のサイズで配置可能
なI/Oバッファ２の数は、ボンディングパッド間の間隔
に依存している。The I / O buffer 2 and the bonding pad 3 are the second
As shown in the figure, it is designed in pairs. Therefore, I /
The width L 3 of the O buffer 2 and the arrangement width L of the bonding pad 3
4 are configured to be the same. As a result, when the size of the internal logic circuit area 1 is L 1 × L 2 , the number of I / O buffers 2 that can be arranged is (| L 1 / L 3 | + | L 2 / L 3 |) × 2 = (| L 1 / L 4 | + | L 2 / L 4 |) × 2 ..., and the number of I / O buffers 2 that can be arranged in the same size of the internal logic circuit area 1 is between the bonding pads. Depends on the interval.

ここで、L1＝L2＝2880μｍ、L4の最小値を、ワイヤボ
ンディング方式では160μｍ、TAB方式では120μｍと仮
定する。この場合、配置可能なI/Oバッファ２の数は、
式により、ワイヤボンディング方式では72個、TAB方
式では96個となる。Here, it is assumed that the minimum value of L 1 = L 2 = 2880 μm and L 4 is 160 μm in the wire bonding method and 120 μm in the TAB method. In this case, the number of I / O buffers 2 that can be allocated is
According to the formula, the number is 72 in the wire bonding method and 96 in the TAB method.

従来方式では、同一のゲートアレイマスタチップでこ
の両方式に対応できるように設計を行うことはできなか
ったが、本発明では、I/Oバッファ２を構成するための
入力用MOS,出力用MOS等より成るI/Oバッファ用ユニット
10のサイズ（１個のサイズ）をもっと小さくして、複数
個のI/Oバッファ用ユニット10を配線パターンで電気的
に接続して、１個のI/Oバッファ２を構成する。この例
の場合では、第３図に示すように、１個のI/Oユニット1
0の幅を160と120の最大公約である40μｍとし、このI/O
ユニット10をワイヤボンディング方式用のI/Oバッファ2
Aでは４個（合計の幅が160μｍ）、TAB方式用のI/Oバッ
ファ2Bでは３個（合計の幅が120μｍ）組み合せてI/Oバ
ッファ2A又は2Bを構成する。これにより、同一ゲートア
レイのマスタチップにおいて、結線方式に合せてI/Oバ
ッファ２を構成することができる。例えば、ボンディン
グ方式では72個、TAB方式では96個のI/Oバッファ２を構
成することができる。In the conventional method, the same gate array master chip could not be designed to support both types, but in the present invention, an input MOS and an output MOS for forming the I / O buffer 2 are formed. I / O buffer unit consisting of
The size of 10 (one size) is further reduced, and a plurality of I / O buffer units 10 are electrically connected by a wiring pattern to form one I / O buffer 2. In the case of this example, as shown in FIG. 3, one I / O unit 1
The width of 0 is 40 μm, which is the maximum common promise of 160 and 120, and this I / O
Unit 10 I / O buffer 2 for wire bonding
A (4) (total width is 160 μm) is combined with three I / O buffers 2B for the TAB method (total width is 120 μm) to form I / O buffer 2A or 2B. As a result, in the master chip of the same gate array, the I / O buffer 2 can be configured according to the wiring system. For example, 72 I / O buffers 2 can be configured in the bonding method and 96 I / O buffers 2 in the TAB method.

〔実施例〕〔Example〕

第４図は、本発明を同一ゲートアレイのマスタチップ
を有する半導体装置に適用した実施例ＩのI/Oバッファ
用ユニットのレイアウトを示す平面図であり、第５図
は、第４図に示すＡ−Ａ切断線で切った断面図である。FIG. 4 is a plan view showing a layout of an I / O buffer unit of embodiment I in which the present invention is applied to a semiconductor device having a master chip of the same gate array, and FIG. 5 is shown in FIG. It is sectional drawing cut | disconnected by the AA cutting line.

第４図及び第５図に示すように、本実施例のI/Oバッ
ファ用ユニット10Aは、入力回路11及び出力回路12とか
らなっており、入力回路11及び出力回路12とも相補形MO
S（Ｃ−MOS）タイプの場合の例である。As shown in FIGS. 4 and 5, the I / O buffer unit 10A of this embodiment comprises an input circuit 11 and an output circuit 12, and both the input circuit 11 and the output circuit 12 are complementary MO.
This is an example of the S (C-MOS) type.

入力回路11は、Ｐ−MOS11A及びＮ−MOS11B（11A及び1
1Bは入力用MOS）の各２個からなっており、出力回路12
は、Ｐ−MOS12A及びＮ−MOS12B（12A及び12Bは出力用MO
S）の各１個からなっている。The input circuit 11 includes P-MOS 11A and N-MOS 11B (11A and 1
1B is a MOS for input), each of which has two output circuits.
Is P-MOS12A and N-MOS12B (12A and 12B are output MO
S) consists of one each.

第４図及び第５図において、13はユニット境界線、14
はポリシリコン（Poly−Si）等によるゲート又は配線、
15はロコス（LOCOS）、16はN+拡散層、17はP+拡散層、1
8は絶縁膜である。In FIG. 4 and FIG. 5, 13 is a unit boundary line, and 14
Is a gate or wiring made of polysilicon (Poly-Si),
15 is LOCOS, 16 is N + diffusion layer, 17 is P + diffusion layer, 1
8 is an insulating film.

入力回路11及び出力回路12は、前記I/Oバッファ用ユ
ニット10A1個のみで構成することも可能であり、その構
成例を第６図（I/Oバッファのレイアウトを示す平面
図）及び第７図（第６図に示すＢ−Ｂ切断線で切った断
面図）に示す。It is also possible to configure the input circuit 11 and the output circuit 12 with only one I / O buffer unit 10A, and an example of the configuration is shown in FIG. 6 (plan view showing the layout of the I / O buffer) and FIG. It is shown in the drawing (a cross-sectional view taken along the line BB shown in FIG. 6).

第６図，第９図、第11図及び第13図において、×印は
ポリシリコン等によるゲート又は配線14、拡散層16及び
17、第１アルミニウム配線19、スルーホール等を有する
部分を示す。○印は第１アルミニウム配線19、第２アル
ミニウム配線20及びスルーホール等を有する部分を示
す。6, FIG. 9, FIG. 11 and FIG. 13, crosses indicate gate or wiring 14, diffusion layer 16 and
17, a portion having a first aluminum wiring 19, a through hole and the like is shown. The ∘ mark indicates a portion having the first aluminum wiring 19, the second aluminum wiring 20, the through hole and the like.

このI/Oバッファの入力回路11及び出力回路12の等価
回路を第８図に示す。An equivalent circuit of the input circuit 11 and the output circuit 12 of this I / O buffer is shown in FIG.

そして、前記出力回路12は、論理的には単なるインバ
ータであり、構成するMOSのサイズが大きい程、駆動能
力は大きくなる。Further, the output circuit 12 is logically a simple inverter, and the larger the size of the constituent MOS, the larger the driving capability.

例えば、第９図（I/Oバッファのレイアウトを示す平
面図）及び第10図（第９図に示すI/Oバッファの等価回
路図）に示すように、Ｐ−MOS11A,12AとＮ−MOS11B,12B
の各２個を並列にして用いた場合、MOSサイズが２倍に
なったのと同等であり、駆動能力は大きくなる。For example, as shown in FIG. 9 (plan view showing the layout of the I / O buffer) and FIG. 10 (equivalent circuit diagram of the I / O buffer shown in FIG. 9), P-MOSs 11A, 12A and N-MOS 11B are shown. , 12B
When each of the two is used in parallel, it is equivalent to doubling the MOS size, and the driving capability increases.

同様にして、並列にするMOSの個数を増やせば、駆動
能力により大きくなる。また、駆動能力が大きい程、消
費電流も大きくなる。Similarly, if the number of MOSs to be arranged in parallel is increased, the driving capacity becomes larger. Further, the larger the driving capacity, the larger the current consumption.

前記入力回路11は、論理的には同列２段のインバータ
である。前段のインバータは、主に入力レベルの調整用
であり、後段のインバータは、主にＰ−MOSとＮ−MOSの
駆動能力の比を合せるために用いられる。第９図に示す
ように、前段と後段のＰ−MOSとＮ−MOSの各２個を並列
にして用いた場合、MOSサイズが２倍になったのと同等
であり、入力信号の伝達のスピードが早くなる。また、
Ｐ−MOSとＮ−MOSの比は同一であるため、入力レベルに
影響はない。同様にして、並列にするMOSの個数を増や
せば、入力のスピードはより早くなる。また、スピード
が早くなる程、消費電流も大きくなる。The input circuit 11 is logically a two-stage inverter in the same column. The inverter in the front stage is mainly used for adjusting the input level, and the inverter in the rear stage is mainly used for matching the drive capability ratios of the P-MOS and the N-MOS. As shown in FIG. 9, when two P-MOSs and two N-MOSs in the front and rear stages are used in parallel, it is equivalent to doubling the MOS size, and the transmission of the input signal is reduced. Speed up. Also,
Since the ratio of P-MOS and N-MOS is the same, there is no effect on the input level. Similarly, if the number of MOSs in parallel is increased, the input speed will be faster. Also, the faster the speed, the larger the current consumption.

TAB方式の場合、第11図（I/Oバッファのレイアウトを
示す平面図）及び第12図（第11図に示すI/Oバッファの
等価回路図）に示すように、I/Oバッファ用ユニット10A
を３個用いて構成している。入力回路11と出力用回路12
は、それぞれ独立しており、入力回路11だけのもの、出
力回路12だけのもの及び入出力共通回路の３種の回路が
可能である。入力回路11は、必要とする入力スピードに
合わせて、１〜３個の前段と後段のＰ−MOS11AとＮ−MO
S11Bを並列に組み合せて回路を構成することが可能であ
る。In the case of the TAB method, as shown in Fig. 11 (plan view showing the layout of the I / O buffer) and Fig. 12 (equivalent circuit diagram of the I / O buffer shown in Fig. 11), the I / O buffer unit 10A
It is configured by using three. Input circuit 11 and output circuit 12
Are independent of each other, and three types of circuits, that is, the input circuit 11 only, the output circuit 12 only, and the input / output common circuit are possible. The input circuit 11 has 1 to 3 P-MOSs 11A and N-MOs in the front and rear stages according to the required input speed.
It is possible to construct a circuit by combining S11B in parallel.

出力回路12は、必要とする駆動能力に合せて、１〜３
個のＰ−MOS12AとＮ−MOS12Bを並列に組み合せて回路を
構成することが可能である。The output circuit 12 has 1 to 3 according to the required driving ability.
It is possible to form a circuit by combining P-MOS 12A and N-MOS 12B in parallel.

入出力共通回路で、入力回路は３個の前段と後段のＰ
−MOSとＮ−MOSを用い、出力回路は３個のＰ−MOSとＮ
−MOSを用いたものである。すなわち、３個のI/Oバッフ
ァ用ユニット10AのすべてのMOSを使用した回路が、前記
第11図及び第12図に示すものである。Input / output common circuit, with input circuit consisting of three front and rear P
-MOS and N-MOS are used, and the output circuit has three P-MOS and N
-It uses MOS. That is, a circuit using all the MOSs of the three I / O buffer units 10A is shown in FIG. 11 and FIG.

同様にして、ワイヤボンディング方式の場合、第13図
（I/Oバッファのレイアウトを示す平面図）及び第14図
（第13図に示すI/Oバッファの等価回路）に示すよう
に、入力回路11は、１〜４個の前段と後段のＰ−MOS11A
とＮ−MOS11Bを並列に組み合せて回路を構成することが
できる。出力回路12は、１〜４個のＰ−MOS12AとＮ−MO
S12Bを並列に組み合わせて回路を構成することができ
る。４個のI/Oバッファ用ユニット10Aの入力用と出力用
のすべてのMOSを使用した回路が、第13図（I/Oバッファ
のレイアウトを示す平面図）及び第14図（第13図に示す
I/Oバッファの等価回路）に示すものである。Similarly, in the case of the wire bonding method, as shown in FIG. 13 (plan view showing the layout of the I / O buffer) and FIG. 14 (equivalent circuit of the I / O buffer shown in FIG. 13), the input circuit 11 is 1 to 4 P-MOS11A in front and rear
And N-MOS 11B can be combined in parallel to form a circuit. The output circuit 12 includes 1 to 4 P-MOS 12A and N-MO.
A circuit can be configured by combining S12B in parallel. A circuit using all the input and output MOSs of the four I / O buffer units 10A is shown in Fig. 13 (plan view showing the layout of the I / O buffer) and Fig. 14 (Fig. 13). Show
I / O buffer equivalent circuit).

ここで、TAB方式とワイヤボンディング方式を比較す
ると、TAB方式では、I/Oインバータの数を多くすること
ができ、ボンディング方式では、入力スピードをより早
く、かつ駆動能力をより大きくすることができる。Here, comparing the TAB method and the wire bonding method, the TAB method can increase the number of I / O inverters, and the bonding method can increase the input speed and the driving capacity. .

以上の説明からわかるように、本実施例によれば、入
力回路（入力用MOS）11と出力回路（出力用MOS）12とを
有する入出力バッファ用基本ユニット10Aの複数個を、
配線パターンにより電気的に接続して所定の入出力バッ
ファ構成するゲートアレイマスタスライス方式の半導体
装置において、１個のパッドに対応して前記入出力バッ
ファ用基本ユニット10Aを複数個配列して、I/Oバッファ
とボンディングパッドの関係を、固定のものでなく、可
変なものにすることにより、ワイヤボンディング方式と
TAB方式のそれぞれのボンディングパッド間隔に対応し
てI/Oバッファ数を変更することができるので、両方式
により多くのI/Oバッファ数を備えることができる。As can be seen from the above description, according to the present embodiment, a plurality of input / output buffer basic units 10A having an input circuit (input MOS) 11 and an output circuit (output MOS) 12 are provided.
In a gate array master slice type semiconductor device which is electrically connected by a wiring pattern to form a predetermined input / output buffer, a plurality of the input / output buffer basic units 10A are arranged corresponding to one pad, and I By making the relationship between the / O buffer and the bonding pad variable rather than fixed, the wire bonding method
Since the number of I / O buffers can be changed corresponding to each bonding pad interval of the TAB method, both types can be provided with a larger number of I / O buffers.

以上、本発明を実施例に基づき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変形可能であること
はいうまでもない。As described above, the present invention has been specifically described based on the examples.
It is needless to say that the present invention is not limited to the above-mentioned embodiment and can be variously modified without departing from the scope of the invention.

〔発明の効果〕〔The invention's effect〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。The following is a brief description of an effect obtained by the representative one of the inventions disclosed in the present application.

すなわち、同一ゲートアレイのマスタチップにおい
て、ワイヤボンディング方式とTAB方式のそれぞれのボ
ンディングパッド間隔に対応してI/Oバッファ数を変更
することができるので、両方式により多数のI/Oバッフ
ァ数を備えることができる。In other words, in the master chip of the same gate array, it is possible to change the number of I / O buffers corresponding to the bonding pad intervals of the wire bonding method and the TAB method. Can be prepared.

【図面の簡単な説明】[Brief description of drawings]

第１図は、本発明の原理を説明するための同一ゲートア
レイのマスタチップのレイアウトの概要を示す平面図、 第２図は、第１図に示すI/Oバッファとボンディングパ
ッドの部分の拡大図、 第３図は、本発明の複数個のI/Oバッファ用ユニットを
配線パターンで電気的に接続して、１個のパッドに対応
したI/Oバッファの概略構成を示す平面図、 第４図は、本発明を同一ゲートアレイのマスタチップを
有する半導体装置に適用した実施例のI/Oバッファ用ユ
ニットのレイアウトを示す平面図、 第５図は、第４図に示すＡ−Ａ切断線で切った断面図、 第６図は、第４図に示すI/Oバッファ用ユニットを１個
のみで構成したI/Oバッファのレイアウトを示す平面
図、 第７図は、第６図に示すＢ−Ｂ切断線で切った断面図、 第８図は、第６図に示すI/Oバッファの等価回路図、 第９図は、第４図に示すI/Oバッファ用ユニットを２個
用いて構成したI/Oバッファのレイアウトを示す平面
図、 第10図は、第９図に示すI/Oバッファの等価回路図、 第11図は、第４図に示すI/Oバッファ用ユニットを３個
用いて構成したTAB方式用I/Oバッファのレイアウトを示
す平面図、 第12図は、第11図に示すI/Oバッファの等価回路図、 第13図は、第４図に示すI/Oバッファ用ユニットを４個
用いて構成したワイヤボンディング方式用I/Oバッファ
のレイアウトを示す平面図、 第14図は、第13図に示すI/Oバッファの等価回路図であ
る。 図中、１……内部論理回路領域、２……I/Oバッファ、
３……ボンディングパッド、10A……I/Oバッファ用ユニ
ット、11……入力回路（入力用MOS）、12……出力回路
（出力用MOS）、13……ユニット境界線、14……ゲート
又は配線、15……ロコス（LOCOS）、16……N+拡散層、1
7……P+拡散層、18……絶縁膜、19……第１アルミニウ
ム配線、20……第２アルミニウム配線である。FIG. 1 is a plan view showing the outline of the layout of a master chip of the same gate array for explaining the principle of the present invention, and FIG. 2 is an enlarged view of the I / O buffer and bonding pad portion shown in FIG. 3 and 4 are plan views showing a schematic configuration of an I / O buffer corresponding to one pad by electrically connecting a plurality of I / O buffer units of the present invention with a wiring pattern, 4 is a plan view showing a layout of an I / O buffer unit of an embodiment in which the present invention is applied to a semiconductor device having a master chip of the same gate array, and FIG. 5 is a sectional view taken along line AA shown in FIG. FIG. 6 is a plan view showing a layout of an I / O buffer in which only one I / O buffer unit shown in FIG. 4 is configured, and FIG. A cross-sectional view taken along the line B-B shown in FIG. 8 is an I / O buffer shown in FIG. FIG. 9 is a plan view showing the layout of an I / O buffer configured by using two I / O buffer units shown in FIG. 4, and FIG. 10 is shown in FIG. An equivalent circuit diagram of the I / O buffer, FIG. 11 is a plan view showing the layout of the TAB I / O buffer configured by using three I / O buffer units shown in FIG. 4, and FIG. FIG. 11 is an equivalent circuit diagram of the I / O buffer shown in FIG. 11, and FIG. 13 shows a layout of a wire bonding type I / O buffer configured by using four I / O buffer units shown in FIG. A plan view and FIG. 14 are equivalent circuit diagrams of the I / O buffer shown in FIG. In the figure, 1 ... Internal logic circuit area, 2 ... I / O buffer,
3 ... Bonding pad, 10A ... I / O buffer unit, 11 ... Input circuit (input MOS), 12 ... Output circuit (output MOS), 13 ... Unit boundary line, 14 ... Gate or Wiring, 15 …… LOCOS, 16 …… N + diffusion layer, 1
7 ... P + diffusion layer, 18 ... insulating film, 19 ... first aluminum wiring, 20 ... second aluminum wiring.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】ゲートアレイマスタチップに配置された内
部論理回路領域と、前記内部論理回路領域の外周に複数
配置された所定の入出力バッファと、前記所定の入出力
バッファの各々に対応するように配置されたボンディン
グパッドとを備え、 前記所定の入出力バッファの各々は、前記ゲートアレイ
マスタチップに予め用意された複数個の入出力バッファ
用基本ユニットを配線パターンにより電気的に接続する
ことによって構成されてなるゲートアレイ・マスタスタ
イス方式の半導体装置であって、 （ａ）前記複数個の入出力バッファ用基本ユニットの各
々は、入力回路および出力回路を有し、前記入力回路を
構成する相補形MOSの入力用MOSと、前記出力回路を構成
する相補形MOSの出力用MOSとの組み合わせからなり、 （ｂ）前記所定の入出力バッファに対応するボンディン
グパッドの間隔が同一ゲートアレイマスタチップにおい
てワイヤボンディング方式とTAB方式との各々のボンデ
ィング方式におけるボンディングパッド間隔に対応する
ように、前記入出力バッファ用基本ユニットの幅を、そ
の各々のボンディング方式におけるボンディングパッド
間隔の最大公約数としたことを特徴とする半導体装置。1. An internal logic circuit area arranged on a gate array master chip, a plurality of predetermined input / output buffers arranged on the outer periphery of the internal logic circuit area, and a plurality of predetermined input / output buffers, respectively. Each of the predetermined input / output buffers is formed by electrically connecting a plurality of input / output buffer basic units prepared in advance to the gate array master chip by a wiring pattern. A gate array master-state semiconductor device configured as follows: (a) Each of the plurality of basic units for input / output buffers has an input circuit and an output circuit, and is a complementary type that constitutes the input circuit. A combination of a MOS input MOS and a complementary MOS output MOS that constitutes the output circuit, and (b) the predetermined input / output. The widths of the basic units for the input / output buffers are set so that the intervals of the bonding pads corresponding to the buffers correspond to the bonding pad intervals in each of the wire bonding method and the TAB method in the same gate array master chip. The semiconductor device having the greatest common divisor of the bonding pad spacing in the bonding method of.
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