JP2565162B2 - Bipolar transistor and manufacturing method thereof - Google Patents
Bipolar transistor and manufacturing method thereofInfo
- Publication number
- JP2565162B2 JP2565162B2 JP62124664A JP12466487A JP2565162B2 JP 2565162 B2 JP2565162 B2 JP 2565162B2 JP 62124664 A JP62124664 A JP 62124664A JP 12466487 A JP12466487 A JP 12466487A JP 2565162 B2 JP2565162 B2 JP 2565162B2
- Authority
- JP
- Japan
- Prior art keywords
- base
- region
- extraction electrode
- emitter
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ベース領域の中にエミッタ領域がセルフア
ラインにより形成されているバイポーラトランジスタお
よびその製造方法に関し、特に寄生抵抗、寄生容量を低
減し、かつベース幅を狭くすることにより動作の高速化
を可能とするバイポーラトランジスタおよびその製造方
法に関する。Description: TECHNICAL FIELD The present invention relates to a bipolar transistor in which an emitter region is formed by self-alignment in a base region and a manufacturing method thereof, and particularly to reduce parasitic resistance and parasitic capacitance. The present invention also relates to a bipolar transistor capable of speeding up the operation by narrowing the base width and a method for manufacturing the bipolar transistor.
本発明は、ベース取出し電極層が低抵抗半導体層で形
成され、ベース領域および該ベース領域内部のエミッタ
領域がそれぞれセルフアラインにより形成されてなるバ
イポーラトランジスタにおいて、上記ベース領域を単結
晶半導体層で形成し、それと同時に上記ベース取出し電
極層と該ベース領域の接続手段を上記単結晶半導体層と
ほぼ同じ膜厚の多結晶半導体層で形成し、上記多結晶半
導体層には上記ベース取出し電極層から不純物を拡散さ
せて高濃度領域とすることにより、寄生抵抗および寄生
容量を低減するとともに、ベース幅を狭くして、バイポ
ーラトランジスタの動作速度を高めることを可能とする
ものである。According to the present invention, in a bipolar transistor in which a base extraction electrode layer is formed of a low resistance semiconductor layer, and a base region and an emitter region inside the base region are formed by self-alignment, the base region is formed of a single crystal semiconductor layer. At the same time, the connecting means for connecting the base extraction electrode layer and the base region is formed of a polycrystalline semiconductor layer having substantially the same thickness as that of the single crystal semiconductor layer, and the polycrystalline semiconductor layer is formed with impurities from the base extraction electrode layer. Is diffused into a high-concentration region, the parasitic resistance and the parasitic capacitance can be reduced, and the base width can be narrowed to increase the operating speed of the bipolar transistor.
バイポーラトランジスタの動作速度を向上させるため
には、寄生抵抗および寄生容量の低減、ならびにベース
幅を狭くすることが不可欠である。このような要請にあ
る程度応えたバイポーラトランジスタの一例として、第
４図に示すような、いわゆるグラフトベース型のバイポ
ーラトランジスタが知られている。In order to improve the operation speed of the bipolar transistor, it is essential to reduce the parasitic resistance and the parasitic capacitance and to narrow the base width. A so-called graft base type bipolar transistor as shown in FIG. 4 is known as an example of a bipolar transistor which meets such a demand to some extent.
この第４図において、たとえばｐ型の半導体基板（10
1）内に形成されたn+型埋込み層（102）の上に、エピタ
キシャル成長等によりｎ型エピタキシャル層が設けら
れ、このｎ型エピタキシャル層は酸化シリコン等の素子
分離領域（103）より島状領域（104），（105）に分離
されている。この島状領域（104）のｎ型半導体層の表
面に臨んで、p+型のベース領域（106）が形成され、こ
のベース領域（106）内にn+型のエミッタ領域（107）が
形成されている。このベース領域（106）は、中央部に
あって本来のベースの機能を果たすベース活性領域（10
6i）と、ベース取出し用の高濃度に不純物を含有するグ
ラフトベース領域（106g）から成っている。上記グラフ
トベース領域（160g）は、p+型多結晶シリコン層からな
るベース取出し電極層（108）からのｐ型不純物の拡散
により形成され、またベース活性領域（106i）は、上記
ベース取出し電極層（108）をマスクとしてｐ型不純物
を注入することにより形成される。また、エミッタ領域
（107）は、上記ベース取出し電極層（108）の少なくと
も側壁に形成された絶縁層（109）をマスクとし、この
絶縁層（９）上に形成されたエミッタ取出し用のn+型多
結晶シリコン層（110）からの不純物の拡散により形成
される。上記絶縁層（109）にはベース取出し電極層（1
08）の上部において開口部（111）が設けられ、ここに
アルミニウム等の金属が被着されてベース電極（112）
となっている。n+型多結晶シリコン層（110）には同様
に金属が被着され、エミッタ電極（113）が形成されて
いる。さらに、上記絶縁層（109）には島状領域（105）
の直上にも開口部（114）が設けられ、ここに同様に金
属が被着されてコレクタ電極（115）となっている。In FIG. 4, for example, a p-type semiconductor substrate (10
1) An n-type epitaxial layer is formed on the n + -type buried layer (102) formed in (1) by epitaxial growth or the like. The n-type epitaxial layer is an island-shaped region rather than an element isolation region (103) such as silicon oxide. It is separated into (104) and (105). A p + type base region (106) is formed facing the surface of the n type semiconductor layer of the island region (104), and an n + type emitter region (107) is formed in the base region (106). Has been done. The base region (106) is a base active region (10) that functions as an original base in the central portion.
6i) and a graft base region (106g) containing a high concentration of impurities for removing the base. The graft base region (160g) is formed by diffusion of p-type impurities from the base extraction electrode layer (108) made of a p + -type polycrystalline silicon layer, and the base active region (106i) is formed by the base extraction electrode layer. It is formed by implanting p-type impurities using (108) as a mask. Further, the emitter region (107) uses the insulating layer (109) formed on at least the side wall of the base extraction electrode layer (108) as a mask, and n + for emitter extraction formed on the insulating layer (9). It is formed by diffusion of impurities from the type polycrystalline silicon layer (110). The insulating layer (109) has a base extraction electrode layer (1
An opening (111) is provided in the upper part of 08), and a metal such as aluminum is deposited on the opening (111) to form a base electrode (112)
Has become. Similarly, a metal is deposited on the n + type polycrystalline silicon layer (110) to form an emitter electrode (113). Further, the insulating layer (109) has an island region (105).
An opening (114) is also provided immediately above, and a metal is similarly deposited here to form a collector electrode (115).
このような構造のいわゆるグラフトベース型のバイポ
ーラトランジスタによれば、セルフアラインによるエミ
ッタおよびベースの製造工程の簡略化、および寄生抵
抗、寄生容量の低減化を図ることができ、ベース幅の微
細化が達成される。According to the so-called graft base type bipolar transistor having such a structure, it is possible to simplify the manufacturing process of the emitter and the base by self-alignment, reduce the parasitic resistance and the parasitic capacitance, and reduce the base width. To be achieved.
ところで、バイポーラトランジスタをより高速化、高
集積化し、かつ消費電力を低減させるためには、さらに
縦方向（基板の厚み方向）の縮小が望まれており、特
に、ベース幅をより狭くすることが求められている。し
かし、ベース幅を狭くすると、コレクタに印加される電
圧が高くなるにつれてエミッタの空乏層とコレクタの空
乏層が広がって遂には接し、ベース幅がゼロとなってエ
ミッタとコレクタの短絡状態を招く、いわゆるパンチス
ルー現象が現れやすくなる。このパンチスルー現象を防
ぐためには、上述のベース活性領域（106i）のｐ型不純
物の濃度を高くすることが有効であるが、ベース幅を狭
く保つことと不純物濃度を高めることとは、相反する要
請である。この不純物の導入は、通常イオン注入により
行われている。しかし、イオン注入を行うとイオンの濃
度は距離に関して一定の分布幅を持つので、イオンの濃
度を高めようとすると必然的にイオンの分布領域が拡大
し、結果的にベース幅が広がるのである。By the way, in order to further increase the speed and integration of the bipolar transistor and reduce the power consumption, further reduction in the vertical direction (the thickness direction of the substrate) is desired, and in particular, it is necessary to narrow the base width. It has been demanded. However, if the base width is narrowed, the depletion layer of the emitter and the depletion layer of the collector spread and finally come into contact with each other as the voltage applied to the collector increases, and the base width becomes zero, causing a short circuit state of the emitter and the collector. A so-called punch-through phenomenon easily appears. In order to prevent this punch-through phenomenon, it is effective to increase the concentration of the p-type impurity in the base active region (106i), but keeping the base width narrow and increasing the impurity concentration are contradictory. It is a request. The introduction of the impurities is usually performed by ion implantation. However, when the ion implantation is performed, the concentration of ions has a constant distribution width with respect to the distance. Therefore, when trying to increase the concentration of ions, the distribution region of ions is inevitably expanded, and as a result, the base width is expanded.
そこで、本発明は、ベース幅を狭く保ちつつ、ベース
に導入される不純物の濃度を高くすることにより、高速
動作が可能なバイポーラトランジスタおよびその製造方
法を提供することを目的とする。Therefore, an object of the present invention is to provide a bipolar transistor capable of high-speed operation and a manufacturing method thereof by increasing the concentration of impurities introduced into the base while keeping the base width narrow.
すなわち、本発明にかかるバイポーラトランジスタ
は、低抵抗半導体層からなるベース取出し電極層と、該
ベース取出し電極層のパターン・エッジで規定されるベ
ース窓の底部に自己整合的に形成されるベース領域と、
該ベース取出し電極層と該ベース領域とを接続するベー
ス接続領域と、該ベース窓の側壁面に沿って形成される
サイドウォール絶縁膜と、該サイドウォール絶縁膜によ
り規定されるエミッタ窓を被覆する低抵抗半導体層から
なるエミッタ取出し電極層と、該エミッタ窓の底部にお
いて該エミッタ取出し電極層から該ベース領域内へ不純
物を固相拡散させることにより自己整合的に形成される
エミッタ領域とを有し、上記ベース領域と上記ベース接
続領域とが、上記ベース窓の内壁面に沿うほぼ一様な膜
厚の半導体層からなるものである。このとき、上記半導
体層は、ベース領域となる単結晶領域と、上記ベース取
出し電極から固相拡散される不純物を高濃度に含有し上
記ベース接続領域となる他結晶領域とを隣接して有する
ものとすることが好適である。That is, the bipolar transistor according to the present invention includes a base lead-out electrode layer made of a low-resistance semiconductor layer and a base region formed in a self-aligned manner at the bottom of a base window defined by the pattern edge of the base lead-out electrode layer. ,
A base connection region connecting the base extraction electrode layer and the base region, a sidewall insulating film formed along the side wall surface of the base window, and an emitter window defined by the sidewall insulating film are covered. An emitter extraction electrode layer made of a low resistance semiconductor layer; and an emitter region formed in a self-aligned manner by solid-phase diffusing impurities from the emitter extraction electrode layer into the base region at the bottom of the emitter window. The base region and the base connection region are formed of a semiconductor layer having a substantially uniform thickness along the inner wall surface of the base window. At this time, the semiconductor layer has a single crystal region serving as a base region and another crystal region containing a high concentration of impurities diffused in solid phase from the base extraction electrode and serving as the base connection region adjacent to each other. Is preferred.
また、本発明にかかるバイポーラトランジスタの製造
方法は、低抵抗半導体層をパターニングしてベース取出
し電極層を形成する工程と、上記ベース取出し電極層の
パターン・エッジで規定されるベース窓の底部にベース
領域を自己整合的に形成する工程と、上記ベース窓の側
壁面に沿ってサイドウォール絶縁膜を形成する工程と、
上記サイドウォール絶縁膜により規定されるエミッタ窓
を被覆するごとく低抵抗半導体層を被着させてエミッタ
取出し電極層を形成する工程と、上記エミッタ窓の底部
において上記エミッタ取出し電極層から上記ベース領域
内へ不純物を固相拡散させることによりエミッタ領域を
自己整合的に形成する工程とを有し、上記ベース領域、
および該ベース領域と上記ベース取出し電極層を接続す
るベース接続領域とを、上記ベース窓の内壁面に沿うほ
ぼ一様な膜厚の半導体層の一部として形成するものであ
る。ここで、上記半導体層は、上記ベース領域となる単
結晶領域と、上記ベース取出し電極から固相拡散される
不純物を高濃度に含有し上記ベース接続領域となる多結
晶領域とを残して除去されても良い。Further, a method for manufacturing a bipolar transistor according to the present invention comprises a step of patterning a low resistance semiconductor layer to form a base extraction electrode layer, and a base on the bottom of a base window defined by a pattern edge of the base extraction electrode layer. A step of forming the region in a self-aligning manner, a step of forming a sidewall insulating film along the side wall surface of the base window,
Forming a low-resistance semiconductor layer so as to cover the emitter window defined by the sidewall insulating film to form an emitter extraction electrode layer, and forming the emitter extraction electrode layer from the emitter extraction electrode layer to the base region at the bottom of the emitter window. A step of forming an emitter region in a self-aligned manner by solid-phase diffusion of impurities into the base region,
Further, the base region and the base connection region connecting the base extraction electrode layer are formed as a part of the semiconductor layer having a substantially uniform thickness along the inner wall surface of the base window. Here, the semiconductor layer is removed except for a single crystal region serving as the base region and a polycrystalline region serving as the base connection region containing a high concentration of impurities that are solid-phase diffused from the base extraction electrode. May be.
本発明にかかるバイポーラトランジスタにおいては、
ベース領域となる単結晶領域と、上記ベース取出し電極
層と該ベース領域とを接続するベース接続領域とがほぼ
一様な膜厚の半導体層に形成されることから、ベース幅
を極めて狭く形成することが可能となる。しかもこの単
結晶のベース領域は、イオン注入によらずに形成された
ものであるので、ベース幅が狭いながらも高濃度に不純
物を含有しており、パンチスルーの発生を効果的に防止
することができる。In the bipolar transistor according to the present invention,
Since the single crystal region serving as the base region and the base connection region connecting the base extraction electrode layer and the base region are formed in the semiconductor layer having a substantially uniform film thickness, the base width is made extremely narrow. It becomes possible. Moreover, since the base region of this single crystal is formed without ion implantation, it contains impurities at a high concentration even though the base width is narrow, and it is possible to effectively prevent punch-through. You can
以下、本発明の好適な実施例について説明する。 The preferred embodiments of the present invention will be described below.
本実施例は、ベース取出し電極層が低抵抗半導体層で
形成され、ベース領域および該ベース領域内部のエミッ
タ領域がそれぞれセルフアラインにより形成されてなる
バイポーラトランジスタであって、上記ベース取出し電
極と該ベース領域とを接続するベース接続領域が該ベー
ス取出し電極から拡散された不純物を高濃度に含有する
多結晶領域で形成され、また該ベース領域が単結晶領域
で形成され、この多結晶領域と単結晶領域とが同時にほ
ぼ同じ膜厚の半導体層として形成されることにより、寄
生抵抗、寄生容量を低減し、パンチスルーを防止するこ
とを可能としたバイポーラトランジスタの例である。こ
れを、第１図を参照しながら説明する。The present embodiment is a bipolar transistor in which a base extraction electrode layer is formed of a low resistance semiconductor layer, and a base region and an emitter region inside the base region are formed by self-alignment. A base connection region connecting to the region is formed of a polycrystalline region containing a high concentration of impurities diffused from the base extraction electrode, and the base region is formed of a single crystal region. This is an example of a bipolar transistor capable of reducing punch-through by reducing the parasitic resistance and the parasitic capacitance by forming the region and the semiconductor layer at the same time as a semiconductor layer having substantially the same film thickness. This will be described with reference to FIG.
第１図は、本発明にかかるバイポーラトランジスタの
要部を示す。この図において、たとえば（111）面を表
面とするｐ型の半導体基板（１）内に形成されたn+型埋
込み層（２）の上に、エピタキシャル成長等によりｎ型
エピタキシャル層（３）が設けられ、このｎ型エピタキ
ャル層（３）は酸化シリコン等の素子分離領域（４）に
より、素子形成領域となる幾つかの島状領域に分離され
ている。このような基板の上に、酸化シリコンあるいは
窒化シリコン等による層間絶縁膜（６）を介してp+型多
結晶シリコンからなる低抵抗半導体層であるゲート取出
し電極層（７）、および酸化シリコン等による絶縁層
（８）が順次形成され、さらにｎ型エピタキシャル層
（３）の直上においてパターニングにより開口部（９）
を設けられている。さらに、上記開口部（９）に臨ん
で、高濃度にｐ型不純物を含有する半導体層であるｐ型
シリコン層（10）が形成されている。このｐ型シリコン
層（10）は、開口部（９）の底部にある単結晶シリコン
層であってベースの形成部分となるベース領域（10b）
と、ベース取出し電極層（７）との電気的接続を図るた
めに高濃度にｐ型不純物を含有する多結晶シリコンから
なるベース接続領域（10c）から成っている。上記ベー
ス接続領域（10c）は、p+型多結晶シリコンからなるベ
ース取出し電極層（７）からのｐ型不純物の拡散により
形成され、上記開口部（９）にはさらにサイドウォール
（11）を介してn+型多結晶シリコンからなるエミッタ取
出し電極層（12）が被着形成されている。この基板にア
ニール処理を施すと、上記エミッタ取出し電極層（12）
からは、上記サイドウォール（11）をマスクとしたセル
フアラインによりｎ型不純物がベース領域（10b）の内
部へ向かって拡散し、エミッタ領域（13）が形成され
る。またこのとき、ベース接続領域（10c）からはｐ型
不純物がｎ型エピタキシャル層（３）中へ拡散し、グラ
フトベース領域（14）が形成される。さらに、上記エミ
ッタ取出し電極層（12）の上にはアルミニウム等の金属
を被覆してエミッタ電極（15）が形成されている。ま
た、ベース取出し電極層（７）の上の絶縁層（８）に設
けられた開口部（16）にはベース電極（17）が、また他
の島状領域（第２図（Ｆ）の（５）を参照）の上の層間
絶縁膜（６）および絶縁層（８）に設けられた開口部
（第２図（Ｆ）の（18）を参照）にはコレクタ電極（第
２図（Ｆ）の（19）を参照）がそれぞれ被着形成されて
いる。FIG. 1 shows a main part of a bipolar transistor according to the present invention. In this figure, for example, an n-type epitaxial layer (3) is provided by epitaxial growth or the like on an n + -type buried layer (2) formed in a p-type semiconductor substrate (1) having a (111) surface as a surface. The n-type epitaxy layer (3) is separated into a number of island-shaped regions which will be element formation regions by an element isolation region (4) made of silicon oxide or the like. On such a substrate, a gate extraction electrode layer (7), which is a low resistance semiconductor layer made of p + -type polycrystalline silicon, and silicon oxide, etc., through an interlayer insulating film (6) made of silicon oxide, silicon nitride, or the like. An insulating layer (8) is sequentially formed, and an opening (9) is formed by patterning immediately above the n-type epitaxial layer (3).
Is provided. Further, a p-type silicon layer (10), which is a semiconductor layer containing a high concentration of p-type impurities, is formed facing the opening (9). The p-type silicon layer (10) is a single crystal silicon layer at the bottom of the opening (9) and is a base region (10b) to be a base forming portion.
And a base connection region (10c) made of polycrystalline silicon containing a high concentration of p-type impurities for electrical connection with the base extraction electrode layer (7). The base connection region (10c) is formed by diffusing p-type impurities from the base extraction electrode layer (7) made of p + -type polycrystalline silicon, and the opening (9) is further provided with a sidewall (11). An emitter extraction electrode layer (12) made of n + -type polycrystalline silicon is deposited therethrough. When this substrate is annealed, the emitter extraction electrode layer (12)
From the above, the n-type impurity is diffused toward the inside of the base region (10b) by self-alignment using the sidewall (11) as a mask to form the emitter region (13). At this time, the p-type impurities diffuse from the base connection region (10c) into the n-type epitaxial layer (3), and the graft base region (14) is formed. Further, an emitter electrode (15) is formed on the emitter extraction electrode layer (12) by covering with a metal such as aluminum. In addition, the base electrode (17) is provided in the opening (16) provided in the insulating layer (8) on the base extraction electrode layer (7), and another island-shaped region (see (2) in FIG. (See (5)) and the opening (see (18) in FIG. 2 (F)) provided in the interlayer insulating film (6) and the insulating layer (8) above the collector electrode (see FIG. 2 (F)). ) (See (19)) are respectively deposited.
上述のようなバイポーラトランジスタの最大の構造上
の特徴は、ベース領域（10b）とベース取出し電極層
（７）との電気的接続を行うベース接続領域（10c）
が、ベース領域（10b）と同じｐ型シリコン層（10）の
一部となっており、ほぼ同じ膜厚を有している点であ
る。このｐ型シリコン層（10）はエピタキシャル成長に
よって形成される薄膜であるため、ベース幅BWを非常に
狭くすることが可能となり、バイポーラトランジスタの
高速化が実現できる。しかもこのベース領域（10b）は
不純物濃度が高いため、ベース幅が非常に狭いながらも
パチンスルーを効果的に防止し、寄生抵抗を低減させる
ことができる。The greatest structural feature of the bipolar transistor as described above is that the base connection region (10c) electrically connects the base region (10b) and the base extraction electrode layer (7).
However, it is a part of the same p-type silicon layer (10) as the base region (10b) and has a substantially same film thickness. Since the p-type silicon layer (10) is a thin film formed by epitaxial growth, it is possible to make the base width B W extremely narrow, and it is possible to realize a high speed bipolar transistor. Moreover, since the base region (10b) has a high impurity concentration, it is possible to effectively prevent the pinch through and reduce the parasitic resistance even though the base width is very narrow.
このようなバイポーラトランジスタの構造上の特徴
は、製造方法の特徴にも通ずる。すなわち、本製造方法
は、下地の結晶性を受継いで結晶を成長させるエピタキ
シャル成長法、および結晶面異方性ならびに不純物であ
るホウ素に対する濃度依存性を有するKOHエッチングの
特性を巧みに利用するものである。以下、本発明にかか
るバイポーラトランジスタの製造方法を第２図（Ａ）な
いし第２図（Ｆ）を参照しながら説明する。The structural characteristics of such a bipolar transistor also lead to the characteristics of the manufacturing method. That is, the present manufacturing method skillfully utilizes the characteristics of the epitaxial growth method in which the crystallinity of the underlayer is inherited and the crystal is grown, and the crystal plane anisotropy and the KOH etching having the concentration dependence on the impurity boron. is there. Hereinafter, a method for manufacturing a bipolar transistor according to the present invention will be described with reference to FIGS. 2 (A) to 2 (F).
まず第２図（Ａ）において、（111）面を有するｐ型
の半導体基板（１）にn+型埋込み層（２）およびp+型チ
ャネル・カット層（20）を形成し、全面にｎ型半導体層
をエピタキシャル成長させた後、酸化シリコンの素子分
離領域（４）を選択酸化分離等により形成し、基体を素
子を形成するためのいくつかの島状領域、たとえばｎ型
エピタキシャル層（３）および島状領域（５）に分割す
る。First, in FIG. 2A, an n + type buried layer (2) and ap + type channel cut layer (20) are formed on a p type semiconductor substrate (1) having a (111) plane, and n is formed on the entire surface. After epitaxially growing the type semiconductor layer, an element isolation region (4) of silicon oxide is formed by selective oxidation isolation or the like, and a substrate is formed into some island-shaped regions for forming an element, for example, an n-type epitaxial layer (3). And an island region (5).
次に、第２図（Ｂ）に示すように、このような基体の
全面に、熱酸化あるいはCVD等により薄い酸化シリコン
膜を形成して層間絶縁膜（６）とする。このとき、酸化
シリコン膜の代わりに窒化シリコン膜を使用しても良
い。Next, as shown in FIG. 2B, a thin silicon oxide film is formed on the entire surface of such a substrate by thermal oxidation, CVD or the like to form an interlayer insulating film (6). At this time, a silicon nitride film may be used instead of the silicon oxide film.
この層間絶縁膜（６）の上に、さらにｎ型エピタキシ
ャル層（３）の上部に臨んでp+型多結晶シリコンからな
るベース取出し電極層（７）を堆積する。このとき、ベ
ース取出し電極層（７）中のｐ型不純物であるホウ素の
濃度は、後述のベース接続領域（10c）におけるホウ素
の濃度を該ベース取出し電極層（７）からの拡散により
1020cm-3程度とし得るように十分に高く選ぶ。A base extraction electrode layer (7) made of p + -type polycrystalline silicon is further deposited on the interlayer insulating film (6) so as to face the upper portion of the n-type epitaxial layer (3). At this time, the concentration of boron, which is a p-type impurity, in the base extraction electrode layer (7) is determined by the diffusion of boron in the base connection region (10c), which will be described later, from the base extraction electrode layer (7).
Choose high enough to be around 10 20 cm -3 .
この基体の全面に、さらに酸化シリコンの絶縁層
（８）をCVD等により堆積する。なお、上記絶縁層
（８）は、窒化シリコンで形成しても良い。An insulating layer (8) of silicon oxide is further deposited on the entire surface of this substrate by CVD or the like. The insulating layer (8) may be made of silicon nitride.
次に、第２図（Ｃ）に示すように、RIE等により上記
絶縁層（８）、ベース取出し電極層（７）および層間絶
縁膜（６）のパターニングを行い、ｎ型エピタキシャル
層（３）の直上にベースおよびエミッタを形成するため
の開口部（９）を設ける。このとき、ｎ型エピタキシャ
ル層（３）の表面に損傷を与えないようにするため、層
間絶縁膜（６）だけは液相エッチングにより除去しても
良い。Next, as shown in FIG. 2 (C), the insulating layer (8), the base extraction electrode layer (7) and the interlayer insulating film (6) are patterned by RIE or the like to form an n-type epitaxial layer (3). An opening (9) for forming a base and an emitter is provided immediately above. At this time, in order not to damage the surface of the n-type epitaxial layer (3), only the interlayer insulating film (6) may be removed by liquid phase etching.
次に、ベース領域およびベース接続領域となる半導体
層を形成するため、第２図（Ｄ）に示すように、基体の
全面にMBEによりｐ型シリコン層（10）をエピタキシャ
ル成長させる。このとき、上記ｐ型シリコン層（10）は
下地の結晶性を受継ぎながら成長するため、絶縁層
（８）が露出した部分には多結晶シリコン層（10p）が
成長し、開口部（９）に露出したベース取出し電極層
（７）の側壁には同様に多結晶シリコン層が成長してベ
ース接続領域（10c）となり、一方開口部（９）の底部
の（111）面を表面とするｎ型エピタキシャル層（３）
の上面においては（111）面を表面とする単結晶シリコ
ン層が成長し、ベース領域（10b）となる。このときの
ｐ型シリコン層（10）の厚さは1,000Å以下とし、また
ｐ型不純物であるホウ素の温度は1018〜1019cm-3とす
る。したがって、開口部（９）の側壁においては、ホウ
素濃度が大きく異なるベース取出し電極層（７）とｐ型
シリコン層（10）とが相接して形成されることになる。Next, in order to form a semiconductor layer to be a base region and a base connection region, as shown in FIG. 2D, a p-type silicon layer (10) is epitaxially grown on the entire surface of the substrate by MBE. At this time, since the p-type silicon layer (10) grows while inheriting the crystallinity of the underlying layer, the polycrystalline silicon layer (10p) grows in the exposed portion of the insulating layer (8) and the opening (9). Similarly, a polycrystalline silicon layer grows on the side wall of the base extraction electrode layer (7) exposed at () to form a base connection region (10c), while the bottom (111) face of the opening (9) serves as the surface. n-type epitaxial layer (3)
On the upper surface of, a single crystal silicon layer having a (111) surface as a surface grows and becomes a base region (10b). At this time, the thickness of the p-type silicon layer (10) is set to 1,000 Å or less, and the temperature of boron which is a p-type impurity is set to 10 18 to 10 19 cm -3 . Therefore, on the side wall of the opening (9), the base extraction electrode layer (7) and the p-type silicon layer (10) having different boron concentrations are formed in contact with each other.
次に、開口部（９）の側壁部に形成されたｐ型シリコ
ン層（10）をベース領域（10b）とベース取出し電極層
（７）との電気的接続手段とするために、適当なアニー
ル処理を行う。すると、ホウ素の濃度差により、開口部
（９）の側壁においてベース取出し電極層（７）からｐ
型シリコン層（10）へホウ素が拡散し、ベース接続領域
（10c）が形成される。このアニール処理は、ベース接
続領域（10c）中におけるホウ素の濃度が1020cm-3以上
となるように行う。また、このアニール処理により、ベ
ース接続領域（10c）の直下のｎ型エピタキシャル層
（３）において小さいp+型領域が生じてグラフトベース
領域（14）となり、ベース領域（10b）とベース取出し
電極層（７）との電気的接続を助ける役割を果たす。Next, in order to use the p-type silicon layer (10) formed on the side wall of the opening (9) as a means for electrically connecting the base region (10b) and the base extraction electrode layer (7), an appropriate annealing is performed. Perform processing. Then, due to the difference in the boron concentration, p is removed from the base extraction electrode layer (7) at the side wall of the opening (9).
Boron diffuses into the type silicon layer (10) to form a base connection region (10c). This annealing treatment is performed so that the concentration of boron in the base connection region (10c) is 10 20 cm −3 or more. In addition, this annealing treatment causes a small p + -type region in the n-type epitaxial layer (3) immediately below the base connection region (10c) to become a graft base region (14), and the base region (10b) and the base extraction electrode layer are formed. (7) Plays a role of helping electrical connection with.
なお、上述のｐ型シリコン層（10）は、MBEの代わり
にエピタキシャル成長法により形成することも可能であ
るが、上記ベース領域（10b）からｎ型エピタキシャル
層（３）へのｐ型不純物の再拡散を防止する意味では、
低温で実施することができるMBEの方がより好ましいと
いえる。さらに、基体全面にLP（減圧）CVD法により多
結晶シリコンを被着形成した後、開口部（９）底部のｎ
型エピタキシャル層（３）に接した部分において固相成
長により単結晶を成長させ、ベース領域（10b）を形成
しても良い。The above-mentioned p-type silicon layer (10) can be formed by an epitaxial growth method instead of MBE. However, the p-type impurity from the above-mentioned base region (10b) to the n-type epitaxial layer (3) is reproduced. In the sense of preventing diffusion,
It can be said that MBE, which can be carried out at a low temperature, is more preferable. Further, after depositing polycrystalline silicon on the entire surface of the substrate by LP (decompression) CVD method, n at the bottom of the opening (9) is deposited.
The base region (10b) may be formed by growing a single crystal by solid phase growth in the portion in contact with the type epitaxial layer (3).
次に、ｐ型シリコン層（10）のうち、ベース接続領域
（10c）とベース領域（10b）とを残して多結晶シリコン
層（10p）を除去するため、KOHを用いてエッチングを行
う。この工程は、KOHによるシリコンのエッチングの面
異方性、およびホウ素濃度依存性を利用するものであ
る。Next, in the p-type silicon layer (10), etching is performed using KOH in order to remove the polycrystalline silicon layer (10p) while leaving the base connection region (10c) and the base region (10b). This step utilizes the surface anisotropy of etching of silicon with KOH and the boron concentration dependence.
まず、KOHはシリコンの（111）面をエッチングしない
という面異方性を有している。したがって、開口部
（９）の底部に成長した単結晶シリコン層からなるベー
ス領域（10b）はエッチングされない。First, KOH has surface anisotropy that it does not etch the (111) surface of silicon. Therefore, the base region (10b) made of the single crystal silicon layer grown on the bottom of the opening (9) is not etched.
また、KOHはホウ素を1020cm-3以上の濃度で含むシリ
コン層をエッチングしないというホウ素濃度依存性を有
している。この特性を第３図に示す。この図において、
縦軸はエッチング速度（Å／分）、横軸はシリコン層中
のホウ素濃度を示す。これをみると、エッチング速度は
1019cm-3付近のホウ素濃度を境として、高濃度側で急激
に減少していることがわかる。したがって、第２図
（Ｅ）に示すように、ホウ素濃度が1019cm-3以下の領
域、すなわち絶縁層（８）の上面、および開口部（９）
の入口付近に形成された多結晶シリコン層（10p）のみ
が選択的に除去される。Further, KOH has a boron concentration dependency that it does not etch a silicon layer containing boron at a concentration of 10 20 cm -3 or more. This characteristic is shown in FIG. In this figure,
The vertical axis represents the etching rate (Å / min) and the horizontal axis represents the boron concentration in the silicon layer. Looking at this, the etching rate is
It can be seen that when the boron concentration near 10 19 cm -3 is used as a boundary, it sharply decreases on the high concentration side. Therefore, as shown in FIG. 2 (E), a region having a boron concentration of 10 19 cm −3 or less, that is, the upper surface of the insulating layer (8) and the opening (9).
Only the polycrystalline silicon layer (10p) formed near the entrance of is removed selectively.
次に、エミッタを形成する。まず第２図（Ｆ）に示す
ように、開口部（９）の側壁にサイドウォール（11）を
形成し、続いてCVD等により多結晶シリコン層を被着
し、ここにAs等のｎ型不純物を注入してエミッタ取出し
電極層（12）を形成する。なお、上記エミッタ取出し電
極層（12）は、MBE等により形成しても良い。Next, the emitter is formed. First, as shown in FIG. 2 (F), a side wall (11) is formed on the side wall of the opening (9), and then a polycrystalline silicon layer is deposited by CVD or the like. Impurities are injected to form an emitter extraction electrode layer (12). The emitter extraction electrode layer (12) may be formed by MBE or the like.
次に、この基体についてアニール処理を行うと、開口
部（９）の底部において上記サイドウォール（11）をマ
スクとしたセルフアラインにより、上記エミッタ取出し
電極層（12）から上記ベース領域（10b）へｎ型不純物
が拡散し、エミッタ領域（13）が形成される。したがっ
て、上記単結晶シリコン領域のうち、上記エミッタ領域
（13）の形成によって狭められた部分が本来のベースと
して機能することになり、ベース幅はBwとなる。なお、
このアニール処理は、ベース領域（10b）からｎ型エピ
タキシャル層（３）へｐ型不純物の拡散によりベース幅
Bwが広がることのないよう、できるだけ低温にて行うこ
とが望ましい。Next, when this substrate is annealed, self-alignment is performed at the bottom of the opening (9) using the sidewall (11) as a mask, and the emitter extraction electrode layer (12) is transferred to the base region (10b). The n-type impurity diffuses to form an emitter region (13). Therefore, in the single crystal silicon region, the portion narrowed by the formation of the emitter region (13) functions as the original base, and the base width becomes B w . In addition,
This annealing process is performed by diffusing the p-type impurity from the base region (10b) to the n-type epitaxial layer (3) to increase the base width.
It is desirable to carry out at the lowest possible temperature so that B w does not spread.
次に、ベース・コンタクトを形成するためにベース取
出し電極層（７）の上の絶縁層（８）に開口部（16）を
設け、一方、n+型埋込み層（２）につながる島状領域
（５）の直上においてコレクタ・コンタクトを形成する
ために開口部（18）を設ける。以上の開口部（16）およ
び（18）、さらにエミッタ取出し電極層（12）にアルミ
ニウム等の金属配線を被着すると、ベース電極（17）、
コレクタ電極（19）およびエミッタ電極（15）がそれぞ
れ形成される。Next, an opening (16) is provided in the insulating layer (8) on the base extraction electrode layer (7) to form a base contact, while an island region connecting to the n + type buried layer (2) is formed. An opening (18) is provided just above (5) to form a collector contact. When metal wiring such as aluminum is deposited on the openings (16) and (18) and the emitter extraction electrode layer (12), the base electrode (17),
A collector electrode (19) and an emitter electrode (15) are formed respectively.
なお、本実施例においては第２図（Ｄ）に示すように
全面的にｐ型シリコン層（10）を成長させる工程を経た
が、この代わりに第２図（Ｃ）に示す状態の基体に対し
て選択エピタキシャル成長を行っても良い。この場合、
酸化シリコンの絶縁層（８）の上には単結晶シリコン層
も多結晶シリコン層も成長しないので、直接に第２図
（Ｅ）に示す状態の基体が得られる。In this example, the step of growing the p-type silicon layer (10) over the entire surface was performed as shown in FIG. 2 (D), but instead of this, a substrate in the state shown in FIG. 2 (C) was used. Alternatively, selective epitaxial growth may be performed. in this case,
Since neither a single crystal silicon layer nor a polycrystalline silicon layer grows on the insulating layer (8) of silicon oxide, the substrate in the state shown in FIG. 2 (E) can be obtained directly.
また、本発明は上述の実施例に限定されるものではな
く、導電型のｐ型、ｎ型は互いに交換しても良い。Further, the present invention is not limited to the above-mentioned embodiment, and the p-type conductivity and the n-type conductivity may be exchanged with each other.
上述の製造方法にて作成されたバイポーラトランジス
タにおいては、ベース領域がエピタキシャル成長により
形成され、高濃度の不純物を含有する半導体層に設けら
れているため、ベース幅を極めて狭くすることができ、
かつ、パンチスルーの防止が可能となっている。また、
ベース領域とベース取出し電極層との電気的接続は、上
記半導体層のうちベースおよびエミッタを形成するため
の開口部の側壁面上の部分、すなわち上記半導体層の垂
直部をベース接続領域として利用することにより実現さ
れる。この半導体層は、膜厚の制御性に優れるエピタキ
シャル成長法により形成されるので、膜厚を非常に薄く
することができ、したがってベースの形成に必要な基板
の面積を縮小することが可能となる。In the bipolar transistor created by the above manufacturing method, the base region is formed by epitaxial growth and is provided in the semiconductor layer containing a high concentration of impurities, so that the base width can be extremely narrowed,
In addition, it is possible to prevent punch through. Also,
For electrical connection between the base region and the base extraction electrode layer, a portion of the semiconductor layer on the side wall surface of an opening for forming a base and an emitter, that is, a vertical portion of the semiconductor layer is used as a base connection region. It is realized by Since this semiconductor layer is formed by the epitaxial growth method which is excellent in the controllability of the film thickness, the film thickness can be made extremely thin, and thus the area of the substrate necessary for forming the base can be reduced.
もし、上述のような半導体層の垂直部を利用した構造
のベース接続領域を、従来主流となっているRIEを用い
たいわゆるサイドウォール形成技術により作成しようと
すると、まず3,000Å程度の多結晶シリコンを基体の全
面に被着形成した後エッチバックを行わねばならず、工
程が複雑となる。そのうえ、形成されるベース領域の幅
も1,500〜2,000Å以下には薄くできず、またベース領域
に損傷を与える虞れもある。したがって、本発明にかか
る製造方法はバイポーラトランジスタの小型化に極めて
有効である。If the base connection region of the structure using the vertical portion of the semiconductor layer as described above is to be formed by the so-called sidewall forming technique using RIE which has been the mainstream in the past, first, about 3,000 Å of polycrystalline silicon After forming and depositing on the entire surface of the substrate, etch back must be performed, which complicates the process. In addition, the width of the formed base region cannot be made thinner than 1,500 to 2,000Å or less, and the base region may be damaged. Therefore, the manufacturing method according to the present invention is extremely effective in miniaturizing the bipolar transistor.
さらに、本発明にかかるバイポーラトランジスタにお
いては、エミッタおよびベースの面積を小さくすること
ができるので、ベース−エミッタ間の寄生容量CBE、お
よびコレクタ−ベース間の寄生容量CCBが低減されてい
る。また、ベース領域、ベース接続領域、およびベース
取出し電極層の不純物濃度が高いために、寄生抵抗も効
果的に低減されている。Further, in the bipolar transistor according to the present invention, the area of the emitter and the base can be reduced, so that the parasitic capacitance C BE between the base and the emitter and the parasitic capacitance C CB between the collector and the base are reduced. Moreover, since the impurity concentration of the base region, the base connection region, and the base extraction electrode layer is high, the parasitic resistance is also effectively reduced.
以上のように、本発明はバイポータトランジスタの微
細化、高速化、および信頼性の向上に極めて有効であ
る。As described above, the present invention is extremely effective for miniaturization, speedup, and improvement of reliability of the bipolar transistor.
第１図は本発明にかかるバイポーラトランジスタの要部
概略断面図である。第２図（Ａ）ないし第２図（Ｆ）は
本発明にかかるバイポーラトランジスタの製造方法をそ
の工程順にしたがって説明する概略断面図であり、第２
図（Ａ）は酸化分離工程、第２図（Ｂ）はゲート取出し
電極層および絶縁層の形成工程、第２図（Ｃ）はパター
ニング工程、第２図（Ｄ）はｐ型シリコン層の形成工
程、第２図（Ｅ）はｐ型シリコン層の選択除去工程、第
２図（Ｆ）はエミッタ領域、各電極の形成工程をそれぞ
れ示すものである。第３図はKOHによるシリコン層のエ
ッチングのホウ素濃度依存性を示す特性図である。第４
図は従来のグラフトベース型バイポーラトランジスタの
構成を示す概略断面図である。 １……半導体基板 ７……ベース取出し電極層 ８……絶縁層 10……ｐ型シリコン層 10c……ベース接続領域 10b……ベース領域 10p……多結晶シリコン層 12……エミッタ取出し電極層 13……エミッタ領域 15……エミッタ電極 17……ベース電極 19……コレクタ電極FIG. 1 is a schematic sectional view of a main part of a bipolar transistor according to the present invention. 2 (A) to 2 (F) are schematic cross-sectional views illustrating a method of manufacturing a bipolar transistor according to the present invention in the order of steps thereof.
FIG. 2A is an oxidation separation step, FIG. 2B is a gate extraction electrode layer and insulating layer formation step, FIG. 2C is a patterning step, and FIG. 2D is a p-type silicon layer formation. 2 (E) shows the selective removal step of the p-type silicon layer, and FIG. 2 (F) shows the step of forming the emitter region and each electrode. FIG. 3 is a characteristic diagram showing the boron concentration dependence of the etching of the silicon layer by KOH. Fourth
The figure is a schematic cross-sectional view showing the structure of a conventional graft-based bipolar transistor. 1 ... Semiconductor substrate 7 ... Base extraction electrode layer 8 ... Insulation layer 10 ... P-type silicon layer 10c ... Base connection region 10b ... Base region 10p ... Polycrystalline silicon layer 12 ... Emitter extraction electrode layer 13 …… Emitter region 15 …… Emitter electrode 17 …… Base electrode 19 …… Collector electrode
Claims (4)
層と、該ベース取出し電極層のパターン・エッジで規定
されるベース窓の底部に自己整合的に形成されるベース
領域と、該ベース取出し電極層と該ベース領域とを接続
するベース接続領域と、該ベース窓の側壁面に沿って形
成されるサイドウォール絶縁膜と、該サイドウォール絶
縁膜により規定されるエミッタ窓を被覆する低抵抗半導
体層からなるエミッタ取出し電極層と、該エミッタ窓の
底部において該エミッタ取出し電極層から該ベース領域
内へ不純物を固相拡散させることにより自己整合的に形
成されるエミッタ領域とを有するバイポーラトランジス
タであって、 上記ベース領域と上記ベース接続領域とが、上記ベース
窓の内壁面に沿うほぼ一様な膜厚の半導体層からなるバ
イポーラトランジスタ。1. A base extraction electrode layer made of a low-resistance semiconductor layer, a base region formed in a self-aligned manner at the bottom of a base window defined by a pattern edge of the base extraction electrode layer, and the base extraction electrode. Base connecting region connecting the layer and the base region, a sidewall insulating film formed along the side wall surface of the base window, and a low resistance semiconductor layer covering the emitter window defined by the sidewall insulating film. A bipolar transistor having an emitter extraction electrode layer made of, and an emitter region formed in a self-aligned manner by solid-phase diffusing impurities from the emitter extraction electrode layer into the base region at the bottom of the emitter window. The base region and the base connection region are made of a semiconductor layer having a substantially uniform thickness along the inner wall surface of the base window. Lara transistor.
結晶領域と、上記ベース取出し電極から固相拡散される
不純物を高濃度に含有し上記ベース接続領域となる多結
晶領域とを隣接して有する特許請求の範囲第１項に記載
のバイポーラトランジスタ。2. The semiconductor layer adjoins a single crystal region serving as the base region and a polycrystalline region serving as the base connection region containing a high concentration of impurities diffused from the base extraction electrode in a solid phase. The bipolar transistor according to claim 1, which has the following features.
取出し電極層を形成する工程と、 上記ベース取出し電極層のパターン・エッジで規定され
るベース窓の底部にベース領域を自己整合的に形成する
工程と、 上記ベース窓の側壁面に沿ってサイドウォール絶縁膜を
形成する工程と、 上記サイドウォール絶縁膜により規定されるエミッタ窓
を被覆するごとく低抵抗半導体層を被着させてエミッタ
取出し電極層を形成する工程と、 上記エミッタ窓の底部において上記エミッタ取出し電極
層から上記ベース領域内へ不純物を固相拡散させること
によりエミッタ領域を自己整合的に形成する工程とを有
するバイポーラトランジスタの製造方法であって、 上記ベース領域、および該ベース領域と上記ベース取出
し電極層を接続するベース接続領域とを、上記ベース窓
の内壁面に沿うほぼ一様な膜厚の半導体層の一部として
形成するバイポーラトランジスタの製造方法。3. A step of patterning a low resistance semiconductor layer to form a base extraction electrode layer, and a base region is formed in a self-aligned manner at the bottom of a base window defined by a pattern edge of the base extraction electrode layer. A step of forming a side wall insulating film along the side wall surface of the base window, a step of forming a low resistance semiconductor layer so as to cover the emitter window defined by the side wall insulating film, and an emitter extraction electrode layer And a step of forming the emitter region in a self-aligned manner by solid-phase diffusing impurities from the emitter extraction electrode layer into the base region at the bottom of the emitter window. And a base connection region connecting the base region and the base extraction electrode layer The method of manufacturing a bipolar transistor formed as part of a semiconductor layer of substantially uniform thickness along the inner wall surface of the base window.
結晶領域と、上記ベース取出し電極から固相拡散される
不純物を高濃度に含有し上記ベース接続領域となる多結
晶領域とを残して除去される請求項３記載のバイポーラ
トランジスタの製造方法。4. The semiconductor layer leaves a single crystal region serving as the base region, and a polycrystalline region serving as the base connection region containing a high concentration of impurities diffused by solid phase from the base extraction electrode. The method for manufacturing a bipolar transistor according to claim 3, wherein the bipolar transistor is removed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62124664A JP2565162B2 (en) | 1987-05-21 | 1987-05-21 | Bipolar transistor and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62124664A JP2565162B2 (en) | 1987-05-21 | 1987-05-21 | Bipolar transistor and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63289863A JPS63289863A (en) | 1988-11-28 |
| JP2565162B2 true JP2565162B2 (en) | 1996-12-18 |
Family
ID=14890998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62124664A Expired - Fee Related JP2565162B2 (en) | 1987-05-21 | 1987-05-21 | Bipolar transistor and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565162B2 (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0378794A1 (en) * | 1989-01-18 | 1990-07-25 | International Business Machines Corporation | Vertical bipolar transistor structure and method of manufacturing |
| US5024957A (en) * | 1989-02-13 | 1991-06-18 | International Business Machines Corporation | Method of fabricating a bipolar transistor with ultra-thin epitaxial base |
| JPH0812866B2 (en) * | 1989-07-07 | 1996-02-07 | 株式会社東芝 | Bipolar semiconductor device |
| EP0483487B1 (en) * | 1990-10-31 | 1995-03-01 | International Business Machines Corporation | Self-aligned epitaxial base transistor and method for fabricating same |
| US5643806A (en) * | 1993-02-28 | 1997-07-01 | Sony Corporation | Manufacturing method for making bipolar device |
| WO1997011496A1 (en) * | 1995-09-18 | 1997-03-27 | Hitachi, Ltd. | Semiconductor device, method of producing the same and system using the semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381855A (en) * | 1986-09-25 | 1988-04-12 | Mitsubishi Electric Corp | Manufacture of hetero junction bipolar transistor |
-
1987
- 1987-05-21 JP JP62124664A patent/JP2565162B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63289863A (en) | 1988-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5296391A (en) | Method of manufacturing a bipolar transistor having thin base region | |
| US4521448A (en) | Method of manufacturing semiconductor device | |
| US4839305A (en) | Method of making single polysilicon self-aligned transistor | |
| JP2503460B2 (en) | Bipolar transistor and manufacturing method thereof | |
| JP3132101B2 (en) | Method for manufacturing semiconductor device | |
| JPH09115921A (en) | Semiconductor device and its manufacture | |
| EP0051534A2 (en) | A method of fabricating a self-aligned integrated circuit structure using differential oxide growth | |
| JPH0812865B2 (en) | Bipolar transistor and manufacturing method thereof | |
| JPH0241170B2 (en) | ||
| EP0147249A1 (en) | Method of manufacturing transistor structures having junctions bound by insulating layers, and resulting structures | |
| JP2565162B2 (en) | Bipolar transistor and manufacturing method thereof | |
| JP2501806B2 (en) | Method for manufacturing bipolar semiconductor device having wall spacer | |
| JPH04330730A (en) | Semiconductor device and manufacture thereof | |
| JPH0831478B2 (en) | Bipolar transistor and manufacturing method thereof | |
| JPH0583196B2 (en) | ||
| JPS60211958A (en) | Semiconductor device | |
| JP2828126B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPS60244036A (en) | Semiconductor device and manufacture thereof | |
| JPH0136709B2 (en) | ||
| JPH0240921A (en) | Manufacture of bipolar transistor | |
| JPH03131037A (en) | Manufacture of semiconductor device | |
| JPH01214166A (en) | Semiconductor integrated circuit device with bipolar transistor | |
| JPH10335343A (en) | Method of manufacturing semiconductor device | |
| JPH0613393A (en) | Manufacture of semiconductor device | |
| JPH04294543A (en) | Manufacture of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |