JP2563897B2 - ブロツクアドレス生成回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、例えばデジタル・オーディオ信号を録音／
再生するDAT（デジタル オーディオ テープレコー
ダ）等に対して適用されるブロックアドレス生成回路に
関する。

［従来技術とその問題点］ デジタル・オーディオ信号を録音／再生するDATにお
いては、第５図に示すように同期信号８ビット、IDコー
ド８ビット、ブロックアドレス８ビット、パリティ８ビ
ット、データ32×８ビットを１ブロックデータとして録
音／再生が行なわれる。上記のデータ構成において、パ
リティはIDコードとブロックアドレスに対するものであ
り、また、データはPCM化したデジタル・オーディオデ
ータと誤り訂正符号からなるものである。そして、上記
第５図に示すように構成されたデータが１ブロック単位
を示し、回転ヘッドにより斜めに形成されたトラック中
のブロックの占める位置を示すのがブロックアドレスで
ある。このブロックアドレスは、デ・インタリーブ等の
再生データ処理に極めて重要なものである。しかし、ブ
ロックアドレス自体が誤って再生された場合には、返っ
て誤りが増すことになってしまう。このためブロックア
ドレスは、高い信頼性が要求される。再生時にドロップ
アウトやランダムノイズ等によりブロックアドレスが誤
った場合、再生データが欠落することになるので、従来
ではブロックアドレスの規則性を利用して補間してい
る。すなわち、前回と今回のブロックアドレスの差をと
ってその差が一定値となるようにブロックアドレスを書
き直している。この場合、前回ブロックアドレス値とい
うもの自体の信頼性が分らないままに差の検出を行なっ
てブロックアドレス値を判断している。その為、信頼性
の高いブロックアドレスが得られないという問題があっ
た。

［発明の目的］ 本発明は上記の点に鑑みてなされたもので、信頼性の
高いブロックアドレスが得られるブロックアドレス生成
回路を提供することを目的とする。

［発明の要点］ 本発明は、前回のブロックアドレス値に信頼性ビット
を付加し、ブロックアドレス値の規則性と合わせて信頼
性を向上するようにしたものである。

［発明の実施例］ 以下、図面を参照して本発明の一実施例を説明する。
まず、第１図により全体の概略構成について説明する。
第１図において10は再生復調データ入力端子で、この再
生復調データ入力端子10には、回転ヘッドにより再生さ
れたデータが復調回路を介して入力される。すなわち、
上記回転ヘッドは、図示しないが回転ドラムの周面に18
0゜の間隔を保って２個に設けられ、この回転ドラムに
は更に磁気テープが90゜ラップで巻付けられる。そし
て、上記テープ上の各トラックを回転ヘッドで走査する
ことにより、再生信号が得られるもので、この再生信号
が再生アンプ、復調回路を介して上記再生復調データ入
力端子10に入力され、更に、フレーム分解回路11に入力
される。尚、上記テープ上の各トラックには、第５図に
示した１ブロックがオーディオデータ部分で128ブロッ
ク含まれている。上記フレーム分解回路11は、入力され
る復調／再生データをフレーム分解し、ブロックアドレ
ス、IDコード及びパリティデータをパリティチェック回
路12、ブロックアドレスをブロックアドレス生成回路1
3、オーディオデータをゲート回路14a、14bを介して第1
RAM15a、第2RAM15bのデータ入力端子INに入力する。上
記ブロックアドレス生成回路13は、詳細を後述するよう
にパリティチェック回路12からのパリティ正誤データに
より、その信頼性をチェックしてより信頼性の高いブロ
ックアドレスを作成し、ゲート回路16a、16bを介して第
1RAM15a、第2RAM15bのアドレス端子ADに入力する。上記
ゲート回路14a、16aは、16.6HzのRAM切換信号RSWにより
切換え制御され、ゲート回路14b、16bは、インバータ17
を介して与えられるRAM切換信号RSWによりゲート制御さ
れる。また、第1RAM15a、第2RAM15bのアドレス端子ADに
は、デ・インタリーブ回路18からのデ・インタリーアド
レスがゲート回路19a、19bをそれぞれ介して入力され
る。上記ゲート回路19aのゲート端子にはRAM切換信号RS
Wがインバータ20を介して入力され、ゲート回路19bのゲ
ート端子にはRAM切換信号RSWが直接入力される。そし
て、上記第1RAM15aの読出し／書込みモードは、RAM切換
信号RSWにより制御され、第2RAM15bの読出し／書込みモ
ードはインバータ21を介して与えられるRAM切換信号RSW
により制御される。上記第1RAM15a、第2RAM15bから読出
されるデータは、それぞれゲート回路22a、22bを介して
D/Aコンバータ23へ送られる。上記ゲート回路22aのゲー
ト端子にはRAM切換信号RSWがインバータ24を介して入力
され、ゲート回路22bのゲート端子にはRAM切換信号RSW
が直接入力される。上記D/Aコンバータ23は、第1RAM15
a、第2RAM15bからのデータをアナログデータに変換し、
再生データとして端子25より出力する。

上記の構成において、再生復調データ入力端子10に入
力される再生復調データは、フレーム分解回路11により
フレーム分解され、ブロックアドレス、IDコード及びパ
リティデータがパリティチェック回路12、ブロックアド
レスがブロックアドレス生成回路13、オーディオデータ
がゲート回路14a、14bを介して第1RAM15a、第2RAM15bへ
送られる。上記ゲート回路14a、14bは、第２図（ａ）に
示す16.6HzのRAM切換信号RSWによりゲートが切換えられ
るもので、ゲート信号がハイレベルとなっている時にオ
ン状態となる。この場合、上記ゲート回路14aはRAM切換
信号RSWにより直接制御され、ゲート回路14bはインバー
タ17を介して与えられるRAM切換信号RSWにより制御され
る。従ってRAM切換信号RSWがハイレベルとなっている間
（ドラム１回転）、ゲート回路14aがオン、ゲート回路1
4bがオフとなり、フレーム分解回路11でフレーム分解さ
れたオーディオデータは、ゲート回路14aを介して第1RA
M15aに入力される。また、上記第1RAM15a、第2RAM15b
は、RAM切換信号RSWにより読出し／書込みモードが制御
され、RAM切換信号RSWがハイレベルとなるタイミングで
は、第1RAM15aが書込みモード、第2RAM15bが読出しモー
ドとなる。このため上記のようにRAM切換信号RSWがハイ
レベルとなるタイミングでは、第２図（ｂ）に示すよう
にブロックアドレス生成回路13からのブロックアドレス
に従って第1RAM15aにオーディオデータが書込まれる。
この第1RAM15aに書込まれたデータは、誤り訂正回路
（図示せず）により誤り訂正符号に基づいて誤りが訂正
される。また、このとき第2RAM15bにおいては、デ・イ
ンタリーブ回路18からゲート回路19bを介してアドレス
データが与えられ、第2RAM15bの記憶データがデ・イン
タリーブして読出される。

また、RAM切換信号RSWがローレベルとなるタイミング
では、第1RAM15aが読出しモード、第2RAM15bが書込みモ
ードとなり、上記の場合と逆の動作が行なわれる。そし
て、上記第1RAM15a、第2RAM15bから読出されるデータが
ゲート回路22a、22bを介してD/Aコンバータ23へ送ら
れ、アナログ信号に変換されて端子25より再生出力信号
として次段のパワーアンプ（図示せず）へ送られる。

しかして、ブロックアドレス生成回路13は、パリティ
チェック回路12からの正誤データに基づいて再生ブロッ
クアドレスの信頼性を判断して、より信頼性の高いブロ
ックアドレスを生成するもので、以下その詳細について
説明する。

第３図はブロックアドレス生成回路13の詳細を示すも
ので、31はパリティチェック回路12からのパリティ正誤
データ（１ビット）をラッチするラッチ回路、32はフレ
ーム分解回路11からのブロックアドレス（８ビット）を
ラッチするラッチ回路である。そして、上記ラッチ回路
31のラッチデータは、アンド回路33に入力されると共
に、アンド回路34、36の反転入力端子、アンド回路35に
入力される。そして、上記アンド回路34、35の出力は、
それぞれスリーステートバッファ38、39のゲートに入力
され、アンド回路36の出力信号は、オア回路37を介して
スリーステートバッファ40のゲートに入力される。上記
バッファ38にはオール“1"信号が入力され、バッファ39
にはラッチ回路32のラッチデータが入力され、更にバッ
ファ40には半加算器41の出力信号が入力される。そし
て、バッファ38〜40の出力信号は、ラッチ回路42に入力
される。このラッチ回路42のラッチデータは、半加算器
41へ送られて「＋１」され、その加算結果がバッファ40
へ送られると共に一致回路43へ入力される。この一致回
路43は、ラッチ回路32のラッチデータと半加算器41の出
力とを一致比較し、その一致判定データをアンド回路44
に入力する。このアンド回路44の出力は、アンド回路33
に入力されると共に、アンド回路36の入力端子、アンド
回路34の反転入力端子に入力される。そして、上記アン
ド回路33の出力が２ビットのラッチ回路45の上位ビット
に入力され、また、アンド回路34の出力がラッチ回路45
の下位ビットに入力される。ラッチ回路45の上位ラッチ
データは前回アドレス信頼性データを示すもので、出力
ライン45aを介して上記オア回路37に入力されると共
に、アンド回路34〜36の反転入力端子に入力される。ま
た、ラッチ回路45の下位ラッチデータは、前回アドレス
不成立データを示すもので、出力ライン45bを介して上
記アンド回路44の反転入力端子に入力される。そして、
上記バッファ38〜40の出力が生成ブロックアドレスとし
て、また、アンド回路34の出力がRAM書込み禁止信号と
して、それぞれ第１図のRAM15a、15bへ送られる。

上記のように構成されたブロックアドレス生成回路13
は、第４図に示すようにラッチ回路31にラッチされるパ
リティ正誤データ、一致回路43から出力される一致判定
データ、ラッチ回路45の上位ビットにラッチされた前回
アドレス信頼性データ、ラッチ回路45の下位ビットにラ
ッチされた前回アドレス不成立データに基づいてブロッ
クアドレスを生成し、あるいはRAM書込み禁止信号を発
生する。ラッチ回路31にラッチされた正誤データが“0"
の場合は、アンド回路33のゲートが閉じ、ラッチ回路45
の上位ビットに前回アドレス信頼性データとして“0"
（信頼性無し）が書込まれる。また、ラッチ回路31にラ
ッチされた正誤データが“1"の場合、一致回路43の出力
信号が“1"、ラッチ回路45の下位ビットに“0"（前回ア
ドレス成立）がラッチされていれば、アンド回路44、33
の出力が“1"となってラッチ回路45の上位ビットに前回
アドレス信頼性データとして“1"（信頼性有り）が書込
まれる。上記一致回路43は、今回のブロックアドレスと
半加算器41から出力される「前回ブロックアドレス＋
１」とを一致比較し、「今回＝前回＋１」であれば一致
判定データ“1"を出力する。また、上記ラッチ回路31に
ラッチされたパリティ正誤データが“0"で、一致回路43
の出力が“0"、ラッチ回路45の上位ビットの前回アドレ
ス信頼性データが“0"であれば、アンド回路34の入力信
号がオール“0"となり、アンド回路34から“1"信号が出
力され、ラッチ回路45の下位ビットに前回アドレス不成
立データとして“1"（不成立）がラッチされる。

しかして、今、ラッチ回路32にラッチされたブロック
アドレスに誤りが有り、ラッチ回路31にパリティ正誤デ
ータとして“0"がラッチされた場合において、上記した
ように一致回路43の出力が“0"で、かつ、ラッチ回路45
の上位ビットに前回アドレス信頼性データとして“0"
（信頼性無し）がラッチされていた場合、アンド回路34
の入力がオール“0"となり、アンド回路34から“1"信号
が出力される。このアンド回路34から出力される“1"信
号は、ラッチ回路45の下位ビットに前回アドレス不成立
データとして書込まれると共に、第１図のRAM15a、15b
へRAM書込み禁止信号として送られる。また、アンド回
路34の出力信号が“1"であつた場合、バッファ38のゲー
トが開かれ、オール“1"（８ビット）の信号がバッファ
38を介してRAM15a、15bへブロックアドレスとして送ら
れる。この場合、ブロックアドレスは、原理的には不必
要であるが、ラインの浮きを防止するためにオール“1"
を与えている。

また、上記のようにラッチ回路31にパリティ正誤デー
タ“0"がラッチされた場合、ラッチ回路45の上位ビット
にラッチされている前回アドレス信頼性データが“1"で
あれば、そのラッチデータによりバッファ40のゲートが
開かれ、ラッチ回路42に保持されている前回ブロックア
ドレスが半加算器41により「＋１」されてバッファ40か
ら出力される。このバッファ40から出力されるデータは
生成ブロックアドレスとしてRAM15a、15bへ送られると
共に、ラッチ回路42に保持される。

そして、ラッチ回路31にパリティ正誤データ“1"がラ
ッチされた場合、ラッチ回路45の上位ビットに“0"（信
頼性無し）がラッチされていれば、アンド回路35の出力
が“1"となり、バッファ39のゲートが開かれる。このた
めラッチ回路32に保持されている今回ブロックアドレス
が、バッファ39より生成ブロックアドレスとして出力さ
れる。また、ラッチ回路31にパリティ正誤データ“1"が
ラッチされた場合において、ラッチ回路45の上位ビット
に“1"（信頼性有り）がラッチされていれば、バッファ
40のゲートが開かれ、ラッチ回路42にラッチされている
前回ブロックアドレスが半加算器41により「＋１」さ
れ、バッファ40より生成ブロックアドレスとして出力さ
れる。

以下、同様にしてブロックアドレスの規則性を利用
し、今回再生されたブロックアドレスと前回のブロック
アドレスとを一致回路43において比較判定することによ
り今回のブロックアドレスを補間し、この補間したブロ
ックアドレスデータを今回のブロックアドレスとして生
成する。その際、前回と今回の判定において規則性があ
った場合、例えばブロックアドレスを「＋１」ずつ歩進
する場合、「今回＝前回＋１」なら規則性が有る訳であ
るが、この判定時に前回のブロックアドレスが正確であ
ったとは限らず、不正確な前回アドレスにより補間して
も意味がない。本発明では、この規則性判定時に規則性
があったか否かを示す判断データを次回の判定時までラ
ッチ回路45にラッチしておき、次回の判定時に上記の判
断データから、今回のブロックアドレスが前回のブロッ
クアドレスに対して規則性が有るか、前回のブロックア
ドレス自体に信頼性が有るかということを判断し、第４
図に示すように今回のブロックアドレスを生成して出力
する。

なお、上記実施例では、本発明をDATに実施した場合
について示したが、DAT以外においても例えばデジタルV
TR等、ブロック単位のデジタルデータを伝送する装置に
適用し得るものである。

［発明の効果］ 以上詳記したように本発明によれば、データ伝送時に
今回伝送されるブロックアドレスのパリティチェックを
行ない、更に、今回伝送されるブロックアドレスと前回
のブロックアドレスとを比較して今回のブロックアドレ
スに規則性が有るか否かを判定し、この判定結果データ
を次回の判定時まで保持するようにし、この保持してい
る前回判定時の判定結果データと、今回の判定結果と、
パリティチェック結果とに基づいて、前回のブロックア
ドレスを用いた補間処理を実行し今回伝送されるべきブ
ロックアドレスとしてを生成出力するか、今回伝送され
るブロックアドレス自体を今回伝送されるべきブロック
アドレスとして生成出力するかを選択的に制御するよう
にしたので信頼性の高いブロックアドレスが得られるブ
ロックアドレス生成回路を提供し得るものである。

【図面の簡単な説明】

第１図ないし第４図は本発明の一実施例を示すもので、
第１図は回路構成を示すブロック図、第２図は動作を説
明するためのタイミングチャート、第３図は第１図にお
けるブロックアドレス生成回路の詳細を示すブロック
図、第４図は各種補間データと生成ブロックアドレスと
の関係を示す図、第５図はDATにおける録音／再生デー
タの１ブロックのデータ構成を示す図である。 11……フレーム分解回路、12……パリティチェック回
路、13……ブロックアドレス生成回路、14a、14b、16
a、16b、19a、19b、22a、22b……ゲート回路、15a……
第1RAM、15b……第2RAM、18……デ・インタリーブ回
路、23……D/Aコンバータ、31、32、42、45……ラッチ
回路、38〜40……スリーステートバッファ、41……半加
算器、42……ラッチ回路、43……一致回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】各ブロックの順序を示す規則的に変化する
   ブロックアドレスと、このブロックアドレスに対するパ
   リティを付加した構成で伝送されるブロック単位のデジ
   タルデータに対して、ブロックアドレスを補間して生成
   出力するブロックアドレス生成回路において、 データ伝送時に、今回伝送されるブロックアドレスのパ
   リティチェックを行なうパリティチェック手段と、 データ伝送時に、今回伝送されるブロックアドレスと前
   回のブロックアドレスとを比較して今回のブロックアド
   レスに規則性が有るか否かを判定する判定手段と、 この判定手段による判定結果データを次回の判定時まで
   保持する保持手段と、 上記保持手段で保持している前回判定時の判定結果デー
   タと、上記判定手段の判定結果と、上記パリティチェッ
   ク手段でのパリティチェック結果とに基づいて、前回の
   ブロックアドレスを用いた補間処理を実行し今回伝送さ
   れるべきブロックアドレスとして生成出力するか、今回
   伝送されるブロックアドレス自体を今回伝送されるべき
   ブロックアドレスとして生成出力するかを選択的に制御
   する制御手段と を具備したことを特徴とするブロックアドレス生成回
   路。