JP2559353B2 - 通信ネットワ−クの動作方法 - Google Patents

Description

【発明の詳細な説明】 発明の技術的背景 本発明は、ネツトワーク通信とコンピユータに関し、
詳しくは、あるコンピユータステーシヨンのメモリから
別のコンピユータステーシヨンのメモリにデータを転送
する機能を有する通信ネツトワークに関する。

ヘツドエンドにて接続された入力チヤンネル及び出力
チヤンネルによつて作動する通信システムは既に開示さ
れている。（例として米国特許第4,210,780号を参
照）。これらのシステムでは、コンピユータもしくは他
の通信装置であり得るステーシヨンが１パケツトの直列
離散信号から成るメツセージをネツトワークの入力チヤ
ンネルに送ると、入力チヤンネルはこの信号パケツトを
ネツトワークのヘツドエンドに伝え、次に出力チヤンネ
ルに沿つて、この信号パケツトを受信するように指名さ
れたステーシヨンに伝える。ネツトワーク上での信号転
送は、変調信号をコンピユータによつて従来用いられる
ベース帯域信号に変換したりベース帯域信号から変調信
号に変換するために各ステーシヨン毎に変復調装置によ
つて変調搬送波に搬送されることが多い。信号パケツト
は複数の発信ステーシヨンの任意のステーシヨンから複
数の受信ステーシヨンの任意のステーシヨンに転送でき
るが、与えられた時間には１つの信号パケツトしか効果
的に転送できない。特定の送信ステーシヨンにネツトワ
ークを割当てる際の優先付けは、送信希望のステーシヨ
ンが出力チヤンネルをモニタし且つこれらのステーシヨ
ンが受信する信号に基づいて送信についての決定を下す
というコンテンシヨンプロシージヤによつて達成され
る。

上に述べた一般的な形の通信システムが既に開示され
ているが、しかし、これらのシステムは、信号がネツト
ワーク伝播するのに要する時間中に大量の信号が送信さ
れる信号送信率とネツトワーク長の場合に適用できるよ
うな有効なコンテンシヨン解決法を与えるものではな
く、更に、信号をネツトワークに伝播せしめるために要
する時間を変化させる、ネツトワークの変動を受容する
ためシステムの作動を調整する方法も与えるものではな
かつた。

発明の概要 本発明は、各々がメモリを有する複数のコンピユータ
ステーシヨンを結合する通信ネツトワークを作動する方
法を特徴とする。そして、この通信ネツトワークの機能
はあるステーシヨンのメモリから別のステーシヨンのメ
モリにデータを転送することにある。また、この通信ネ
ツトワークは、任意のステーシヨンからの送信信号を受
信し且つ斯かる送信信号をネツトワークヘツドエンドに
伝えるためのステーシヨンに接続された入力チヤンネル
を有し、且つこの入力チヤンネルに並列であり且つヘツ
ドエンドに接続され且つヘツドエンドからステーシヨン
の全てに送信信号を伝えるステーシヨンに接続された出
力チヤンネルを有する。ネツトワークに行なわれるデー
タ送信は均一な速度で送信される直列離散信号のパケツ
トの形で行なわれ、最終ステーシヨンによつて送信され
る信号が入力チヤンネルを通してヘツドに伝えられ次に
出力チヤンネルを通して最終ステーシヨンに伝えられる
ために要する時間は32個の離散信号を送信するのに要す
る時間よりも大きい。

本発明に係る方法は、ネツトワーク信号速度及び最終
ステーシヨンから送信された信号がネツトワークヘツド
に伝播し且つ最終ステーシヨンに戻るのに要する時間か
ら引き出された現在のネツトワーク伝播パラメータｐ
（パラメータｐは、離散信号の最初の信号が最終ステー
シヨンの出力チヤンネルに検出される前に最終ステーシ
ヨンから入力チヤンネルを通つて送信され得る離散信号
の個数ｎを示す）を定義し、各ステーシヨンにｐを知ら
しめ、次に各ステーシヨンにｐの値を記憶するものであ
る。

本発明の方法は、ｐの記憶値に関して言うならば、送
信用の各パケツトを2n個より多い個数の離散信号を有す
るように形成し、次に、ステーシヨンが出力チヤンネル
から信号を何も受信していない時にのみパケツトを送信
し始め、次に、ｐの記憶値に関して言うならば、送信開
始後に受信されたパケツトの最初のｎ個の信号と、送信
されているパケツトの最初のｎ個の信号と比較してそれ
らの間に相違があるか否かを確認し、最後に、相違が認
められた時には送信を終了し、斯かる相違が無い時には
パケツト全体を送信するものである。

本発明に係る方法は更に以下の事を特徴とするもので
ある。すなわち、ネツトワークが変化して斯かる変化を
反映する時はいつでもｐの定義を修正すること、修正さ
れたｐの値をネツトワークの各ステーシヨンに知らしめ
ることにより以前に知らしめた値を無効にすること、ｐ
の記憶値に関して送信用の各パケツトを2n個より多い離
散信号を有するように形成すること、ｐの記憶値に関し
て、各受信パケツトに受信された離散信号の数を評価す
ること、2n個より多い離散信号を含むパケツトに受信さ
れない限りいかなるデータも有効データとして受けない
ことである。

本発明は更に以下の事を特徴とする。すなわち、少な
くとも2n個の予備信号を有し且つこの予備信号の後に
は、パケツトを受信すべきステーシヨンを指名する一連
の信号を有するように送信用の各信号を形成すること、
与えられたステーシヨンを指名する一連の信号を含むパ
ケツトに受信されない限り与えられたステーシヨンには
いかなるデータも有効データとして受けとらないことで
ある。

本発明は更に、以下の事を特徴とする。すなわち、離
散信号の最初の信号が出力チヤンネルから送信ステーシ
ヨンに受信される前に送信ステーシヨンから入力チヤン
ネルを通して送信される離散信号の個数ｑのコード化さ
れた指示を有するパケツトを形成すること（コード化さ
れた指示はパケツトの最初のｒ個の離散信号内に含まれ
ており、且つｒはネツトワークの全てのステーシヨンに
対して均一である）、ｎ個より多い個数にｒ又はそれ自
身のｑより多い個数を足した個数の信号を有するように
パケツトを形成すること、各ステーシヨンにおいて入力
パケツトの最初のｒ個の信号を分析することにより離散
信号の最初の信号が出力チヤンネルからパケツト送信ス
テーシヨンに受信される前にパケツト送信ステーシヨン
によつて入力チヤンネルから送信され得る離散信号の個
数の推定値ｑ′を確認すること、及びｎ個にｑ′又はｒ
より多い個数を足した個数の離散信号を有するパケツト
内にない限り、いかなるデータも有効データとして受け
とらないことである。

発明の好適な実施例の説明 第１図に略示するように、通信ネツトワーク10は、ヘ
ツドエンド16において接続された入力チヤンネル12及び
これに全体的に並列な出力チヤンネル14を含む。分散さ
れた複数のコンピユータステーシヨン20の各々は変復調
装置30及びインターフエース制御装置32を通して入力チ
ヤンネルと出力チヤンネルの両方に接続されている。ネ
ツトワーク10は１つ又はそれ以上の分岐、例えば分岐24
を有することができる。更に、ネツトワーク10は、信号
がチヤンネルの１点から別の点に伝播するのにかなりの
時間が要する位の相当の距離にわたつて延びることがで
きる。信号がステーシヨンから、ネツトワークの最終ス
テーシヨンのようなヘツドエンドに伝播するのに最長時
間を要するステーシヨンを指名すると好都合となろう。

ネツトワークチヤンネル12及び14は種々の信号送信技
術の任意の技術を用いることができるが、変復調装置を
通してステーシヨンに接続される同軸ケーブルを通して
伝送される変調搬送波を用いると都合が良い。ケーブル
には、増幅器、分割器、ターミネータ、及び信号強度を
維持し且つインピーダンスを整合するため公知の技術に
基づくタツプが適合される。

コンピユータステーシヨン20は、種々の機能の任意の
機能を有し得るが、どの場合でも、メモリ21及びプロセ
ツサ23を有し、従つて、しばしば、そのメモリと、ネツ
トワークに接続された他のコンピユータステーシヨンの
メモリとの間にわたつてデータを転送するものと仮定さ
れる。

制御装置32は、変復調装置30を通して出力チヤンネル
14に接続されているためそこから信号を受信し且つ入力
チヤンネル12に接続されているためそこに送信信号を送
るようになつている。インターフエース通信制御装置32
はリードRXSO及びリードTXSIによつて変復調装置30に接
続されている。リードRXSOは変復調装置から制御装置に
直列ビツト信号を伝送し、リードTXSIは制御装置から変
復調装置に直列ビツト信号を伝送する。変復調装置と制
御装置との間には別の制御信号及びステータス信号がリ
ード34を通して伝送される。インターフエース制御装置
32はまた、メモリ21に接続しているアドレスバス36とデ
ータバス38とによつてコンピユータステーシヨン20に接
続されている。制御装置32とステーシヨン20との別の接
続線40によつて制御信号とステータス信号の転送が行な
われる。

インターフエース制御装置32は第２図に示すように相
互接続されたL1〜L156の番号を有する集積回路チツプを
含む。これらの集積回路チツプは全て市販されており、
それぞれの型式の同定表示は第２図に示されている。制
御装置32は以下に説明する接続体を通してステーシヨン
20に接続されている。

BCCGT−コントローラステーシヨンバスグラント。制
御装置がステーシヨンデータバスを経由してステーシヨ
ンメモリを読出したり又は書込んだり出来ることを合図
したというコントローラステーシヨンバスリクエスト
（BCCRQ）に応答して供給される。

/BCCRQ−コントローラステーシヨンバスリクエスト。
（接続体すなわち信号名に先行する「／」印は配線図に
出ている反転信号を表す表示「￣」に相当するものであ
る。）制御装置がステーシヨンメモリの１言語を読み出
したり又は書き込んだりする必要のある時に/XMITREQ
（バス要求を送信する）あるいは/RXON（バス要求を受
信する）によつてL135に発生される。

/BCCRXINT−コントローラレシーブインターラプト。
パケツト受信作動の終了を合図するというステーシヨン
プロセツサ割込み要求を発生するためにL107によつて生
成される。ステーシヨンプロセツサは全ての受信割込み
要求に必らずしも応答しない。/BCCRXINTはまた、L139
レシーブステータレジスタデータをステーシヨンデータ
バスにイネーブルする。

SAO−15−ステーシヨンアドレスバスビツト０〜15。

SDO−15−ステーシヨンデータバスビツト０〜15。

/SIORQ−ステーシヨンインプツト／アウトプツトリク
エスト。I/O作動が必要な時に/BCCIO信号を発生するた
めにL39に表明される。

/SMR−ステーシヨンマスターリセツト。制御装置をリ
セツトするためにL94に/PORを表明するステーシヨンバ
スライン。

/SMRD−ステーシヨンメモリリード。現在のバス転送
がメモリ読出し作動であることを示すためにL138によつ
て生成されるバス信号。

/SMWR−ステーシヨンメモリライト。現在のバス転送
がメモリ書込み作動であることを示すためにL138によつ
て生成されるバス信号。

/SYSACK−ステーシヨンアクノリツジ。この信号はス
テーシヨンが送信作動に備えられた時に発生する。

8//16−制御装置がバス８又は16ビツトの情報を出す
かどうかを示すためにL138によつて生成されるバス信
号。制御装置はバスに16ビツトの転送しか行なわないた
め、8//16は常に低いものとなる。

OB−タイミング信号。

制御装置20は以下に説明するものによつて変不調装置
30に接続されている。

TXSI−変復調装置に至る直列ビツト流。

RXSO−変復調装置からの直列ビツト流。

RXC−出力チヤンネルの信号から出された変復調装置
からのクロツク。

TXCLK−入力チヤンネルに信号を送信するための変復
調装置によつて発生するクロツク。

/RTS−制御装置がパケツト送信を希望していることを
示すために変復調装置に送られる。

/CTS−送信用パケツトを受けるように準備されている
ことを示すために変復調装置から送られる。

/DSR−出力チヤンネルから制御装置に転送される信号
を有することを示すために変復調装置から送られる。

/DTR−制御装置が変復調装置から直列ビツト流を受け
るように準備されていることを示すために変復調装置に
送られる。

/CDC1−出力チヤンネルに信号が存在することを示す
ために変復調装置から送られる。

/CDC2−出力チヤンネルに信号が存在することを示す
ために変復調装置から送られる。DCD1との唯１つの相違
点はこのリードが低いレベルになる前のチヤンネル活動
の終点において少しの遅延がみられることである。

実施例の作用 本発明に係るネツトワーク作動の一般的な方法は、
「衝突検知による搬送波検知多重アクセス」と呼ばれる
分配制御策である。斯かる制御策は主に、数個のステー
シヨンに関係した制御装置32によつて管理される。この
分配制御策はアクセスを割当てるのに集中ネツトワーク
制御装置は何ら必要としない。また、周波数帯域やタイ
ムスロツトを指定する必要もない。あるステーシヨンが
送信したい時は、ネツトワークを獲得できるまでその制
御装置32が割当ての通信ネツトワークを求めて争そう。
ある制御装置がネツトワークを獲得すると、この制御装
置はパケツトを送信し、次にネツトワークを解放して他
のステーシヨンが使えるようにする。

通信ネツトワークを排他的に使用するには、制御装置
は先ず、出力チヤンネルに伝播されている信号があるか
否かを検知する搬送波検知能力を用いてネツトワークが
ふさがつているか否かを確認する。搬送波を検知した場
合、制御装置はネツトワークが空になるまで送信を遅ら
せる。搬送波を検知しなかつた場合、制御装置はただち
に送信を開始する。任意の制御装置の送信を他の全ての
制御装置が検知すると、これらの制御装置は全ての送信
を遅らせるため、ネツトワークはこの任意の制御装置の
送信に排他的に与えられる。

しかし、一担、任意の制御信号によつて送信が開始さ
れると、送信信号は、全ての制御装置がその搬送波を検
知し且つそれらの独自の送信を延ばすようになる前に入
力チヤンネルを通してネツトワークのヘツドエンドに伝
播し、次に出力チヤンネルを通して最終ステーシヨンに
戻らなければならない。信号がネツトワークに沿つて伝
播するためのインターバルのおかげで、２つ又はそれ以
上の制御装置は、たとえその送信が開始された時点でそ
れぞれ出力チヤンネルに送信波を検知しなかつたとして
も、互いに重なり且つ互いに干渉する送信をする可能性
がある。斯かる「衝突」は一般的に、２つ又はそれ以上
の干渉送信信号を歪ませるため、斯かる衝突信号は全て
信頼性のない且つ使いものにならないものになつてしま
う。

各制御装置は、それが開始した送信が衝突にまきこま
れたかどうかを査定するために、それが入力チヤンネル
に送信している間に出力チヤンネルをモニタする。制御
装置による斯かるモニタの要求を理解するために、ネツ
トワークチヤンネルに沿つて延びた１列の信号であつ
て、この列が１単位として入力チヤンネルのヘツド及び
出力チヤンネルの遠位端に向つて進む信号としての送信
ついて考えると都合が良い。この観点から言うと、干渉
すなわち「衝突」は１つの送信信号が別の送信信号の上
に重なつた時に起きる。干渉が起きると、先端の信号列
は必らずしも、より以前の送信開始に関する信号列では
ないことに注目すべきである。例えば、ネツトワークの
端部の近くに位置している制御装置が送信を開始して
も、この最初の送信信号のヘツドが入力チヤンネルに沿
つて、より近接したステーシヨンに伝播される前に、こ
のより近接したステーシヨンがその送信を開始するかも
知れない。より遠位のステーシヨンからのより以前の送
信信号のヘツドが入力チヤンネルに沿つてより近接した
ステーシヨンに着くと、このヘツドはより後の送信信号
のヘツドの後部の一部分に重なるであろう。かくして、
より後の送信信号が先頭送信信号となり、より以前の送
信信号が遅れた送信信号となる。遅延信号列のヘツドの
先頭信号列のヘツドとの最大遅延は最終ステーシヨンの
制御装置が、出力チヤンネルを伝わつて先頭送信信号の
ヘツドを最終ステーシヨンに着く直前に入力チヤンネル
に送信を開始する時に発生する。どんな大きな遅延で
も、信号が出力チヤンネルに検知される時に全ての制御
装置によつて守られる送信延期の規則によつて排除され
る。斯かる最大遅延の量は最終ステーシヨンから出力チ
ヤンネルに沿つてヘツドに至り、そこから入力チヤンネ
ルに沿つて最終ステーシヨンに至る距離である。この最
大遅延は、移動送信列の通過を見ている静止観測者の観
点から言うと、信号がネツトワークの回りの最終ステー
シヨンの送信器から最終ステーシヨンの受信器に伝播す
るのに要する時間として等価的に表現される。この最大
遅延時間すなわちネツトワーク伝播時間（便宜的にＴで
表わす）はネツトワークの全長部分による信号伝播遅延
に依存する基本的ネツトワークパラメータである。ここ
で、与えられた点を通過する移動送信信号を観察すると
いう見方を採用すると、先頭送信信号のヘツドの到着後
の期間Ｔにわたつてのみ、衝突が出力チヤンネルのある
点に着くことになる。通信システムには離散信号がよく
用いられるため、時間Ｔに送信され得る離散信号の数で
あるネツトワーク伝播数ｎも定義すると都合が良い。各
ステーシヨンは衝突についての決定を下すために用いら
れるｐを記憶する。ネツトワークの修正が行なわれて伝
播時間Ｔが変化した時はいつでも、各制御装置によつて
下される衝突に関係した決定が新しいネツトワークの構
成を反映するようにｐの新しい値がネツトワークのステ
ーシヨンに知らされる。

各制御装置は出力チヤンネルでの活動の状態を検知し
且つ信号が受信されていない時にのみ送信を開始する。
送信を開始した後、各制御装置は出力ラインをモニタし
且つ最初に着く信号列をそれ自身の一番新しく開始され
た送信信号の列と比較する。受信された列が少なくとも
最初のｎ個の信号のために送られた列と同じ場合は、制
御装置はこれを、干渉が起こらなかつたことを示すもの
と解釈し、制御装置は続けて完全なメツセージを送信す
る。

期間Ｔの間に受信列が送信列と異なる場合は、制御装
置は直ちにその送信を終了する。しかし、伝播遅延のた
めに、制御装置は出力ケーブルにおける衝突の指示を受
ける前にｎ個より多い数の信号を送信できることが注目
される。衝突の結果として選り分けられたパケツトは送
信されたパケツトのどれとも一致しないため、送信の衝
突が起きると全ての制御装置がその送信を停止すること
になる。

全ての送信が衝突によつて停止された後、メツセージ
の送信を希望する各制御装置はチヤンネル獲得プロシー
ジヤを再び開始する前にランダム期間にわたつて待機す
る。バツクオフインターバルと呼ばれるこのランダム遅
延は送信を希望する２つ又はそれ以上のステーシヨンと
の間の同期化された反復衝突を最小にする。出力パケツ
トに起きる衝突の平均数を計数することによつて推定さ
れるネツトワーク負荷を反映するために遅延インターバ
ルが制御装置によつて調整されるので都合が良い。

本発明に係るネツトワーク作動の別の特徴は、衝突に
よつて汚染されたメツセージを受信ステーシヨンで確認
することによつて斯かるメツセージを排除したり無視し
たりできるようにすることにある。受信ステーシヨンは
受信パケツトに関する予備情報を何ら有していないた
め、送信ステーシヨンが衝突によつて汚染された送信信
号を検知するために用いた比較を行なうことはできな
い。汚染された送信信号を区別できる送信ステーシヨン
はそれ故、受信ステーシヨンが汚染された送信信号を確
認できるようにそれらをマークする。送信ステーシヨン
は汚染された送信信号を中断（すなわち、早期に終了せ
しめる）することによつてこのことを行なう。

ネツトワークの送信遅延は、送信ステーシヨンがどの
位早期に衝突を検知し且つその送信を中断できるかとい
う制限を課しており、且つ中断された送信を認識できる
ようにするために、受信ステーシヨンは、中断されない
パケツトの最短長がどれ位であるかという情報を知る必
要がある。

本発明によると、衝突によつて汚染された受信送信信
号を確認するために３種類の戦略が用いられる。上に論
じたように、ネツトワークの遠位端におけるステーシヨ
ンは先頭送信信号のヘツドからネツトワーク伝播時間Ｔ
（すなわち等価的にはｎ個の信号）だけ遅延してから衝
突を検出することになる。さらに、ネットワークの遠位
端におけるステーシヨンは、衝突が生じてからそれを検
出する前に、ｎ個の離散信号を既に送信している。従っ
て、２つのステーシヨンがネットワークの遠位端にあ
り、かつその一方のステーシヨンが、他方のステーシヨ
ンが先に送信した信号の受信を開始する直前に、信号の
送信を開始した場合は、中断は、先になされた送信の開
始時点から2T時間後に生じることになる。すなわち、2n
個の離散信号が送信されてから、中断が生じることにな
る。

したがって、本発明における最初の戦略は、2n個より
多い離散信号を有するように送信用のすべてのパケット
を形成し、かつ受信されたパケットの離散信号が2n個よ
りも少ない場合は、該受信されたパケットを欠陥パケッ
ト、すなわち、衝突検出により、その後の送信を中断し
たことにより生じた欠陥パケットとして見なすことであ
る。

本発明の第２の戦略は、送信用のすべてのパケット
を、2n個より多い離散信号の開始シーケンスを含み、か
つ該開始シーケンスに続いて（必ずしも直後でなくても
よい）、このパケットを受信すべきステーシヨンを指定
するアドレスシーケンスを有するように形成することで
ある。この第２の戦略の場合、衝突による送信の中断が
受信ステーシヨンを確認する前に生じるため、いかなる
ステーシヨンもその中断されたメッセージを自分に向け
られたメッセージであると認識することはない。

本発明の第３の戦略は、送信をしようとする各ステー
シヨンが、送信するパケットの最初のｒ個（ｒ＜ｎ）の
離散信号中に、各ステーシヨンに固有の適正な伝播時間
（各ステーシヨンが信号を送信してからネットワークの
ヘッドエンドを介して自身の受信器に該信号が戻ってく
るまでの時間）を表す指示情報を含むように、パケット
を形成することである。この指示情報によって表される
数、すなわち、各ステーシヨンに固有の伝播時間に対応
する離散信号の数をｑで表すことになる。この策では、
ｒまたはｑの大きい方をｎに加算した数よりも大きい数
の離散信号を有するように、パケットを形成する。一例
として、該パケットのプレアンブル部分のコンデンショ
ンフィールド内（第３図参照）に指示情報が配置される
ようにｒを設定する。

受信ステーシヨンでは、ある１つのパケットが受信さ
れると、そのパケットの最初のｒ個の離散信号に基づい
て、送信ステーシヨン固有の適性な伝播定数の推定値
ｑ′が推定できる。このとき、受信ステーシヨンにおい
ては、以下の（１）及び（２）の可能性が考えられる。

（１）推定値ｑ′が衝突によって歪められている可能
性。この場合は、衝突の開始は、送信ステーシヨンを示
すソースアドレスフィールド内で生じるため、送信の開
始からｒ個よりも後に生じることはない。

（２）推定値ｑ′が送信ステーシヨンに固有の適正な伝
播定数ｑを正確に表している可能性。この場合は、送信
ステーシヨンは、衝突が生じてからｑ′個の離散信号の
後に送信の中断を実行することになる。

上記したいずれの場合でも、送信の中断は、受信パケ
ット内の離散信号の2nより少ない位置で生じることにな
る。受信ステーシヨンは、上記した２つの可能性の内の
どれが実際に真実か決定できないが、一方の可能性にお
いては、衝突インターバルにｎ未満の上限があり、これ
に対して他方の可能性においては、衝突後に送信ステー
シヨンによって送信された離散信号の数がｎ未満であ
る。したがって、受信ステーシヨンは、ｑ′またはｒの
大きい方の値をｎに加算した値よりも多い信号数の有す
るパケットを、中断されていないパケットと解釈し、か
つ送信規定により、どの送信ステーシヨンも、多くの信
号を送信する前に信号の衝突を検出して送信を中断する
ことが保証される。

ネツトワーク伝播遅延を取扱かうためのタイミング戦
略に本質的に係わる本発明の実際の応用はしばしば他の
２つのタイミングも考慮することになる。そのうちの１
つは、干渉が信号を明白に変えるのではなく、ランダム
化するだけであるという理由によつて生じる。このタイ
ミングの効果は、別の信号列から干渉を受ける信号列が
１単位とならず、もしくは正常形からの相違を示す信号
が少ししかないため干渉されているようには検知され得
ないことにある。それ故、信号が歪んでいるか否かを査
定する必要がある箇所に統計的に解析期間を供給するこ
とにより歪信号が偶発的に歪んでいない信号を発生して
しまうというチヤンスを減じると都合が良い。斯かる統
計的解析期間及びその長さを要求する状況は良く理解さ
れるため、ここに更に論じる必要もない、本発明を説明
するというこの目的のために、ネツトワーク伝播遅延と
「衝突」すなわち干渉の開始点との関係を本質的に考慮
することにする。

第２のタイミングは、以下の理由によつて考慮される
のである。すなわち、いかなる信号処理装置も、それが
受信した信号列を特徴づけることができる前にしばしば
作動のシーケンスを必要とすることによる。このタイミ
ングの効果は、ネツトワーク遅延に関連して考慮されな
ければならない受信信号の解釈のための処理遅延を形成
することにある。なお、この効果は本発明の基本的な配
慮である。これらの処理遅延とこれらの遅延を扱かう方
法は良く理解されるため、ここではこれ以上の説明は必
要ない。

動作原理のより詳細な点に入る。ネツトワークに通常
の通信を開始する前に、各ステーシヨンには、独自の16
ビツトアドレス（ステーシヨンの適正な伝播時間を示す
ために便利である）が指定される。送られた各フレーム
が標準長を有するヘツダ部から開始し、このヘツダが行
先ステーシヨンのアドレスから開始し、更に、全てのフ
レームが定義された最大言語数以下の最小の13個の16ビ
ツト言語を含むという規定を含む標準フレームフオーマ
ツトが採用される。ネツトワーク伝播時間及び制御装置
32のビツト送信速度から引き出され、且つ最終ステーシ
ヨンの送信器からネツトワークを回つて最終ステーシヨ
ンの受信器に戻るように延びた波列を生成するのに必要
な個別信号の数ｎを示す現在のネツトワーク伝播パラメ
ータｐが定義される。ｐの値は各ステーシヨンに知らし
められて、記憶される。ネツトワーク伝播時間に影響す
るようなネツトワークの変化が起きた時はいつでも、ｐ
の値は修正され、この修正値が各ステーシヨンに知らさ
れ、前に通知された値を無効にする。

ネツトワークから通信を受ける前に、ステーシヨンプ
ロセツサは制御装置32のL53、L54にステーシヨンアドレ
スを負荷（ローディング）し、L118に標準ヘツダ長を規
定する値を負荷し、L141に最大フレーム長を規定する値
を負荷、且つFIFO（L26、L27、L30、L31）に受信メツセ
ージの記憶に供されるメモリ中の１つ又はそれ以上のア
ドレスの値を負荷する。

ルーチン通信活動の間は、制御装置32は第３図に示す
形にある直列離散ビツト信号のメツセージパケツトを形
成する。この信号はプレアンブルから始まり、フレーム
に続き、最後にポストアンブルに続く。プレアンブルと
ポストアンブルは制御装置によつて直接発生するのに対
し、フレームは送信ステーシヨンのメモリから送られ且
つこれだけが受信ステーシヨンのメモリに送られる。プ
レアンブルは８ビツト（01111110）の開始フラグ文字か
ら始まる。この開始フラッグ文字の後に送信ステーシヨ
ンを識別（同定）するための16ビットの送信アドレス、
すなわちソースアドレスが続いており、該ソースアドレ
スは、送信動作の開始時に、L53、L54の内容によって規
定される。ソースアドレスの後にはコンテンシヨンフイ
ールドが続いており、該コンテンシヨンフイールドは、
（10）反復シーケンスからなり、該反復シーケンスはレ
ジスタL59に記憶された値によつて規定されたインター
バルに渡って延びている。

ポストアンブルは、８ビットの検査合計と、それに続
くフラッグ（終了フラッグ）とから構成されている。

受信動作の説明に移る。制御装置32は変復調装置30か
ら以下の４つの信号を受け取る。すなわち、受信直列ビ
ツト流RXSO、受信クロツクRXC、データ搬送波検知/DCD
1、及びデータセツト可/DSRである。これらの信号はメ
インテナンスマルチプレクサL33のＡ入力に適用（供
給）される。通常の受信作動（/LOOPBACK信号が働らい
ていない場合）の期間中は、L33はこれら４つの信号
を、それぞれNRZI、BRXCLOCK、/BDCD、及び/BDSRとして
選定して進ませる。

マルチプレクサL33はまた、診断機能のためのループ
バツクモードによつて作動することもできる。ループバ
ツク作動の期間中、メインテナンスマルチプレクサは制
御装置自体の送信器から４つの入力信号を受け且つ変復
調装置から通常送られる４つの入力の代りにこれらの信
号を用いる。TXSI送信直列データ流はL33のピン４（NRZ
I）出力のRXSI受信直列データ流に取つて代る。TXCLKか
ら引き出されたビツト速度送信器クロツク波形は出力ピ
ン７のBRXCLOCKのソースとしてのRXCに取つて代る。/BD
CDをL33のピン９出力上に不活動状態に保つために搬送
波検知入力が抑制され、且つデータセツトレデイ入力
（DSR）がコンデイシヨンコードレジスタからのデータ
ターミナルレデイ（DTR）に代えられる。ステーシヨン
プロセツサがビツトをコンデイシヨンコードレジスタの
１つにセツトして/LOOPBACK信号を作動せしめると、制
御装置は診断用ループバツクテストを実施するように指
示される。

通常作動とループバツク作動のどちらも、ステーシヨ
ンプロセツサがデータターミナルレデイ（/DTR）信号を
作動せしめて、この信号がL62コンデイシヨンコードレ
ジスタのピン２及び３の上に発生した時に開始できる。
/DTRはピン13入力をL33メインテナンスマルチプレクサ
のチヤンネルＢに駆動する。/DTRはまたピン15ストロー
ブ入力をL33に結合するため、制御装置入力イネーブル
として機能する。/DTRがL33に至るピン15入力においで
不活動である場合、メインテナンスマルチプレクサは作
動せず、従つて、制御装置は変復調装置から効果的に分
断される。

制御装置が通常の状態で作動しているかあるいは診断
ループバツクテスト行なつているかに関わらず、いづれ
の動作モードの場合でも、L33メインテナンスマルチプ
レクサからのNRZIデータが次に、BRXDATAと呼ばれるNRZ
入力データ信号としてL94から出る前に、L32とL11 NRZI
デコーダを通過する。L32及びL11は常にクリア状態に保
持され且つ両方共、BRXCLOCK、すなわち変復調装置から
の受信データクロツクによつてクロツクされ、これによ
りNRZ直列データ流を再構成する。

BRXDATA、すなわち、受信直列ビツト流がNRZフオーマ
ツトに復号されると、L72ビツトデイレイフリツプフロ
ツプにおいて１ビツト時間にわたつてバツフアされ、以
下の２つの入力データ流に分割される。すなわち、直列
データビツトを平行言語のデータに変換する径路及び直
列データをデータモニタ論理を通して運ぶ第２径路に分
割される、ビツトデイレイフリツプフロツプはピン２の
BRXDATAによってセットされ、ピン３のBRXCLOCKによっ
てクロックされる。

平行データを生成する径路では、L72ビツトデイレイ
フリツプフロツプのピン５からの受信直列データがL95
シリアルインパララレルアウト（SIPO）のピン３に適用
される。SIPOは直列ビツト流を８ビツトバイトの平行デ
ータに組立てる。SIPO出力はSRO−７からL96及びL97ア
センブリレジスタに転送される。このアセンブリレジス
タは複数対の８ビツトバイトを16ビツト言語に組立て
る。このアセンブリレジスタは実際にはハードウエアダ
ブルバツフアの１段階である。なお、L75及びL98アセン
ブリレジスタアウトプツトバツフアは第２段階を形成す
る。受信データの言語はアセンブリレジスタからアセン
ブリレジスタアウトプツトバツフアに移動し、且つそこ
からステーシヨンバスを通つてステーシヨンメモリに移
動する。一般的に、受信作動期間中に、制御装置はSIPO
中の直列ビツトから組立てられている１バイト、すなわ
ち、アセンブリレジスタを占めている以前に組立てられ
たバイトを有することができ、且つ以前の２つのバイト
はアセンブリレジスタバツフア中のステーシヨンへの転
送を待機している。

論理をモニタするデータ流はまた、L72からの直列ビ
ツト流を受信する。この直列ビツト流はL71コントロー
ルキヤラクタビツトカウンタのピン７及び10にエンタす
る。３の初期値が負荷されると、コントロールキヤラク
タビツトカウンタは、それが３から８に増加するに従つ
て直列データ流中の５つの連続の１まで集計する。入力
データ流がL71カウンタイネーブル入力に直接適用され
るため、入力データ内のいかなる「ゼロ」ビツトもカウ
ンタを再初期化し且つ新しい計数シーケンスを開始す
る。５つの連続の１が現われ且つコントロールキヤラク
タビツトカウンタが８まで全部増加する場合、L71から
のピン11出力がL49のピン３及びL27のピン９を表明（ア
サート）する。次のビツト時間の終了点において、L71
のピン14は６番目の直列データビツトを反復する。

５つの連続の１の後、第６ビツトがゼロであり第７ビ
ツトが１である場合、このゼロはそう入されたゼロでな
ければならず、この時点では消去されなければならな
い。（以下に論ずるように、不要フラグ文字の形成を防
止する必要がある時、０がデータ流にそう入される。）
L71からのピン14出力は、前に説明したように、L71のピ
ン11を出力L27のピンにゲートする。L27のシグナルオン
ピン８は、SIPOに現在組立てられている文字が制御文字
すなわちそう入されだゼロを含む文字である場合にのみ
活性（低レベル）になる。

L49は以下の３つの信号をサンプリングする。すなわ
ち、L27のピン８に出る制御文字及びそう入ゼロインジ
ケータ、L71のピン11、及びL72ビツトデイレイフリツプ
フロヅプのピン６からの逆転出力（この時点までに文字
の第７ビツトを保持する）である。これらの３つの入力
が全て高いレベルであり、これにより、１つの「１」の
後に５つの「１」及び１つの「０」が続いていることを
示している場合は、L49はそのピン６出力に/DELETEOを
表明する。/DELETEOをL95ピン１に適用するとSIPOがピ
ン３の次のビツトにシフトされるのを抑制する。このビ
ツトは消去しなければならないゼロである。/DELETEO信
号またはL114ピン10に行き、ここでそう入ゼロビツトが
ブロードキヤストステーシヨンアドレスカウンタによつ
て認識されるのを防ぐ。

第６ビツトが１の場合、文字入力は制御文字の１つ、
すなわちフラグ文字あるいは中断文字のどちらかとなら
なければならない。L115のピン１及び２は、６つの連続
１の後に第７の１が続いた時にのみ，ビツトデイレイフ
リツプフロツプ（L72ピン５）からのＱ出力をサンプリ
ングしてL117アボートキヤラクタフリツプフロツプのピ
ン12に2D入力をセツトする。（L117のプレセツトピン10
はSHARED FLAG信号によつてイネーブルされる。従つ
て、中断文字はデータ層にのみ認められる。）L115のピ
ン４及び５は、６つの連続１の後にフラグ文字のゼロが
続く時にのみ、L115のピン６に/FLAGINを表明するとい
う類似の機能を実行する。

制御文字検知論理がSIPO中にフラグ文字を検知する
と、FLAGIN−/FLAGIN信号対及びFLAG GEN信号が発生す
る。このFLAG GEN信号は、SIPOがフラグの検知なしに３
回充填された場合にも発生する。L66フラグデコーダは
フラグ到着の計数を保持し且つこれらの信号をOPENFLA
G、SHARED FLAG、又はCLOSEFLAGにセツトすることによ
り受信パケツト中の現在の位置を同定する。

受信シーケンサL28は入力データを受け且つ組立てる
のに必要な制御信号のシーケンスを発生する。この受信
データシーケンスは、L114のピン15からのSIPO NEAR FU
LL信号がL28のピン４を表明する時に開始する。

L28ピン７からの出力はL47ローハイオーダバイトフリ
ツプフロツプをトグルし、これにより低オーダバイトを
L96に組立てるのと高次バイトをL97に組立てる作用のど
ちらかに切換えを行なう。

制御装置が送信していないと仮定すると（従つてL14
（Sec 2）が低BCTSによつてブロツクされる）、直列ビ
ツトが継続して平行形に置かれ、且つアドレスコンパレ
ータに与えられるにもかかわらず、分割フラグが検知さ
れるまでこれ以上の行為は起きない。そして、後続の言
語（16ビツトユニツトを指定する）がアドレスコンパレ
ータによつてステーシヨンアドレスに整合することが分
かつた場合は、L14（Sec 1）が切換えられ且つDESTMATC
H信号を発生する。アドレス整合がない場合は、パケツ
トの終了までこれ以上何も起きない。

行先整合後、制御装置は、受信メツセージデータの言
語をステーシヨンメモリに転送するというステーシヨン
バス要求を行なうことを開始する。L45はピン４にDESTM
ATCH信号を受け且つピン５に/RXBUSREQ信号を受ける。L
45の出力はL46に行き、次にL134レシーブバスリクエス
トフリツプフロツプのピン３にクロツク入力を表明し、
これによりL134のピン６に/RXON信号を発生する。活性
化した/RXONはL135を経由して/BCCRQ信号を表明する。
送信が何ら進行しないため/TRX信号が活性化している
と、RXACK信号がL109から発生する。レシーブバスリク
エストフリツプフロツプは、バス要求を認め且つバス許
可を発生する/RXACK信号の受信によつてそれがクリアに
なるまで、セツトの状態を保つ。

未処理バス要求が許可され、/RXACKがL134レシーブバ
スリクエストフリツプフロツプをクリアする前に第2/RX
BUSREQ信号の受信によつて別の受信バス要求が開始され
た場合、バスオーバラン状態が発生する。斯かる場合、
L34のピン12の活性化されたRXON信号はL45からの第２バ
ス要求信号によつてクロツクされ、受信オーバランイン
ジケータ、すなわち活性BUSOVR信号をL134ピン９に発生
する。BUSOVRはL139レシーブステータスレジスタのビツ
ト４として保持される。

L14デスチネーシヨンマツチフリツプフロツプのピン
５からのDESTMATCHはL128とL129の両方にピン11を表明
することによつて、ヘツダ用アドレスをFIFO（L26、L2
7、L30、L31）からクロツクしたり、ヘツダアドレスホ
ールデイングレジスタにクロツクする。同時に、/DESTM
ATCHPL（/LOAD HEADと共に）がL26、L27、L30、L31の４
つの全てのピン11を表明することによつてヘツダバツフ
アアドレスをレシーブアツプ／ダウンカウンタにクロツ
クする。

LS193のピン５に出るUPCNTは各言語が転送される毎に
レシーブアツプ／ダウンカウンタを増加する。現在のア
ドレス値はレシーブアツプ／ダウンカウンタからL151及
びL152を経由してステーシヨンアドレスバスに移動し、
制御装置からのバス要求が認められる毎に/RXACKによつ
てゲートされる。バツフアアドレスの低次ビツトがヘツ
ダ／データフラグとして用いられ且つゼロに置き換えら
れるため、SAOはL151に至るピン２入力で接地される。

データ転送が進行するにつれて、L120及びL143レシー
ブトータルカウンタはステーシヨンメモリに受けられて
記憶される言語の数を集計する。カウンタL120及びL143
は、L120ピン１に各ステーシヨンバス認識信号を受けた
際に計数を行なう。

L119ヘツダワードカウンタコンパレータは受信ヘツダ
言語の数と以前にL118に負荷されたヘツダの予測寸法と
を整合させ、これによりヘツダフイールドとデータフイ
ールド間の遷移を検知する。L119はレシーブトータルカ
ウンタからのビツト３〜６とプログラムされたヘツダ言
語計数とを比較し且つそのＡ＝Ｂ出力を適用してL116ヘ
ツダ／データフリツプフロツプを駆動する。

L116からの活性/HDR/DATA信号出力はヘツダ言語が受
けられていることを示す。入力データは継続して到着
し、且つレシーブトータルカウンタは増加して規定のヘ
ツダ言語計数に達し、/HDR/DATAは高レベルになつてヘ
ツダの終了とデータフイールドの開始をマークする。こ
の信号は、L112のピン11から/LDDATAADRを発生し、これ
によりステーシヨンメモリのヘツダバツフア領域への転
送を終了し且つデーダバツフアへの転送を開始する。

一担、パケツトヘツダがステーシヨンメモリに受けら
れ且つ転送されるとレシーブパケツトアドレスFIFOはFO
〜15に、１つのデータバツフアアドレスである。その次
のアドレスを与える。このデータバツフアアドレスはヘ
ツダバツフアアドレスを負荷したと同じ論理でレシーブ
アツプ／ダウンカウンタにゲートされる。しかし、この
場合は、L132ピン12に出る/LOAD HEADの代りにL132のピ
ン13に表明される/LDDATAADRで負荷される。ヘツダバツ
フアアドレスは、この時点ではクロツクされないヘツダ
アドレスホールデイングレジスタ（L128及びL129）に記
憶された状態を保つ。UP CNTは、DMAがデータフイール
ドの各言語をバスからステーシヨンメモリに運ぶにつれ
て、レシーブアツプ／ダウンカウンタ中の現在のアドレ
スを増加する。

ヘツダワードカウントコンパレータと作動が略同等で
あるL142マキシムフレームサイズコンパレータは受信メ
ツセージ言語の合計数と所定の最大フレーム寸法とを整
合する。ソフトウエアはL141マキシムフレームサイズレ
ジスタに128言語のユニツト中の最大予測メツセージ寸
法を負荷する。L142はレシーブドトータルカウンタから
のビツト７〜10とプログラムされた最大フレーム寸法と
を比較し、そのＡ＝Ｂ出力を用いてL116マキシマムパケ
ツトサイズフリツプフロツプを駆動する。L116ピン５か
らの活性MAX PACK信号はパケツト寸法のオーバフローを
示し、これにより受信作動を終了し且つレシーブステー
タレジスタのビツト６をセツトする。

ネツトワークのビツト伝送速度は、ステーシヨンプロ
セツサが受信中断要求を認め且つフレーム情報をそのメ
モリに記憶すべき部分にバツフアアドレスを供給できる
よりも速く、制御装置が時々、変復調装置からメツセー
ジパケツトを受信できるように配慮されている。レシー
ブドパケツトアドレスFIFOは８バツフアアドレス対まで
を記憶し（各対は16ビツトヘツダアドレスと16ビツトデ
ータバツフアアドレスを供給する）、これにより制御装
置が必要とする時に、バツフアアドレスを供給する。ヘ
ツダバツフアアドレスとデータバツフアアドレスはFIFO
内に交互に記憶される。すなわち、その一番深い位置は
データアドレスを保持し、次の位置はヘツダバツフアを
アドレスし、次に別のデータアドレスとなり、以下同様
に構成される。

たとえ、FIFOに８対までのヘツダバツフアアドレスと
データバツフアアドレスが記憶されていても、制御装置
が、ステーシヨンプロセツサがバツフアアドレスを置換
するよりも速くバツフアアドレスを消費するとアンダー
ランが起り得る。制御装置が行先整合の時点においてヘ
ツダバツフアアドレスを必要とした時にFIFOが空（又は
１つのデータバツフアアドレスしか含まない）の場合
は、FIFOアンダーフローが起きる。制御装置はレシーブ
ステータスレジスタのビツタ７を用いてFIFOアンダーフ
ローが起きてパケツトが失なわれたことを報告する。

制御装置がヘツダバツフアのみを必要とする場合、す
なわち、例えば、診断無差別モードで作動する場合、あ
るいは、そのヘツダ伝送を完了する前に受信ステーシヨ
ンが作動を停止する場合などにおいて、L107に基づくFI
FO同期化回路はFIFOから異質のデータバツフアアドレス
を検索し且つそれを捨てる。全てのバツフアは偶数のア
ドレスから始まる。それ故、FIFOアドレスの低次ビツト
は、アドレスをヘツダバツフアアドレスあるいはデータ
バツフアアドレスのどちらかとして同定するためにのみ
用いられる。L126のピン15に出る低次ビツトFOがゼロに
クリアされた場合、アドレスはヘツダアドレスとなる。
一方、低次FOが１にセツトされた場合は、データバツフ
アアドレスとなる。

バツフアアドレスは通常、対で消費され、従つて制御
装置は通常の作動中のコンテキストにおけるアドレスを
同定できる。低次ビツトをヘツダ／データフラグとして
用いることにより、ヘツダバツフアをデータバツフアか
ら区別できる。これは、たとえ、パケツト受信が異常に
終了してFIFOに未使用のアドレスを残した場合、あるい
は、ステーシヨンプロセツサがデータバツフアアドレス
を負荷する時間とステーシヨンプロセツサが関連のヘツ
ダバツフアアドレスを負荷する時間との間に（ヘツダバ
ツフアアドレスを得るために）制御装置がFIFOにアクセ
スする場合でも区別できるのである。

データフイールドの終了を合図する終了フラグ文字を
制御装置が検知すると、CLOSE FLAGがL66のピン16に表
明される。かくして、L108及びL109により/END信号が発
生し、且つL108によつてL107レシーブインタラプトフリ
ツプフロツプがクロツクされる。L107がそのピン５出力
にRXINTを表明すると、DOWN CNTが発生し、L149に適用
されるためL149は後続のアドレス値を減じる。RXINT信
号はまた、L155レシーブインタラプトシーケンサのピン
９を解除し、これにより、それぞれが言語計数及びステ
ータス処理を調整するべく正しくタイミングがとられた
６つの制御信号が発生する。

4MHzステーシヨンクロツクによって駆動される４ビツ
ト自由走行カウンタに基づくレシーブインタラプトシー
ケンサはEHから上に計数（アップカウント）することに
よつてこの５つの制御信号を発生する。LS161のピン９
に至る負荷入力はRXINTによつて駆動され、RXINTは制御
装置がその受信中断要求を発生するまでは、低レベルに
保たれる。従つて、1110 2進数（EH）の計数は常にレシ
ーブインタラプトシーケンサL155に負荷され且つパケツ
ト受信作動の大部分の期間中、その出力に適用される。
一担、全てのパケツトデータが受信されると、RXINTはL
155のピン９において活性となつてその不可侵号を除去
し、且つL155はEHから上への計数を開始する。

第２クロツクパルスは計数をFHからＯに増加すること
によりキヤリを発生し且つピン15キヤリ出力に/LOAD HE
ADを表明する。信号出力CNT/STAT REQ,/STORE PACK CN
T,/STORE RX STATUS,及び/RX END（５の計数、すなわ
ち、このカウンタが達した最高の値）が適当な時間に表
明されると、計数はゼロからの増加を継続する。制御装
置がステーシヨンバス要求を行ない且つ/RXOOがL155の
ピン７入力において活性になると、制御装置は/RXACKが
活性になつてバス要求が許可されたことを示すまでカウ
ンタをデイスエーブルする。斯かるプロシージヤは、制
御装置がバス許可を待つ間にレシーブインタラプトシー
ケンサ作動を抑制する。

/LOAD HEADは前に用いられた同一のヘツダバツフアア
ドレスをヘツダアドレスホールデイングレジスタからゲ
ートしたりレシーブアツプ／ダウンカウンタによりゲー
トバツクしたりする。L155のピン13に出る/STORE PACK
COUNTはL121及びL144ワードカウントバツフアからの言
語計数をL151及びL152システムデータバスドライバにゲ
ートし、ここから、ヘツダに先行するステーシヨンメモ
リに記憶される。受信バス許可信号/RXACKはL151及びL1
52のピン１及び19を表明してシステムデータバスドライ
バからのデータをステーシヨンデータバスにゲートアウ
トする。L38のピン８に出る/STORE RX STATUSはL139レ
シーブステータスレジスタからの８つのステータスフラ
グをデータバスドライバにゲートし、ここから、これら
のフラグが言語計数に先行する低次バイトの言語中のス
テーシヨンメモリに記憶される。最終的には、パケツト
言語計数及びステータスが転送された後、L38のピン３
からの1RXENDが、制御装置を再初期化して新しいパケツ
ト受信作動を開始することにより受信中断シーケンスを
完了する。L107レシーブインタラプトフリツプフロツプ
のピン６はまた、/BCC RXINTを表明して、一担、受信作
動が終了した時に受信中断を要求する。

トランスフアードワードカウンタL120,L143に記憶さ
れた値が12に上昇すると、信号がL113を通つてフリツプ
フロツプL136の2D入力及びL112のピン５に送られる。こ
の信号が適用され、且つL132を通つて伝播し、FIFO（L2
6,L27,L30,L31）の未負荷ピンを低レベルにすると、L11
2のピン６が低レベルになる。第13番目の16ビツト言語
のステーシヨンメモリへの転送に関連して、すなわち受
信フレームの208番目のビツトの受信に対応して発生す
る次のRXACK信号はミニマムワードカウントフリツプフ
ロツプをクロツクして）Ｘ′Ｃ′信号を生成し、同時に
L112からのピン６出力は高レベルになる。）Ｘ′Ｃ′信
号が発生しない場合は、レシーブインタラプトフリツプ
フロツプがブロツクされるため、メツセージの通常の終
了時に起きる前に述べた種々の活動は起きないようにな
つている。更に、L132を通過するL112からの／）Ｘ′
Ｃ′の立上りエツジはFIFO（L26,L27,L30,L31）から一
番古いアドレス（現在受信されたパケツト用のアドレス
として用いられた）を取除き、且つ13番目のRXACK信号
が発生しない場合は、このアドレスはFIFOから取除かれ
ず、次の受信パケツト用に用いられる。従つて、フレー
ム言語が受信されるとすぐにステーシヨンメモリへの転
送が開始されるが、フレームが13個の言語（208ビツ
ト）に延びた時にのみ、/BCC RXINT信号を送り且つFIFO
待ち行列からフレームアドレスを取除くことによつて受
信メツセージが有効化される。

ステーシヨンバス制御動作がゲート138を通して起き
る。L138のピン19に出る活性バス許可（/BCCGT）信号が
そのチヤンネル２制御ラインの全てをイネーブルする。
ピン11に出るこれらのラインの最初のラインがL138ピン
９を経由してステーシヨンバスにテスト信号8//16を課
す。活性8//16信号はバスを通しての16ビツト転送の使
用を確立する。システムバス制御論理は次に、L138のピ
ン15及び17に出るTXR信号対を検査することによつてメ
モリ読出し作動あるいはメモリ書込み作動のどちらが起
きているかを決定する。転送の方向が決定されると、信
号対がピン３（/SMWR）及びピン５（/SMRD）を通してバ
スに置かれる。制御ライン2A2、すなわちピン13は用い
られない。

パケツトフオーマツトエラー（すなわち、フレーミン
グエラー）は、受信中断を処理し且つ受信パケツト取扱
いを終了するのに用いられたと同じ論理のいくつかを活
性化する。受信搬送波の損失によつてL133のピンの/BDC
Dが上げられる。次に、最小言語インジケータ信号）
Ｘ′Ｃ′が活性になつて13個の言語が受信されたことを
示すことを条件として、L133のピン６に出るPACK ERRが
L108のピン６を表明し、L108のピン６はインバータL109
を通して、データフイールドの終点を示すのに用いられ
たと同じ/END信号を発生する。

制御装置はヘツダアドレスホールデイングレジスタか
らのヘツダバツフアアドレスを（例えば通常パケツト受
信作動の終点において）レシーブアツプ／ダウンカウン
タにゲートし且つこのアドレスを減じて２バイトの言語
計数及び２バイトのステータスを記憶する。ステータス
ビツト３がフレーミングエラーが起きたことを示す以
外、作動は終了フラグ後の通常シーケンスの事象に同等
である。

入力データが存在するが、FIFOはデータバツフアアド
レスを含まない時は、L68データアドレスノツトアベイ
ラブルフリツプフロツプは/DANAエラー信号を表明す
る。この状態は、FOマーカービツトが１にセツトされ
て、データバツフアアドレスが必要であることを示し、
且つFIFOが空であつて、得られるデータバツフアアドレ
スが何もないことを示す時にのみ起こり得る。/DANAイ
ンジケータフラグはL68のピン３に出る/HDR/DATA信号に
よつてクロツクされ且つレシーブステータスレジスタの
ビツト７として保存される。

あるステーシヨンが通信信号の送信を希望する時は、
このステーシヨンはメモリ21の連続ブロツク中にメツセ
ージのフレームを組立てる。詳細に説明すると、プロセ
ツサは、標準長を有するヘツダの最初の２バイトにおけ
る行先ステーシヨンのアドレスからフレームを開始す
る。フレームが指示された方法で組立てられた後、ステ
ーシヨンプロセツサは、出力ポートを用いて、L57及びL
58にフレームバイト計数を負荷しL60及びL61にメモリ21
のフレームのアドレスを負荷する。

ステーシヨンプロセツサはまた、L59に、現在記憶さ
れたネツトワーク伝播パラメータｐに関して、従つて、
間接的には現在のネツトワーク伝播数ｎに関して求めら
れた値ｇをロード（転送）する。通知されたパラメータ
ｐによつて示されたネツトワーク伝播数ｎが200ビツト
を超えない場合、プロセツサはn/8（四捨五入）から３
を引いたものに少なくとも等しい値ｇを負荷する。そう
でない場合は、プロセツサはn/4（四捨五入）から３を
引いたものに少なくとも等しい値を負荷する。

最終的には、制御装置32は、出力ポートを用いて、信
号/START TXを発生し、これにより制御装置32に送信作
動を開始させる。

信号/START TXに応答する制御装置32は、ラツチL30を
セツトするが、リード/DCD2からの信号がL33,L91及びL2
7によつて、出力チヤンネルに信号が何も受けられてい
ないことを示すまで、これ以上の送信活動は遅延され
る。

（/DCD2）が不活動を示す時は、制御装置はそのセン
ドリクエスト（/RTS）ラインに表明して変復調装置に、
出力パケツトを送信する必要があることを通知する。変
復調装置からセンドクリア（/CTS）指示を受けた際、制
御装置はパケツトを組立てと送信を開始する。制御装置
が後に衝突を検知する場合、L30のピン１に出る/CRASH
信号入力はERTSをキヤンセルし且つ送信要求を終了す
る。バツクオフインターバルが経過すると（以下に説明
される）、L30のピン４に出る/RETRY信号はセンドラツ
チリクエストをプレセツトして新しいERTSを出す。

L30センドラツチリクエストのピン５に出るERTS信号
はL27キヤリヤセンスサーキツトのピン５を表明する。L
27は、制御装置がチヤンネル上に搬送波を検知しない時
にのみセツトされるセツト−リセツトラツチを形成す
る。搬送波が検知されない場合、L30のピン５からのERT
S出力はトランスミツト１−シヨツト（L30及びL32）を
発することにより/START XMIT信号を発生する。ERTS信
号はまた、L47及びL15を初期化するため、CONTLAYER信
号はL47のピン６において高レベルになり且つL15のピン
５は低レベルになる。

いくつかの特別な状態のうちどれでもL30センドラツ
チリクエストをクリアでき且つ最終的には活性/RTS信号
を除去して送信作動を終了する。衝突が起きると、衝突
検知回路からのCRASHがL12ピン12を活性化し、これによ
りL30に至るクリア（ピン１）入力を表明する。ステー
シヨンプロセツサが出力ポートCOHにアクセスする時に
生成するソフトウエア発生/CLRRTS信号はL44ピン13を活
性化し且つL12のピン13を経由してL30をクリアする。送
信作動の終点において、L68エンドオブトランスミツト
フリツフプロツプ（及びL125）からの/EOT RSTはL44ピ
ン２を活性化し且つL12を経由してL30をクリアする。最
初に電力が供給されると、パワーオンリセツト（/POR）
インジケータ（SMRステーシヨンバス信号から引き出さ
れる）はL44ピン１を活性化する。これはまた、L12を経
由してL30をクリアする。

/START XMITパルスは送信制御回路を活性化する。こ
れにより、トランスミツトアツプカウンタL82,L83,L84,
L85に対するL60,61に記憶された値の負荷、コンテンシ
ヨンダウンカウンタL36,L37に対するL59に記憶された値
の負荷、及びフレームワードカウンタL34,L17,L35に対
するL57,L58に記憶された値の負荷を行ない、且つパケ
ツトの組立てを開始する。

マルチプレクサL100,L101及びL148はパケツトの組立
てを実施する。フラグ発生器L79はL148にフラグシーケ
ンスを供給し、同時に、L100及びL101はソースアドレス
とフレームの全ての内容とコンテンシヨンフイールドの
予備組立てを行なう。なお、フレームの全ての内容は保
持レジスタL123及びL99において得られるようになつて
おり、またコンテンシヨンフイールドはフリツプフロツ
プL147から（10）の反復シーケンスとして得られる。L1
01はL148に部分組立パケツトの直列ビツト流を発する。
マルチプレクサL148はL79からフラグシーケンスを組込
み、検査合計を組込み、且つフラグの不要発生を防ぐ必
要がある部分に０をそう入することによつてパケツト組
立てを完了する。

L148コントロールマルチプレクサからの直列出力デー
タはL103シリアルトランスミツトデータホールデイング
レジスタに送られ、次に、変復調装置に送られる前にNR
ZからNRZIに変換される。L69にピン３に出る変復調装置
から送られたTXCLK信号は出力データをクロツクする。
データが受けられている期間にのみ存在する受信データ
クロツクと異なり、TXCLKは停止することがない。L69ト
ランスミツトクロツクシンクロナイゼーシヨンラツチは
クリアトウーセンド（BCTS）信号で送信クロツクをゲー
トするため、BCTSが活性でない限りTXCLKを抑制する。L
69のピン５を出た送信クロツクはL48ピン２及び９を駆
動し、次にL48はXMIT CLOCK信号及びSHIFT CLOCK信号を
発生する。

L11、すなわちNRZIエンコーダは、L103シリアルトラ
ンスミツトデータホールデイングレジスタから/TXNRZ、
すなわち出力直列データ流を受ける。ビツト時間インタ
ーバル毎に一度、SHIFT CLOCKにクロツクされるNRZIエ
ンコーダは直列データをNRZからNRZIに変換し且つ変換
データをTXSI信号ラインを通して変復調装置に送出す
る。診断ループバツク作動期間中、L11のピン８からの
直列送信データが、前に述べたように、L33メンテナン
スマルチプレクサに至る制御データ入力としてRXSOに置
換る。

シフトレジスタL79は制御装置用のフラグ発生器であ
る。Ａ〜Ｈ平行入力（ピン11−５及び３−５）にハード
ワイアされた反転フラグ文字ビツトパターンはまた、L8
1中の３つのフリツプフロツプによつて送信タイミング
シーケンサの一部として用いられる。L79のピン11及び
６を低レベルに保持し同時にピン3,4,5,12,13及び14を
高レベルに保持することによつて01111110のフラグ文字
ビツトパターンが形成される。/START XMITがL79ピン１
に存在し且つXMIT CLOCKがL79ピン２を表明するとフラ
グ文字が送信作動の開始点においてL79に平行に負荷さ
れる。

/START XMIT信号が高レベルになつて、次のクロツク
パルスが到着すると、直列化されたフラグ文字の最初の
ビツトがL79ピン９を通つてL148コントロールマルチプ
レクサに送出される。その後、L790フラグゼネレータが
その入力ビツトパターンを常に循環し且つ直列化された
フラグ文字の連続流をコントロールマルチプレクサに供
給すると、コントロールマルチプレクサは、/FLAGOUTが
そのピン２及び14選択入力において活性である時にのみ
フラグ文字を直列送信データ流に注入する。

開始フラグの送信の後、L100,L101に記憶された16ビ
ツトステーシヨンアドレスが直列形状でもつてL148に移
動し、この作用の後に、L147のピン７に発生しL100,LZ0
1及びL148に移動する反復（10）の流れが続く。

全ての第８ビツトが送信される毎に、/7 COUNT信号が
L74のピン６に発生する。この信号はコンテンシヨンダ
ウンカウンタL36,L37のダウン計数を実施するために適
用される。（ｇ＋１）番目の7 COUNT信号が与えられる
と（ｇはL59に初期に負荷される値）、このカウンタは
ゼロからＦに計数し且つピン13にボロー出力を発生す
る。次に、（ｇ＋２）７−COUNT信号が制御回路L15及び
L47をクロツクして、これによりCBCEND対信号及びCONT
LAYER−DATA LAYER対を切換え且つパケツトのコンテン
シヨンフイールド部を終了する。かくして、（ｇ＋２）
個の８ビツトバイトが（ｇが送信の開始においてL59に
負荷された値である場合に）送信された後にプレアンブ
ルが終了する。

コンテンシヨンフイールドの終了の後、制御装置はL1
48を通して別のフラグを切換え且つ前に述べたようにス
テーシヨンメモリからL146,L145及びL123,L99を通つて
且つ出力経路に沿つてシフトレジスタL100,L101に至る
パケツトフレームの言語のシーケンスを開始する。

制御装置は出力メツセージフレーム中の言語を計数し
且つL57及びL58に負荷された値によつて指名された言語
の数を送出した後に送信を終了する。言語計数は制御装
置がステーシヨンメモリから得た言語のみを反映してい
る。

送信作動の開始点において、トランスミツト１−シヨ
ツトからの/START XMITパルスはまた、L57−８トランス
ミツトフレームワードカウンタレジスタからのフレーム
言語計数をトランスミツトフレームワードカウンタ（L1
7,L34及びL35）にゲートする。次に、一担、フレーム中
送信作動が開始すると、各出力言語の第15ビツト時間に
起きる／＝15 COUNT信号がL34のピン４、すなわちトラ
ンスミツトフレームワードカウンタの低次ステージを表
明する。L34のピン４を表明すると、言語計数が減少し
且つL17及びL35を通して階段から階段へリプルがボロー
される。

トランスミツトフレームワードカウンタがゼロに達す
ると、L35におけるピン13は低レベルに駆動される。次
の／＝15 COUNTの立ち下がりエッジはL18トランスミツ
トフレームワードカウントアンダーフローラツチを通し
てこの低レベルをクロツクして/MC＝Ｏ信号を発生す
る。/MC＝Ｏにおける活性レベルは、全てのデータが送
られたこと、しかし、制御装置がCRCを実施し、フレー
ム検査シーケンスを送信し、且つパケツトを終了フラグ
文字で終了する時に出力パケツトが完了されることを示
す。

トランスミツトアツプカウンタ及びレシーブアツプ／
ダウンカウンタにおける独立したしかもほとんど同等の
論理回路の使用によつて診断用の完全デュプレツクスル
ープバツク作動が行なわれる。各言語が送られ且つトラ
ンスミツトアツプカウンタがバツフアを通してそのステ
ーシヨンメモリの最低アドレスからその最高アドレスに
増加すると、トライステートバツフアL105及びL106を経
由して現在のアドレス情報がステーシヨンアドレスにゲ
ートされる。

データバスインターフエース回路が制御装置をステー
シヨンデータバスに接続すると、ステーシヨンデータバ
スはその高次バイトのステーシヨンメモリデータとその
低次バイトのメモリかI/Oデータのどちらかのみを運
ぶ。２方向バストランシーバL145−６は、転送方向を決
定するそれらのピン１方向制御入力を用いて、データを
ステーシヨンデータバスにゲートしたり且つこのバスか
らゲートする。制御装置入力転送は制御装置によるステ
ーシヨンメモリ読出し又はステーシヨンプロセツサによ
るI/O書出しであり得る。同様にして、制御装置出力は
制御装置によるステーシヨンメモリ書込み又はステーシ
ヨンプロセツサによるステーシヨンメモリ書出しであり
得る。それぞれの場合において、L92における回路は転
送方向を決定する。

バス許可信号/BCCGTは、バス許可が受けられた時にL1
46のピン19をイネーブルすることにより、メモリデータ
のみを取扱うデータバストランシーバの高次バイトを活
性化する。データバストランシーバの低次バイトはメモ
リデータ又はI/Oデータのどちらかを取扱うことができ
るため、L145のピン19に出る/BCCIO又は/BCCGTのどちら
かによつてイネーブルされる。データバストランシーバ
を通して制御装置にエンタした後、出力データはパラレ
ルトランスミツトデータホールデイングレジスタ（L99
及びL123）にバツフアされる。このデータバツフアステ
ツプによつて、両方のバイトをL100及びL101シフトレジ
スタに同時に適用する前に、ステーシヨンメモリから平
行データの言語全体を受けるのに十分な時間が与えられ
る。１言語時間の後、/START XMITはパラレルトランス
ミツトデータホールデイングレジスタから平行データを
クロツクし、且つL100−１トランスミツトデータシフト
レジスタに平行データをクロツクし、ここで、平行デー
タは直列化され、且つXMIT CLOCKの各サイクルに応答
し、一度に１ビツトずつL148コントロールマルチプレク
サにシフトアウトされる。

直列データはL101のピン13を経由してトランスミツト
データシフトレジスタから出て、L148のピン３からコン
トロールマルチプレクサに入る。制御情報を直列データ
流にそう入するのに用いられるL148コントロールマルチ
プレクサは４種類の直列データソースを入力として受取
り、且つそのチャンネル選択ラインに適用される信号の
制御下で、これらの４種類の入力のうち１つのみをL103
シリアルトランスミツトデータホールデイングレジスタ
に出力としてゲートする。以下に制御マルチプレクサに
対する４つの入力を示す。１） L79フラグゼネレータ
及びタイミングシーケンサからの常に反復する01111110
（２進）パターン。これは、/FLAG OUTがL104のピン９
及び12において活性である時はいつでも、ピン６からコ
ントロールマルチプレクサに入り且つそのピン７出力に
ゲートされてフラグ文字として用いられる。２） /INS
ERT OがL104のピン10とL48のピン４の両方において活性
である時はいつでも、コントロールマルチプレクサのピ
ン５に入り且つそのピン７出力にゲートされてそう入ゼ
ロビツトとして用いられる常に反復されるゼロビツト。
ゼロそう入はフレーム検査シーケンス文字の期間中には
実施されないため、L48のピン５に出るCRC SENDはそう
入ゼロをデイスエーブルする。３） 直列化されたフレ
ーム検査シーケンスデータ。このデータは、/CRC SEND
がL48のピン５に活性である時はいつでもコントロール
マルチプレクサのピン４に入り且つそのピン７出力にゲ
ートされる。４） トランスミツトデータシフトレジス
タ（L101のピン３）からの直列化された出力データ。こ
のデータは、３つの信号/CRC SEND,/FLAG OUT,及びINSE
RT Oの全てが不活性の時にコントロールマルチプレクサ
のピン３に入り且つそのピン７出力にゲートされる。こ
れは直列出力データの通常ソースである。

L148コントロールマルチプレクサを通して選択された
出力はL148のピン７を出て、L103シリアルトランスミツ
トデータホールデイングレジスタのピン２に入る。タイ
ミング信号XMIT CLOCKによつてビツト速度にクロツクさ
れたシリアルトランスミツトデータホールデイングレジ
スタは、直列出力ラインにゲートされ且つそこから変復
調装置にゲートされる前にNRZIフオーマツトへの変換の
みを要求するNRZデータを保持する。L148の出力はま
た、L102コンセキユチブワンズカウンタでモニタされ、
このカウンタは隣接する１のビツトの数を数え、且つ５
より多い数が計数された場合は、直列データ流にゼロを
そうする必要性を合図する。

L102コンセキユチブワンズカウンタが直列データ流の
中に５より多い数の連続１ビツトを検知した場合、その
出力ピン11は高レベルになつてSTOP SHIFTを表明するた
め、１ビツト時間にわたつて直列送信作動を基本的に凍
結する。このSTOP SHIFT信号は、L100及びL101の双方の
ピン６を表明することによつて、データがトランスミツ
トデータシフトレジスタからシフトアウトされるのを防
ぐ。また、これによつて、L80のピン９が表明されるた
め、L80出力ピン８に/INSERT O信号を発生する。STOP S
HIFTは、/INSERT OがL81のピン13に行かない間にL79の
ピン15を表明することによつて、トランスミツトタイミ
ングシーケンサを抑制する。STOP SHIFTはまた、L147の
ピン３を表明することによつてコンテンシヨンビツトパ
ターンゼネレータをデイスエーブルし、従つて、L147の
ピン７に出る0/1トグル出力が状態を変えないことが保
証される。（このプロシージヤはプレアンブルの発信ス
テーシヨンアドレスフイールドにおけるそう入ゼロの場
合を取扱かう。）STOP SHIFT信号は、実際、制御装置送
信作動全体を一時的に停止する。

/INSERT 0信号は、その全てが、その主目的、すなわ
ち直列送信データ流にダミーゼロビツトを注入すること
に寄与するいくつかの機能を有する。L104を通してL148
コントロールマルチプレクサのピン２にフイードバツク
される/INSERT 0がコントロールマルチプレクサのピン
５入力をそのピン７出力に表明し、ゼロを出力にゲート
する。これはL148のピン５が接地しているためである。
このゼロはL103シリアルトランスミツトデータホールデ
イングレジスタのピン２に適用され、ここで、次の＋XM
IT CLOCKパルスがこのゼロを直流データ流にそう入す
る。

L103からのそう入ゼロビツトはまたL102コンセキユチ
ブワンズカウンタに戻り、ここで、これらのビツトはピ
ン7,9及び10を表明する。次に、L102のピン２に出る次
の＋XMIT CLOCKパルスはコンセキユチブワンズカウンタ
をリセツトして新しいシーケンスの５連続１を捜索する
ことを開始する。最終的に、CRCハードウエハはまた、L
73のピン９に/INSERT 0信号を受けることによつて、フ
レーム検査シーケンスに用いられるために蓄積している
計算検査合計にそう入ゼロが含まれないように防ぐ。ゼ
ロがそう入されると、L73ピン９に出る/INSERT 0信号は
活性化され、これにより＋SHIFT CLOCK信号がL73を通つ
てL93CRCゼネレータチツプのピン１に送られることを防
ぎ且つL93がそう入ゼロを検知することを防ぐ。

サイクル冗長性検査論理は送信情報が確実に正しく受
けられるように助ける。CRC回路はL93 CRCゼネレータチ
ツプと共にL73及びL92を含む。この回路は、出力メツセ
ージ検査合計を発生するか又は受信フレーム検査シーケ
ンスに供給された検査合計を検査することができるが、
両方を同時に実行することはできない。完全デユプレツ
クス作動の期間中、制御装置が診断ループバツクテスト
を実施すると、送信検査合計発生が受信検査合計検査に
優先するため、CRC論理は出力データのみを作動する。

通常の半デユプレツクス作動の期間中、L73のピン10
に出る活性高レベルBCTS信号は送信SHIFT CLOCKをL73ピ
ン８にイネーブルし、ここで、この信号はCRC発生器チ
ツプをクロツクして、出力データを処理する。代りに、
活性低レベル/BCTS信号がL73ピン５に受けられる場合
は、変復調装置からの受信/BRX CLOCKがL73のピン13に
ゲートされ、ここでこの信号がCRC発生器チツプをクロ
ツクして入力データを処理する。

フレーム検査シーケンスはそう入ゼロに蓄積しない。
ゼロが送信中にそう入されると、L73ピン９に出る/INSE
RT 0信号は活性になり、これによりSHIFT CLOCK信号がL
73からL93に送られるのが阻止され、従つてゼロがCRC検
査合計に含まれるのが防止される。

制御装置がデータ層において作動している時は、/7 C
LOCKの活性レベルはL80のピン12を表明し、これにより
８ビツト時間後に／＝15 COUNT信号を発生する。／＝15
COUNT信号は１言語タイミングインターバル中の第５及
び最後のビツト時間の開始をマークする。これは送信器
入力作動をクロツクするのに用いられる。送信器入力作
動は16ビツトステーシヨンデータバスからデータを受け
るために言語支配されている。例えば、／＝15 COUNTは
L100及びL101双方のピン15入力にフイードバックされ、
ここで、パラレルトランスミツトデータホールデイング
レジスタからのデータの次の言語（バイトではない）を
トランスミツトデータシフトレジスタに負荷する。

／＝15 CLOCK信号は、7 CLOCK信号によつて駆動され
るため、１ビツト時間のみにわたつて活性を保持する。
JKフリツプフロツプL147からの2Q出力はデータ層作動と
コンテンシヨン層作動の間をトグルする。すなわち、こ
の出力は、制御装置がそのコンテンシヨン層中に作動し
ている間に、L80が／＝15 COUNTを表明しないように防
止する。なぜならば、制御装置はコンテンシヨン層作動
期間中にステーシヨンデータバスからの入力を受けず、
従つて、言語支配の制御信号を必要としないからであ
る。

L135ピン２がL32トランスミツト１−シヨツトから/ST
ART XMITを受けると送信制御シーケンスが開始する。こ
れはL72トランスミツトフラグイネーブルフリツプフロ
ツプのピン10プレセツトを表明し、これにより/FLAG OU
T信号をL72ピン８に発生する。開始フラグ文字が送られ
る間に/FLAG OUT信号が活性に保たれる。表明された８
ビツト時間後に、/FLAG OUTは、L10のピン12に出る7 CO
UNT信号が次のSHIFT CLOCKパルスをL10を通してL72のク
ロツクピン11にゲートする時に高レベルに戻る。

開始フラグ文字の後には、コンテンシヨンビツトシー
ケンスと分割フラグが続く。/CBC END信号はコンテンシ
ヨンフイールドの終了時にL35のピン１において活性と
なる。これによつて、再びL72をプレセツトし且つ第2/F
LAG OUTパルスを発生する。このパルスは分割フラグが
発送されている間、活性を保つ。８ビツト時間後、次の
7 COUNTパルスは再びSHIFT CLOCKをL10にゲートし、L72
をクロツクし且つ/FLAG OUTを取除く。

データフイールド及びフレーム検査シーケンスが分割
フラグに続く。送信シーケンサは、ゼロに減じるメツセ
ージ計数を待つと同時に、データフイールド送信期間中
に遊休する。L111エンドオブメツセージフリツプフロツ
プのピン２が/MC＝０を受けてゼロメツセージ計数を示
すと、次の／＝15 COUNTはL111ピン５からのエンドオブ
メツセージ（/EOM）信号をクロツクし且つL111ピン６に
CRC SENDを発生する。CRC SEND信号はフレーム検査シー
ケンスの送信を開始し且つデータフイールド制御シーケ
ンスを完了する。

次に終了フラグが送られて送信パケツトを終了する。
L111エンドオブメツセージフリツプフロツプからのCRC
SENDがL10のピン10を表明し、且つL10のピン11に出る次
の／＝15 COUNT信号がL10のピン９を通してSHIFT CLOCK
をL72にイネーブルし、L72は第３及び最終時間用の/FLA
G OUTを表明する。終了フラグ文字が送られている間
は、L135ピン９及び10は活性であり、これによりL46を
通してL68エンドオブトランスミツシヨンフリツプフロ
ツプのピン12を表明する。８ビツト時間後に、終了フラ
グ文字が完了すると、L68のピン11に出る/7 COUNT信号
がL68ピン８にエンドオブトランスミツシヨン（/EOT）
信号を表明する。更に８ビツト時間後、次の/7 COUNT信
号がL125のピン３に/EOT RSTを表明すると送信シーケン
スが完了する。この最終８ビツト時間遅延は２ビツト制
御装置伝播遅延及び４ビツト変復調装置伝播遅延を補償
する。

フレームを送信するために、制御装置はバス要求を出
し且つステーシヨンメモリから出力メツセージデータの
言語を得なければならない。16ビツト毎に一度、／＝15
COUNT信号は、TXRQ信号及び/XMIT REQ信号をL111ピン
９及び８にそれぞれ活性化することによつて、L111トラ
ンスミツトバスリクエストフリツプフロツプのピン11を
要求ステーシヨンバスアクセスに表明する。/XMIT REQ
もしくは/RXON受信バス要求信号のどちらもL135のピン
６を通して/BC CRQステーシヨンバス要求ラインを表明
する。同時に、TXRQはL69トランスミツトバスアンダー
ランフリツプフロツプのピン12をセツトし、このフリツ
プフロツプは次の／＝15 COUNTによつてクロツクされ
て、これにより、次のバス要求が必要になる前に未処理
のバス要求が尊重されない場合、送信作動を中断する。

送信バス要求が十分に速く尊重されず且つ制御装置が
後続の送信バス要求を行なう時間になるまでTXRQ信号が
L69トランスミツトバスアンダーランフリツプフロツプ
のピン12において活性を保つ場合は、次の送信バス要求
をトリガする／＝15 COUNT信号はまた、L69をクロツク
し、これにより、/ABTを活性化し且つL140コントローラ
ステータスレジスタのビツト１を経由してエラーを合図
する。通常、ステーシヨンバス要求が尊重され且つバス
許可が受けられると、バス許可をステーシヨンメモリ読
出し作動として認定するL67トランスミツト／レシーブ
フリツプフロツプからの同じ/XMITOP信号はトランスミ
ツトバスリクエストフリツプフロツプをクリアし且つL6
9トランスミツトバスアンダーランフリツプフロツプへ
の活性入力を取除く。

１言語のメツセージデータを送信する必要がある毎
に、制御装置はステーシヨンバス要求を発する。そのス
テーシヨンバス要求が許可されると、制御装置はトラン
スミツトアツプカウンタからのDMA現在アドレスをステ
ーシヨンアドレスバスにゲートし且つステーシヨンメモ
リアクセスを開始しなければならない。しかし、送信バ
ス要求は受信バス要求とは何ら相違しない。それ故、バ
ス許可を受けると、制御装置は最初に、この許可がステ
ーシヨンメモリ読出しを実行する送信許可か又はステー
シヨンメモリに書込む受信許可であつたかどうかを決定
しなければならない。

L67トランスミツト／レシーブフリツプフロツプはス
テーシヨンバス許可ライン（/BCCGT）をモニタし且つト
ランスミツトリクエスト（TXR）信号対をセツトあるい
はクリアして、送信バス要求を受信バス要求から区別す
る。/BCCGTが受けられた時に、活性高レベルTXR信号がL
67のピン９に表明される場合は、/XMITを表明し、ステ
ーシヨンメモリからの言語の取得を開始する。/XMIT OP
はL82−５トランスミツトアツプカウンタからのDMA現在
アドレスをL105−６ステーシヨンアドレスバスドライバ
を通してステーシヨンアドレスバスにゲートする。

特定のステータスビツトがL140コントローラステータ
スレジスタにおいて活性である時、制御装置は、/BCC T
XINTを表明することによつてステーシヨンプロセツサ中
断を要求し、且つステーシヨンプロセツサに送信を継続
すべきかあるいは代りの行動を取るべきかを決定させ
る。L136トランスミツトインタラプトフリツプフロツプ
をセツトすると、/BCC TXINT信号がL136のピン５に発生
する。L136のピン５はステーシヨンプロセツサに至る送
信インタラプトラインに直接、結合されている。

３つの信号はどれでも、トランスミツトインタラプト
フリツプフロツプをセツトし且つ３つの異なる状態に送
信中断要求を発生できる。/EOT信号は、送信作動の終了
が起き且つ何ら重大な問題が起きなかつた時にL91を経
由してL136をセツトする。変復調装置が予期せずそのデ
ータセツトレデイ指示をのがした時は、/BDSR信号はL91
を経由してL136をセツトする。制御装置が15連続の送信
試みの各々の期間中に衝突を検知した後は、活性/15 RE
TRIES信号がL91を経由してL136をセツトする。

パケツト送信中の受信作動の説明に移る。この部分の
作動の機能は受信パケツトのプレアンブルと送信パケツ
トのプレアンブルとを比較して、別のステーシヨンの送
信との衝突を示す相違を検知することにある。送信中に
受信されたパケツトのプレアンブルと送信パケツトのプ
レアンブルとの比較はいくつかの段階に行なわれる。い
くつかの失敗のどれでも、送信ラツチL30をクリアする
ことによつて送信を終了する信号CRASHを発生する。

OPEN FLAG信号が発生した後、L19コンテンシヨンバイ
トカウンタは、各入力バイトが受けられる時に生成する
SIPO FULL信号を計数することによつて受信コンテンシ
ヨンバイトの数を数える。L19がプレイアンブルフイー
ルド中のバイトの数を計数すると、この計数をコンパレ
ータL20に送り、コンパレータL20は受信コンテンシヨン
バイト計数をL59に負荷された元の値と比較する。計数
がL59内の値と異なる場合は、L20はピン19に高レベルEQ
UAL信号を発生する。EQUAL信号はL44のピン10に適用さ
れる。L44はまた、OPEN FLAG信号をピン11に受け且つFL
AG IN信号をピン９に受ける。かくして、OPEN FLAG信号
が活性の間、EQUAL信号が抜ける前に（規定長の受信プ
レアンブルを示す）、FLAG IN信号が発生（第２フラグ
が検知されたことを示す）する場合、FLAG CRASH信号が
L13のピン11に発生する。FLAG CRASH信号は開始フラグ
が選分けられる時は必らず発生することが分る。何とな
れば、その時はこの信号は認められず、且つOPEN FLAG
信号はプレアンブル受信が少なくとも３バイトの期間中
に進行した後にのみ活性であるからである。OPEN FLAG
信号が高レベルになる前に/CBC END信号が低レベルにな
る場合にも、FLAG CRASH信号が発生する。

L94のピン８に出る0/1CRASH信号は、コンテンシヨン
ビツトパターンがその交互するゼロと１つの均一性を維
持しない時に発生する。ラツチL89は、ソースアドレス
整合の検知に始まり、且つ分割フラグの受信時に終る、
GO 0/1窓と呼ばれる特定の期間中にコンテンシヨンビツ
トパターンをモニタする。L89ピン１の低レベル状態に
よつて、ラツチクリアはしばしばGO 0/1窓の外側に保持
される。GO 0/1窓の期間中、L89はピン４にコンテンシ
ヨンビツトパターンを含む直列データを受ける。各ビツ
トが到着すると、L89ピン９に出るBRX CLOCK入力によつ
てD1フリツプフロツプにトグルされる。一方、そのＤ入
力に結合したその/Q出力にトルグとして配線されている
L89中のD2フリツプフロツプは、L147によつて発生され
且つ送信バケツトのコンテンシヨンフイールドに組立て
られた交互ゼロ及び１ビツトパターンテンプレートに複
写するものを生成する。これは排他的論理和ゲートL94
（ピン8,9及び10）中の受信コンテンシヨンパターンと
比較される。受信パターンとテンプレートとのいかなる
相違も0/1 CRASH信号を発生する。ピン５に適用された0
/1 CRASH又はL26のピン３に適用されたFLAG CRASHのど
ちらもピン６に低レベルを生成し、これによりL46のピ
ン11を低レベルに駆動する。すなわち、これによつてL6
7をプリセツトする。L67をプリセツトすると、出力ピン
５が高レベルに駆動され且つCRASH信号が発生する。

開始フラグに続く16ビツトが送信ステーシヨンアドレ
スと異なる時は活性SRC CRASH信号が発生する。アドレ
スコンパレータL78,L74はハードウエア構成スイツチ（S
W1−２）又はステーシヨンアドレスレジスタ（L54−
６）に含まれるステーシヨンアドレスをレジスタL96,L9
7から与えられた値と比較する。入力言語が制御装置の
ステーシヨンアドレスに整合する場合は、L74のピン19
は低レベルになり且つL12のピン４は高レベルになる。B
CTSが高レベルになつて、送信が進行していることを示
し、且つL12のピン４が高レベルになつて、アドレス整
合を合図し、且つL49のピン８が高レベルになつて、フ
ラグに続く２つのバイトがL96,L97に組立てられること
を示すと、CONT MATCHがL14のピン９に発生し且つL12に
よつて逆転し、これによりコリジヨンデイテクトフリツ
プフロツプL12（sec 1）のピン２にSRC CRASHを与え
る。L66sec 2）及びL24ピン８を経由してアドレスタイ
ミングコントロールフリツプフロツプL18（sec 2）に発
生されるCHECKタイミング信号はコリジヨンデイテクト
フリツプフロツプをクロツクし、これにより、開始フラ
グに続く16ビツトがアドレスコンパレータに与えられる
時点でアドレス整合が検知されない場合にCRASH信号を
発生する。

上に述べたように、CRASH信号が送信を終了する。

衝突バツクオフアルゴリズムタイミング論理は「スロ
ツト時間」概念に基づいている。スロツト時間とは、伝
播遅延、変復調装置遅延、及びコンテンシヨン決定を解
決するのに要する時間である。特に例をあげると、１ベ
ーススロツト時間（16 usec）はデユアルケーブル5000
フイートシステムにおける伝播として定義される。

L1ベーススロツトタイムオシレータは10％ジユーテイ
サイクル16 usec自由走行発振器である。16 usecスロツ
ト時間が必要になると、ソフトウエアはFHの値をL33Bに
負荷する。次に、L33Bがそのピン９入力に/LDSLOTGEN信
号を受けると、L33BはL33Aに１（FH）を負荷する。次
に、L33Aピン２に至るいかなるクロツク入力もL33Aピン
15にキヤリイを発生し、これによりピン２に出る16 use
cクロツク入力はピン15に16 usecクロツク出力を発生す
ることができる。もちろん、5000フイートシステム以外
のネツトワークを扱かうためにスロツト時間は変化しな
ければならない。

任意のケーブル長を有するネツトワークの一般的な場
合を扱かつたために、制御装置はL33Bによるソフトウエ
ア制御下においてスロツト時間を変える可変スロツト時
間発生器を有している。スロツト時間を選択するため
に、ステーシヨンプロセツサソフトウエアは適当な値を
L33Bに負荷する。L33Bはそのピン９入力に/LDSLOTGEN信
号を受けると、L33Aにソフトウエアによつて設定された
値を負荷する。

カウンタはピン２に16 usecクロツクの各チツクを受
けると依然として増加を行ない、且つキヤリイ出力はそ
れがオーバフローするまで遅延される。例えば、16 use
cベーススロツト時間に加えて２ビツト遅延が必要にな
る場合は、L33AにはDH（1101）を負荷しなければならな
い。次に、カウンタは、キヤリイ信号がそのピン15出力
に発生する前に、２倍増加するため、16 usecクロツク
は２ビツト時間だけ延びる。

コリジヨンカウンタL137は成功した送信試み間の連続
衝突すなわち「クラツシユ（衝突）」の数を計数する。
L137はピン３に/CRASH信号を入力として受け、且つ次の
開始送信信号まで上に計数する。ステーシヨンプロセツ
サソフトウエアはL137〜L138から生成する値を/RD COLL
CTを経由するI/Oポートアクセスによつて読出すことが
できる。

8H計数が達成された後、/GIVE UP信号が発生する。こ
の活性低レベル信号はL25ピン３を表明するが、すぐに
は効果が現われない。なんとなれば、L25は、/15 RETRI
ES信号を発生するのに正のクロツクを必要とするからで
ある。それ故、L137の計数がFHに達すると、/GIVE UP信
号は不活性（高レベル）になつて、これによりL25から/
15 RETRIESをクロツクする。

/15 RETRIES信号はL140のトランスミツトステータス
レジスタのピン８を表明する。ステーシヨンプロセツサ
はこのステータスフラグを読んで、送信作動を再開始す
べきか否かを決定することができる。L25ピン５からの
信号はL7及びL8カウンタをクリアし且つL33Aスロツトカ
ウンタを再負荷する。次の/CRASH信号が受信されると新
しい計数が開始できる。

バツクオフアルゴリズムは、衝突を検知するステーシ
ヨンに、送信を停止し、且つ再び送信を試みる前に指定
された数のスロツト時間にわたつて待機することを強制
する。連続衝突が発生すると、送信試み間のスロツト時
間の数が指数関数的に増加する。各制御装置はスロツト
時間増加の２進指数と論理積するとランダム数を発生
し、これにより、衝突にかかわつた２つ又はそれ以上の
ステーシヨンが同数のスロツト時間にわたつて待機して
同時間に再送信を試みるという可能性を低減する。その
代り、衝突にかかわつた２つ又はそれ以上のステーシヨ
ンがバツクオフプロシージヤを実行した後、これらのス
テーシヨンが異なつた時間に送信スロツトを要求する可
能性が大きくなる。あるステーシヨンが衝突が発生して
そのバツクオフプロシージヤを引起こすことを認識する
と、このステーシヨンは通常のプロシージヤに従っても
う一度送信を試みる。８ビツト擬ランダム数発生器がラ
ンダム値を供給する。

２進指数発生器L4は、各CRASH信号がピン８に到着し
た際に、指数シーケンスにある数（1,3,7,15,…）を発
生する。L6はこの数を受け且つこれをL3によつて発生す
るランダム数と合成する。カウンタL7及びL8は次に、そ
れらの入力に出るランダム数から上に計数し且つ計数の
終点においてL7ピン12から/RETRY信号を発生する。この
プロシージヤは所望ランダム遅延を供給する。２方向ト
ランシーバL9及びI/Oポート信号/RG AND ed CNTを通し
て、より低レベルの８データビツトに読出される計数が
得られる。カウンタはL25のピン５からの信号によつて1
5リトリイ後にクリアされる。

２つのステーシヨンがそれらの最初の衝突の後に同等
の時間遅延、すなわち必然的に第２の衝突に導かれる時
間遅延を発生するチヤンスは50％である。第２衝突後の
同等の遅延のチヤンスは25％であり、第３衝突後の確率
は12.5％であり、以下、比例的にチヤンスが減少してい
く。制御装置が送信を首尾良く行う機会を有することな
しに16連続衝突を経験する可能性もある。この場合、15
リトリイ後に、制御装置はステーシヨンプロセツサにト
ランスミツトステータスレジスタを経由してその状態を
通知する。

16連続衝突が送信試みを阻止すると、ステーシヨンプ
ロセツサは、それが予めプログラムされた表に検査する
特定のネツトワークパラメータに応じて、制御装置作動
を停止するか又は送信機能を再開始することができる。
ネツトワークが常に大容量のトラフィックを扱かう場合
は、ステーシヨンプロセツサは送信作動を再開始するこ
とを選択する。ネツトワークが送信しているチヤンネル
を他に数個しか有していない場合は、ステーシヨンプロ
セツサは問題があることを決定し且つ適切な修復活動を
取る。

組成第２図の略図からこの作動の更に詳細な部分が容
易に明らかにされる。

制御装置の論理は多少複雑であるため、衝突管理戦略
を実施する方法を再論した方が効果があろう。

ｇをL59レジスタに負荷された値とする。このレジス
タが下に計数されるまでコンテンシヨンフイールドは送
信されることになる。なおこのダウン計数は８ビツトセ
クシヨンのパケツトが送られる毎に発生する。付加的な
シーケンス遅延を考慮に入れると、コンテンシヨンフイ
ールドの最後のビツトは送信された８（ｇ＋２）番目の
パケツトビツトになり、且つ分割フラグの最後のビツト
は８（ｇ＋３）番目のパケツトビツトになる。

送信制御装置がパケツトを受けると、CRASH信号が発
生し送信を終了させる。これは以下の条件下で行なわれ
る。すなわち、別のステーシヨンが受信パケツトの初期
部分の送信ステーシヨンである場合、当の制御装置のア
ドレスとのソース比較は整合せず、従つて、アドレスの
第２半分がコンパレータに得られる時の時間に応じて、
第９受信パケツトビツトがSIPOの頂部のSR7に到着した
時にCRASHがソースアドレスフイールドの終点時に発生
する。（この論議を簡単にすると、受信ビツトがSIPOの
SR7に到着する時に受信ビツトが計数されることにな
る。）問題のステーシヨンが受信パケツトの初期部分の
発信ステーシヨンである場合、特定の事象は衝突が受信
パケツトのどこで発生するかに依存する。

すなわち、 １） 衝突のヘツドが受信パケツト（ビツト１−８）の
開始フラグ内で始まる場合、フラグはフラグとして認め
られず、25ビツトが受けられるとL49ピン８を経由してF
LAG GEN信号が発生し、ソースアドレスコードが無い場
合のパケツトの開始から25〜40ビツト延びたフイールド
にソースアドレス比較窓が置かれ、且つCRASHが発生す
る。

２） 衝突のヘツドがソースアドレス（ビツト９−24）
内で始まる場合、FLAG GEN信号がL115ピン６を経由して
発生し、ビツト９−24内に延びているフイールドに対す
るソースアドレス比較が行なわれ、しかし衝突の故に、
整合は起きず且つSRC CRASHが起きる。

３） 衝突のヘツドがビツト25からビツト８（ｇ＋２）
に延びているコンテンシヨンフイールド内に開始する場
合は、0/1 CRASHが発生する。

４） 衝突のヘツドが分割フラグ（ビツト８（ｇ＋２）
＋１から８（ｇ＋３））内に開始する場合、分割フラグ
は分割フラグとして認められず、0/1窓が終了せず、且
つ選り分けられたフラグ文字はコンテンシヨンテンプレ
ートと比較かて且つ0/1 CRASHを発生する。

かくして、パケツトのプレアンブルが８（ｇ＋３）ビ
ツトにわたつて延びることが分り、且つ衝突が受けられ
る時に、このプレアンブルのどの部分にも選り分けを形
成する場合は、送信は終了する。

最後の衝突検知可能性は、衝突が分割フラグ内に起き
る場合に発生する。この場合、CRASH信号はフラグがL94
0/1コンパレータを流れる時に生じる。クラツシユを発
生するのはフラグシーケンスの第５ビツト程度、後にな
るであろう。これは、フラグ文字の第１部のコンテンシ
ヨンフイールドに対する偶然的な対応による。（あるい
は、後の統計的解析期間中の減少確率による。）分割フ
ラグの第５ビツトがコンパレータ中にあり且つ送信が終
了した場合は、フレームの第７ビツトがビツトデイレイ
フリツプフロツプL72に適用され且つ（制御装置がネツ
トワークの遠位端にある場合）別のｎビツトがケーブル
に沿つて配列される。かくして、終了の前に送信される
フレームのｎ＋７個程度の多くの信号があるかも知れな
い。

ｎ＋７ビツトがミニマムフレームワードフリツプフロ
ツプL136を作動するに要する208ビツトのフレームより
少ない場合、衝突検知戦略はL59に値ｇ＝（n/8）−３
（少数点は四捨五入）を負荷することによつて実施され
る。これらの状況では、衝突を有するパケツトは208ビ
ツトのフレームを持たないため、パケツトフレームはL1
36の不活動によつて、任意の受信ステーシヨンのメモリ
への効果的なエントリを阻止される。

ｎ＋７ビツトがミニマムフレームワードフリツプフロ
ツプを作動するのに要する208ビツトのフレーム程度も
しくはそれ以上である場合、代替戦略はL59に値ｇ＝（n
/4）−３を付加することによつて実施される。これらの
状況では、パケツトのプレアンブルは十分な長さでもつ
て形成されるため、制御装置は、最後の可能な衝突を検
知してその送信を終了する瞬間に依然としてプレアンブ
ルを送信している。パケツトに衝突したパケツトはそれ
故、パケツトの行先アドレスに延びることがないため、
いかなる制御装置もステーシヨンメモリに何も処理する
ことがない。

以上、第２図に示した実施例におけるそれぞれの論理
ブロツクに関連させて本発明の動作を説明したが、特許
請求の範囲に記載された本発明の各ステツプの動作に主
に関連する論理ブロツクは、以下のとおりである。な
お、本発明の方法を実行するための装置は、第２図の実
施例に限定されないことは言うまでもない。

特許請求の範囲第１項について ステップ（ａ） L33、137、138、140 ステップ（ｂ） L118、141 ステップ（ｃ） L115、17、34〜37、47、57〜60、74、L82〜85、99〜10
1、103、118、L123、141、145、146、148 ステップ（ｄ） L27、30、32、33、91 ステップ（ｅ） L12、13、15、17、19、20、23、26、L27、30、34〜37、
44、47、46、49、L54、56〜61、67、73、74、78、79、L
82〜85、89、91、92、94、97、L100、101、103、111、1
47、148 ステップ（ｆ） L33、62、75、94〜98 ステップ（ｇ） L28、45、46、49、66、71、77、L108、109、113、115、
119、120、L128、129、132、134〜136、L141〜143、15
1、152、155、193 ステップ（ｈ） L33、49、59、72、94、136、138、L140 特許請求の範囲第２項について ステップ（ｉ） L33、62、75、94〜980 特許請求の範囲第３項について ステップ（ａ）、（ｂ）、（ｄ）、（ｅ）、（ｇ）、
（ｈ） 特許請求の範囲第１項と同一であるから省略 ステップ（c₁） L15、17、34〜37、47、57〜61、74、L82〜85、99〜10
1、103、118 ステップ（f₁₁） L118、141 ステップ（f₁₂） L28、33、45、46、49、59、62、66、L71、72、75、77、
94〜97、L108、109、113、115、119、120、L128、129、
132、134〜138、L140〜143、151、152、155、193 ステップ（f₁₃） L33、62、75、94〜98

【図面の簡単な説明】

第１図は本発明に係るインターフエース制御装置を通し
て接続されたコンピユータステーシヨンを有する通信ネ
ツトワークのブロツク図である。 第２−1a図、第２−1b図、第２−1c図、第２−1d図、第
２−1e図、第２−1f図、第２−1g図、第２−1h図、第２
−1i図、第２−1j図、第２−1k図、第２−1l図、第２−
2a図、第２−2b図、第２−2c図、第２−2d図、第２−2e
図、第２−2f図、第２−2g図、第２−2h図、第２−2i
図、第２−2j図、第２−2k図、第２−2l図、第２−3a
図、第２−3b図、第２−3c図、第２−3d図、第２−3e
図、第２−3f図、第２−3g図、第２−3h図、第２−3i
図、第２−3j図、第２−3k図、第２−3l図、第２−4a
図、第２−4b図、第２−4c図、第２−4d図、第２−4e
図、第２−4f図、第２−4g図、第２−4h図、第２−4i
図、第２−4j図、第２−4k図、第２−4l図、第２−5a
図、及び第２−5b図は全て、第１図のインターフエース
制御装置の略線図である。多重部からなる第２図は文字
付のフラグメントをへりとへりで合わせることによつて
５枚のシートに構成される。この場合、組成である第２
−１図、第２−２図、第２−３図、及び第２−４図を形
成するためにそれぞれ12枚のフラグメントが合成され、
第２−５図を形成するために２枚のフラグメントが合成
される。線の混乱を防ぐために、多くの接続線は実線で
は示してないが、矢頭と接続される図面におけるリード
と位置を認識するための注記と共に終端している。なお
位置は、カツコの中に、最初は数字、次に文字、最後に
数字で示してある。最初の数字は図面シートを示し、文
字と最後の数字はへりの印によつてシート上の場所を示
す。指名された場所に、矢じりとリードを認識する注記
とリードの発端をカツコの中に示す注記で始まるリード
が見られる。矢頭と矢じりがこのように結合されるとリ
ードが接続されていると認められる。 第３図は本発明に用いられるパケツトの組織である。 10……通信ネツトワーク、12……入力チヤンネル、 14……出力チヤンネル、16……ヘツドエンド、 20……コンピユータステーシヨン、 21……メモリ、23……プロセツサ、 24……分岐、30……変復調装置、 32……インターフエース通信制御装置、 34……リード、36……アドレスバス、 38……データバス、40……接続体。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】それぞれがメモリを有する複数のコンピュ
   ータステーションを接続しており、あるコンピュータス
   テーションのメモリから他のコンピュータステーション
   のメモリに対してデータを転送する通信ネットワークで
   あって、 すべてのコンピュータステーションに接続され、任意の
   コンピュータステーションからの送信信号をネットワー
   クのヘッドエンドに対して伝達するための入力チャンネ
   ル、及び 入力チャンネルと並列接続され、かつヘッドエンド及び
   すべてのコンピュータステーションに接続され、送信信
   号をネットワークのヘッドエンドからコンピュータステ
   ーションのすべてに対して伝達するための出力チャンネ
   ル を有しており、データが、均一な信号速度で送信される
   シーケンシャルな離散信号のパケットの形態で伝送され
   る通信ネットワーク を動作させるための動作方法において、 （ａ）通信ネットワークの信号の伝播速度と、終端コン
   ピュータステーションから送信された信号がネットワー
   クのヘッドエンドへ伝達され、そして終端コンピュータ
   ステーションへ戻るのに要する時間とから求められた現
   在のネットワーク伝播パラメータｐであって、終端コン
   ピュータステーションから入力チャンネルを介して送信
   され、かつ送信された信号の内の最初の信号が該終端コ
   ンピュータステーションの出力チャンネルで検出される
   前に送信される離散信号の数ｎを指示するためのパラメ
   ータｐを規定するステップと、 （ｂ）それぞれのコンピュータステーションにおいてパ
   ラメータｐの値を記憶するステップと、 （ｃ）パケット送信しようとしているコンピュータステ
   ーションにおいて、記憶されたパラメータｐの値を参照
   して、送信用の各パケットが2n個より多い数の離散信号
   を有するように、パケットを形成するステップと、 （ｄ）該コンピュータステーションが出力チャンネルか
   ら信号を受け取っていない場合にのみ、該コンピュータ
   ステーションからパケットの送信を開始するステップ
   と、 （ｅ）パケットを送信しているコンピュータステーショ
   ンにおいて、記憶されたパラメータｐの値を参照して、
   送信を開始した後に受信されたパケットの最初のｎ個の
   離散信号を、送信されたパケットの最初のｎ個の離散信
   号と比較して、それらの間に相違があるかどうかを確認
   し、該相違が認められたときに送信信号の送信を停止
   し、相違が認められないときにパケットの残りの部分を
   送信するステップと、 （ｆ）信号を受信しているコンピュータステーションに
   おいて、記憶されたパラメータｐの値を参照して、受信
   された各パケットにおける受信された離散信号の数を評
   価し、2n個より多い離散信号を含むパケットが受信され
   ない場合は、いかなるデータも有効としないステップ
   と、 （ｇ）通信ネットワークが変化して、その変化が影響を
   及ぼす場合に、パラメータｐの値を修正するステップ
   と、 （ｈ）修正されたパラメータｐの値を通信ネットワーク
   の各コンピュータステーションに通知して、パラメータ
   ｐ値を更新するステップと を含んでいることを特徴とする動作方法。
2. 【請求項２】特許請求の範囲第１項記載の動作方法にお
   いて、 送信用の各パケットは、少なくとも2n個の離散信号から
   なる開始シーケンスを有し、かつ該開始シーケンスの後
   に、該パケットを受信すべきコンピュータステーション
   を指定する信号のシーケンスを含むよう形成されてお
   り、 動作方法はさらに、 （ｉ）あるコンピュータステーションにおいて、該コン
   ピュータステーションを指定する信号のシーケンスを含
   むパケットが受信されないかぎり、データを有効としな
   いステップ を含んでいることを特徴とする動作方法。
3. 【請求項３】それぞれがメモリを有する複数のコンピュ
   ータステーションを接続しており、あるコンピュータス
   テーションのメモリから他のコンピュータステーション
   のメモリに対してデータを転送する通信ネットワークで
   あって、 すべてのコンピュータステーションに接続され、任意の
   コンピュータステーションからの送信信号をネットワー
   クのヘッドエンドに対して伝達するための入力チャンネ
   ル、及び 入力チャンネルと並列接続され、かつヘッドエンド及び
   すべてのコンピュータステーションに接続され、送信信
   号をネットワークのヘッドエンドからコンピュータステ
   ーションのすべてに対して伝達するための出力チャンネ
   ル を有しており、データが、均一な信号速度で送信される
   シーケンシャルな離散信号のパケットの形態で伝送され
   る通信ネットワーク を動作させるための動作方法において、 （ａ）通信ネットワーク信号の伝播速度と、終端コンピ
   ュータステーションから送信された信号がネットワーク
   のヘッドエンドへ伝達されそして終端コンピュータステ
   ーションへ戻るのに要する時間とから求められた現在の
   ネットワーク伝播パラメータｐであって、終端コンピュ
   ータステーションから入力チャンネルを介して送信さ
   れ、かつ送信された信号の内の最初の信号が該終端コン
   ピュータステーションの出力チャンネルで検出される前
   に送信される離散信号の数ｎを指示するためのパラメー
   タｐを規定するステップと、 （ｂ）それぞれのコンピュータステーションにおいてパ
   ラメータｐの値を記憶するステップと、 （c₁）パケットを送信しようとしているコンピュータス
   テーションにおいて、 （c₁₁）記憶されたパラメータｐの値を参照して離散信
   号の数ｎを求め、 （c₁₂）該コンピュータステーションが入力チャンネル
   に送信した最初の離散信号を該コンピュータステーショ
   ン自身が出力チャンネルで受信する前に該コンピュータ
   ステーションによって送信することができる離散信号の
   数ｑを表すコード化された指示情報を形成し、 （c₁₃）送信すべきパケットを、該指示情報がパケット
   の最初のｒ個の離散信号の中に含まれるようにするとと
   もに、ｒまたはｑの大きい方のをｎに加算した数よりも
   大きい数の離散信号を有するように形成する パケット形成ステップであって、ｑは各コンピュータス
   テーション固有の値であり、ｒは通信ネットワークのす
   べてのコンピュータステーションにおいて共通である、
   パケット形成ステップと、 （ｄ）パケットを形成したコンピュータステーション
   が、出力チャンネルから信号を受け取っていない場合に
   のみ、パケットの送信を開始するステップと、 （ｅ）パケットを送信しているコンピュータステーショ
   ンにおいて、記憶されたパラメータｐの値を参照して、
   送信を開始した後に受信されたパケットの最初のｎ個の
   離散信号を、送信されたパケットの最初のｎ個の離散信
   号と比較して、それらの間に相違があるかどうかを確認
   し、該相違が認められたときに送信信号の送信を停止
   し、相違が認められないときにパケットの残りの部分を
   送信するステップと、 （f₁）信号を受信しているコンピュータステーションに
   おいて、 （f₁₁）記憶されたパラメータｐの値を参照してｎの値
   を得、 （f₁₂）受信されたパケットの最初のｒ個の離散信号を
   解析することにより、受信されたパケットの最初の離散
   信号が該パケットを送信したコンピュータステーション
   の出力チャンネルで受信される前に、該コンピュータス
   テーションが入力チャンネルに送信する離散信号の数の
   推定値ｑ′を得、 （f₁₃）受信されたパケットが、ｒまたはｑ′の大きき
   方の数をｎに加算した数よりも大きい数の離散信号を有
   していない場合は、データを有効としない 受信ステップと、 （ｇ）通信ネットワークが変化して、その変化が影響を
   及ぼす場合に、パラメータｐの値を修正するステップ
   と、 （ｈ）修正されたパラメータｐの値を通信ネットワーク
   の各コンピュータステーションに通知して、パラメータ
   ｐの値を更新するステップと を含んでいることを特徴とする動作方法。