JP2551925B2 - 接合容量キャンセル式ｆｅｔスイッチ回路 - Google Patents
接合容量キャンセル式ｆｅｔスイッチ回路Info
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- JP2551925B2 JP2551925B2 JP62295450A JP29545087A JP2551925B2 JP 2551925 B2 JP2551925 B2 JP 2551925B2 JP 62295450 A JP62295450 A JP 62295450A JP 29545087 A JP29545087 A JP 29545087A JP 2551925 B2 JP2551925 B2 JP 2551925B2
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- Japan
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- circuit
- junction capacitance
- fet
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はFETスイッチ回路に係り、より詳細にはFETの
接合容量をキャンセルさせ、その影響を防止したスイッ
チ回路に関する。
接合容量をキャンセルさせ、その影響を防止したスイッ
チ回路に関する。
［従来の技術］ FETは少数キャリアの蓄積効果がないためスイッチン
グ動作が速いという特徴を有しており、種々の回路の中
で用いられているが、フィルタの時定数切換え回路や高
周波数の入力がある減衰切換え回路ではFET自体の有す
る接合容量の影響が無視できなくなる。
グ動作が速いという特徴を有しており、種々の回路の中
で用いられているが、フィルタの時定数切換え回路や高
周波数の入力がある減衰切換え回路ではFET自体の有す
る接合容量の影響が無視できなくなる。
例えば、第４図はオペアンプを用いた２次形アクティ
ブフィルタ回路であるが、その時定数を種々の値に切換
える必要がある場合には、第５図に示すようにFETQ1〜Q
8が組込まれ、制御電圧Vc1〜Vc4を適宜設定することに
よりFQTQ1〜Q8をオン／オフ制御し、各種の時定数を選
択設定する。
ブフィルタ回路であるが、その時定数を種々の値に切換
える必要がある場合には、第５図に示すようにFETQ1〜Q
8が組込まれ、制御電圧Vc1〜Vc4を適宜設定することに
よりFQTQ1〜Q8をオン／オフ制御し、各種の時定数を選
択設定する。
しかし、各FETQ1〜Q8には図の点線で示したような接
合容量、即ち第６図で示すようにソース−ゲート間の接
合容量Cgs、ソース−ドレイン間の接合容量Cds、ゲート
−ドレイン間の接合容量Cdgがあり、前記の回路で時定
数を小さくしようとしてフィルタのコンデンサCtの容量
を小さくすると、それらの接合容量が無視できなくな
り、時定数に誤差を生じることになる。
合容量、即ち第６図で示すようにソース−ゲート間の接
合容量Cgs、ソース−ドレイン間の接合容量Cds、ゲート
−ドレイン間の接合容量Cdgがあり、前記の回路で時定
数を小さくしようとしてフィルタのコンデンサCtの容量
を小さくすると、それらの接合容量が無視できなくな
り、時定数に誤差を生じることになる。
従来からこの現象に対する対策として、Ctの値を計算
から求められる所要値より若干小さくしておき、並列に
小容量のトリマコンデンサ等を接続し、試験で得られる
特性を参照しながら調整を行う手段が採用されてきた。
から求められる所要値より若干小さくしておき、並列に
小容量のトリマコンデンサ等を接続し、試験で得られる
特性を参照しながら調整を行う手段が採用されてきた。
また、従来から、FETスイッチ回路として第７図に示
すような回路、即ちソース−ゲート間に抵抗Rsgを接続
して接合容量をキャンセルさせる回路も採用されてい
る。
すような回路、即ちソース−ゲート間に抵抗Rsgを接続
して接合容量をキャンセルさせる回路も採用されてい
る。
［発明が解決しようとする問題点］ 前記従来技術における小容量のトリマコンデンサ等で
の調整手段によると、フィルタの次数が増加した場合に
は実際のフィルタ回路での時定数が計算値に合致するよ
うに調整することは殆ど不可能になり、また回路の設計
が著しく複雑になるという欠点がある。
の調整手段によると、フィルタの次数が増加した場合に
は実際のフィルタ回路での時定数が計算値に合致するよ
うに調整することは殆ど不可能になり、また回路の設計
が著しく複雑になるという欠点がある。
また、前記従来技術におけるソース−ゲート間に抵抗
Rsgを接続した回路によれば、FETがオン時には各端子間
電圧についてVS＝VG＝VDとなり各接合容量の影響をキャ
ンセルできることになり、接合容量に関する問題はなく
なるが、FETがオフ時においてはその条件は満たされ
ず、各接合容量の影響がそのまま生じてしまうことにな
る。更に、この回路を第８図に示すようなユニティゲイ
ン増幅器A1,A2間のフィルタ回路の時定数切換え回路と
して適用した場合には、FETQaがオン、FETQbがオフに設
定されたときに、もし抵抗R1の抵抗値が大きく選択され
ていると図示するような直流電流が流れてしまうため、
点の電圧が変動し、出力側にオフセット電圧として出
力されてしまうことになるという問題がある。
Rsgを接続した回路によれば、FETがオン時には各端子間
電圧についてVS＝VG＝VDとなり各接合容量の影響をキャ
ンセルできることになり、接合容量に関する問題はなく
なるが、FETがオフ時においてはその条件は満たされ
ず、各接合容量の影響がそのまま生じてしまうことにな
る。更に、この回路を第８図に示すようなユニティゲイ
ン増幅器A1,A2間のフィルタ回路の時定数切換え回路と
して適用した場合には、FETQaがオン、FETQbがオフに設
定されたときに、もし抵抗R1の抵抗値が大きく選択され
ていると図示するような直流電流が流れてしまうため、
点の電圧が変動し、出力側にオフセット電圧として出
力されてしまうことになるという問題がある。
そこで、本発明は、FETスイッチ回路において、FETの
オン／オフに関係なく、常にFETの接合容量がキャンセ
ルされて時定数等に影響を与えず、また高周波信号が入
力される回路のスイッチ回路としても支障なく適用でき
るものを提供することを目的として創作された。
オン／オフに関係なく、常にFETの接合容量がキャンセ
ルされて時定数等に影響を与えず、また高周波信号が入
力される回路のスイッチ回路としても支障なく適用でき
るものを提供することを目的として創作された。
［問題点を解決するための手段］ 本発明の基本的構成は第１図に示される。
即ち、FETスイッチ回路において、 FET1のソースとゲート間を非反転増幅回路２と抵抗Rc
の直列回路で接続し、ゲートと制御電圧Vcの印加端子間
を抵抗Rdで接続し、 非反転増幅回路２の利得を AF＝１＋（Rc/Rd） に設定すると共に、 オン設定制御電圧としてVc＝０を、 オフ設定制御電圧として FETがｎチャネル形の場合には； Vc≦｛１＋（Rd/Rc）｝Vp FETがｐチャネル形の場合には； Vc≧｛１＋（Rd/Rc）｝Vp （但し、Vp:FET1のピンチオフ電圧）を印加することを
特徴とした接合容量キャンセル式FETスイッチ回路に係
る。
の直列回路で接続し、ゲートと制御電圧Vcの印加端子間
を抵抗Rdで接続し、 非反転増幅回路２の利得を AF＝１＋（Rc/Rd） に設定すると共に、 オン設定制御電圧としてVc＝０を、 オフ設定制御電圧として FETがｎチャネル形の場合には； Vc≦｛１＋（Rd/Rc）｝Vp FETがｐチャネル形の場合には； Vc≧｛１＋（Rd/Rc）｝Vp （但し、Vp:FET1のピンチオフ電圧）を印加することを
特徴とした接合容量キャンセル式FETスイッチ回路に係
る。
［作用］ 第１図に示すように、今、FET1をｎチャネル形とし、
Rb/Ra＝Rc/Rdとして非反転増幅回路２の利得をAF＝１＋
（Rc/Rd）に設定すると、FET1のソース電圧をVin、ゲー
ト電圧をVGとした場合に、 VG＝Vin＋｛Rc/（Rc＋Rd）｝Vc …… の関係が成立する。
Rb/Ra＝Rc/Rdとして非反転増幅回路２の利得をAF＝１＋
（Rc/Rd）に設定すると、FET1のソース電圧をVin、ゲー
ト電圧をVGとした場合に、 VG＝Vin＋｛Rc/（Rc＋Rd）｝Vc …… の関係が成立する。
従って、FET1をオンに設定する条件として、Vc＝０を
印加することとすれば、常にVG＝Vinの関係が成立する
ことになる。
印加することとすれば、常にVG＝Vinの関係が成立する
ことになる。
一方、FET1をオフにする条件としては、ｎチャネル形
の場合には、 VG≦Vin＋Vp …… であることが必要となるが、Vcを Vc≦｛１＋（Rd/Rc）｝Vp … の条件で印加することとし、式と式とから式の条
件が成立し、FET1はオフに設定されることになる。
の場合には、 VG≦Vin＋Vp …… であることが必要となるが、Vcを Vc≦｛１＋（Rd/Rc）｝Vp … の条件で印加することとし、式と式とから式の条
件が成立し、FET1はオフに設定されることになる。
また、FETをｐチャネル形とする場合においては、
式は前記と同様であり、FETをオフにする条件として
は、 VG≧Vin＋Vp ……′ であることが必要になるが、Vcを Vc≧｛１＋（Rd/Rc）｝Vp …′ の条件で印加すると、式と′とから′式の条件が
成立し、FETはオフに設定される。
式は前記と同様であり、FETをオフにする条件として
は、 VG≧Vin＋Vp ……′ であることが必要になるが、Vcを Vc≧｛１＋（Rd/Rc）｝Vp …′ の条件で印加すると、式と′とから′式の条件が
成立し、FETはオフに設定される。
ところで、前記のFET1のオン時においては、Vinの如
何にかかわらずVG＝Vin＝Voutとなる。従って、FET1の
各接合容量Cgs、Cds、Cdgには電荷が蓄積されず、その
接合容量の影響をキャンセルさせることができる。
何にかかわらずVG＝Vin＝Voutとなる。従って、FET1の
各接合容量Cgs、Cds、Cdgには電荷が蓄積されず、その
接合容量の影響をキャンセルさせることができる。
またFET1がオフ時においては、式から明らかなよう
にVGとVinの差、即ちFET1のソースとゲート間の電位差
はVinが変化しても一定であるため、Cgsに蓄積される電
荷は一定となり、やはりCgsの影響をキャンセルするこ
とが可能となる。
にVGとVinの差、即ちFET1のソースとゲート間の電位差
はVinが変化しても一定であるため、Cgsに蓄積される電
荷は一定となり、やはりCgsの影響をキャンセルするこ
とが可能となる。
この場合、Cds、Cdgの影響は残ることになるが、一般
にはCgsに比較して小さいため実際上はその影響があま
り問題とならない。
にはCgsに比較して小さいため実際上はその影響があま
り問題とならない。
即ち、本発明のFETスイッチ回路ではFET1をオン／オ
フするための制御電圧VcにFETのソース側に印加される
電圧Vinを非反転増幅回路２を介して重畳させているた
め、オン／オフされる電圧Vinが変化してもFET1のソー
ス−ゲート間の電位差は変化せず、従ってソース−ゲー
ト間の接合容量Cgsに蓄積される電荷に変化がなく、そ
の接合容量Cgsの影響を常にキャンセルできると共に、
少なくともFET1のオン時においてはゲート−ドレイン間
の接合容量Cdgやソース−ドレイン間の接合容量Cdsの影
響ものキャンセルできることになる。
フするための制御電圧VcにFETのソース側に印加される
電圧Vinを非反転増幅回路２を介して重畳させているた
め、オン／オフされる電圧Vinが変化してもFET1のソー
ス−ゲート間の電位差は変化せず、従ってソース−ゲー
ト間の接合容量Cgsに蓄積される電荷に変化がなく、そ
の接合容量Cgsの影響を常にキャンセルできると共に、
少なくともFET1のオン時においてはゲート−ドレイン間
の接合容量Cdgやソース−ドレイン間の接合容量Cdsの影
響ものキャンセルできることになる。
［実施例１］ 以下、本発明の一実施例を第２図を用いて説明する。
この実施例は第５図に示したアクティブフィルタ回路
に本発明のFETスイッチ回路を適用したものである。即
ち、非反転増幅回路11に対して、Rt1、Rt3とCt1,Ct4と
からなるローパスフィルタ構造をFETQ1,Q3,Q7,Q8によっ
て抵抗回路と容量回路を切換え、またRt2,Rt4とCt2,Ct3
とからなるローパスフィルタ構造をFETQ2,Q4,Q5,Q6によ
って抵抗回路と容量回路を切換えて各種時定数を設定す
るものであるが、本発明のFETスイッチ回路はFETQ1〜Q6
のスイッチング動作を実行させるために用いられてい
る。
に本発明のFETスイッチ回路を適用したものである。即
ち、非反転増幅回路11に対して、Rt1、Rt3とCt1,Ct4と
からなるローパスフィルタ構造をFETQ1,Q3,Q7,Q8によっ
て抵抗回路と容量回路を切換え、またRt2,Rt4とCt2,Ct3
とからなるローパスフィルタ構造をFETQ2,Q4,Q5,Q6によ
って抵抗回路と容量回路を切換えて各種時定数を設定す
るものであるが、本発明のFETスイッチ回路はFETQ1〜Q6
のスイッチング動作を実行させるために用いられてい
る。
ここに、FETQ1,Q2のオン／オフは制御端子12からの電
圧Vc1を制御することにより設定され、FETQ3,Q4のオン
／オフは制御端子13からの電圧Vc2を制御することによ
り設定され、またFETQ5,Q7のオン／オフは制御端子14か
らの電圧Vc3を制御することにより設定され、FETQ6,Q8
のオン／オフは制御端子15からの電圧Vc4を制御するこ
とにより設定される。尚、この回路において、ｎチャネ
ル形のFETQ1〜Q8のピンチオフ電圧（Vp）は同一であ
る。
圧Vc1を制御することにより設定され、FETQ3,Q4のオン
／オフは制御端子13からの電圧Vc2を制御することによ
り設定され、またFETQ5,Q7のオン／オフは制御端子14か
らの電圧Vc3を制御することにより設定され、FETQ6,Q8
のオン／オフは制御端子15からの電圧Vc4を制御するこ
とにより設定される。尚、この回路において、ｎチャネ
ル形のFETQ1〜Q8のピンチオフ電圧（Vp）は同一であ
る。
また、非反転増幅回路16のオペアンプ16aに接続され
ている抵抗Ra1とRb1の抵抗値は等しく、また非反転増幅
回路17のオペアンプ17aに接続されている抵抗Ra2とRb2
の抵抗値も等しく設定されており、各非反転増幅回路1
6,17の利得は２と設定されている。
ている抵抗Ra1とRb1の抵抗値は等しく、また非反転増幅
回路17のオペアンプ17aに接続されている抵抗Ra2とRb2
の抵抗値も等しく設定されており、各非反転増幅回路1
6,17の利得は２と設定されている。
更に、各抵抗の抵抗値について、Rc1＝Rd1,Rc2＝Rd2,
Rc3＝Rd3,Rc4＝Rd4,Rc5＝Rd5,Rc6＝Rd6の条件が設定さ
れている。
Rc3＝Rd3,Rc4＝Rd4,Rc5＝Rd5,Rc6＝Rd6の条件が設定さ
れている。
従って、Vc1を０にするとFETQ1及びQ2がオン,2Vp以下
にするとFETQ1及びQ2がオフとなる。また、Vc2を０とす
るとFETQ3及びQ4がオン、2Vp以下にするとFETQ3及びQ4
がオフとなる。FETQ5,Q6については、それぞれVc3,Vc4
を０にするとオンになり、2Vp以下にするとオフにな
る。尚、FETQ7,Q8はそれぞれQ5,Q6のオン／オフに同期
してオン／オフする。
にするとFETQ1及びQ2がオフとなる。また、Vc2を０とす
るとFETQ3及びQ4がオン、2Vp以下にするとFETQ3及びQ4
がオフとなる。FETQ5,Q6については、それぞれVc3,Vc4
を０にするとオンになり、2Vp以下にするとオフにな
る。尚、FETQ7,Q8はそれぞれQ5,Q6のオン／オフに同期
してオン／オフする。
即ち、本実施例は前記第１の作用欄で説明した条件の
うち、非反転増幅回路２の利得を２に設定すると共に、
Rc＝Rdとしたものをそれぞれのスイッチ回路に適用した
構成を採用している。
うち、非反転増幅回路２の利得を２に設定すると共に、
Rc＝Rdとしたものをそれぞれのスイッチ回路に適用した
構成を採用している。
従って、本実施例においてはVc1,Vc2,Vc3,Vc4をそれ
ぞれ独立に制御することにより、フィルタ回路の時定数
を各種の値に切換えることが可能であるが、各FETQ1〜Q
6はそのオン時においてはソース、ゲート、及びドレイ
ンの各電圧が等しくなり、各端子間の接合容量がキャン
セルされ、またオフ時においてソース電圧が変化しても
ゲート電圧にそのソース電圧が重畳されているため、ソ
ース−ゲート間の電位差が変化せず、少なくともソース
−ゲート間の接合容量はキャンセルされる。一方、各FE
Tがオフ時には、ソース−ドレイン間、ゲート−ドレイ
ン間の接合容量の影響が問題となるが、それらの接合容
量はソース−ゲート間の接合容量に比較して小さいた
め、各ローパスフィルタの時定数に与える影響は無視し
得る。
ぞれ独立に制御することにより、フィルタ回路の時定数
を各種の値に切換えることが可能であるが、各FETQ1〜Q
6はそのオン時においてはソース、ゲート、及びドレイ
ンの各電圧が等しくなり、各端子間の接合容量がキャン
セルされ、またオフ時においてソース電圧が変化しても
ゲート電圧にそのソース電圧が重畳されているため、ソ
ース−ゲート間の電位差が変化せず、少なくともソース
−ゲート間の接合容量はキャンセルされる。一方、各FE
Tがオフ時には、ソース−ドレイン間、ゲート−ドレイ
ン間の接合容量の影響が問題となるが、それらの接合容
量はソース−ゲート間の接合容量に比較して小さいた
め、各ローパスフィルタの時定数に与える影響は無視し
得る。
この結果、Ct1〜Ct4の値を小さく設定した場合におい
も、FETQ1〜Q8の接合容量の影響による時定数の誤差を
調整が不要になる程度にまで最小限に抑制することが可
能となり、複数のFETを同時にオンとしたときにも接合
容量がキャンセルされているため、フィルタ構成部の抵
抗とコンデンサ値と時定数との直線性を維持することが
できる。
も、FETQ1〜Q8の接合容量の影響による時定数の誤差を
調整が不要になる程度にまで最小限に抑制することが可
能となり、複数のFETを同時にオンとしたときにも接合
容量がキャンセルされているため、フィルタ構成部の抵
抗とコンデンサ値と時定数との直線性を維持することが
できる。
［実施例２］ この実施例は第３図にその回路図が示され、本発明の
FETスイッチ回路を減衰切換え回路へ適用したものであ
る。
FETスイッチ回路を減衰切換え回路へ適用したものであ
る。
RxとRyは入力電圧Vinの分圧用抵抗であり、端子21,22
の電圧Vcx,Vcyを制御することによりFETQx,Qyをオン／
オフ制御して分圧された電圧を出力電圧とするものであ
る。
の電圧Vcx,Vcyを制御することによりFETQx,Qyをオン／
オフ制御して分圧された電圧を出力電圧とするものであ
る。
ここに各非反転増幅回路23,24のオペアンプ23a,24aに
接続されている各抵抗については、Rax＝Rbx,Ray＝Rby
とされており、各非反転増幅回路23,24の利得は前記実
施例と同様に２である。また、FETQx,Qyのゲートに接続
されている各抵抗についてもRcx＝Rdx,Rcy＝Rdyの条件
が設定されている。
接続されている各抵抗については、Rax＝Rbx,Ray＝Rby
とされており、各非反転増幅回路23,24の利得は前記実
施例と同様に２である。また、FETQx,Qyのゲートに接続
されている各抵抗についてもRcx＝Rdx,Rcy＝Rdyの条件
が設定されている。
従って、Vcx,Vcyを０に設定するとFETQx,Qyがそれぞ
れオンとなり、逆に2Vp以下に設定するとオフになり、V
cx,Vcyを制御することによりVoutとしてVinまたは｛Ry/
（Rx＋Ry）｝Vinを選択出力させることが可能になる。
れオンとなり、逆に2Vp以下に設定するとオフになり、V
cx,Vcyを制御することによりVoutとしてVinまたは｛Ry/
（Rx＋Ry）｝Vinを選択出力させることが可能になる。
従来のFETスイッチ回路をこの減衰切換え回路に適用
すると、Vinが高周波信号であるときには接合容量に原
因して減衰率に大きな誤差が生じるが、本実施例におい
ては前記の実施例１と同様にFETQx,Qyの接合容量をキャ
ンセルできるため、その誤差を極めて小さくすることが
できる。
すると、Vinが高周波信号であるときには接合容量に原
因して減衰率に大きな誤差が生じるが、本実施例におい
ては前記の実施例１と同様にFETQx,Qyの接合容量をキャ
ンセルできるため、その誤差を極めて小さくすることが
できる。
［発明の効果］ 以上のように、本発明は、FETスイッチ回路においてF
ETの具有する接合容量をキャンセルさせることにより、
FETスイッチ回路を種々の回路に組込んだ際における接
合容量の影響を極めて少なくする。
ETの具有する接合容量をキャンセルさせることにより、
FETスイッチ回路を種々の回路に組込んだ際における接
合容量の影響を極めて少なくする。
特に、実施例１で示したように、アクティブフィルタ
回路に適用することにより、時定数を小さくする場合に
も容量回路の調整を不必要とし、複数のFETスイッチ回
路を組込んだ構成でFTTをオンにしたときにおいても抵
抗とコンデンサの値と時定数との直線性を維持させるこ
とができるため回路の設計が極めて容易になる。
回路に適用することにより、時定数を小さくする場合に
も容量回路の調整を不必要とし、複数のFETスイッチ回
路を組込んだ構成でFTTをオンにしたときにおいても抵
抗とコンデンサの値と時定数との直線性を維持させるこ
とができるため回路の設計が極めて容易になる。
また、FETの接合容量は電極間電圧に依存するために
信号波形にひずみを生じる傾向があるが、本発明の回路
ではその接合容量をキャンセルできるため、波形ひずみ
を防止することができるという利点もある。
信号波形にひずみを生じる傾向があるが、本発明の回路
ではその接合容量をキャンセルできるため、波形ひずみ
を防止することができるという利点もある。
第１図は本発明の基本的構成を示す図、第２図は本発明
のFETスイッチ回路をアクティブフィルタ回路へ適用し
た実施例１に係る電気回路図、第３図は本発明のFETス
イッチ回路を減衰切換え回路へ適用した実施例２に係る
電気回路図、第４図は２次形アクティブフィルタの電気
回路図、第５図は２次形アクティブフィルタ回路に従来
の時定数切換え用FETスイッチ回路を適用した電気回路
図、第６図はFETと接合容量の関係を示したFET回路図、
第７図は従来技術における接合容量キャンセル式FETス
イッチ回路、第８図は同FETスイッチ回路を用いた時定
数切換え回路である。 １……FET、２……非反転増幅回路 2a……オペアンプ Ra,Rb,Rc,Rd……抵抗 Cgs,Cdg,Cds……接合容量 VG……ゲート電圧、Vin……入力電圧 Vout……出力電圧 AF……非反転増幅回路の利得 Vp……FETのピンチオフ電圧
のFETスイッチ回路をアクティブフィルタ回路へ適用し
た実施例１に係る電気回路図、第３図は本発明のFETス
イッチ回路を減衰切換え回路へ適用した実施例２に係る
電気回路図、第４図は２次形アクティブフィルタの電気
回路図、第５図は２次形アクティブフィルタ回路に従来
の時定数切換え用FETスイッチ回路を適用した電気回路
図、第６図はFETと接合容量の関係を示したFET回路図、
第７図は従来技術における接合容量キャンセル式FETス
イッチ回路、第８図は同FETスイッチ回路を用いた時定
数切換え回路である。 １……FET、２……非反転増幅回路 2a……オペアンプ Ra,Rb,Rc,Rd……抵抗 Cgs,Cdg,Cds……接合容量 VG……ゲート電圧、Vin……入力電圧 Vout……出力電圧 AF……非反転増幅回路の利得 Vp……FETのピンチオフ電圧
Claims (1)
- 【請求項１】FETスイッチ回路において、 FETのソースとゲート間を非反転増幅回路と抵抗Rcの直
列回路で接続し、ゲートと制御電圧Vcの印加端子間を抵
抗Rdで接続し、 非反転増幅回路の利得を AF＝１＋（Rc/Rd） に設定すると共に、 オン設定制御電圧としてVc＝０を、 オフ設定制御電圧として FETがｎチャネル形の場合には； Vc≦｛１＋（Rd/Rc）｝Vp FETがｐチャネル形の場合には； Vc≧｛１＋（Rd/Rc）｝Vp （但し、Vp:FET1のピンチオフ電圧）を印加することを
特徴とした接合容量キャンセル式FETスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295450A JP2551925B2 (ja) | 1987-11-24 | 1987-11-24 | 接合容量キャンセル式ｆｅｔスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295450A JP2551925B2 (ja) | 1987-11-24 | 1987-11-24 | 接合容量キャンセル式ｆｅｔスイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01136414A JPH01136414A (ja) | 1989-05-29 |
| JP2551925B2 true JP2551925B2 (ja) | 1996-11-06 |
Family
ID=17820746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62295450A Expired - Fee Related JP2551925B2 (ja) | 1987-11-24 | 1987-11-24 | 接合容量キャンセル式ｆｅｔスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551925B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5018245B2 (ja) * | 2007-05-31 | 2012-09-05 | 株式会社日立製作所 | アナログスイッチ |
| US10312906B2 (en) | 2016-09-16 | 2019-06-04 | Asahi Kasei Microdevices Corporation | Switch apparatus |
-
1987
- 1987-11-24 JP JP62295450A patent/JP2551925B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01136414A (ja) | 1989-05-29 |
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