JPH01136414A - 接合容量キャンセル式fetスイッチ回路 - Google Patents
接合容量キャンセル式fetスイッチ回路Info
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- JPH01136414A JPH01136414A JP29545087A JP29545087A JPH01136414A JP H01136414 A JPH01136414 A JP H01136414A JP 29545087 A JP29545087 A JP 29545087A JP 29545087 A JP29545087 A JP 29545087A JP H01136414 A JPH01136414 A JP H01136414A
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- fet
- circuit
- gate
- switch circuit
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- 239000003990 capacitor Substances 0.000 title abstract description 7
- 230000000694 effects Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 9
- 238000009825 accumulation Methods 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はFETスイッチ回路に係り、より詳細にはFE
Tの接合容量をキャンセルさせ、その影響を防IFシた
スイッチ回路に関する。
Tの接合容量をキャンセルさせ、その影響を防IFシた
スイッチ回路に関する。
[従来の技術]
FETは少数キャリアの蓄積効果がないためスイッチン
グ動作が速いという特徴を有しており、種々の回路の中
で用いられているか、フィルタの時定数切換え回路や高
周波数の入力がある減衰切換え回路ではFET自体の有
する接合容量の影響か無視てきなくなる。
グ動作が速いという特徴を有しており、種々の回路の中
で用いられているか、フィルタの時定数切換え回路や高
周波数の入力がある減衰切換え回路ではFET自体の有
する接合容量の影響か無視てきなくなる。
例えば、第4図はオペアンプを用いた2吹膨アクティブ
フィルタ回路であるが、その時定数を種々の値に切換え
る必要がある場合には、第5図に示すようにFETQI
−Q8が組込まれ、制御電圧Vcl−Vcflを適宜設
定することによりFETQI〜Q8をオン/オフ制御し
、各種の時定数を選択設定する。
フィルタ回路であるが、その時定数を種々の値に切換え
る必要がある場合には、第5図に示すようにFETQI
−Q8が組込まれ、制御電圧Vcl−Vcflを適宜設
定することによりFETQI〜Q8をオン/オフ制御し
、各種の時定数を選択設定する。
しかし、各FETQI〜Q8には図の点線て示したよう
な接合容量、即ち第6図で示すようにソース−ゲート間
の接合容量Cgs、ソース−トレイン間の接合容量cd
s、ゲートートレイン間の接合容lcdgかあり、前記
の回路で時定数を小さくしようとしてフィルタのコンデ
ンサCtの容量を小さくすると、それらの接合容量か無
視できなくなり、時定数に誤差を生じることになる。
な接合容量、即ち第6図で示すようにソース−ゲート間
の接合容量Cgs、ソース−トレイン間の接合容量cd
s、ゲートートレイン間の接合容lcdgかあり、前記
の回路で時定数を小さくしようとしてフィルタのコンデ
ンサCtの容量を小さくすると、それらの接合容量か無
視できなくなり、時定数に誤差を生じることになる。
従来からこの現象に対する対策として、Ctの値を計算
から求められる所要値より若干小さくしておき、並列に
小容量のトリマコンデンサ等を接続し、試験で得られる
特性を参照しながら調整を行う手段か採用されてきた。
から求められる所要値より若干小さくしておき、並列に
小容量のトリマコンデンサ等を接続し、試験で得られる
特性を参照しながら調整を行う手段か採用されてきた。
また、従来から、FETスイッチ回路として第7図に示
すような回路、即ちソース−ゲート間に抵抗Rsgを接
続して接合容量をキャンセルさせる回路も採用されてい
る。
すような回路、即ちソース−ゲート間に抵抗Rsgを接
続して接合容量をキャンセルさせる回路も採用されてい
る。
[発明が解決しようとする問題点]
前記従来技術における小容量のトリマコンデンサ等ての
調整手段によると、フィルタの次数が増加した場合には
実際のフィルタ回路での時定数が計算値に合致するよう
に調整することは殆ど不rI丁能になり、また回路の設
計が著しく複雑になるという欠点かある。
調整手段によると、フィルタの次数が増加した場合には
実際のフィルタ回路での時定数が計算値に合致するよう
に調整することは殆ど不rI丁能になり、また回路の設
計が著しく複雑になるという欠点かある。
また、前記従来技術におけるソース−ゲート間に抵抗R
sgを接続した回路によれば、FETかオン時には各端
子間電圧についてV、=VG=VDとなり各接合容゛量
の影響をキャンセルできることになり、接合容量に関す
る問題はなくなるか、FETがオフ時においてはその条
件は満たされず、各接合容量の影響がそのまま生じてし
まうことになる。更に、この回路を第8図に示すような
ユニティゲイン増幅器AI、A2間のフィルタ回路の時
定数切換え回路として適用した場合には、FETQaが
オン、FETQbかオフに設定されたときに、もし”抵
抗R1の抵抗値が大きく選択されていると図示するよう
な直流電流か流れてしまうため、0点の電圧が変動し、
出力側にオフセット電圧として出力されてしまうことに
なるという問題がある。
sgを接続した回路によれば、FETかオン時には各端
子間電圧についてV、=VG=VDとなり各接合容゛量
の影響をキャンセルできることになり、接合容量に関す
る問題はなくなるか、FETがオフ時においてはその条
件は満たされず、各接合容量の影響がそのまま生じてし
まうことになる。更に、この回路を第8図に示すような
ユニティゲイン増幅器AI、A2間のフィルタ回路の時
定数切換え回路として適用した場合には、FETQaが
オン、FETQbかオフに設定されたときに、もし”抵
抗R1の抵抗値が大きく選択されていると図示するよう
な直流電流か流れてしまうため、0点の電圧が変動し、
出力側にオフセット電圧として出力されてしまうことに
なるという問題がある。
そこで、本発明は、FETスイッチ回路において、FE
Tのオン/オフに関係なく、常にFETの接合容量がキ
ャンセルされて時定数等に影響を与えず、また高周波信
号が入力される回路のスイッチ回路としても支障なく適
用できるものを提供することを目的として創作された。
Tのオン/オフに関係なく、常にFETの接合容量がキ
ャンセルされて時定数等に影響を与えず、また高周波信
号が入力される回路のスイッチ回路としても支障なく適
用できるものを提供することを目的として創作された。
[問題点を解決するための手段]
本発明の基本的構成は第1図に示される。
即ち、FETスイッチ回路において、
FETIのソースとゲート間を非反転増幅回路2と抵抗
Reの直列回路で接続し、ゲートと制御電圧Vcの印加
端子間を抵抗Rdで接続し、 非反転増幅回路2の利得を A r = 1. + (Rc / Rd )に設定す
ると共に、 オン設定制御電圧としてVc=0を、 オフ設定制御電圧、とじて FETがnチャネル形の場合には; Vc ≦(1+ (Rd l Re ) ) VpFE
Tかpチャネル形の場合には; Vc≧(1+ (Rd/Re ))Vp(但し、Vp:
FET1のピンチオフ電圧)を印加することを特徴とし
た接合容量キャンセル弐FETスイッチ回路に係る。
Reの直列回路で接続し、ゲートと制御電圧Vcの印加
端子間を抵抗Rdで接続し、 非反転増幅回路2の利得を A r = 1. + (Rc / Rd )に設定す
ると共に、 オン設定制御電圧としてVc=0を、 オフ設定制御電圧、とじて FETがnチャネル形の場合には; Vc ≦(1+ (Rd l Re ) ) VpFE
Tかpチャネル形の場合には; Vc≧(1+ (Rd/Re ))Vp(但し、Vp:
FET1のピンチオフ電圧)を印加することを特徴とし
た接合容量キャンセル弐FETスイッチ回路に係る。
[作用]
第1図に示すように、今、FETIをnチャネル形とし
、Rb /R1=Re /Rdとして非反転増幅回路2
の利得なAt = 1 + (Rc /Rd )に設定
すると、FETIのソース電圧なVin、ゲート電圧な
りc、とじた場合に、Va =Vin+ (Rc /
(Rc +Rd ) ) Vc・・・・・・・・・・・
・■ の関係が成立する。
、Rb /R1=Re /Rdとして非反転増幅回路2
の利得なAt = 1 + (Rc /Rd )に設定
すると、FETIのソース電圧なVin、ゲート電圧な
りc、とじた場合に、Va =Vin+ (Rc /
(Rc +Rd ) ) Vc・・・・・・・・・・・
・■ の関係が成立する。
従って、FETIをオンに設定する条件として、Vc
=Oを印加することとすれば、常にVG=Vinの関係
か成立することになる。
=Oを印加することとすれば、常にVG=Vinの関係
か成立することになる。
一方、FET1をオフにする条件としては、nチャネル
形の場合には、 VG≦V in+ V p −−−−−−−−−■であ
ることが必要となるか、Vcを VC≦(l + (Rd /Rc ) ) Vp =■
の条件て印加することとすると、■式と0式とから(り
)式の条件か成立し、FETIはオフに設定されること
になる。
形の場合には、 VG≦V in+ V p −−−−−−−−−■であ
ることが必要となるか、Vcを VC≦(l + (Rd /Rc ) ) Vp =■
の条件て印加することとすると、■式と0式とから(り
)式の条件か成立し、FETIはオフに設定されること
になる。
また、FETをPチャネル形とする場合においては、■
式は前記と同様てあり、FETをオフにする条件として
は、 Va ≧Vin+Vp −−−−−−、−・■゛である
ことか必要になるか、Veを Vc≧(1+ (Rd / Rc ) ) Vp−(@
>’の条件°C印加すると、(0式と■°式とからt2
)’式の条件か成立し、FETはオフに設定される。
式は前記と同様てあり、FETをオフにする条件として
は、 Va ≧Vin+Vp −−−−−−、−・■゛である
ことか必要になるか、Veを Vc≧(1+ (Rd / Rc ) ) Vp−(@
>’の条件°C印加すると、(0式と■°式とからt2
)’式の条件か成立し、FETはオフに設定される。
ところで、前記のFETIのオン時においては、Vin
の如何にかかわらずV、=Vin=Voutとなる。従
って、FETIの各接合容量CgS、 Cds、 Cd
gには電荷か蓄積されず、その接合容量の影響をキャン
セルさせることができる。
の如何にかかわらずV、=Vin=Voutとなる。従
って、FETIの各接合容量CgS、 Cds、 Cd
gには電荷か蓄積されず、その接合容量の影響をキャン
セルさせることができる。
またFETIがオフ時においては、■式から明らかなよ
うにV6とVinの差、即ちFETIのソースとゲート
間の電位差はVinか変化しても一定であるため、Cg
Sに蓄積される電荷は一定となり、やはりCgsの影響
をキャンセルすることが1+f能となる。
うにV6とVinの差、即ちFETIのソースとゲート
間の電位差はVinか変化しても一定であるため、Cg
Sに蓄積される電荷は一定となり、やはりCgsの影響
をキャンセルすることが1+f能となる。
この場合、Cds、 Cdgの影響は残ることになるか
、一般にはCgsに比較して小さいため実際りはその影
響があまり問題とならない。
、一般にはCgsに比較して小さいため実際りはその影
響があまり問題とならない。
即ち、本発明のFETスイッチ回路てはFET1をオン
/オフするための制御電圧VcにFETのソース側に印
加される電圧Vinを非反転増幅回路2を介して重畳さ
せているため、オン/オフされる電圧Vinが変化して
もFET1のソース−ゲート間の電位差は変化せず、従
ってソース−ゲート間の接合容量Cgsに蓄−積される
電荷に変化かなく、その接合容qcgsの影響を常にキ
ャンセルできると共に、少なくともFET1のオン時に
おいてはゲート−トレイン間の接合容量Cdgやソース
−トレイン間の接合容量Cdsの影響をもキャンセルて
きることになる。
/オフするための制御電圧VcにFETのソース側に印
加される電圧Vinを非反転増幅回路2を介して重畳さ
せているため、オン/オフされる電圧Vinが変化して
もFET1のソース−ゲート間の電位差は変化せず、従
ってソース−ゲート間の接合容量Cgsに蓄−積される
電荷に変化かなく、その接合容qcgsの影響を常にキ
ャンセルできると共に、少なくともFET1のオン時に
おいてはゲート−トレイン間の接合容量Cdgやソース
−トレイン間の接合容量Cdsの影響をもキャンセルて
きることになる。
[実施例1]
以下、本発明の一実施例を第2図を用いて説明する。
この実施例は第5図に示したアクティブフィルタ回路に
本発明のFETスイッチ回路を適用したものである。即
ち、非反転増幅回路11に対して、Rtl、 Rt3と
Ctl、Ct4とからなるローパスフィルタ構造をFE
TQI、Q3゜Q7.Q8によって抵抗回路と容量回路
を切換え、またRL2.Rt4とCt、2.Ct3とか
らなるローパスフィルタ構造をFETQ2.Q4゜Q5
.Q6によって抵抗回路と容量回路を切換えて各種時定
数を設定するものであるが、本発明のFETスイッチ回
路はFETQI〜Q6のスイッチング動作を実行させる
ために用いられている。
本発明のFETスイッチ回路を適用したものである。即
ち、非反転増幅回路11に対して、Rtl、 Rt3と
Ctl、Ct4とからなるローパスフィルタ構造をFE
TQI、Q3゜Q7.Q8によって抵抗回路と容量回路
を切換え、またRL2.Rt4とCt、2.Ct3とか
らなるローパスフィルタ構造をFETQ2.Q4゜Q5
.Q6によって抵抗回路と容量回路を切換えて各種時定
数を設定するものであるが、本発明のFETスイッチ回
路はFETQI〜Q6のスイッチング動作を実行させる
ために用いられている。
ここに、FETQI、Q2のオン/オフは制御端子12
からの電圧Vclを制御することにより設定され、FE
TQ3.Q4のオン/オフは制御端子13からの電圧V
c2を制御することにより設定され、またFETQ5.
Q7のオン/オフは制御端子14からの電圧Vc3を制
御することにより設定され、FETQ6.Q8のオン/
オフは制御端子15からの電圧Vc4を制御することに
より設定される。尚、この回路において、nチャネル形
のFETQI〜Q8のピンチオフ電圧(Vp )は同一
である。
からの電圧Vclを制御することにより設定され、FE
TQ3.Q4のオン/オフは制御端子13からの電圧V
c2を制御することにより設定され、またFETQ5.
Q7のオン/オフは制御端子14からの電圧Vc3を制
御することにより設定され、FETQ6.Q8のオン/
オフは制御端子15からの電圧Vc4を制御することに
より設定される。尚、この回路において、nチャネル形
のFETQI〜Q8のピンチオフ電圧(Vp )は同一
である。
また、非反転増幅回路16のオペアンプ16aに接続さ
れている抵抗RalとRblの抵抗値は等しく、また非
反転増幅回路17のオペアンプ17aに接続されている
抵抗Ra2とRb2の抵抗値も等しく設定されており、
各非反転増幅回路16.17の利得は2と設定されてい
る。
れている抵抗RalとRblの抵抗値は等しく、また非
反転増幅回路17のオペアンプ17aに接続されている
抵抗Ra2とRb2の抵抗値も等しく設定されており、
各非反転増幅回路16.17の利得は2と設定されてい
る。
更に、各抵抗の抵抗値について、Rcl=Rd1. R
c2= R,d2. Rcl= Rd3. Rc4=
Rd4゜Rc5= Rd5. Rc6= Rd6の条件
が設定されている。
c2= R,d2. Rcl= Rd3. Rc4=
Rd4゜Rc5= Rd5. Rc6= Rd6の条件
が設定されている。
従ッテ、Vclを0にするとFETQI及びQ2かオン
、2Vp以下にするとFE′TQI及びQ2がオフとな
る。また、Vc2を0とするとFETQ3及びQ4がオ
ン、2Vp以・下にするとFETQ3及びQ4かオフと
なる。FETQ5、Q6については、それぞれV c3
. V c4をOにするとオンになり、2Vp以下にす
るとオフになる。尚、FETQ7.Q8はそれぞれQ5
、Q6のオン/オフに同期してオン/オフする。
、2Vp以下にするとFE′TQI及びQ2がオフとな
る。また、Vc2を0とするとFETQ3及びQ4がオ
ン、2Vp以・下にするとFETQ3及びQ4かオフと
なる。FETQ5、Q6については、それぞれV c3
. V c4をOにするとオンになり、2Vp以下にす
るとオフになる。尚、FETQ7.Q8はそれぞれQ5
、Q6のオン/オフに同期してオン/オフする。
即も、本実施例は前記第1図の作用欄で説明した条件の
うち、非反転増幅回路2の利得を2に設定すると共に、
Rc=Rdとしたものをそれぞれのスイッチ回路に適用
した構成を採用している。
うち、非反転増幅回路2の利得を2に設定すると共に、
Rc=Rdとしたものをそれぞれのスイッチ回路に適用
した構成を採用している。
従って、本実施例においてはV cl、 V c2゜V
c3. V c4をそれぞれ独立に制御することによ
り、フィルタ回路の時定数を各種の値に切換えることか
可能であるが、各FETQI〜Q6はそのオン時におい
てはソース、ゲート、及びトレインの各電圧が等しくな
り、各端子間の接合容量がキャンセルされ、またオフ時
においてソース電圧か変化してもゲート電圧にそのソー
ス電圧が重畳されているため、ソース−ゲート間の電位
差が変化せず、少なくともソース−ゲート間の接合容量
はキャンセルされる。−方、各FETかオフ時には、ソ
ース−トレイン間、ゲート−トレイン間の接合容量の影
響が問題となるか、それらの接合容量はソース−ゲート
間の接合容量に比較して小さいため、各ローパスフィル
タの時定数に4える影響は無視し得る。
c3. V c4をそれぞれ独立に制御することによ
り、フィルタ回路の時定数を各種の値に切換えることか
可能であるが、各FETQI〜Q6はそのオン時におい
てはソース、ゲート、及びトレインの各電圧が等しくな
り、各端子間の接合容量がキャンセルされ、またオフ時
においてソース電圧か変化してもゲート電圧にそのソー
ス電圧が重畳されているため、ソース−ゲート間の電位
差が変化せず、少なくともソース−ゲート間の接合容量
はキャンセルされる。−方、各FETかオフ時には、ソ
ース−トレイン間、ゲート−トレイン間の接合容量の影
響が問題となるか、それらの接合容量はソース−ゲート
間の接合容量に比較して小さいため、各ローパスフィル
タの時定数に4える影響は無視し得る。
この結果、Ctl〜Ct4の値を小さく設定した場合に
おいても、FETQI〜Q8の接合容量の影響による時
定数の誤差を調整が不要になる程度にまで最小限に抑制
することが可能となり、複数のFETを同時にオンとし
たときにも接合容量がキャンセルされているため−、フ
ィルタ構成部の抵抗とコンデンサの値と時定数との直線
性を維持することかできる。
おいても、FETQI〜Q8の接合容量の影響による時
定数の誤差を調整が不要になる程度にまで最小限に抑制
することが可能となり、複数のFETを同時にオンとし
たときにも接合容量がキャンセルされているため−、フ
ィルタ構成部の抵抗とコンデンサの値と時定数との直線
性を維持することかできる。
[実施例2]
この実施例は第3図にその回路図か示され、本発明のF
ETスイッチ回路を減衰切換え回路へ適用したものであ
る。
ETスイッチ回路を減衰切換え回路へ適用したものであ
る。
RxとRyは入力電圧Vinの分圧7n抵抗てあり、端
子21.22の電圧Vcx、Vcyを制御することによ
りFETQx 、Qyをオン/オフ制御して分圧された
電圧を出力電圧とするものである。
子21.22の電圧Vcx、Vcyを制御することによ
りFETQx 、Qyをオン/オフ制御して分圧された
電圧を出力電圧とするものである。
ここに各非反転増幅回路23.24のオペアンプ23a
、24aに接続されている各抵抗については、Rax=
Rbx、 Ray= Rbyとされており、各非反転
増幅回路23.24の利得は前記実施例と同様に2であ
る。また、FETQx 。
、24aに接続されている各抵抗については、Rax=
Rbx、 Ray= Rbyとされており、各非反転
増幅回路23.24の利得は前記実施例と同様に2であ
る。また、FETQx 。
Qyのゲートに接続されている各抵抗についてもRcx
= Rdx、 Rcy= Rdyの条件が設定されてい
る。
= Rdx、 Rcy= Rdyの条件が設定されてい
る。
従ッテ、V cx、 V cyを0に設定するとFET
Qx 、Qyかそれぞれオンとなり、逆に2Vp以下に
設定するとオフになり、V cx、 V cyを制御す
ることによりVoutとしてVinまたは(Ry /
(Rx +Ry ) ) Vinを選択出力させること
か可能になる。
Qx 、Qyかそれぞれオンとなり、逆に2Vp以下に
設定するとオフになり、V cx、 V cyを制御す
ることによりVoutとしてVinまたは(Ry /
(Rx +Ry ) ) Vinを選択出力させること
か可能になる。
従来のFETスイッチ回路をこの減衰切換え回路に適用
すると、Vinが高周波信号であるときには接合容量に
原因して減衰率に大きな誤差か生じるが、本実施例にお
いては前記の実施例1と同様にFETQx 、Qyの接
合容量をキャンセルできるため、その誤差を極めて小さ
くすることかてきる。
すると、Vinが高周波信号であるときには接合容量に
原因して減衰率に大きな誤差か生じるが、本実施例にお
いては前記の実施例1と同様にFETQx 、Qyの接
合容量をキャンセルできるため、その誤差を極めて小さ
くすることかてきる。
[発明の効果]
以上のように、本発明は、FETスイッチ回路において
FETの具有する接合容量をキャンセルさせることによ
り、FETスイッチ回路を種々の回路に組込んだ際にお
ける接合容量の影響を極めて少なくする。 、 特に、実施例1で示したように、アクティブフィルタ回
路に適用することにより、時定数を小さくする場合にも
容量回路の調整を不必要とし、複数のFETスイッチ回
路を組込んだ構成でFETをオンにしたときにおいても
抵抗とコンデンサの値と時定数との直線性を維持させる
ことかてきるため回路の設計が極めて容易になる。
FETの具有する接合容量をキャンセルさせることによ
り、FETスイッチ回路を種々の回路に組込んだ際にお
ける接合容量の影響を極めて少なくする。 、 特に、実施例1で示したように、アクティブフィルタ回
路に適用することにより、時定数を小さくする場合にも
容量回路の調整を不必要とし、複数のFETスイッチ回
路を組込んだ構成でFETをオンにしたときにおいても
抵抗とコンデンサの値と時定数との直線性を維持させる
ことかてきるため回路の設計が極めて容易になる。
また、FETの接合容量は電極間電圧に依存するために
信号波形にひずみを生じる傾向があるか、本発明の回路
てはその接合容量をキャンセルてきるため、波形ひずみ
を防止することかてきるという利点もある。
信号波形にひずみを生じる傾向があるか、本発明の回路
てはその接合容量をキャンセルてきるため、波形ひずみ
を防止することかてきるという利点もある。
第1図は本発明の基本的構成を示す図、第2図は本発明
のFETスイッチ回路をアクティブフィルタ回路へ適用
した実施例1に係る電気回路図、第3図は本発明のFE
Tスイッチ回路を減衰切換え回路へ適用した実施例2に
係る電気回路図、第4図は2成形アクティブフィルタの
電気回路図、第5図は2状形アクティブフィルタ回路に
従来の時定数切換え用FETスイッチ回路を適用した電
気回路図、第6図はFETと接合容量の関係を示したF
ET回路図、第7図は従来技術における接合容量キャン
セル弐FETスイッチ回路、第8図は同FETスイッチ
回路を用いた時定数切換え回路である。 ■・・・FET 2・・・非反転増幅回路2a・・・
オペアンプ Ra 、Rb 、Rc 、Rd=抵抗 Cgs、 Cdg、 Cd’s−接合容量■。・・・ゲ
ート電圧 Vin・・・入力電圧Vout・・・出力電
圧 A、・・・非反転増幅回路の利得 ds 非反転増幅回路2の利得: Ar ”1+(Rc/Rd) スイッチオン設定時:Vc=0 スイッチオフ設定時: Vc≦(1+ (Rd/Rc))Vp (但し、Vp、FET1のピンチオフ電圧)第3図 第7図
のFETスイッチ回路をアクティブフィルタ回路へ適用
した実施例1に係る電気回路図、第3図は本発明のFE
Tスイッチ回路を減衰切換え回路へ適用した実施例2に
係る電気回路図、第4図は2成形アクティブフィルタの
電気回路図、第5図は2状形アクティブフィルタ回路に
従来の時定数切換え用FETスイッチ回路を適用した電
気回路図、第6図はFETと接合容量の関係を示したF
ET回路図、第7図は従来技術における接合容量キャン
セル弐FETスイッチ回路、第8図は同FETスイッチ
回路を用いた時定数切換え回路である。 ■・・・FET 2・・・非反転増幅回路2a・・・
オペアンプ Ra 、Rb 、Rc 、Rd=抵抗 Cgs、 Cdg、 Cd’s−接合容量■。・・・ゲ
ート電圧 Vin・・・入力電圧Vout・・・出力電
圧 A、・・・非反転増幅回路の利得 ds 非反転増幅回路2の利得: Ar ”1+(Rc/Rd) スイッチオン設定時:Vc=0 スイッチオフ設定時: Vc≦(1+ (Rd/Rc))Vp (但し、Vp、FET1のピンチオフ電圧)第3図 第7図
Claims (1)
- 【特許請求の範囲】 FETスイッチ回路において、 FETのソースとゲート間を非反転増幅回路と抵抗Rc
の直列回路で接続し、ゲートと制御電圧Vcの印加端子
間を抵抗Rdで接続し、非反転増幅回路の利得を A_F=1+(Rc/Rd) に設定すると共に、 オン設定制御電圧としてVc=0を、 オフ設定制御電圧として FETがnチャネル形の場合には; Vc≦(1+(Rd/Rc))Vp FETがpチャネル形の場合には; Vc≧(1+(Rd/Rc))Vp (但し、Vp:FET1のピンチオフ電圧)を印加する
ことを特徴とした接合容量キャンセル式FETスイッチ
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62295450A JP2551925B2 (ja) | 1987-11-24 | 1987-11-24 | 接合容量キャンセル式fetスイッチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62295450A JP2551925B2 (ja) | 1987-11-24 | 1987-11-24 | 接合容量キャンセル式fetスイッチ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01136414A true JPH01136414A (ja) | 1989-05-29 |
JP2551925B2 JP2551925B2 (ja) | 1996-11-06 |
Family
ID=17820746
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62295450A Expired - Fee Related JP2551925B2 (ja) | 1987-11-24 | 1987-11-24 | 接合容量キャンセル式fetスイッチ回路 |
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Country | Link |
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JP (1) | JP2551925B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008301144A (ja) * | 2007-05-31 | 2008-12-11 | Hitachi Ltd | アナログスイッチ |
US10312906B2 (en) | 2016-09-16 | 2019-06-04 | Asahi Kasei Microdevices Corporation | Switch apparatus |
-
1987
- 1987-11-24 JP JP62295450A patent/JP2551925B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2008301144A (ja) * | 2007-05-31 | 2008-12-11 | Hitachi Ltd | アナログスイッチ |
US10312906B2 (en) | 2016-09-16 | 2019-06-04 | Asahi Kasei Microdevices Corporation | Switch apparatus |
Also Published As
Publication number | Publication date |
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JP2551925B2 (ja) | 1996-11-06 |
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