JPH01136414A - 接合容量キャンセル式ｆｅｔスイッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＦＥＴスイッチ回路に係り、より詳細にはＦＥ
Ｔの接合容量をキャンセルさせ、その影響を防ＩＦシた
スイッチ回路に関する。

［従来の技術］ ＦＥＴは少数キャリアの蓄積効果がないためスイッチン
グ動作が速いという特徴を有しており、種々の回路の中
で用いられているか、フィルタの時定数切換え回路や高
周波数の入力がある減衰切換え回路ではＦＥＴ自体の有
する接合容量の影響か無視てきなくなる。

例えば、第４図はオペアンプを用いた２吹膨アクティブ
フィルタ回路であるが、その時定数を種々の値に切換え
る必要がある場合には、第５図に示すようにＦＥＴＱＩ
−Ｑ８が組込まれ、制御電圧Ｖｃｌ−Ｖｃｆｌを適宜設
定することによりＦＥＴＱＩ〜Ｑ８をオン／オフ制御し
、各種の時定数を選択設定する。

しかし、各ＦＥＴＱＩ〜Ｑ８には図の点線て示したよう
な接合容量、即ち第６図で示すようにソース−ゲート間
の接合容量Ｃｇｓ、ソース−トレイン間の接合容量ｃｄ
ｓ、ゲートートレイン間の接合容ｌｃｄｇかあり、前記
の回路で時定数を小さくしようとしてフィルタのコンデ
ンサＣｔの容量を小さくすると、それらの接合容量か無
視できなくなり、時定数に誤差を生じることになる。

従来からこの現象に対する対策として、Ｃｔの値を計算
から求められる所要値より若干小さくしておき、並列に
小容量のトリマコンデンサ等を接続し、試験で得られる
特性を参照しながら調整を行う手段か採用されてきた。

また、従来から、ＦＥＴスイッチ回路として第７図に示
すような回路、即ちソース−ゲート間に抵抗Ｒｓｇを接
続して接合容量をキャンセルさせる回路も採用されてい
る。

［発明が解決しようとする問題点］ 前記従来技術における小容量のトリマコンデンサ等ての
調整手段によると、フィルタの次数が増加した場合には
実際のフィルタ回路での時定数が計算値に合致するよう
に調整することは殆ど不ｒＩ丁能になり、また回路の設
計が著しく複雑になるという欠点かある。

また、前記従来技術におけるソース−ゲート間に抵抗Ｒ
ｓｇを接続した回路によれば、ＦＥＴかオン時には各端
子間電圧についてＶ、＝ＶＧ＝ＶＤとなり各接合容゛量
の影響をキャンセルできることになり、接合容量に関す
る問題はなくなるか、ＦＥＴがオフ時においてはその条
件は満たされず、各接合容量の影響がそのまま生じてし
まうことになる。更に、この回路を第８図に示すような
ユニティゲイン増幅器ＡＩ、Ａ２間のフィルタ回路の時
定数切換え回路として適用した場合には、ＦＥＴＱａが
オン、ＦＥＴＱｂかオフに設定されたときに、もし”抵
抗Ｒ１の抵抗値が大きく選択されていると図示するよう
な直流電流か流れてしまうため、０点の電圧が変動し、
出力側にオフセット電圧として出力されてしまうことに
なるという問題がある。

そこで、本発明は、ＦＥＴスイッチ回路において、ＦＥ
Ｔのオン／オフに関係なく、常にＦＥＴの接合容量がキ
ャンセルされて時定数等に影響を与えず、また高周波信
号が入力される回路のスイッチ回路としても支障なく適
用できるものを提供することを目的として創作された。

［問題点を解決するための手段］ 本発明の基本的構成は第１図に示される。

即ち、ＦＥＴスイッチ回路において、 ＦＥＴＩのソースとゲート間を非反転増幅回路２と抵抗
Ｒｅの直列回路で接続し、ゲートと制御電圧Ｖｃの印加
端子間を抵抗Ｒｄで接続し、 非反転増幅回路２の利得を Ａ　ｒ　＝　１．　＋　（Ｒｃ　／　Ｒｄ　）に設定す
ると共に、 オン設定制御電圧としてＶｃ＝０を、 オフ設定制御電圧、とじて ＦＥＴがｎチャネル形の場合には； Ｖｃ　≦（１＋　（Ｒｄ　ｌ　Ｒｅ　）　）　ＶｐＦＥ
Ｔかｐチャネル形の場合には； Ｖｃ≧（１＋　（Ｒｄ／Ｒｅ　））Ｖｐ（但し、Ｖｐ：
ＦＥＴ１のピンチオフ電圧）を印加することを特徴とし
た接合容量キャンセル弐ＦＥＴスイッチ回路に係る。

［作用］ 第１図に示すように、今、ＦＥＴＩをｎチャネル形とし
、Ｒｂ　／Ｒ１＝Ｒｅ　／Ｒｄとして非反転増幅回路２
の利得なＡｔ　＝　１　＋　（Ｒｃ　／Ｒｄ　）に設定
すると、ＦＥＴＩのソース電圧なＶｉｎ、ゲート電圧な
りｃ、とじた場合に、Ｖａ　＝Ｖｉｎ＋　（Ｒｃ　／　
（Ｒｃ　＋Ｒｄ　）　）　Ｖｃ・・・・・・・・・・・
・■ の関係が成立する。

従って、ＦＥＴＩをオンに設定する条件として、Ｖｃ　
＝Ｏを印加することとすれば、常にＶＧ＝Ｖｉｎの関係
か成立することになる。

一方、ＦＥＴ１をオフにする条件としては、ｎチャネル
形の場合には、 ＶＧ≦Ｖ　ｉｎ＋　Ｖ　ｐ　−−−−−−−−−■であ
ることが必要となるか、Ｖｃを ＶＣ≦（ｌ　＋　（Ｒｄ　／Ｒｃ　）　）　Ｖｐ　＝■
の条件て印加することとすると、■式と０式とから（り
）式の条件か成立し、ＦＥＴＩはオフに設定されること
になる。

また、ＦＥＴをＰチャネル形とする場合においては、■
式は前記と同様てあり、ＦＥＴをオフにする条件として
は、 Ｖａ　≧Ｖｉｎ＋Ｖｐ　−−−−−−、−・■゛である
ことか必要になるか、Ｖｅを Ｖｃ≧（１＋　（Ｒｄ　／　Ｒｃ　）　）　Ｖｐ−（＠
＞’の条件°Ｃ印加すると、（０式と■°式とからｔ２
）’式の条件か成立し、ＦＥＴはオフに設定される。

ところで、前記のＦＥＴＩのオン時においては、Ｖｉｎ
の如何にかかわらずＶ、＝Ｖｉｎ＝Ｖｏｕｔとなる。従
って、ＦＥＴＩの各接合容量ＣｇＳ、　Ｃｄｓ、　Ｃｄ
ｇには電荷か蓄積されず、その接合容量の影響をキャン
セルさせることができる。

またＦＥＴＩがオフ時においては、■式から明らかなよ
うにＶ６とＶｉｎの差、即ちＦＥＴＩのソースとゲート
間の電位差はＶｉｎか変化しても一定であるため、Ｃｇ
Ｓに蓄積される電荷は一定となり、やはりＣｇｓの影響
をキャンセルすることが１＋ｆ能となる。

この場合、Ｃｄｓ、　Ｃｄｇの影響は残ることになるか
、一般にはＣｇｓに比較して小さいため実際りはその影
響があまり問題とならない。

即ち、本発明のＦＥＴスイッチ回路てはＦＥＴ１をオン
／オフするための制御電圧ＶｃにＦＥＴのソース側に印
加される電圧Ｖｉｎを非反転増幅回路２を介して重畳さ
せているため、オン／オフされる電圧Ｖｉｎが変化して
もＦＥＴ１のソース−ゲート間の電位差は変化せず、従
ってソース−ゲート間の接合容量Ｃｇｓに蓄−積される
電荷に変化かなく、その接合容ｑｃｇｓの影響を常にキ
ャンセルできると共に、少なくともＦＥＴ１のオン時に
おいてはゲート−トレイン間の接合容量Ｃｄｇやソース
−トレイン間の接合容量Ｃｄｓの影響をもキャンセルて
きることになる。

［実施例１］ 以下、本発明の一実施例を第２図を用いて説明する。

この実施例は第５図に示したアクティブフィルタ回路に
本発明のＦＥＴスイッチ回路を適用したものである。即
ち、非反転増幅回路１１に対して、Ｒｔｌ、　Ｒｔ３と
Ｃｔｌ、Ｃｔ４とからなるローパスフィルタ構造をＦＥ
ＴＱＩ、Ｑ３゜Ｑ７．Ｑ８によって抵抗回路と容量回路
を切換え、またＲＬ２．Ｒｔ４とＣｔ、２．Ｃｔ３とか
らなるローパスフィルタ構造をＦＥＴＱ２．Ｑ４゜Ｑ５
．Ｑ６によって抵抗回路と容量回路を切換えて各種時定
数を設定するものであるが、本発明のＦＥＴスイッチ回
路はＦＥＴＱＩ〜Ｑ６のスイッチング動作を実行させる
ために用いられている。

ここに、ＦＥＴＱＩ、Ｑ２のオン／オフは制御端子１２
からの電圧Ｖｃｌを制御することにより設定され、ＦＥ
ＴＱ３．Ｑ４のオン／オフは制御端子１３からの電圧Ｖ
ｃ２を制御することにより設定され、またＦＥＴＱ５．
Ｑ７のオン／オフは制御端子１４からの電圧Ｖｃ３を制
御することにより設定され、ＦＥＴＱ６．Ｑ８のオン／
オフは制御端子１５からの電圧Ｖｃ４を制御することに
より設定される。尚、この回路において、ｎチャネル形
のＦＥＴＱＩ〜Ｑ８のピンチオフ電圧（Ｖｐ　）は同一
である。

また、非反転増幅回路１６のオペアンプ１６ａに接続さ
れている抵抗ＲａｌとＲｂｌの抵抗値は等しく、また非
反転増幅回路１７のオペアンプ１７ａに接続されている
抵抗Ｒａ２とＲｂ２の抵抗値も等しく設定されており、
各非反転増幅回路１６．１７の利得は２と設定されてい
る。

更に、各抵抗の抵抗値について、Ｒｃｌ＝Ｒｄ１．　Ｒ
ｃ２＝　Ｒ，ｄ２．　Ｒｃｌ＝　Ｒｄ３．　Ｒｃ４＝　
Ｒｄ４゜Ｒｃ５＝　Ｒｄ５．　Ｒｃ６＝　Ｒｄ６の条件
が設定されている。

従ッテ、Ｖｃｌを０にするとＦＥＴＱＩ及びＱ２かオン
、２Ｖｐ以下にするとＦＥ′ＴＱＩ及びＱ２がオフとな
る。また、Ｖｃ２を０とするとＦＥＴＱ３及びＱ４がオ
ン、２Ｖｐ以・下にするとＦＥＴＱ３及びＱ４かオフと
なる。ＦＥＴＱ５、Ｑ６については、それぞれＶ　ｃ３
．　Ｖ　ｃ４をＯにするとオンになり、２Ｖｐ以下にす
るとオフになる。尚、ＦＥＴＱ７．Ｑ８はそれぞれＱ５
、Ｑ６のオン／オフに同期してオン／オフする。

即も、本実施例は前記第１図の作用欄で説明した条件の
うち、非反転増幅回路２の利得を２に設定すると共に、
Ｒｃ＝Ｒｄとしたものをそれぞれのスイッチ回路に適用
した構成を採用している。

従って、本実施例においてはＶ　ｃｌ、　Ｖ　ｃ２゜Ｖ
　ｃ３．　Ｖ　ｃ４をそれぞれ独立に制御することによ
り、フィルタ回路の時定数を各種の値に切換えることか
可能であるが、各ＦＥＴＱＩ〜Ｑ６はそのオン時におい
てはソース、ゲート、及びトレインの各電圧が等しくな
り、各端子間の接合容量がキャンセルされ、またオフ時
においてソース電圧か変化してもゲート電圧にそのソー
ス電圧が重畳されているため、ソース−ゲート間の電位
差が変化せず、少なくともソース−ゲート間の接合容量
はキャンセルされる。−方、各ＦＥＴかオフ時には、ソ
ース−トレイン間、ゲート−トレイン間の接合容量の影
響が問題となるか、それらの接合容量はソース−ゲート
間の接合容量に比較して小さいため、各ローパスフィル
タの時定数に４える影響は無視し得る。

この結果、Ｃｔｌ〜Ｃｔ４の値を小さく設定した場合に
おいても、ＦＥＴＱＩ〜Ｑ８の接合容量の影響による時
定数の誤差を調整が不要になる程度にまで最小限に抑制
することが可能となり、複数のＦＥＴを同時にオンとし
たときにも接合容量がキャンセルされているため−、フ
ィルタ構成部の抵抗とコンデンサの値と時定数との直線
性を維持することかできる。

［実施例２］ この実施例は第３図にその回路図か示され、本発明のＦ
ＥＴスイッチ回路を減衰切換え回路へ適用したものであ
る。

ＲｘとＲｙは入力電圧Ｖｉｎの分圧７ｎ抵抗てあり、端
子２１．２２の電圧Ｖｃｘ、Ｖｃｙを制御することによ
りＦＥＴＱｘ　、Ｑｙをオン／オフ制御して分圧された
電圧を出力電圧とするものである。

ここに各非反転増幅回路２３．２４のオペアンプ２３ａ
、２４ａに接続されている各抵抗については、Ｒａｘ＝
　Ｒｂｘ、　Ｒａｙ＝　Ｒｂｙとされており、各非反転
増幅回路２３．２４の利得は前記実施例と同様に２であ
る。また、ＦＥＴＱｘ　。

Ｑｙのゲートに接続されている各抵抗についてもＲｃｘ
＝　Ｒｄｘ、　Ｒｃｙ＝　Ｒｄｙの条件が設定されてい
る。

従ッテ、Ｖ　ｃｘ、　Ｖ　ｃｙを０に設定するとＦＥＴ
Ｑｘ　、Ｑｙかそれぞれオンとなり、逆に２Ｖｐ以下に
設定するとオフになり、Ｖ　ｃｘ、　Ｖ　ｃｙを制御す
ることによりＶｏｕｔとしてＶｉｎまたは（Ｒｙ　／　
（Ｒｘ　＋Ｒｙ　）　）　Ｖｉｎを選択出力させること
か可能になる。

従来のＦＥＴスイッチ回路をこの減衰切換え回路に適用
すると、Ｖｉｎが高周波信号であるときには接合容量に
原因して減衰率に大きな誤差か生じるが、本実施例にお
いては前記の実施例１と同様にＦＥＴＱｘ　、Ｑｙの接
合容量をキャンセルできるため、その誤差を極めて小さ
くすることかてきる。

［発明の効果］ 以上のように、本発明は、ＦＥＴスイッチ回路において
ＦＥＴの具有する接合容量をキャンセルさせることによ
り、ＦＥＴスイッチ回路を種々の回路に組込んだ際にお
ける接合容量の影響を極めて少なくする。　　　　、 特に、実施例１で示したように、アクティブフィルタ回
路に適用することにより、時定数を小さくする場合にも
容量回路の調整を不必要とし、複数のＦＥＴスイッチ回
路を組込んだ構成でＦＥＴをオンにしたときにおいても
抵抗とコンデンサの値と時定数との直線性を維持させる
ことかてきるため回路の設計が極めて容易になる。

また、ＦＥＴの接合容量は電極間電圧に依存するために
信号波形にひずみを生じる傾向があるか、本発明の回路
てはその接合容量をキャンセルてきるため、波形ひずみ
を防止することかてきるという利点もある。

【図面の簡単な説明】

第１図は本発明の基本的構成を示す図、第２図は本発明
のＦＥＴスイッチ回路をアクティブフィルタ回路へ適用
した実施例１に係る電気回路図、第３図は本発明のＦＥ
Ｔスイッチ回路を減衰切換え回路へ適用した実施例２に
係る電気回路図、第４図は２成形アクティブフィルタの
電気回路図、第５図は２状形アクティブフィルタ回路に
従来の時定数切換え用ＦＥＴスイッチ回路を適用した電
気回路図、第６図はＦＥＴと接合容量の関係を示したＦ
ＥＴ回路図、第７図は従来技術における接合容量キャン
セル弐ＦＥＴスイッチ回路、第８図は同ＦＥＴスイッチ
回路を用いた時定数切換え回路である。 ■・・・ＦＥＴ　　２・・・非反転増幅回路２ａ・・・
オペアンプ Ｒａ　、Ｒｂ　、Ｒｃ　、Ｒｄ＝抵抗 Ｃｇｓ、　Ｃｄｇ、　Ｃｄ’ｓ−接合容量■。・・・ゲ
ート電圧　Ｖｉｎ・・・入力電圧Ｖｏｕｔ・・・出力電
圧 Ａ、・・・非反転増幅回路の利得 ｄｓ 非反転増幅回路２の利得： Ａｒ　”１＋（Ｒｃ／Ｒｄ） スイッチオン設定時：Ｖｃ＝０ スイッチオフ設定時： Ｖｃ≦（１＋　（Ｒｄ／Ｒｃ））Ｖｐ （但し、Ｖｐ、ＦＥＴ１のピンチオフ電圧）第３図 第７図

Claims (1)

1. 【特許請求の範囲】 ＦＥＴスイッチ回路において、 ＦＥＴのソースとゲート間を非反転増幅回路と抵抗Ｒｃ
   の直列回路で接続し、ゲートと制御電圧Ｖｃの印加端子
   間を抵抗Ｒｄで接続し、非反転増幅回路の利得を Ａ＿Ｆ＝１＋（Ｒｃ／Ｒｄ） に設定すると共に、 オン設定制御電圧としてＶｃ＝０を、 オフ設定制御電圧として ＦＥＴがｎチャネル形の場合には； Ｖｃ≦（１＋（Ｒｄ／Ｒｃ））Ｖｐ ＦＥＴがｐチャネル形の場合には； Ｖｃ≧（１＋（Ｒｄ／Ｒｃ））Ｖｐ （但し、Ｖｐ：ＦＥＴ１のピンチオフ電圧）を印加する
   ことを特徴とした接合容量キャンセル式ＦＥＴスイッチ
   回路。