JP2541444Y2 - A / D converter - Google Patents
A / D converterInfo
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- JP2541444Y2 JP2541444Y2 JP1989095224U JP9522489U JP2541444Y2 JP 2541444 Y2 JP2541444 Y2 JP 2541444Y2 JP 1989095224 U JP1989095224 U JP 1989095224U JP 9522489 U JP9522489 U JP 9522489U JP 2541444 Y2 JP2541444 Y2 JP 2541444Y2
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Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案は、A/Dコンバータ及びそれを備えたマイクロ
コンピュータに関するものである。[Detailed description of the invention] (A) Industrial application field The invention relates to an A / D converter and a microcomputer provided with the A / D converter.
（ロ）従来の技術 アナログ信号をｎビットのデジタル信号に変換する所
謂A/D変換の場合、一括比較型のA/Dコンバータにおいて
は、電源とアースとの間にｎ本の抵抗が直列接続され、
更にｎ本の抵抗に夫々対応するｎ個のコンパレータ（一
括比較回路）が設けられている。そして、ｎ本の抵抗の
各接続点に現れる電位をｎ個のコンパレータの一方の入
力端子に夫々印加し、且つデジタル信号に変換すべきア
ナログ信号をｎ個のコンパレータの他方の入力端子に共
通印加し、これよりｎ個のコンパレータから得られるｎ
個の「０」「１」情報（一括比較結果）をｎビットのデ
ジタル信号としていた（特開昭60-169228号参照）。(B) Conventional technology In the case of so-called A / D conversion for converting an analog signal into an n-bit digital signal, in a batch comparison type A / D converter, n resistors are connected in series between a power supply and ground. And
Further, n comparators (batch comparison circuits) corresponding to the n resistors are provided. Then, a potential appearing at each connection point of the n resistors is applied to one input terminal of the n comparators, and an analog signal to be converted into a digital signal is commonly applied to the other input terminal of the n comparators. And n obtained from n comparators
The information of "0" and "1" (comparison result) is converted into an n-bit digital signal (see Japanese Patent Application Laid-Open No. 60-169228).
（ハ）考案が解決しようとする課題 しかしながら前記従来の技術の場合、ｎ本の抵抗には
常に電流が流れてしまう為、消費電流が多くなってしま
う。一般にマイクロコンピュータにおいては内部消費電
流を極力抑えることが望ましいが、前記A/Dコンバータ
をマイクロコンピュータに内蔵した場合、A/D変換の実
行・非実行に拘らずA/Dコンバータ内部のｎ本の抵抗に
は常に電流が流れる為、マイクロコンピュータの電流消
費量が多くなってしまう問題点があった。(C) Problems to be solved by the present invention However, in the case of the above-mentioned conventional technology, current always flows through the n resistors, so that current consumption increases. In general, in a microcomputer, it is desirable to minimize the internal current consumption. However, when the A / D converter is built in the microcomputer, regardless of whether the A / D conversion is performed or not, the n number of A / D converters inside the A / D converter can be reduced. Since a current always flows through the resistor, there is a problem that the current consumption of the microcomputer increases.
（ニ）課題を解決するための手段 本考案は前記問題点を解決するために為されたもので
あり、 第１電源と第２電源との間にｎ本の抵抗を直列接続し
て成る直列抵抗回路網と、前記ｎ本の抵抗の各接続点に
生じる電圧が一方の入力端子に印加され、且つデジタル
信号に変換すべきアナログ信号が他方の入力端子に共通
印加され、一括レベル比較を行なうｎ個の一括比較回路
とを備え、前記ｎ個の一括比較回路からｎビットのデジ
タル信号を得るA/Dコンバータにおいて、 前記第１電源及び前記第２電源の何れか一方と前記直
列抵抗回路網との間に接続されたスイッチ回路と、 前記ｎ個の一括比較回路からｎビットのデジタル信号
を得るための出力制御信号に基づいて、該出力制御信号
と同時に発生開始し且つ該出力制御信号の第１発生期間
より長い第２発生期間だけ前記スイッチ回路をオンする
オン信号を発生するスイッチ制御回路と、前記オン信号
の第２発生期間中における前記出力制御信号の第１発生
期間の終了時の変化に同期して、前記ｎ個の一括比較回
路から得られたｎビットのデジタル信号を保持する保持
回路と、 を備えたことを特徴とする。(D) Means for Solving the Problems The present invention has been made to solve the above problems, and has a series connection in which n resistors are connected in series between a first power supply and a second power supply. A voltage generated at a connection point between the resistor network and the n resistors is applied to one input terminal, and an analog signal to be converted to a digital signal is commonly applied to the other input terminal, and collective level comparison is performed. An A / D converter including n batch comparison circuits and obtaining an n-bit digital signal from the n batch comparison circuits, wherein one of the first power supply and the second power supply and the series resistance network And a switch circuit connected between the output control signal and the output control signal based on an output control signal for obtaining an n-bit digital signal from the n batch comparison circuits. From the first occurrence period A switch control circuit for generating an ON signal for turning on the switch circuit only for a long second generation period, and in synchronization with a change at the end of the first generation period of the output control signal during the second generation period of the ON signal; And a holding circuit for holding an n-bit digital signal obtained from the n batch comparison circuits.
（ホ）作用 本考案によれば、A/D変換が必要な時のみ直列抵抗回
路網に電流が流れる為、消費電流を少なくすることがで
きる。(E) Function According to the present invention, current flows through the series resistor network only when A / D conversion is necessary, so that current consumption can be reduced.
（ヘ）実施例 本考案の詳細を図示の実施例により具体的に説明す
る。(F) Embodiment The details of the present invention will be specifically described with reference to the illustrated embodiment.
第１図は、アナログ信号を４ビットのデジタル信号に
変換する場合の一括比較型A/Dコンバータを示す回路図
であり、マイクロコンピュータに内蔵されているものと
する。FIG. 1 is a circuit diagram showing a batch comparison type A / D converter for converting an analog signal into a 4-bit digital signal, which is assumed to be built in a microcomputer.
第１図において、（１）〜（４）は直列接続された抵
抗であり、これ等抵抗（１）〜（４）は、抵抗値が等し
く、且つ電源Vddとアースとの間に接続されるものとす
る。（５）はトランスファゲート（スイッチ回路）であ
り、該トランスファゲート（５）のドレイン・ソース路
は、前記電源Vddと前記抵抗（１）の一端との間に接続
される。（６）〜（９）はコンパレータ（一括比較回
路）であり、反転（−）入力端子は夫々前記抵抗（１）
〜（４）の接続点と接続され、且つ非反転（＋）入力端
子はアナログ信号が印加される印加端子（10）と共通接
続されている。前記コンパレータ（６）〜（９）は、コ
ンパレータ制御信号CSが共通印加されることによって動
作し、各反転入力端子のレベルが非反転入力端子のレベ
ル以下の時、前記コンパレータ（６）〜（９）からは
「１」が出力される。（11）はスイッチ制御回路であ
り、インバータ（12）と、該インバータ（12）出力を積
分するコンデンサ（13）と、該コンデンサ（13）の積分
出力を反転するインバータ（14）と、前記インバータ
（12）入力及び前記インバータ（14）出力の論理和を演
算するNORゲート（15）より成る。つまり、前記コンパ
レータ（６）〜（９）から４ビットのデジタル信号を出
力させるための「１」の出力制御信号OSが前記スイッチ
制御回路（11）に印加されると、該スイッチ制御回路
（11）からは、前記出力制御信号OSの「１」期間（第１
発生期間）より長い「０」期間（第２発生期間）のオン
信号Ｚが発生する様になっている。該オン信号Ｚは、前
記トランスファゲート（５）のＰチャンネル側のゲート
にそのまま印加されると共にＮチャンネル側のゲートに
インバータ（16）を介して印加される為、前記オン信号
Ｚが「０」になると、前記トランスファゲート（５）は
オンする。よって前記オン信号Ｚの「０」期間、抵抗
（１）〜（４）には電流が流れ、A/D変換動作が可能と
なる。（17）〜（20）はラッチ回路（保持回路）であ
り、Ｃ（クロック）端子には前記出力制御信号OSが共通
印加され、Ｄ（データ）端子には夫々前記コンパレータ
（６）〜（９）出力が印加される。つまり、前記出力制
御信号OSが「１」から「０」に立下がると、前記ラッチ
回路（17）〜（20）は夫々前記コンパレータ（６）〜
（９）出力をスタティックにラッチし、前記ラッチ回路
（17）〜（20）のＱ（出力）端子から４ビットのデジタ
ル信号が得られるのである。In FIG. 1, (1) to (4) are resistors connected in series, and these resistors (1) to (4) have the same resistance value and are connected between the power supply Vdd and the ground. Shall be. (5) is a transfer gate (switch circuit), and the drain / source path of the transfer gate (5) is connected between the power supply Vdd and one end of the resistor (1). (6) to (9) are comparators (batch comparison circuits), and inverting (-) input terminals are respectively provided with the resistors (1)
(4) and the non-inverting (+) input terminal is commonly connected to the application terminal (10) to which an analog signal is applied. The comparators (6) to (9) operate by the common application of the comparator control signal CS. When the level of each inverting input terminal is lower than the level of the non-inverting input terminal, the comparators (6) to (9) operate. ) Outputs “1”. (11) a switch control circuit, comprising an inverter (12), a capacitor (13) for integrating the output of the inverter (12), an inverter (14) for inverting the integrated output of the capacitor (13), and the inverter (12) A NOR gate (15) for calculating the logical sum of the input and the output of the inverter (14). That is, when an output control signal OS of "1" for outputting a 4-bit digital signal from the comparators (6) to (9) is applied to the switch control circuit (11), the switch control circuit (11) ), The “1” period of the output control signal OS (first
The ON signal Z is generated in a “0” period (second generation period) longer than the “generation period”. Since the ON signal Z is applied to the P-channel side gate of the transfer gate (5) as it is and is applied to the N-channel side gate via the inverter (16), the ON signal Z becomes "0". , The transfer gate (5) turns on. Therefore, during the “0” period of the ON signal Z, a current flows through the resistors (1) to (4), and an A / D conversion operation becomes possible. (17) to (20) are latch circuits (holding circuits), the output control signal OS is commonly applied to a C (clock) terminal, and the comparators (6) to (9) are respectively applied to a D (data) terminal. ) Output is applied. That is, when the output control signal OS falls from "1" to "0", the latch circuits (17) to (20) respectively operate the comparators (6) to (20).
(9) The output is statically latched, and a 4-bit digital signal is obtained from the Q (output) terminal of the latch circuits (17) to (20).
以下、第２図のタイミングチャートを基に第１図の動
作を説明する。Hereinafter, the operation of FIG. 1 will be described based on the timing chart of FIG.
マイクロコンピュータ内部において、「１」のコンパ
レータ制御信号CSがコンパレータ（６）〜（９）に印加
された状態で、A/D変換命令が実行されると、第１発生
期間t1だけ「１」の出力制御信号OSが発生し、スイッチ
制御回路（11）内部のインバータ（12）、NORゲート（1
5）の一方の入力端子、及びラッチ回路（17）〜（20）
のＣ端子に印加される。すると、インバータ（12）出力
Ｘはコンデンサ（13）によって積分される為、第２図Ｘ
の波形となり、インバータ（14）のスレッショルドレベ
ルを第２図Ｘの一点鎖線レベルthとすると、該インバー
タ（14）出力Ｙは第２図Ｙの波形となる。従ってNORゲ
ート（15）からは第２発生期間t2（＞t1）だけ「０」の
オン信号Ｚが出力される。よって、トランスファゲート
（５）は、Ｎチャンネル側のゲートに「１」が印加され
ると共にＰチャンネル側のゲートに「０」が印加されて
オンし、抵抗（１）〜（４）に電流が流れてコンパレー
タ（６）〜（９）の反転入力端子に抵抗（１）〜（４）
の各接続点電位が印加されることになる。つまり、第２
発生期間t2だけ、コンパレータ（６）〜（９）は比較出
力が可能となる。In the microcomputer, with the comparator control signal CS "1" is applied to the comparator (6) to (9), the A / D conversion instruction is executed, only the first generation period t 1 "1" Output control signal OS is generated, the inverter (12) inside the switch control circuit (11), and the NOR gate (1
5) One input terminal and latch circuit (17) to (20)
Is applied to the C terminal. Then, the output X of the inverter (12) is integrated by the capacitor (13).
Assuming that the threshold level of the inverter (14) is the dashed line level th in FIG. 2X, the output Y of the inverter (14) has the waveform of FIG. Therefore, the ON signal Z of “0” is output from the NOR gate (15) only during the second generation period t 2 (> t 1 ). Therefore, the transfer gate (5) is turned on when “1” is applied to the N-channel side gate and “0” is applied to the P-channel side gate, and current flows through the resistors (1) to (4). The resistors (1) to (4) flow to the inverting input terminals of the comparators (6) to (9).
Will be applied. That is, the second
Only generation period t 2, the comparator (6) to (9) it is possible to compare the output.
そして、印加端子（10）にデジタル信号に変換すべき
アナログ信号が印加されると、コンパレータ（６）〜
（９）において一括レベル比較が行なわれ、これ等コン
パレータ（６）〜（９）からはアナログ信号に対する
「０」又は「１」の４ビットのデジタル信号が出力され
ることになる。その後、出力制御信号OSが「１」から
「０」に立下がると、第１発生期間t1と第２発生期間t2
との差期間t3内において、コンパレータ（６）〜（９）
出力が夫々ラッチ回路（17）〜（20）にラッチされ、こ
れより４ビットのデジタル信号がラッチ回路（17）〜
（20）のＱ端子から出力されることになり、A/D変換が
実行されたことになる。When an analog signal to be converted into a digital signal is applied to the application terminal (10), the comparator (6) to
At (9), a collective level comparison is performed, and the comparators (6) to (9) output a 4-bit digital signal of "0" or "1" with respect to the analog signal. Thereafter, when the output control signal OS falls from “1” to “0”, the first generation period t 1 and the second generation period t 2
Within a period t 3 of the comparator (6) - (9)
The output is latched by the latch circuits (17) to (20), respectively, and the 4-bit digital signal is output from the latch circuits (17) to (20).
This is output from the Q terminal of (20), which means that A / D conversion has been performed.
尚、スイッチ制御回路（11）を設けることにより、ラ
ッチ回路（17）〜（20）がコンパレータ（６）〜（９）
のデジタル出力を保持するタイミングではトランスファ
ゲート（５）が確実にオンして直列抵抗（１）〜（４）
に電流が供給されており、この結果、ラッチ回路（17）
〜（20）はコンパレータ（６）〜（９）のデジタル出力
を確実に保持できることになる。The provision of the switch control circuit (11) allows the latch circuits (17) to (20) to be switched by the comparators (6) to (9).
At the timing when the digital output is held, the transfer gate (5) is surely turned on and the series resistors (1) to (4)
Current is supplied to the latch circuit (17).
(20) can surely hold the digital outputs of the comparators (6) to (9).
またマイクロコンピュータ内部において、A/D変換を
実行しない場合、A/D変換命令が実行されないことか
ら、「０」のコンパレータ制御信号CSが出力されてコン
パレータ（６）〜（９）はオフし、A/D変換結果は得ら
れなくなる。更に「０」の出力制御信号OSによってトラ
ンスファゲート（５）がオフし、抵抗（１）〜（４）に
は電流が流れなくなり、これよりA/D変換を実行しない
時における抵抗（１）〜（４）での消費電流を零とする
ことができる。When the A / D conversion is not executed in the microcomputer, the A / D conversion instruction is not executed. Therefore, the comparator control signal CS of “0” is output and the comparators (6) to (9) are turned off. A / D conversion results cannot be obtained. Further, the transfer gate (5) is turned off by the output control signal OS of "0", and no current flows through the resistors (1) to (4). The current consumption in (4) can be reduced to zero.
以上より、A/D変換を実行すべき期間（第２発生期間t
2）のみ、抵抗（１）〜（４）に電流を流す様にした
為、マイクロコンピュータの消費電流を少なくすること
ができる。As described above, the period in which the A / D conversion should be performed (the second generation period t)
Only in 2 ), current is supplied to the resistors (1) to (4), so that the current consumption of the microcomputer can be reduced.
（ト）考案の効果 本考案によれば、A/D変換を実行すべき期間のみ直列
抵抗回路網に電流を流す為、マイクロコンピュータにお
ける消費電流を少なくできる利点が得られる。更に、ス
イッチ制御回路を設けることによって、保持回路が一括
比較回路のデジタル出力を保持するタイミングではスイ
ッチ回路が確実にオンして直列抵抗回路網に電流が供給
される様になっている為、保持回路は一括比較回路のデ
ジタル出力を確実に保持できる利点が得られる。(G) Effects of the present invention According to the present invention, current flows through the series resistor network only during the period in which A / D conversion is to be performed. Furthermore, the provision of the switch control circuit ensures that the switch circuit is turned on at the timing when the holding circuit holds the digital output of the batch comparison circuit, and current is supplied to the series resistor network. The circuit has an advantage that the digital output of the batch comparison circuit can be reliably held.
第１図は本考案のA/Dコンバータを示す回路図、第２図
は第１図の各部波形を示すタイミングチャートである。 （１）〜（４）……抵抗、（５）……トランスファゲー
ト、（６）〜（９）……コンパレータ、（11）……スイ
ッチ制御回路、（17）〜（20）……ラッチ回路。FIG. 1 is a circuit diagram showing the A / D converter according to the present invention, and FIG. 2 is a timing chart showing waveforms at various points in FIG. (1) to (4): resistance, (5): transfer gate, (6) to (9): comparator, (11): switch control circuit, (17) to (20): latch circuit .
Claims (1)
直列接続して成る直列抵抗回路網と、前記ｎ本の抵抗の
各接続点に生じる電圧が一方の入力端子に印加され、且
つデジタル信号に変換すべきアナログ信号が他方の入力
端子に共通印加され、一括レベル比較を行うｎ個の一括
比較回路とを備え、前記ｎ個の一括比較回路からｎビッ
トのデジタル信号を得るA/Dコンバータにおいて、 前記第１電源及び前記第２電源の何れか一方と前記直列
抵抗回路網との間に接続されたスイッチ回路と、 前記ｎ個の一括比較回路からｎビットのデジタル信号を
得るための出力制御信号に基づいて、該出力制御信号と
同時に発生開始し且つ該出力制御信号の第１発生期間よ
り長い第２発生期間だけ前記スイッチ回路をオンするオ
ン信号を発生するスイッチ制御回路と、 前記オン信号の第２発生期間中における前記出力制御信
号の第１発生期間の終了時の変化に同期して、前記ｎ個
の一括比較回路から得られたｎビットのデジタル信号を
保持する保持回路と、 を備えたことを特徴とするA/Dコンバータ。1. A series resistor network formed by connecting n resistors in series between a first power source and a second power source, and a voltage generated at each connection point of the n resistors is connected to one input terminal. An analog signal to be applied and to be converted into a digital signal is commonly applied to the other input terminal, and comprises n batch comparison circuits for performing a batch level comparison, wherein the n batch comparison circuits output n-bit digital signals. A switch circuit connected between one of the first power supply and the second power supply and the series resistor network; and n bits of digital data from the n batch comparison circuits. A switch for generating an ON signal based on an output control signal for obtaining a signal, the ON signal being started simultaneously with the output control signal and turning on the switch circuit for a second generation period longer than the first generation period of the output control signal System And a circuit for holding an n-bit digital signal obtained from the n batch comparison circuits in synchronization with a change at the end of the first generation period of the output control signal during the second generation period of the ON signal. An A / D converter, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989095224U JP2541444Y2 (en) | 1989-08-10 | 1989-08-10 | A / D converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989095224U JP2541444Y2 (en) | 1989-08-10 | 1989-08-10 | A / D converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334331U JPH0334331U (en) | 1991-04-04 |
| JP2541444Y2 true JP2541444Y2 (en) | 1997-07-16 |
Family
ID=31644501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989095224U Expired - Lifetime JP2541444Y2 (en) | 1989-08-10 | 1989-08-10 | A / D converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541444Y2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58103226A (en) * | 1981-12-15 | 1983-06-20 | Nec Corp | Resistance string type load circuit |
| JPS60256229A (en) * | 1984-05-31 | 1985-12-17 | Fujitsu Ltd | Da converter |
| JPS63144617A (en) * | 1986-12-08 | 1988-06-16 | Sony Corp | Chopper type comparator |
-
1989
- 1989-08-10 JP JP1989095224U patent/JP2541444Y2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334331U (en) | 1991-04-04 |
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