JP2525159B2 - デイジタルの閾値検出回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ヒステリシス特性を有するディジタルの閾
値検出回路に関する。

発明の背景 テレビジョンの分野において、信号がディジタル回路
により処理されるディジタル・テレビジョン受像機の開
発に向けて多大の努力が払われている。この努力の動機
づけは、ディジタルのテレビジョンが、静止画像表示、
多画面表示、衛星の放物面反射器用増幅器等に対する直
接中継といったような多くの新しい機能を与えることが
できるという事実によるものである。

テレビジョンの産業においては、ビデオ信号の信号対
雑音比（以下、S/N比という。）を改善しようとする要
求が従来からある。ビデオ信号は周期的であり、雑音は
非周期的であるという事実を利用してS/N比を改善させ
る方法がある。ビデオ信号を順次加算したり、あるいは
信号の平均化を行なうことは、周期的信号成分を強調す
る傾向があり、非周期的雑音成分が取り除かれ、以てS/
N比が改善される。信号の平均化方法は、テレビジョン
画像が比較的動かない場合に良い結果を与える。しかし
ながら、背景にかなりの動きがあると、信号の平均化に
より再生画像の画質が低下し、例えば、コメットテール
が生じる。

フリング（Fling）氏により、出願番号第702,612号と
して出願された、“画像の動きの履歴に応答して適応的
に制御されるビデオ信号用巡回型フィルタ”という名称
の米国特許出願は、画像の動きの問題点を解決する方法
を開示するものである。フリング氏による装置は、現ビ
デオ信号と蓄積ビデオ信号（１フレーム期間だけ遅延さ
れている。）が配分され、画像間の動きの関数として合
計され、雑音の低減されたビデオ信号を発生する巡回型
フィルタを含んでいる。この巡回型フィルタは、動き検
出器および動き検出器の出力における動き信号を貯える
ための補助フレーム・メモリを含んでいる。現動き信号
および貯えられた動き信号に応答する論理装置は、現ビ
デオ信号および遅延ビデオ信号を配分するために、予め
定められるスケール係数（例えば、1,1/2および1/8）を
選択する。

典型的には、動き検出器は、入来ビデオ信号から蓄積
ビデオ信号を引き算し、差信号を発生する減算器を含ん
でいる。フレームからフレームでの画像の動きを表わす
差信号は、１ビットの動き信号を発生する閾値検出器に
供給される。動き信号は、差信号が閾値レベルより小さ
いか大きいかにより、論理“0"か論理“1"である。先に
述べたように、雑音低減システムにおいては、動き信号
により現ビデオ信号と遅延ビデオ信号とを配分するため
に使われるスケール係数が決まる。

ヒステリシスを持たない動き検出器が有する問題点
は、平均の差信号が閾値レベルであるか、もしくはそれ
に近いと、例えば、雑音により発生される望ましくない
信号変化により、動き検出器の出力状態が切り換えら
れ、擬似の動き信号が生じる。

発明の概要 本発明による新規な閾値検出回路は、ヒステリシス特
性を持っており、雑音に対する感度を犠牲にしないで、
確実な切り換え点が得られる。本発明のディジタル閾値
検出回路は、合成手段および閾値装置を含んでいる。ｎ
ビットのディジタル入力信号（例えば、８ビットの差信
号）が第１の閾値レベルになると、閾値装置からの１ビ
ットの出力信号（例えば、１ビットの動き信号）が論理
“0"から論理“1"に変わる。１ビットの出力信号は、ｎ
ビットの入力信号と合成され、合成された入力信号は、
閾値装置に供給され、出力信号に正のヒステリシス効果
が与えられる。出力信号と入力信号との組合せは、出力
信号が論理“1"のとき、より低い第２の閾値レベルを決
める働きをする。このようにして、一度入力信号が第１
の閾値レベルに達し、論理“1"の出力信号にトリガーを
かけると、入力信号が、より低い第２の閾値レベル以下
にならなければ、出力信号は論理“0"に戻ることができ
ない。第１の閾値レベルに近いレベルから、より低い第
２の閾値レベルに入力信号を駆動するのに十分な程大き
くない雑音により、閾値検出回路が切り変えられるのが
防止され、雑音に影響されなくなる。

本発明の説明に役立つ実施例によると、１ビットの出
力信号がｎビットの入力信号と合成され、最上位ビット
が１ビットの出力信号を表わし、残りのビットがｎビッ
トの入力信号を表わす合成入力信号を発生する。

本発明のもう１つの実施例によると、１ビットの出力
信号がｎビットの入力信号と代数的に加算され、先に述
べた合成入力信号を発生する。

一例として示す閾値装置は、先に述べた合成入力信号
に応答する読み出し専用メモリ（以下、ROMという。）
であり、第１および第２の閾値レベルをそれぞれ決める
ようにプログラムされている。

もう１つの構成例によると、閾値装置が、合成入力信
号から基準値を引き算し、差信号を発生する減算器を含
んでおり、符号ビット（すなわち、最上位ビット）によ
り１ビットの出力信号が決まる。

実施例 以下に説明する本発明の各実施例において、閾値テス
トが行なわれる入力信号は、主クロック信号に同期して
同じ周波数で生じる並列８ビットの２進サンプル・シー
ケンスであるものとする。出力信号は、８ビットの入力
信号と同期して同じ周波数で生じる１ビットの２進サン
プル・シーケンスである。

別の指示がなければ、８ビットの入力信号サンプルは
２の補数形式の２進数で表わされているものとする。２
の補数形式による２進数においては、最上位ビットによ
り、その数の符号が決まる。最上位ビットが論理“0"の
ときは、２進数は正であり、最上位ビットが論理“1"の
ときは負である。

各図において、各ブロック間の相互結線は、斜線の近
くの数字で示される導体数を有する並列の多数結線であ
る。

第１図は、本発明によるヒステリシス特性を有するデ
ィジタルの閾値検出器20のブロック図である。閾値検出
器20は、入力端子22に８ビットの入力信号を受け取り、
出力端子24に１ビットの出力信号を発生する。閾値検出
器20は、合成手段40および閾値装置50を含んでいる。閾
値装置50からの１ビットの出力信号は、１クロック・サ
イクル遅延され、合成手段40の２つの入力の中の１つに
帰還され、出力信号にヒステリシス効果を与える。合成
手段40は、８ビットの入力信号と、遅延された１ビット
の出力信号とを合成し、９ビットの合成入力信号を発生
する。９ビットの合成入力信号は閾値装置50に供給され
る。

合成手段40への２つの入力を同期化させるために、一
対のラッチ30および60が設けられる。ラッチ30および60
は、クロック信号（CS）に応答し、８ビットの入力信号
および遅延された１ビットの出力信号の各サンプルを端
子32および62に同時に供給する。クロック信号（CS）源
は数字34で示される。ラッチ60は、１ビットの出力信号
が端子62に供給される前に、１クロック・サイクルだけ
１ビットの出力信号を遅延させる働きもする。

８ビットの入力信号の値が第１の閾値レベルまで増加
すると、閾値装置50の１ビットの出力信号は論理“0"か
ら論理“1"に変わる。閾値装置50からの論理“1"の出力
信号は、１クロック・サイクル遅延され、８ビットの入
力信号と合成（例えば、結合もしくは加算される）され
る。８ビットの入力信号と、遅延された１ビットの出力
信号との組合せは、以下に第２図〜第５図に関連して説
明するような方法で、より低い第２の閾値レベルを決め
る働きをする。従って、閾値装置50からの遅延１ビット
出力信号が、一度論理“1"になると、８ビットの入力信
号が、より低い第２の閾値レベル以下に低下しなけれ
ば、閾値装置の出力信号は論理“0"に戻ることができな
い。第１の閾値レベルおよびより低い第２の閾値レベル
との間の差より小さい雑音振幅は、閾値装置50の出力に
何の影響も与えず、従って、雑音に影響されない限界が
与えられる。

第２図〜第５図は、閾値検出器20の他の各種の実施例
を示す。先に説明したように、８ビットの入力信号は２
の補数形式の２進数であるものとする。第２図の実施例
において、遅延された１ビットの出力信号および８ビッ
トの入力信号は、９ビットの合成入力信号を形成するよ
うに連結され、この９ビットの合成入力信号の最上位ビ
ットおよび残りの８ビットは、それぞれ出力信号および
入力信号を表わす。９ビットの合成入力信号は、９ビッ
トのアドレス符号ワードを定め、１ビット出力信号の各
値を貯えるための512（すなわち2⁹）個のメモリ・ロケ
ーションを有する読み出し専用ランダム・アクセス・メ
モリ（ROM）52のアドレス入力ポートに供給される。

ROM52は、９番目の最上位ビット（すなわち、１ビッ
トの遅延出力信号）が論理“0"のとき、正の第１の閾値
レベルおよび負の第１の閾値レベル間に生じる８ビット
のアドレス符号ワード（すなわち、入力信号値）のすべ
てに対して０の出力値を発生し、他のすべての８ビット
のアドレス符号ワードに対して１の出力値を発生するよ
うにプログラムされている。また、ROM52は、９番目の
最上位ビットが論理“1"のとき、正の第２の閾値レベル
と負の第２の閾値レベルとの間に生じる８ビットのアド
レス符号ワードのすべてに対して０の出力値を発生し、
他のすべての８ビットのアドレス符号ワードに対して１
の出力値を発生するようにプログラムされている。表１
は、このプログラムの一部を示すものであり、表１に
は、この例に対して０の出力状態を発生する８ビットの
アドレス符号ワードがすべて示される。

この表１は、正および負の両方の２の補数化入力信号
値がROM52に供給されるものと仮定している。しかしな
がら、入力信号の大きさだけが入力アドレス符号ワード
に含まれ、ROM52は半分にされ、負のアドレス符号ワー
ドに対応する値（メモリ・ロケーションおよびアドレス
値）はすべて除去されている。

第６図および表１から、入力信号が第１の閾値レベル
0000 1000（すなわち８）より小さい限り、出力信号は
論理“0"のままでいることが分る。入力信号が第１の閾
値レベルに達すると、出力信号が論理“1"に変わる。

論理“1"の出力信号は、ラッチ60により１クロック・
サイクル遅延され、遅延出力信号は合成手段42に供給さ
れる。合成手段42は、遅延された１ビットの出力信号と
８ビットの入力信号を連結し、９ビットの合成入力信号
を発生する。この場合、最上位ビットは、遅延された１
ビットの出力信号である。９ビットの合成入力信号の最
上位ビットが、一度論理“1"になると、第６図および表
１から、出力信号が論理“0"に戻ることができるために
は、入力信号が第２の閾値レベル0000 0101（すなわ
ち、５）以下に低下しなければならず、これにより雑音
に影響されなくなる。より低い第２の閾値レベル（すな
わち、0000 0101すなわち５）より小さい入力信号を駆
動するのに不十分な雑音は、遅延出力信号が、一度論理
“1"になると、通過することができない。システムの応
答特性が０の入力値を中心として対称であることが分
る。

第１および第２の閾値レベルの実際の値は、雑音に影
響される度合および入力信号の感度等を考慮して決めら
れる。基本的には、２つの閾値レベル間の差が大きくな
る程、雑音に影響されにくくなり、入力信号の変化に対
する閾値検出器20の感度が低くなる。

第３図は、本発明のもう１つの実施例を示す。第３図
において、８ビットの入力信号は、加算器43′の第１の
入力ポートに供給され、遅延された１ビットの出力信号
は、加算器43′の第２の入力の最下位ビット位置に結合
される。加算器43′は、ROM53のアドレス・ポートに供
給される９ビットの出力を発生する。512×１ビットのR
OM53は、表１に対応する２倍の閾値ウィンドウを定める
ようにプログラムされている。ROM53からの１ビットの
出力信号は、１クロック・サイクル遅延され、ヒステリ
シスを与えるために８ビットの入力信号に加えられる。

遅延された１ビットの出力信号を、８ビットの入力信
号の最下位ビット位置に加えると、アドレス符号ワード
が１単位増加される。従って、一度入力信号が第１の閾
値を通過すると、入力信号が少なくとも２単位の遷移を
通過しなければ、出力は状態を変えることができない。
１ビットの出力信号を、８ビットの入力信号のもっと上
位の桁位置（例えば、最下位ビットから３番目のビット
位置）に加えて、２つの閾値レベル間に、より大きな差
（例えば、４レベル）を発生させることも当該分野の技
術者には容易なことである。

第４図は、本発明の更にもう１つの実施例を示す。２
の補数形式の２進数で表わされた８ビットの入力信号
は、絶対値計算回路26に供給される。絶対値計算回路26
の出力28における絶対値の最上位ビットすなわち符号ビ
ットは、冗長であり無視される。端子32′における絶対
値の下位７ビットは、端子62′における、遅延された１
ビットの出力信号と結合され、その結果得られる８ビッ
トの合成出力信号は、１ビットの出力信号の各値を貯え
る256（すなわち2⁸）のメモリ・ロケーションを有するR
OM54に供給される。この構成例における256×１ビット
のROM54は、９番目の最上位ビットが０であり、表１に
対応する単一の閾値ウィンドウを有するようにプログラ
ムされている。

第５図は、本発明の第４図の実施例のもう１つの変形
例を示す。加算器45′は、遅延された１ビットの出力信
号を、端子32′上の７ビットの入力信号の最下位ビット
位置に加え、第３図に示される方法と同様の方法で８ビ
ットの合成入力信号を発生する。加算器45′の出力は、
減算器55′の被減数端子に供給される。減算器55′は、
加算器45′からの８ビットの合成入力信号から８ビット
の基準値すなわち閾値を引き算し、８ビットの差信号を
発生する。減水器55′の出力における８ビットの差信号
の最上位ビット（すなわち、符号ビット）により１ビッ
トの出力信号が決まる。１ビットの出力信号は、ヒステ
リシスを与えるために遅延され、加算器45′に帰還され
る。

当該分野の技術者が、本願の特許請求の範囲内で本発
明の他の多くの変形例を考え出すことは容易である。例
えば、閾値手段の機能は、ROMの代りにハードウェア
（すなわち、論理ゲート）を使って実現することができ
る。また、１ビットの出力信号は、ROMを適当にプログ
ラムすることにより、合成入力信号の最上位ビット位置
以外の箇所（例えば、最下位ビット位置）に連結するこ
ともできる。このような変形例は本願の特許請求の範囲
に含まれるものである。

【図面の簡単な説明】

第１図は、本発明によるヒステリシス特性を有する閾値
検出器のブロック図である。 第２図〜第５図は、第１図の閾値検出器のもう１つの実
施例である。 第６図は、第２図の実施例で使われる閾値レベルの例を
示す図である。 22……入力端子、30……ラッチ、40……合成手段、50…
…閾値装置、60……ラッチ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ヒステリシス特性を有するディジタルの閾
   値検出回路であって、 ｎビットのディジタル入力信号源と、 供給される入力の値に依存して第１および第２の論理状
   態をとる１ビットのディジタル出力信号を発生する閾値
   手段と、 前記閾値手段の出力に結合され、前記１ビットの出力信
   号に１クロック・サイクルの遅延を与え、遅延された１
   ビットの出力信号を発生する遅延手段と、 前記入力信号源と前記遅延手段の出力に結合され、前記
   ｎビットの入力信号と前記遅延された１ビットの出力信
   号とを合成し、前記閾値手段に供給される（ｎ＋１）ビ
   ットの合成入力信号を発生する合成手段とを具えた、前
   記ディジタルの閾値検出回路。