JP2524333B2 - Semiconductor device - Google Patents
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパターンのレイアウト技術に関し、特に微細
加工を要する半導体装置、半導体素子の配線形成のため
のホトレジストパターン乃至配線レイアウト技術に関す
る。Description: TECHNICAL FIELD The present invention relates to a pattern layout technique, and more particularly to a semiconductor device that requires fine processing, a photoresist pattern or a wiring layout technique for forming wiring of a semiconductor element.
半導体装置の集積化がすすむに伴って、各ウエハプロ
セスにおけるパターニング寸法は微細化の一途をたどっ
ている。基板表面にＵ形溝を掘る深溝アイソレーション
や、電荷蓄積法や多層配線など高段差をもつ下地パター
ンをもつホトレジスト膜処理や、あるいはゲート長0.3
μｍのGaAsFETのためのゲート電極リフトオフ形成とい
った超微細ホトレジストなどでは平坦化を含む多層レジ
スト法が実用されるようになった。多層レジスト法につ
いては、日経マグロウヒル社日経マイクロデバイス1985
年８月号p61−p70に記載されている。その概要は、たと
えば段差を埋め込むように有機樹脂による平坦化層を形
成し、その上にSi系のホトレジスト膜を塗布し、UV光等
によりSi系ホトレジスト膜をパターニングし、Si系ホト
レジスト膜をマスクに平坦化層をパターニングするもの
である。As the integration of semiconductor devices progresses, the patterning dimension in each wafer process is becoming finer. Deep groove isolation for digging a U-shaped groove on the substrate surface, photoresist film treatment with a base pattern with a high level difference such as charge accumulation method or multilayer wiring, or gate length 0.3
A multi-layer resist method including planarization has been put to practical use in an ultrafine photoresist such as a gate electrode lift-off formation for a μm GaAs FET. For the multilayer resist method, see Nikkei McGraw-Hill Nikkei Microdevices 1985.
, August issue p61-p70. The outline is, for example, that a flattening layer made of an organic resin is formed so as to fill up the steps, a Si-based photoresist film is applied on the flattening layer, the Si-based photoresist film is patterned by UV light, etc., and the Si-based photoresist film is masked. Then, the flattening layer is patterned.
上述した多層レジストをパターニングした後の形状
は、第10図を参照し、アスペクト比（レジストの高さｂ
と幅ａとの比、たとえばｂ＝1.6−2.0μｍ、ａ＝0.1〜
1.3μｍでb/a＜20）が増大し、第12図に示すようにパタ
ーンの転倒やはがれの問題が生じる。第11図の平面パタ
ーンで示すような細長形状のAl配線が多数ならべて形成
されるメモリ回路の場合、ホトレジストの段階で前記の
問題が生じやすい。さらにAl配線形成後にも同じ問題が
生じるおそれがあった。なお、第11図において、2aは上
層Al配線列、2bはこれらを直交する下層Al配線のパター
ンを示すものである。The shape after patterning the above-mentioned multilayer resist is shown in FIG. 10, and the aspect ratio (resist height b
To width a, for example, b = 1.6-2.0 μm, a = 0.1-
B / a <20) increases at 1.3 μm, and as shown in FIG. 12, there is a problem of pattern falling and peeling. In the case of a memory circuit formed by arranging a large number of elongated Al wirings as shown by the plane pattern in FIG. 11, the above-mentioned problem is likely to occur at the photoresist stage. Further, the same problem may occur after forming the Al wiring. In FIG. 11, 2a shows an upper layer Al wiring array, and 2b shows a lower layer Al wiring pattern that intersects them at right angles.
本発明は上記した問題を克服するためのものであり、
その目的はアスペクト比の大きいホトレジストパターン
の転倒などをなくし、微細化プロセスにおける歩留りを
向上させることにある。The present invention is to overcome the above problems,
The purpose thereof is to prevent the photoresist pattern having a large aspect ratio from falling and to improve the yield in the miniaturization process.
本発明の前記ならびにそのほかの目的と新規な特徴は
本明細書の記述および添付図面からあきらかになろう。The above and other objects and novel features of the present invention will be apparent from the description of the present specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記のとおりである。The outline of a typical invention among the inventions disclosed in the present application will be briefly described as follows.
すなわち、基板上にパターン形成のためのレジストを
設ける段階で所定の一方向に延在するレジストパターン
を形成する半導体装置において、上記レジストパターン
は、上記方向に対して所定の角度で曲折を繰り返しなが
ら延在されるものである。That is, in a semiconductor device in which a resist pattern extending in one predetermined direction is formed in the step of providing a resist for pattern formation on a substrate, the resist pattern is repeatedly bent at a predetermined angle with respect to the direction. It is extended.
上記した手段によれば、レジストパターンがその延在
方向に対して所定の角度で曲折を繰り返しながら延びる
ことにより、延在方向に沿って真っ直ぐに延びる従来の
パターンに比して転倒し難くなるので、微細な幅のパタ
ーンを形成する工程の歩留まりが向上し、前記目的を達
成することができる。According to the above-described means, the resist pattern extends while repeatedly bending at a predetermined angle with respect to the extending direction, so that it is more difficult to fall than a conventional pattern that extends straight along the extending direction. The yield in the step of forming a pattern with a fine width is improved, and the above object can be achieved.
第１図は本発明の一実施例を示すものであって、Al配
線を形成するための多層ホトレジスト・パターンの平面
図である。FIG. 1 shows an embodiment of the present invention and is a plan view of a multilayer photoresist pattern for forming Al wiring.
第２図は第１図におけるＡ−Ａ切断断面図である。第
３図は同じくその一部斜視図である。FIG. 2 is a sectional view taken along the line AA in FIG. FIG. 3 is a partial perspective view of the same.
同図に示すように、多列（図では３列）に形成された
配線パターンは配線方向に対して一定の角度（±θ）で
曲折を繰り返しており、各配線パターンは相互に等間隔
を保って形成されている。As shown in the figure, the wiring patterns formed in multiple rows (three rows in the figure) are repeatedly bent at a constant angle (± θ) with respect to the wiring direction, and the wiring patterns are evenly spaced from each other. It is kept and formed.
第２図において、１は基体（たとえば絶縁膜で覆われ
た半導体基体）、２はレジストパターン、３はレジスト
パターンをマスクにエッチして形成されたAl配線パター
ンである。In FIG. 2, 1 is a substrate (for example, a semiconductor substrate covered with an insulating film), 2 is a resist pattern, and 3 is an Al wiring pattern formed by etching the resist pattern as a mask.
第６図乃至第９図は前記実施例で示した配線パターン
を形成するためのプロセスの例を示す工程断面図であ
る。以下工程順に説明する。6 to 9 are process cross-sectional views showing an example of a process for forming the wiring pattern shown in the above embodiment. The steps will be described below in order.
（１） 基板11表面に段差を有するSiO2膜12が形成され
この上に配線のためのAl膜13、Al膜の上に平坦化層14を
厚く（たとえば1.4〜1.8μｍ）形成する。この平坦化層
14はスピン塗布法による通常のレジスト、ポリイミド系
樹脂等である。平坦化層の上にさらに耐O2−RIE性をも
つSi入りのホトレジスト膜15をうすく（たとえば0.8μ
ｍ）形成する（第６図）。(1) A SiO 2 film 12 having a step is formed on the surface of the substrate 11, and an Al film 13 for wiring is formed thereon, and a flattening layer 14 is formed thick (for example, 1.4 to 1.8 μm) on the Al film. This flattening layer
Reference numeral 14 is a normal resist, polyimide resin or the like prepared by the spin coating method. Thin photoresist layer 15 of the Si-containing further having resistance to O 2 -RIE property on the planarization layer (e.g. 0.8μ
m) Form (FIG. 6).
（２） メタルマスクを通してUV光を露光し、現像処理
することにより、Si入りホトレジスト膜15をパターニン
グする（第７図）。このときのパターニングのパターン
形状は第１図で示すように曲折を繰り返した形状を有す
るものである。パターニングされたマスクの幅ａはたと
えば0.1〜1.3μｍ程度である。(2) The photoresist film 15 containing Si is patterned by exposing it to UV light through a metal mask and developing it (FIG. 7). The pattern shape of the patterning at this time has a shape in which bending is repeated as shown in FIG. The width a of the patterned mask is, for example, about 0.1 to 1.3 μm.
（３） Si入りレジスト・マスク15を通してO2−RIE
（異方性ドライエッチング）を行い、平坦化層14を深く
掘ってパターニングする。このときのレジストのアスペ
クト比b/aはきわめて大きい値をもつ（第８図）。(3) O 2 -RIE through Si-containing resist mask 15
(Anisotropic dry etching) is performed, and the flattening layer 14 is deeply dug and patterned. At this time, the aspect ratio b / a of the resist has an extremely large value (Fig. 8).
（４） 上記パターニングされたレジスト14,15をマス
クにしてAl膜13をエッチし、求めるAl配線16を形成する
（第９図）。(4) The Al film 13 is etched using the patterned resists 14 and 15 as masks to form the desired Al wiring 16 (FIG. 9).
このようにレジストパターンが曲折を繰り返すことに
より、その断面におけるアスペクト比が３〜５と高い場
合においても、従来の直線状のパターンに比して転倒や
はずれ等が起りにくい効果が得られる。曲折角θは大き
いほど転倒しにくいが、一方、配線密度は小さくなる。
第４図は本発明の一つの変形例であって、ノコギリ波状
のパターンとして形成した場合のパターン平面図であ
る。この場合曲折角は直角であるため、各配線は同一パ
ターンに形成することはできない。パターンの転倒は起
りにくいが配線密度も大きくない。By repeating the bending of the resist pattern in this manner, even when the aspect ratio in the cross section is as high as 3 to 5, the effect of preventing falling or falling off can be obtained as compared with the conventional linear pattern. The larger the bending angle θ, the harder it is to fall, but the wiring density becomes smaller.
FIG. 4 is a modification of the present invention and is a plan view of a pattern formed as a sawtooth wave pattern. In this case, since the bending angle is right, it is not possible to form each wiring in the same pattern. The pattern does not easily fall, but the wiring density is not high.
第５図は本発明の他の一つの変形例で、曲線状のパタ
ーン、たとえばサイン曲線状としたものである。この場
合は、サイン曲線の横軸と曲線とのなす角θが曲折角に
対応する。FIG. 5 shows another modification of the present invention, which has a curved pattern, for example, a sine curve. In this case, the angle θ formed by the horizontal axis of the sine curve and the curve corresponds to the bending angle.
以上本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能である。たとえば、溝のためのパターン形成に本発
明を応用する。Although the invention made by the inventor has been specifically described based on the embodiment, the invention is not limited to the above embodiment, and can be variously modified without departing from the gist thereof. For example, the present invention is applied to pattern formation for grooves.
本発明は、DRAM、SRAMのごときメモリーにおける配線
パターンに応用してもっとも効果がある。The present invention is most effective when applied to wiring patterns in memories such as DRAM and SRAM.
本発明は半導体装置全般、特に長い配線パターンを有
するものに全て適用することができる。The present invention can be applied to all semiconductor devices, especially those having long wiring patterns.
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。The following is a brief description of an effect obtained by the representative one of the inventions disclosed in the present application.
すなわち、配線パターン形成の段階でパターンの転
倒、剥離がなくなり、歩留りを向上し、半導体装置の微
細化、高集積化に寄与できる。That is, the pattern is prevented from falling and peeling at the stage of forming the wiring pattern, the yield is improved, and the semiconductor device can be miniaturized and highly integrated.
第１図は本発明の一実施例を示す配線パターンの平面図
である。 第２図は第１図におけるＡ−Ａ切断断面図である。 第３図は同じく一部断面斜面図である。 第４図及び第５図は本発明の変形例を示すパターン平面
図である。 第６図乃至第９図は前記実施例で示す配線パターン形成
のためのプロセスを示す工程断面図である。 第10図はアスペクト比を説明するためのレジスト・パタ
ーン断面図である。 第11図はメモリにおける配線パターンの平面図である。 第12図はレジストパターンの転倒状態を示す断面図であ
る。 １……基体、２……レジストパターン、３……Al配線。FIG. 1 is a plan view of a wiring pattern showing an embodiment of the present invention. FIG. 2 is a sectional view taken along the line AA in FIG. FIG. 3 is a partial cross-sectional perspective view of the same. 4 and 5 are pattern plan views showing a modification of the present invention. 6 to 9 are process sectional views showing a process for forming the wiring pattern shown in the above embodiment. FIG. 10 is a sectional view of a resist pattern for explaining the aspect ratio. FIG. 11 is a plan view of a wiring pattern in the memory. FIG. 12 is a cross-sectional view showing the overturned state of the resist pattern. 1 ... Substrate, 2 ... Resist pattern, 3 ... Al wiring.
Claims (2)
設ける段階で所定の一方向に延在するレジストパターン
を形成する半導体装置であって、上記レジストパターン
は、上記方向に対して所定の角度で曲折を繰り返しなが
ら延在されることを特徴とする半導体装置。1. A semiconductor device for forming a resist pattern extending in a predetermined direction at the stage of providing a resist for pattern formation on a substrate, wherein the resist pattern has a predetermined angle with respect to the direction. The semiconductor device is characterized in that it is extended while being repeatedly bent.
形成のためのレジストパターンである特許請求の範囲第
１項に記載の半導体装置。2. The semiconductor device according to claim 1, wherein the resist pattern is a resist pattern for forming aluminum wiring.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61223590A JP2524333B2 (en) | 1986-09-24 | 1986-09-24 | Semiconductor device |
Applications Claiming Priority (1)
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| JP61223590A JP2524333B2 (en) | 1986-09-24 | 1986-09-24 | Semiconductor device |
Publications (2)
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| JPS6379345A JPS6379345A (en) | 1988-04-09 |
| JP2524333B2 true JP2524333B2 (en) | 1996-08-14 |
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ID=16800550
Family Applications (1)
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Families Citing this family (1)
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| JPS61188946A (en) * | 1985-02-18 | 1986-08-22 | Toshiba Corp | Multilayer interconnection semiconductor integrated circuit |
Family Cites Families (1)
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|---|---|---|---|---|
| JPS61119347U (en) * | 1985-01-11 | 1986-07-28 |
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1986
- 1986-09-24 JP JP61223590A patent/JP2524333B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188946A (en) * | 1985-02-18 | 1986-08-22 | Toshiba Corp | Multilayer interconnection semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6379345A (en) | 1988-04-09 |
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