JP2522257B2

JP2522257B2 - 画像処理装置

Info

Publication number: JP2522257B2
Application number: JP61201075A
Authority: JP
Inventors: 康生政木
Original assignee: Minolta Co Ltd
Current assignee: Minolta Co Ltd
Priority date: 1986-08-27
Filing date: 1986-08-27
Publication date: 1996-08-07
Anticipated expiration: 2011-08-07
Also published as: JPS6355673A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、原画像データに対して演算処理を施し、階
調補正や画像鮮鋭化などの画像データ変換処理や原画像
データからの特徴抽出などの処理を行う画像処理装置に
関するものである。

（従来の技術）第10図は従来のディジタル画像処理装置の一例を示す
ブロック図である。図中、（１）はホストCPU、（２）
は画像入力回路、（３）は画像メモリ、（４）は演算処
理回路、（５）は画像出力回路、（l₁）はホストCPUバ
ス、（l₂）は画像データバスである。（２）〜（５）の
各回路は必要に応じて複数個存在する場合がある。この
画像処理装置には、画像データ入力、画像データ処理、
及び、画像データ出力という３つの基本状態がある。

画像データ入力は、画像入力回路（２）から画像デー
タバス（l₂）を介して画像メモリ（３）に対して画像デ
ータを書き込むことにより行なわれる。

画像データ処理は、画像メモリ（３）から読み出され
た画像データが画像データバス（l₂）を介して演算処理
回路（４）に入力され、演算処理を施され、その処理結
果のデータが再び画像データバス（l₂）を介して画像メ
モリ（３）に書き込まれることにより完結する。

画像データ出力は、画像メモリ（３）から読み出され
た画像データが画像データバス（l₂）を介して画像出力
回路（５）に与えられ、外部の画像表示機器や画像記録
機器などに出力されることにより行なわれる。

以上の各状態に応じて、画像入力回路（２）、画像メ
モリ（３）、演算処理回路（４）、画像出力回路（５）
の各回路は、それぞれ画像データバス（l₂）に対する入
出力関係、各回路内部の動作状態が所定の状態に設定さ
れなければならない。すなわち、目的とする画像処理機
能を実現するためにはハードウェア部分に含まれるこれ
らの回路を所定の動作状態に設定する必要がある。異な
る画像処理機能を次々と実行させるためには動作状態の
設定を次々と更新して行かなければならない。

第10図の従来例では、このような状態設定動作は、被
制御側ハードウェアの条件設定部分をホストCPU（１）
のI/O領域に割り当て、ホストCPU（１）がソフトウェア
処理の中で実行している。この場合、目的とする画像処
理のアルゴリズムに従った処理の流れの制御からハード
ウェアの細部の条件設定に至るまで総ての制御がホスト
CPU（１）のソフトウェア処理に依存することになり、
ホストCPU（１）の画像処理ソフトウェア全体に占める
ハードウェア制御部分が多くなり、ソフトウェアが大き
くなる、ソフトウェアのハードウェア依存度が高くな
る、といった問題があり、かつハードウェアの制御の際
にプログラムのフェッチが必要なためハードウェアの高
速な制御を実現しにくいという欠点もある。

このような理由から従来よりディジタル画像処理装置
ではソフトウェア処理を握るホストCPUと実際の画像処
理を実現するハードウェア部分の間に、ハードウェア部
分の制御を行なう制御回路を設け、制御回路内において
ハードウェア部分各部の制御情報をマイクロプログラム
化し、マイクロプログラムメモリにマイクロプログラム
を格納し、ホストCPUの処理要求に従いマイクロプログ
ラムを読み出せば必要なハードウェア制御が行なわれ、
所定の画像処理機能が実現されるという考え方がある。
第11図（ａ）はこの考え方によるディジタル画像処理装
置の他の従来例のブロック図であり、ホストCPUバス（l
₁）と被制御ハードウェア（２）〜（５）の間に制御回
路（６）が配置されている。ホストCPU（１）からの制
御要求を解釈して制御回路（６）から被制御ハードウェ
ア（２）〜（５）に対して各々の回路に対応した制御信
号が与えられている。

第11図（ｂ）に第11図（ａ）における制御回路（６）
の内部構成を示す。図中（601）はコマンドデコーダ、
（602）はマイクロプログラムメモリ読み出し制御回
路、（603）はマイクロプログラムメモリ、（604）はマ
イクロプログラムデコーダである。ホストCPU（１）
は、制御するべきハードウェアの各々の回路に対する制
御動作をせず、コマンドデコーダ（601）に対して処理
内容に応じたコードを与える。コマンドデコーダ（60
1）は、与えられたコードをデコードし、デコード内容
に従ってマイクロプログラムメモリ読み出し制御回路
（602）を動作させる。マイクロプログラムメモリ読み
出し制御回路（602）の動作状態は、停止状態とマイク
ロプログラムメモリ（603）の読み出しのためのアドレ
ス発生状態とがあるが、コマンドデコーダ（601）から
与えられるコマンドの内容は、基本的に両状態間の状態
変化の要求である。つまり、マイクロプログラムメモリ
（603）の読み出し開始要求と、読み出し停止要求であ
る。

マイクロプログラムメモリ（603）は、マイクロプロ
グラムメモリ読み出し制御回路（602）の制御を受け、
読み出しアドレス、読み出し許可信号などを与えられ
て、マイクロプログラムを読み出し、読み出されたマイ
クロプログラムは、マイクロプログラムデコーダ（60
4）に与えられる。マイクロプログラムデコーダ（604）
では与えられたマイクロプログラムをデコードし、被制
御回路にとって必要な形の制御信号を作る。

この制御方式によれば、ホストCPU（１）のソフトウ
ェアに含まれるハードウェア制御のための部分が大幅に
減少し、かつ、ソフトウェアのハードウェア依存度も低
下する。またハードウェアの高速制御も可能になる。

（発明が解決しようとする問題点）以上のように、従来よりマイクロプログラム方式のデ
ィジタル画像処理装置の制御方式が考えられていたが、
画像メモリからの画素単位や画面単位の画像データの読
み出し周期などの被制御ハードウェア部分の動作タイミ
ングと、マイクロプログラムメモリからのマイクロプロ
グラムの読み出しやマイクロプログラムデコーダによる
マイクロプログラムのデコードなどの制御動作のタイミ
ングとの間で同期をとるという考え方がなかったため
に、ハードウェア部分の制御のための無駄時間が発生す
るという問題があった。

例えば、画像メモリのアクセスが一定周期のラスタス
キャン方式であって、その周期に他のハードウェア部分
の全てが、依存して動作するようなシステムでは、制御
動作のタイミングとラスタスキャンの周期との間で何ら
同期がとられていないと、たとえ制御に必要な時間がわ
ずかであっても、制御のためにだけ、ラスタスキャンの
１周期乃至２周期の時間が必要になっていた。

本発明は、このような点に鑑みてなされたものであ
り、その目的とするところは、マイクロプログラムを利
用してハードウェア部分の制御を行う画像処理装置にお
いて、マイクロプログラムの読み出し開始のタイミング
を被制御ハードウェアの動作と同期させることにより、
ホスト側で画像処理装置のタイミングについて考慮しな
くても、無駄時間を生じさせることなく設定動作を行い
得る制御方式を提供することにある。

（問題点を解決するための手段）本発明に係る画像処理装置にあっては、上記の課題を
解決するために、添付図面に示すように、少なくとも画像の入力、蓄積、演算処理、出力の１つ
を行う回路より構成されるハードウェア部分（７）と、ハードウェア部分の動作条件設定や初期値設定のよう
な設定動作を行うための複数ステップのマイクロ命令に
より構成されるマイクロプログラムを格納するマイクロ
プログラムメモリ（603）と、マイクロプログラムメモリの読み出しを制御するマイ
クロプログラム読み出し制御回路（602）と、マイクロプログラムの設定及びマイクロプログラムの
読み出し開始要求を行うホストCPU（１）と、ラスタスキャンの１フレームの終了時点を示すタイミ
ング信号（t₂）を発生するタイミング発生回路（605）
とから構成され、マイクロプログラム読み出し制御回路（602）は、ホ
ストCPU（１）からマイクロプログラムの読み出し開始
要求を受けた後、タイミング発生回路（605）からのタ
イミング信号（t₂）に同期してマイクロプログラムの読
み出しを開始することを特徴とするものである。

（作用）本発明によれば、ホストCPU（１）がマイクロプログ
ラムの読み出し開始要求を任意のタイミングで発行して
も、マイクロプログラム読み出し制御回路（602）は、
ラスタスキャンの１フレームの終了時点を示すタイミン
グ信号（t₂）に同期してマイクロプログラムの読み出し
を開始するので、ホスト側で画像処理装置のタイミング
について考慮しなくても、無駄時間を生じさせることな
く設定動作を行い得るものである。

（実施例）以下、本発明の実施例について説明する。

（ｉ）全体構成第２図（ａ）は、本発明の一実施例に係るディジタル
画像処理装置のブロック図である。図中、（１）〜
（６）及び（l₁）、（l₂）は第10図、第11図（ａ）につ
いて説明したものと同じである。（l₃）がマイクロプロ
グラム読み出し専用のバスである。第２図（ｂ）に本実
施例による制御回路（６）の構成を示す。本実施例によ
れば制御回路（６）の内部には、第11図（ｂ）に示す被
制御ハードウェア全体に対するマイクロプログラムデコ
ーダ（604）が含まれておらず、マイクロプログラムメ
モリ（603）から読み出されるマイクロプログラムがマ
イクロプログラム読み出し専用バス（l₃）にそのまま出
力される。また、第２図（ｃ）に本実施例による被制御
ハードウェア側の内部構成を示す。被制御ハードウェア
（２）〜（５）の各回路は、マイクロプログラム読み出
し専用バス（l₃）によって制御回路（６）と接続されて
おり、デコードされていない生のマイクロプログラムを
与えられることになる。各被制御ハードウェア部分
（７）に与えられたマイクロプログラムはマイクロプロ
グラムデコーダ（701）にて、自らの回路に対して有効
なもののみデコードされ、制御信号が作られ、各回路内
の被制御回路部分（702）において必要とされる条件設
定がなされる。

本実施例によれば、被制御ハードウェア部分（７）に
おいて回路変更をしたり、新しい回路を追加しても、制
御回路（６）における回路変更や回路追加の必要が全く
なく、マイクロプログラム読み出し専用バス（l₃）の変
更の必要もなく（従来では専用バス化されていなかっ
た）、単に、変更のあった側の回路にてマイクロプログ
ラムデコーダ（701）及びデコーダとハードウェアの接
続線を変更内容に対応させればよいだけである。

（ii）制御回路の構成第３図は、本実施例における制御回路（６）の詳細な
構成を示すブロック図である。図中（601）はコマンド
デコーダ、（602）はマイクロプログラム読み出し制御
回路、（603）はマイクロプログラムメモリ、（605）は
タイミング発生回路、（610）〜（617）はマイクロプロ
グラム読み出し制御回路（602）を構成する回路群、（6
18）はホストCPUバス（l₁）のデータライン（l₁₁）とマ
イクロプログラム読み出し制御回路（602）及びマイク
ロプログラムメモリ（603）とをインターフェースする
ためのバストランシーバ、（619）はホストCPUバス
（l₁）のアドレスライン及びストローブ信号ライン（l
₁₂）とマイクロプログラム読み出し制御回路（602）及
びコマンドデコーダ（601）とをインターフェースする
ためのバスバッファ、（620）はマイクロプログラムメ
モリ（603）からの読み出しデータ（マイクロプログラ
ム）をマイクロプログラム読み出し専用バス（l₃）へ出
力するためのバスバッファである。

マイクロプログラム読み出し制御回路（602）を構成
する回路群（610）〜（617）の内、（610）はマイクロ
プログラムメモリ読み出しアドレス発生回路、（611）
はカウント許可信号発生回路、（612）はマイクロ命令
デコーダ、（613）はロードパルス発生回路、（614）は
読み出し終了フラグ、（615）はフレームカウンタ、（6
16）はフラグレジスタ、（617）は読み出し終了フラグ
（614）の状態をバストランシーバ（618）を介してホス
トCPUバス（l₁）へ出力するためのバスバッファであ
る。

コマンドデコーダ（601）のデコード出力信号は、（h
c₁）〜（hc₇）の７本であって、（hc₁）はRUNコマンド
を、（hc₂）はSSAコマンド〔Set Start Addressコマン
ド〕を、（hc₃）はENDコマンドを、（hc₄）はSFCコマン
ド〔Set Frame Counterコマンド〕を、（hc₅）はSFRコ
マンド〔Set Flag Registerコマンド〕を、（hc₆）はRE
Fコマンド〔Reset End Flagコマンド〕を、（hc₇）はR
D.EFコマンド〔ReaD.End Flagコマンド〕をそれぞれデ
コードした際に出力される信号である。

マイクロ命令デコーダ（612）のデコード出力信号は
（m₁）〜（m₁₀）の10本であって、（m₁）はEOFR命令〔E
nd Of FRame命令〕を、（m₂）はEXIT命令を、（m₃）は
S.RAR命令〔Set.Return Address Register命令〕を、
（m₄）はRET命令を、（m₅）はJUMP命令を、（m₆）はJP
C.Z命令〔JumP Condition.Zero命令〕を、（m₇）はJPC.
F命令〔JumP Condition.Flag命令〕を、（m₈）はDOWN.F
C命令〔DOWN.Frame Counter命令〕を、（m₉）はS.FRC命
令〔Set.FRame Counter命令〕を、（m₁₀）はR.FLG命令
〔Reset FLag命令〕を、それぞれデコードした際に出力
される信号である。

各コマンド及び命令の詳しい命令については後述する
が、“コマンド”はホストCPU（１）が制御回路（６）
に与える指令（ホストコマンド）を意味し、“命令”は
マイクロプログラムのうち制御回路（６）に与えられる
指令（マイクロ命令）を意味する。

また図中、（l₁₃）はホストCPUバス（l₁）に含まれる
イニシャルリセット信号の信号ライン、（l₁₄）は制御
回路（６）内部におけるホストCPUデータバス、（l₁₅）
は制御回路（６）内部におけるホストCPUアドレスバ
ス、（l₂₁）はマイクロプログラムメモリ読み出しアド
レス発生回路（610）が出力するマイクロプログラム読
み出しアドレスの信号ラインである。（l₂₂）、（l₂₃）
はマイクロプログラムメモリ（603）の読み出しデータ
の信号ラインであり、両者でマイクロ命令を構成してお
り、（l₂₂）がマイクロ命令のアドレス部、（l₂₃）がマ
イクロ命令のデータ部の信号ラインである。（l₂₄）は
フレームカウンタ（615）のカウント値がゼロになった
際に出力される信号、（l₂₅）はフラグレジスタ（616）
がセット状態になった際に出力される信号、（l₂₆）は
カウント許可信号発生回路（611）がマイクロプログラ
ムメモリ読み出しアドレス発生回路（610）に与えるカ
ウント許可信号、（l₂₇）はカウント許可信号発生回路
（611）がマイクロプログラムメモリ読み出しアドレス
発生回路（610）に与えるアドレス選択信号、（l₂₈）は
ロードパルス発生回路（613）がマイクロプログラムメ
モリ読み出しアドレス発生回路（610）に与えるロード
パルス信号の信号ラインである。

尚、以下の説明においては、便宜上、信号ライン（l
₁₃）〜（l₂₈）上の信号やデータそのものを、信号
（l₁₃）、データ（l₁₄）等と称することがある。同様
に、コマンドデコーダ（601）のデコード出力信号（h
c₁）〜（hc₇）をホストコマンド（hc₁）〜（hc₇）と称
したり、マイクロ命令デコーダ（612）のデコード出力
信号（m₁）〜（m₁₀）をマイクロ命令（m₁）〜（m₁₀）と
称することがある。

（t₁），（t₂），（t₃）はタイミング発生回路（60
5）が発生するタイミング信号であって、（t₁）は制御
回路（６）の単位動作の基本周期を形成するクロックパ
ルス、（t₂）は一画面の走査周期の終了を示すタイミン
グ信号、（t₃）は（t₁）の半分の周期のタイミング信号
である。

第４図は、マイクロプログラムメモリ（603）の内容
の一例を示している。マイクロプラグラムメモリ（60
3）には複数のマイクロプログラムが常駐することが可
能で、各マイクロプログラムはマイクロプログラムメモ
リ（603）上の各マイクロプログラムの先頭アドレスに
よって区別される。各マイクロ命令はアドレス部とデー
タ部により構成されている。アドレス部はマイクロプロ
グラム読み出し専用バス（l₃）に接続された被制御ハー
ドウェア（２）〜（５）の各々の回路を区別し、さらに
各回路内における条件設定部分各部を指定したり、各回
路内での所定の動作を実行させる。データ部のデータは
アドレス部で指定される条件設定部分へ与えるべきデー
タまたはアドレス部で指定される動作において利用され
るデータとなる。アドレス部は、マイクロプログラム読
み出し専用バス（l₃）に接続されている被制御ハードウ
ェア（２）〜（５）を指定する他、制御回路（６）自身
をも指定することができる。つまり、マイクロプログラ
ムメモリ（603）から読み出されるマイクロ命令はバス
バッファ（620）を介してマイクロプログラム読み出し
専用バス（l₃）に出力されるだけでなく、制御回路
（６）内部へも出力され、利用される。

制御回路（６）の内部へ出力されるマイクロ命令のア
ドレス部は信号ライン（l₂₂）を介してマイクロ命令デ
コーダ（612）に与えられ、制御回路（６）に対するマ
イクロ命令がデコードされて、そのデコード出力信号
（m₁）〜（m₁₀）が制御回路（６）内部の各部分に与え
られる。また、データ部は信号ライン（l₂₃）を介して
マイクロプログラムメモリ読み出しアドレス発生回路
（610）やフレームカウンタ（615）に与えられる。マイ
クロプログラムメモリ（603）からのマイクロプログラ
ムの読み出しはホストCPU（１）が制御回路（６）に対
してSSAコマンド（スタートアドレスを設定するための
ホストコマンド）と共に目的とするマイクロプログラム
のマイクロプログラムメモリ（603）上での先頭アドレ
スを与え、その後RUNコマンドを与えることによって起
動される（詳しくは後述）。ホストCPU（１）はSSAコマ
ンド或はRUNコマンドを与える前に、マイクロプログラ
ムメモリ（603）の内容を予め書き替えておく事が可能
で、これによってマイクロ命令のデータ部を必要に応じ
て設定し直すことができるので、既存のマイクロプログ
ラムを、目的とする処理に細かく対応させることが可能
である。

次に、マイクロプログラム読み出し制御回路（602）
の要部回路であるマイクロプログラムメモリ読み出しア
ドレス発生回路（610）と、カウント許可信号発生回路
（611）、及び、ロードパルス発生回路（613）の詳細な
構成について説明する。

（iii）マイクロプログラムメモリ読み出しアドレス発
生回路（610）の構成第５図はマイクロプログラムメモリ読み出しアドレス
発生回路（610）の詳細な構成を示すブロック図であ
る。図中、（630）はタイミング発生回路（605）が発生
するタイミング信号（t₁）でカウントアップされ、カウ
ント許可信号発生回路（611）が発生するカウント許可
信号（l₂₆）が有効な期間のみ動作するアドレスカウン
タである。（631）はアドレスカウンタ（630）に与える
３系統のスタートアドレスを選択するセレクタで、カウ
ント許可信号（l₂₆）が有効で且つロードパルス発生回
路（613）が発生するロードパルス（l₂₈）の入力中にタ
イミング信号（t₁）が入力されると、セレクタ（631）
が選択しているスタートアドレスがアドレスカウンタ
（630）に設定される。（632）はSSAコマンド（hc₂）に
よってホストCPU（１）から与えられるデータ（l₁₄）が
スタートアドレスとして設定されるスタートアドレスレ
ジスタである。（633）はS.RAR命令（m₃）によって与え
られるRET命令（マイクロプログラムのサブルーチン部
分からメインルーチンへのリターン命令（詳しくは後
述））が利用するためのリターンアドレス値を設定する
リターンアドレスレジスタであり、セレクタ（631）に
入力される３系統のスタートアドレスは、上記スタート
アドレスレジスタ（632）の内容、リターンアドレスレ
ジスタ（633）の内容及びマイクロ命令のデータ部
（l₂₃）である。

セレクタ（631）に入力されるマイクロ命令のデータ
部（l₂₃）は、読み出し中のマイクロプログラムに対す
る読み出しアドレスをマイクロプログラムメモリ（60
3）上の目的とする位置にジャンプさせる際のジャンプ
先アドレスとして利用される。ジャンプ系のマイクロ命
令としては、データ部の示すジャンプ先アドレスへ無条
件でジャンプさせるJUMP命令、条件付きでジャンプさせ
るLPC.Z命令、JPC.F命令がある。この内、JPC.Z命令は
フレームカウンタ（615）のカウント値がゼロであるこ
とを示す信号（l₂₄）が有効であることをジャンプ条件
とし、JPC.F命令は、フラグレジスタ（616）がセット状
態であることを示す信号（l₂₅）が有効であることをジ
ャンプ条件としている。

RET命令の実行中は、セレクタ（631）により、リター
ンアドレスカウンタ（633）の設定値が選択され、同時
にロードパルス（l₂₈）がアドレスカウンタ（630）に与
えられることによって、ジャンプ系命令と同様の動作を
する。

（634）はホストCPU（１）から与えられるアドレス
（l₁₅）とアドレスカウンタ（630）のカウント値を２系
統の入力とし、カウント許可信号発生回路（611）が出
力するアドレス選択信号（l₂₇）によって、２入力を選
択して、マイクロプログラムメモリ（603）に対してア
ドレス（l₂₁）を出力するセレクタである。画像処理の
ためマイクロプログラムを読み出し中の場合はアドレス
選択信号（l₂₇）の指示によってアドレスカウンタ（63
0）のカウント値が選択され、前記処理中以外の場合は
ホストCPU（１）から与えられるアドレス（l₁₅）が選択
され、マイクロプログラムメモリ（603）をホストCPU
（１）がアクセスすることが可能になっている。

（iv）カウント許可信号発生回路（611）の構成第６図はカウント許可信号発生回路（611）の構成を
示すブロック図である。前述のようにマイクロプログラ
ムの読み出しはホストCPU（１）から制御回路（６）に
対してRUNコマンドが与えられることによって起動され
るが、具体的には本回路にて実現される。ホストCPU
（１）からRUNコマンドが発せられると、コマンドデコ
ーダ（601）にてデコードされ、デコード信号（hc₁）が
フリップフロップ（FF1）のプリセット入力（以下PR入
力という）に入力され、フリップフロップ（FF1）がセ
ットされる。フリップフロップ（FF1）のＱ出力は、ア
ドレス選択信号（l₂₇）としてマイクロプログラムメモ
リ読み出しアドレス発生回路（610）に入力される。同
時にフリップフロプ（FF1）のＱ出力は、一画面の走査
周期の終了を示すタイミング信号（t₂）とアンドゲート
（AND1）にてゲートされ、フリップフロップ（FF2）のR
P入力信号となる。フリップフロップ（FF2）の出力は
オアゲート（OR3）にて反転されアドレスカウント許可
信号（l₂₆）となり、マイクロプログラムメモリ読み出
しアドレス発生回路（610）に入力される。ロードパル
ス発生回路（613）の発生するロードパルス（l₂₈）が有
効な場合にもアドレスカウンタ（630）をカウント許可
状態にするためにオアゲート（OR3）にてアドレスカウ
ント許可信号（l₂₆）を出力する。

このように、本回路では被制御ハードウェア側の動作
タイミングとは非同期にホストCPU（１）から発生する
処理開始要求（RUNコマンド）を一旦フリップフロップ
（FF1）で認識しておいた後、タイミング信号（t₂）に
同期させてフリップフロップ（FF2）をセットすること
により、マイクロプログラムの読み出しを被制御ハード
ウェア側の動作タイミングに合わせている。アドレスカ
ウント許可信号（l₂₆）が有効になると、マイクロプロ
グラムメモリ読み出しアドレス発生回路（610）の中の
アドレスカウンタ（630）がカウント許可状態となり、
タイミング信号（t₁）によってアドレスカウントを開始
し、マイクロプログラムメモリ（603）に読み出しアド
レスが与えられ、マイクロプログラムが読み出される。
読み出し中のマイクロプログラムからEOFR命令がマイク
ロ命令デコーダ（612）にて検出されると、有効になっ
たデコード信号（m₁）がオアゲート（OR2）を介してフ
リップフロップ（FF2）のクリア入力（以下CLR入力とい
う）に入力され、フリップフロップ（FF2）がリセット
され、アドレスカウント許可信号（l₂₆）が無効にな
り、アドレスカウントが停止する。同時にマイクロプロ
グラムメモリ（603）の出力データ（マイクロ命令）もE
OFR命令のまま固定される。

被制御ハードウェア側では、読み出されたマイクロ命
令のうち各回路において必要とするものをデコードし、
所定の動作条件などが設定される。アドレスカウントが
停止した状態で再びタイミング信号（t₂）が入力される
と、フリップフロップ（FF2）のPR入力が有効になりフ
リップフロップ（FF2）はセットされる。これによって
再びアドレスカウント許可信号（l₂₆）が有効になり、
アドレスカウントが再開される。

読み出されるマイクロプログラムからEXIT命令がマイ
クロ命令デコーダ（612）にて検出されると、有効にな
ったデコード信号（m₂）によってフリップフロップ（FF
1）及び（FF2）がリセットされ、アドレスカウント許可
信号（l₂₆）が無効になると共にアドレス選択信号
（l₂₇）が反転し、その後は新しく入力されるタイミン
グ信号（t₂）によってもフリップフロップ（FF2）がセ
ットされなくなる。

EXIT命令による上記動作と同様の動作はホストCPUバ
ス（l₁）から与えられるイニシャルリセット信号
（l₁₃）又はホストCPU（１）から与えられるENDコマン
ド（hc₃）によっても実現できる。この内、イニシャル
リセット信号（l₁₃）による場合は、ホストCPU（１）が
RUNコマンドを発する以前の制御回路（６）の初期状態
を設定する場合であって、ENDコマンド（hc₃）は、何ら
かのアクシデントによって発生したマイクロプログラム
の暴走状態から強制的に脱出する場合に利用される。

以上のようにマイクロプログラムは、ホストCPU
（１）からRUNコマンドが発せられた後、次の新しいフ
レームの先頭より読み出しが開始され、EOFR命令があれ
ば読み出しが一旦停止し、次のフレームの先頭より読み
出しが再開され、EXIT命令によって読み出しが終了す
る。

マイクロプログラムからEXIT命令が読み出されるとマ
イクロプログラムの読み出しが終了されると共に、EXIT
命令のマイクロ命令デコーダ（612）によるデコード信
号（m₂）によって、読み出し終了フラグ（614）がセッ
トされる。読み出し終了フラグ（614）の状態はホストC
PU（１）からのRD.EFコマンド（み出し終了フラグの状
態を調べるためのホストコマンド）がコマンドデコーダ
（601）にてデコードされ、デコード信号（hc₇）が有効
になり、バスバッファ（617）が出力状態となることに
より、バストランシーバ（618）を介して、ホストCPU
（１）から検出される。ホストCPU（１）は、読み出し
終了フラグ（614）の状態を調べることによって、現
在、制御回路（６）が処理中であるか、それとも、処理
開始要求を受付可能な状態であるかを認識できる。つま
り、ホストCPU（１）が、処理開始要求を発する前に読
み出し終了フラグ（614）がセット状態であれば制御回
路（６）は処理開始要求の受付が可能であり、リセット
状態であれば処理開始要求の受付は不可であって、ホス
トCPU（１）は読み出し終了フラグ（614）の状態がセッ
ト状態に変化するまで待っていればよい。読み出し終了
フラグ（614）がセット状態であり、ホストCPU（１）が
処理開始要求を発する際には、RUNコマンドを実行する
前に、REFコマンド（読み出し終了フラグをリセットす
るためのホストコマンド）を与え、そのデコード信号
（hc₆）により読み出し終了フラグ（614）を予めリセッ
ト状態に戻しておく必要がある。

第７図は、ホストCPU（１）が処理要求を受け付け、
マイクロプログラムの読み出しが終了するまでの経過を
示すフローチャートである。

（ｖ）ロードパルス発生回路（613）の構成第８図はロードパルス発生回路（613）の構成を示す
ブロック図である。本回路はジャンプ系のマイクロ命
令、つまり、JUMP命令、JPC.Z命令、JPC.F命令とサブル
ーチンからのリターンのためのRET命令がマイクロ命令
デコーダ（612）にてデコーダされた際に、各マイクロ
命令のデータ部が示すジャンプ先アドレス又はリターン
先アドレスをマイクロプログラムメモリ読み出しアドレ
ス発生回路（610）のアドレスカウンタ（630）に設定す
るために必要なロードパルス（l₂₈）を発生するための
回路である。図中、（m₄），（m₅），（m₆），（m₇）は
それぞれRET命令、JUMP命令、JPC.Z、JPC.F命令がマイ
クロ命令デコーダ（612）にてデコーダされた際に出力
されるデコード信号である。（l₂₄）はフレームカウン
タ（615）のカウント値がゼロになった場合に出力さえ
る条件信号、（l₂₅）はフラグレジスタ（616）がセット
状態である場合に出力される条件信号であり、それぞれ
アンドゲート（AND2），（AND3）にてデコード信号
（m₆），（m₇）との間で論理積がとられており、条件付
ジャンプ命令における条件成立の判定が行なわれてい
る。（hc₂）はホストCPU（１）がSSAコマンドを発した
場合にコマンドデコーダ（601）が出力するデコード信
号であるが、アドレスカウンタ（630）へのクロック入
力（タイミング信号（t₁））と非同期の信号であるた
め、そのままアドレスカウンタ（630）に対するロード
パルスとしては利用できない。そのため本回路はまずSS
Aコマンドのデコード信号（hc₂）にてフリップフロップ
（FF3）をセットし、フリップフロップ（FF3）のセット
状態を、アドレスカウンタ（630）のクロック信号とし
ても利用しているタイミング信号（t₁）をトリガとして
フリップフロップ（FF4）で検出し、フリップフロップ
（FF4）のＱ出力をロードパルスとして利用できるよう
にしている。またフリップフロップ（FF4）の出力に
てフリップフロップ（FF3）をリセットすることによ
り、続くタイミング信号（t₁）にてフリップフロップ
（FF4）の状態が反転するようにしており、SSAコマンド
によって出力されるロードパルスの巾がタイミング信号
（t₁）の１周期と等しくなるようになっている。このよ
うにして本来アドレスカウンタ（630）のクロック入力
とは非同期で発生されるSSAコマンドによってスタート
アドレスの設定を可能にしている。フリップフロップ
（FF4）のＱ出力、デコード信号（m₄）及び（m₅）、ア
ンドゲート（AND2），（AND3）の出力は、オアゲート
（OR4）にてまとめられ、ロードパルス（l₂₈）として前
記マイクロプログラムメモリ読み出しアドレス発生回路
（610）に入力される。

次に、マイクロプログラミングに用いて有用なフラグ
レジスタ（616）、フレームカウンタ（615）、及び、サ
ブルーチンの使用方法について説明する。

（vi）フラグレジスタ（616）の使用方法フラグレジスタ（616）の状態設定はホストCPU（１）
からのSFRコマンド（フラグレジスタの状態を設定する
ためのホストコマンド）がコマンドデコーダ（601）に
てデコードされた場合と、マイクロ命令のうち、R.FLG
命令（フラグをリセットするためのマイクロ命令）がマ
イクロ命令デコーダ（612）にてデコードされた場合に
なされる。フラグレジスタ（616）はクリア入力付きの
Ｄタイプフリップフロップであって、SFRコマンドのデ
コード信号（hc₅）によってトリガされ、その時のホス
トCPUバス（l₁）からのデータ信号（l₁₄）の或るビット
（例えば最下位ビット）の信号によって状態を設定され
る。例えば最下位ビットが“0"であればリセット状態、
“1"であればセット状態になる。クリア入力へは、R.FL
G命令のデコード信号（m₁₀）が接続されており、フラグ
レジスタ（616）をリセット状態にすることができる。

このように、フラグレジスタ（616）はホストCPU
（１）からの状態設定とマイクロ命令によるリセットが
可能であり、かつ、前述のようにマイクロ命令のうち、
条件付きジャンプ命令JPC.Fの条件として利用可能であ
る。これを利用してマイクロプログラム内でJPC.F命令
を分岐点とするループを作り、ホストCPU（１）の制御
によってループを脱出し、マイクロプログラムの別領域
へ制御を移すことが可能になる。マイクロプログラム内
で再びJPC.F命令を利用する場合、R.FLG命令にて、フラ
グレジスタ（616）をリセット状態に戻しておけばよ
い。

（vii）フレームカウンタ（615）の使用方法フレームカウンタ（615）は初期値設定が可能なダウ
ンカウンタである。初期値設定はホストCPU（１）から
のSFCコマンド（フレームカウンタの初期値を設定する
ためのホストコマンド）、又はマイクロプログラムのS.
FRC命令（フレームカウンタの初期値を設定するための
マイクロ命令）によってなされる。ホストCPU（１）か
らのSFCコマンドがコマンドデコード（601）にてデコー
ドされると、デコード信号（hc₄）が出力され、ホストC
PUバス（l₁）からのデータ（l₁₄）がフレームカウンタ
（615）に設定される。また、マイクロ命令デコーダ（6
12）にてS.FRC命令がデコードされると、デコード信号
（m₉）が出力され、マイクロ命令のデータ部分（l₂₃）
がフレームカウンタ（615）に設定される。マイクロプ
ログラム中のDOWN.FC命令（フレームカウンタをカウン
トダウンするためのマイクロ命令）がマイクロ命令デコ
ーダ（612）にてデコードされ、デコード信号（m₈）が
出力されると、フレームカウンタ（615）はカウントダ
ウンされる。フレームカウンタ（615）のカウントダウ
ンが進み、カウント値がゼロになると、信号ライン（l
₂₄）にてロードパルス発生回路（613）に知らせる。前
述のように信号ライン（l₂₄）は、マイクロ命令のう
ち、条件付ジャンプ命令（JPC.Z命令）の条件として利
用可能である。したがって、SFCコマンド或いはS.FRC命
令によって予めフレームカウンタ（615）に初期値を設
定しておき、マイクロプログラム内で、JPC.Z命令を分
岐点とするループを作り、このループ内にDOWN.FC命令
を入れておけば、初期値に応じた所定回数同じマイクロ
プログラムを読み出すことが可能になる。特にループ内
にDOWN.FC命令と共にEOFR命令（そのフレームでのマイ
クロ命令の読み出しを一時中断させる命令）を挿入して
おけば、ループ１回当たり、１フレームの時間の処理が
可能になるので、フレームカウンタ（615）への初期値
の設定は１フレーム単位の処理回数を設定することにな
る。これを利用して、同一処理を指定したフレーム数だ
け繰り返し処理することが可能になる。例えば時間的に
ランダムなノイズを含む８ビットのデータ長の画像デー
タを256フレームに亘って積算入力し最後に16ビットの
データ長となった画像データの上位バイトを時間的ノイ
ズを軽減した８ビット長の画像データとして得るような
場合に有効に利用できる（256回積算すると、８ビット
データは８回桁上げされ、16ビットデータとなる。その
上位バイトはノイズが積分され、S/Nが向上した画像デ
ータになっている。これは一般によく使われる技術であ
る。）。

（viii）サブルーチンコールとリターンの方法第９図は、本発明によるマイクロプログラム内でのサ
ブルーチンコール及びサブルーチンからメインルーチン
へのリターンの方法の説明図である。前述のようにS.RA
R命令によってマイクロプログラムメモリ読み出しアド
レス発生回路（610）内のリターンアドレスレジスタ（6
33）にリターンアドレスが予め設定された状態でRET命
令が実行されると、リターンアドレスレジスタ（633）
内のリターンアドレスがアドレスカウンタ（630）に設
定されるためサブルーチンを脱出することが可能であ
る。このことを利用して第９図のように、Ｘ番地にある
S.RAR命令にてリターンアドレスレジスタ（633）にサブ
ルーチンからのリターンアドレスとなる値（Ｘ＋２）を
設定しておき、（Ｘ＋１）番地にあるJUMP命令にてＹ番
地にあるサブルーチンへジャンプし、サブルーチンへ制
御を移し、サブルーチンの最終命令であるRET命令に
て、サブルーチンへジャンプした番地（Ｘ＋１）の次の
番地（Ｘ＋２）へリターンすることができる。つまり、
連続するS.RAR命令とJUMP命令とを組み合わせることに
よってサブルーチンコール命令を構成していることにな
る。このように本実施例では、マイクロプログラミング
において単なる無条件ジャンプ命令、条件付ジャンプ命
令に加えてサブルーチンコールを実行することが可能に
なっている。

（発明の効果）以上詳述したように本発明によれば、マイクロプログ
ラムを利用してハードウェア部分の制御を行う画像処理
装置において、ホスト側から画像処理装置に任意のタイ
ミングでマイクロプログラムの読み出し開始要求が発行
されても、マイクロプログラムが走り出すタイミングは
常にラスタスキャンの１フレームの開始時点であり、し
たがって、設定動作のための無駄時間がなくなり、画像
処理全体にわたる処理時間を短縮することが可能とな
り、しかも、ホスト側では画像処理装置のタイミングに
ついて全く考慮する必要がなく、ホスト側のソフトウェ
アの設計や変更時の負担が少なくて済むという利点があ
る。

【図面の簡単な説明】

第１図（ａ）は本発明の基本構成を示すブロック図、第
１図（ｂ）は同上の動作説明図、第２図（ａ）乃至
（ｃ）は本発明の一実施例に係る画像処理装置の概略構
成を示すブロック図、第３図は同上に用いる制御回路の
詳細な構成を示すブロック図、第４図は同上に用いるマ
イクロプログラムメモリの内容の一例を示す説明図、第
５図は同上に用いるマイクロプログラムメモリ読み出し
アドレス発生回路を示すブロック図、第６図は同上に用
いるカウント許可信号発生回路を示すブロック図、第７
図は同上のマイクロプログラム読み出しの動作を説明す
るためのフローチャート、第８図は同上に用いるロード
パルス発生回路を示すブロック図、第９図は同上に用い
るマイクロプログラムのサブルーチンコールの方法を説
明するための説明図、第10図は従来例のブロック図、第
11図（ａ）（ｂ）は他の従来例のブロック図である。（１）はホストCPU、（602）はマイクロプログラムメモ
リ読み出し制御回路、（603）はマイクロプログラムメ
モリ、（605）はタイミング発生回路、（７）はハード
ウェア部分、（t₂）はタイミング信号である。

Claims

(57)【特許請求の範囲】

【請求項１】少なくとも画像の入力、蓄積、演算処理、
出力の１つを行う回路より構成されるハードウェア部分
と、ハードウェア部分の動作条件設定や初期値設定のような
設定動作を行うための複数ステップのマイクロ命令によ
り構成されるマイクロプログラムを格納するマイクロプ
ログラムメモリと、マイクロプログラムメモリの読み出しを制御するマイク
ロプログラム読み出し制御回路と、マイクロプログラムの設定及びマイクロプログラムの読
み出し開始要求を行うホストCPUと、ラスタスキャンの１フレームの終了時点を示すタイミン
グ信号を発生するタイミング発生回路とから構成され、マイクロプログラム読み出し制御回路は、ホストCPUか
らマイクロプログラムの読み出し開始要求を受けた後、
タイミング発生回路からのタイミング信号に同期してマ
イクロプログラムの読み出しを開始することを特徴とす
る画像処理装置。
【請求項２】マイクロプログラムメモリ内に設定される
マイクロプログラムは、少なくとも、１フレーム分のハ
ードウェア部分の設定動作を行うためのマイクロ命令列
と、１フレーム分の設定動作の終了を示す１フレーム終
了命令の組み合わせを複数組有すると共に、最終フレー
ム分のハードウェア部分の設定動作を行うためのマイク
ロ命令列と、最終フレーム分の設定動作の終了を示す命
令の組み合わせを１組有しており、マイクロプログラム読み出し制御回路は、ホストCPUか
らマイクロプログラムの読み出し開始要求を受けた後、
前記タイミング信号に同期してマイクロプログラムの読
み出しを開始し、マイクロプログラムメモリから１フレーム終了命令を読
み出したときにマイクロプログラムの読み出しを停止す
ると共に、前記タイミング信号に同期してマイクロプロ
グラムの読み出しを開始し、マイクロプログラムメモリから最終フレーム分の設定動
作の終了を示す命令を読み出したときにマイクロプログ
ラムの読み出しを終了することを特徴とする特許請求の
範囲第１項記載の画像処理装置。