JP2519889Y2 - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は半導体集積回路装置に関し、特にセンスアン
プを構成する半導体集積回路装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial application] The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device forming a sense amplifier.
従来、半導体メモリ装置のメモリセルの読出し線の電
位差を増幅するためにセンスアンプが使用されている。
このセンスアンプ回路の例を第2図に示す。図示のよう
に、センスアンプ回路はPチャネルMOSトランジスタPMO
S1,PMOS2と、NチャネルMOSトランジスタNMOS1,NMOS2と
を夫々相補的にかつ交叉的に接続しており、両ゲート間
に入力されたB,間の微小な電位差を駆動用入力信号A,
によって増幅している。Conventionally, a sense amplifier is used to amplify a potential difference between read lines of memory cells of a semiconductor memory device.
An example of this sense amplifier circuit is shown in FIG. As shown, the sense amplifier circuit is a P-channel MOS transistor PMO.
S1 and PMOS2 and N-channel MOS transistors NMOS1 and NMOS2 are connected complementarily and crosswise, and a minute potential difference between B and B input between both gates is used as a driving input signal A,
Is amplified by.
また、このセンスアンプ回路のレイアウトは、第3図
に示す構成となる。図において、Iは第1金属配線層、
IIは第2金属配線層、IIIは多結晶シリコン等の比較的
抵抗の高い配線層である。この高抵抗配線層IIIは各MOS
トランジスタのゲート電極として構成されている。な
お、図においてC01は半導体層と第1金属配線層Iとの
コンタクト,C02は半導体装置と第2金属配線層IIとの
コンタクト、C23は第2金属配線層IIと高抵抗配線層III
とのコンタクトを示している。The layout of this sense amplifier circuit is as shown in FIG. In the figure, I is the first metal wiring layer,
II is a second metal wiring layer, and III is a wiring layer having a relatively high resistance such as polycrystalline silicon. This high resistance wiring layer III is
It is configured as the gate electrode of the transistor. In the figure, C 01 is a contact between the semiconductor layer and the first metal wiring layer I, C 02 is a contact between the semiconductor device and the second metal wiring layer II, and C 23 is a second metal wiring layer II and the high resistance wiring layer. III
Shows contact with.
上述した従来のセンスアンプ回路では、対となるトラ
ンジスタ素子の入力の一方B側では、NMOS2とNMOS2の各
ゲート電極を低抵抗の第2金属配線層IIで接続している
が、他方の入力ではNMOS1とPMOS1とをゲート電極を構
成する高抵抗配線層IIIによって接続している。このた
め、各素子間での抵抗や容量に差が生じて素子の能力に
も差が生じ、動作状態が抵抗や容量の均衡が取れている
場合に比較して不均衡になる。即ち、素子間に能力の差
が生じている場合には、能力の強い素子の作動状態の方
に回路動作が安定する傾向になり、弱い素子の作動状態
に移るにはその素子に能力の強い素子よりも高い入力を
与える必要があるためである。In the conventional sense amplifier circuit described above, the gate electrodes of NMOS2 and NMOS2 are connected by the low resistance second metal wiring layer II on one B side of the input of the paired transistor elements, but the other input is connected. The NMOS1 and the PMOS1 are connected by a high resistance wiring layer III forming a gate electrode. For this reason, the resistances and the capacitances of the respective elements are different from each other, and the abilities of the elements are also different from each other, and the operation state becomes unbalanced as compared with the case where the resistances and the capacitances are balanced. That is, when there is a difference in capability between the elements, the circuit operation tends to be stable toward the operating state of the element with the strong ability, and the element with the high ability is required to shift to the operating state of the weak element. This is because it is necessary to provide a higher input than the device.
本考案は配線の抵抗,容量の不均衡を是正して素子動
作の均衡を図ることができる半導体集積回路装置を提供
することを目的としている。It is an object of the present invention to provide a semiconductor integrated circuit device capable of correcting the imbalance of resistance and capacitance of wiring and achieving the balance of element operation.
本考案は、センスアンプ回路を構成する第1チャネル
型の第1および第2のMOSトランジスタと第2チャネル
型の第3および第4のMOSトランジスタを配置する際
に、第1および第3のMOSトランジスタ、第2および第
4のMOSトランジスタがそれぞれインバータを構成する
場合、第1、第2、第3および第4のMOSトランジスタ
の順に配置し、かつ、センスアンプ回路を構成するよう
に、各MOSトランジスタのゲート電極を延在形成しない
でゲート電極よりも低抵抗の配線により各MOSトランジ
スタを相互接続している。According to the present invention, when arranging a first channel type first and second MOS transistors and a second channel type third and fourth MOS transistors constituting a sense amplifier circuit, the first and third MOS transistors are arranged. When the transistors and the second and fourth MOS transistors respectively form an inverter, the first, second, third and fourth MOS transistors are arranged in this order, and each MOS is arranged so as to form a sense amplifier circuit. Each MOS transistor is interconnected by a wiring having a resistance lower than that of the gate electrode without extending the gate electrode of the transistor.
次に、本考案を図面に参照して説明する。 The present invention will now be described with reference to the drawings.
第1図は本考案の一実施例のレイアウト図であり、第
2図に示したセンスアンプ回路を構成した図である。図
において、PMOS1,PMOS2は夫々PチャネルMOSトランジス
タ、NMOS1,NMOS2は夫々NチャネルMOSトランジスタであ
り、これらはP型半導体層P1,P2,N型半導体層N1,N2及び
ゲート電極としての多結晶シリコン等の高抵抗配線層II
Iで構成されている。そして、前記各トランジスタは低
抵抗の第1金属配線層Iと、第2金属配線層IIによっ
て、相補的及び交叉的に接続されてセンスアンプ回路を
構成している。FIG. 1 is a layout diagram of an embodiment of the present invention, and is a diagram in which the sense amplifier circuit shown in FIG. 2 is configured. In the figure, PMOS1 and PMOS2 are P-channel MOS transistors, NMOS1 and NMOS2 are N-channel MOS transistors, respectively. These are P-type semiconductor layers P1, P2, N-type semiconductor layers N1 and N2 and polycrystalline silicon as a gate electrode. High-resistance wiring layer II
Composed of I. The respective transistors are connected complementarily and crosswise by a low resistance first metal wiring layer I and a second metal wiring layer II to form a sense amplifier circuit.
ここで、この例においては、NMOS1とNMOS2の配置を従
来と入れ換えてPMOS1とNMOS1との間隔寸法と、PMOS2とN
MOS2との間隔寸法を等しくしている。また、各トランジ
スタのゲート電極を構成する高抵抗配線層IIIは各半導
体層とこの外側のコンタクト領域のみとなるように可及
的に短く形成し、各ゲート電極をこの高抵抗配線層III
を用いて直接接続することはなく、各高抵抗配線層III
をコンタクトにおいて第1金属配線層I及び第2金属配
線層IIに接続し、これら第1金属配線層I及び第2金属
配線層IIを利用して相互に接続している。Here, in this example, the arrangement of the NMOS1 and the NMOS2 is replaced with that of the conventional one, and the space between the PMOS1 and the NMOS1 and the distance between the PMOS2 and the N
The size of the interval with MOS2 is made equal. Also, the high resistance wiring layer III forming the gate electrode of each transistor is formed as short as possible so as to be only the semiconductor layer and the contact region outside this, and each gate electrode is formed in this high resistance wiring layer III.
Each high resistance wiring layer III
Is connected to the first metal wiring layer I and the second metal wiring layer II at the contact, and they are connected to each other by utilizing the first metal wiring layer I and the second metal wiring layer II.
なお、図において、C01は半導体層と第1金属配線層
Iとのコンタクト、C02は半導体層と第2金属配線層II
とのコンタクト、C12は第1金属配線層Iと第2金属配
線層IIとのコンタクト、C13は第1金属配線層Iと高抵
抗配線層IIIとのコンタクト、C23は金属配線層IIと高抵
抗配線層IIIとのコンタクトである。In the figure, C 01 is a contact between the semiconductor layer and the first metal wiring layer I, and C 02 is a contact between the semiconductor layer and the second metal wiring layer II.
, C 12 is a contact between the first metal wiring layer I and the second metal wiring layer II, C 13 is a contact between the first metal wiring layer I and the high resistance wiring layer III, and C 23 is a metal wiring layer II. And the high resistance wiring layer III.
このレイアウト構成によれば、高抵抗の材質を用いて
いるのは各トランジスタのゲート電極だけであり、その
他の配線は低抵抗な第1及び第2金属配線層I,IIで構成
されることになる。このため、配線の低抵抗化が達成で
き、しかもこの例では相補的に接続される各トランジス
タの間隔寸法が等しくされているので、素子間の均衡を
図ることも可能となる。これにより、素子間の不均衡を
是正でき、安定した動作を得ることができる。According to this layout configuration, only the gate electrode of each transistor uses a high resistance material, and the other wirings are composed of the low resistance first and second metal wiring layers I and II. Become. Therefore, the resistance of the wiring can be reduced, and in this example, the complementary connection of the transistors is made equal to each other, so that the elements can be balanced. As a result, imbalance between the elements can be corrected and stable operation can be obtained.
ここで、前記実施例では抵抗にのみ着目して説明を行
ったが、容量について着目すれば低容量の材質を選択す
ることで、同様に低容量の回路を構成することができ
る。Here, in the above-described embodiment, the description has been made focusing only on the resistance, but if attention is paid to the capacitance, a low-capacity circuit can be similarly configured by selecting a low-capacity material.
以上説明したように本考案は、他の素子を挟んで配置
される互いに離れた位置に配設された素子の高抵抗配線
層からなるゲート電極をそれぞれの素子の近傍の領域の
みに限定し、かつこれらのゲート電極を素子間にわたっ
て延設される低抵抗又は低容量の配線層で相互に接続し
ているので、回路の低抵抗化,低容量化及びその均衡を
とることが可能となり、均衡のとれた素子動作を得るこ
とができる効果がある。As described above, the present invention limits the gate electrodes formed of the high resistance wiring layers of the elements arranged at positions distant from each other and sandwiching the other elements only to the region in the vicinity of each element, Moreover, since these gate electrodes are connected to each other by a wiring layer having a low resistance or a low capacitance extending between the elements, it becomes possible to reduce the resistance and capacitance of the circuit and balance them, and There is an effect that a good element operation can be obtained.
第1図は本考案のセンスアンプのレイアウト構成図、第
2図はセンスアンプの回路図、第3図は従来のセンスア
ンプのレイアウト構成図である。 P1,P2…P型半導体層、N1,N2…N型半導体層、PMOS1,PM
OS2…PチャネルMOSトランジスタ、NMOS1,NMOS2…Nチ
ャネルMOSトランジスタ、I…第1金属配線層、II…第
2金属配線層、III…高抵抗配線層(多結晶シリコン
層)、C01,C02,C12,C13,C23…コンタクト。FIG. 1 is a layout configuration diagram of a sense amplifier of the present invention, FIG. 2 is a circuit diagram of the sense amplifier, and FIG. 3 is a layout configuration diagram of a conventional sense amplifier. P1, P2 ... P-type semiconductor layer, N1, N2 ... N-type semiconductor layer, PMOS1, PM
OS2 ... P-channel MOS transistor, NMOS1, NMOS2 ... N-channel MOS transistor, I ... First metal wiring layer, II ... Second metal wiring layer, III ... High resistance wiring layer (polycrystalline silicon layer), C01 , C02 , C 12 , C 13 , C 23 … Contact.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/092 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 27/092
Claims (1)
線、それぞれのソースが一方のセンスアンプ駆動線に接
続された第1チャネル型の第1および第2のMOSトラン
ジスタ、ならびに、それぞれのソースが他方のセンスア
ンプ駆動線に接続された第2チャネル型の第3および第
4MOSトランジスタを有し、前記第1および第3のMOSト
ランジスタのドレインと前記第2および第4のMOSトラ
ンジスタのゲートは一方のビット線に接続され、前記第
2および第4のMOSトランジスタのドレインと前記第1
および第3のMOSトランジスタのゲートは他方のビット
線に接続されたセンスアンプ回路を備えた半導体集積回
路装置において、前記第1、第2、第3および第4のMO
Sトランジスタはこの順番に一列に配置されており、か
つ、これらMOSトランジスタは、前記センスアンプ回路
を構成するように、各MOSトランジスタのゲート電極を
延在形成しないでゲート電極よりも低抵抗の配線により
相互に接続されていることを特徴とする半導体集積回
路。1. A pair of bit lines, a pair of sense amplifier drive lines, first channel type first and second MOS transistors whose sources are connected to one sense amplifier drive line, and respective sources. Is connected to the other sense amplifier drive line, the third and third channels of the second channel type
4MOS transistors, the drains of the first and third MOS transistors and the gates of the second and fourth MOS transistors are connected to one bit line, and the drains of the second and fourth MOS transistors are connected. The first
And a gate of the third MOS transistor is connected to the other bit line. In the semiconductor integrated circuit device including a sense amplifier circuit, the first, second, third and fourth MO transistors are provided.
The S-transistors are arranged in a line in this order, and these MOS transistors are wirings having a resistance lower than that of the gate electrode without extending and forming the gate electrode of each MOS transistor so as to form the sense amplifier circuit. A semiconductor integrated circuit characterized in that the semiconductor integrated circuits are connected to each other by.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1987191410U JP2519889Y2 (en) | 1987-12-18 | 1987-12-18 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1987191410U JP2519889Y2 (en) | 1987-12-18 | 1987-12-18 | Semiconductor integrated circuit device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0195763U JPH0195763U (en) | 1989-06-26 |
JP2519889Y2 true JP2519889Y2 (en) | 1996-12-11 |
Family
ID=31482325
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1987191410U Expired - Lifetime JP2519889Y2 (en) | 1987-12-18 | 1987-12-18 | Semiconductor integrated circuit device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2519889Y2 (en) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59129460A (en) * | 1983-01-14 | 1984-07-25 | Nec Corp | Semiconductor memory device |
-
1987
- 1987-12-18 JP JP1987191410U patent/JP2519889Y2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0195763U (en) | 1989-06-26 |
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