JP2515017B2 - Thyristor - Google Patents

Thyristor

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JP2515017B2
JP2515017B2 JP1129766A JP12976689A JP2515017B2 JP 2515017 B2 JP2515017 B2 JP 2515017B2 JP 1129766 A JP1129766 A JP 1129766A JP 12976689 A JP12976689 A JP 12976689A JP 2515017 B2 JP2515017 B2 JP 2515017B2
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polycrystalline silicon
gate
cathode
type polycrystalline
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雄司 山西
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、多結晶シリコンで形成したサイリスタに関
するものである。
Description: TECHNICAL FIELD The present invention relates to a thyristor made of polycrystalline silicon.

従来の技術 半導体基板上に形成された素子から電気的に分離した
状態でサイリスタを同一基板上に形成する場合、半導体
基板中に分離部を形成しないで、半導体基板表面に形成
した酸化膜上に多結晶シリコンでサイリスタを形成する
と、分離部を形成する工程を省くことができる。ところ
で、多結晶シリコンによりサイリスタを形成する場合、
多結晶シリコン中のキャリアの移動度がシリコン中に比
べて小さいので、サイリスタを正常に作動させる目的か
ら、第4図および第5図に示すような構成にされてい
た。すなわち、p型多結晶シリコンからなるゲート領域
51内にn型多結晶シリコンからなるカソード領域52を島
状に配置して、このカソード領域52以外のn型多結晶シ
リコン領域53とカソード領域52との間の本来のゲータ領
域51aの幅を狭くしてキャリアの移動度が低くならない
ようにされていた。なお、第4図および第5図中、54は
半導体基板、55は半導体基板54の表面に形成された酸化
シリコン膜、56はアノード領域、57〜59は各領域51,52,
56に形成されたコンタクト窓、60〜62は上記各コンタク
ト窓57〜59に形成された電極、63は電極分離用の酸化シ
リコン膜である。
2. Description of the Related Art When a thyristor is formed on the same substrate while being electrically separated from an element formed on a semiconductor substrate, the isolation portion is not formed in the semiconductor substrate and the thyristor is formed on the oxide film formed on the surface of the semiconductor substrate. When the thyristor is made of polycrystalline silicon, the step of forming the isolation portion can be omitted. By the way, when a thyristor is made of polycrystalline silicon,
Since the mobility of carriers in polycrystalline silicon is smaller than that in silicon, the structure shown in FIGS. 4 and 5 is used for the purpose of normally operating the thyristor. That is, a gate region made of p-type polycrystalline silicon
Cathode regions 52 made of n-type polycrystalline silicon are arranged in an island shape within 51, and the original width of the gater region 51a between the n-type polycrystalline silicon region 53 and the cathode region 52 other than the cathode region 52 is set to be the same. It was made narrow so that the mobility of carriers would not be lowered. In FIGS. 4 and 5, 54 is a semiconductor substrate, 55 is a silicon oxide film formed on the surface of the semiconductor substrate 54, 56 is an anode region, and 57 to 59 are respective regions 51, 52,
Contact windows formed on 56, 60 to 62 are electrodes formed on the contact windows 57 to 59, and 63 is a silicon oxide film for electrode separation.

発明が解決しようとする課題 ところで、上記従来の構成によると、カソード領域52
がn型の場合、ゲート電極60からn型多結晶シリコン領
域53とカソード領域52の間に挟まれたp型領域までの距
離、すなわちゲート電極60から実際のゲート領域51aま
での距離が長く、またゲート電極60からの電流が本来の
ゲート領域51aとは異なるカソード領域52の周囲から流
れ込み、したがってゲート電流が増加するとともに、電
圧降下が発生してサイリスタが導通状態になりにくいと
いう問題があった。
DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention According to the above conventional configuration, the cathode region 52
Is an n-type, the distance from the gate electrode 60 to the p-type region sandwiched between the n-type polycrystalline silicon region 53 and the cathode region 52, that is, the distance from the gate electrode 60 to the actual gate region 51a is long, Further, there is a problem that the current from the gate electrode 60 flows from the periphery of the cathode region 52 different from the original gate region 51a, thus increasing the gate current and causing a voltage drop to make it difficult for the thyristor to be in a conductive state. .

そこで、本発明は上記課題を解消し得るサイリスタを
提供することを目的とする。
Therefore, an object of the present invention is to provide a thyristor capable of solving the above problems.

課題を解決するための手段 上記課題を解決するため、本発明のサイリスタは、p
型多結晶シリコンからなるアノード領域と、このアノー
ド領域の外側に形成されたn型多結晶シリコン領域と、
このn型多結晶シリコン領域の外側に形成されたp型多
結晶シリコンからなるゲート領域と、このゲート領域内
に島状に配置されたカソード領域を備えるとともに、上
記ゲート領域内に形成されるゲート電極が上記n型多結
晶シリコン領域とは反対側である上記カソード領域の外
側に配置され、上記カソード領域の上記n型多結晶シリ
コン領域に対向する側にある上記ゲート領域とのpn接合
部を残して、それ以外の上記カソード領域と上記ゲート
領域との表面接触部に多結晶シリコンの無い分離領域を
設けたものである。
Means for Solving the Problems In order to solve the above problems, the thyristor of the present invention has p
An anode region made of n-type polycrystalline silicon, and an n-type polycrystalline silicon region formed outside the anode region,
A gate region formed outside the n-type polycrystalline silicon region and made of p-type polycrystalline silicon, and a cathode region arranged in an island shape in the gate region, and a gate formed in the gate region An electrode is arranged outside the cathode region opposite to the n-type polycrystalline silicon region and has a pn junction with the gate region on the side of the cathode region facing the n-type polycrystalline silicon region. Other than that, an isolation region having no polycrystalline silicon is provided in the other surface contact portion between the cathode region and the gate region.

作 用 上記構成において、カソード領域の本来のゲート領域
との表面接触部(pn接合部)以外の周囲に分離領域形成
したので、ゲート電極に電圧を印加した場合、カソード
領域には電流が本来のゲート領域から流れ込むため、従
来のようにカソード領域の周囲から余分な電流が流れ込
むのを防止することができる。
Operation In the above configuration, since the isolation region was formed in the periphery of the cathode region other than the surface contact portion (pn junction) with the original gate region, when a voltage is applied to the gate electrode, the cathode region is not affected by the current. Since it flows from the gate region, it is possible to prevent excess current from flowing around the cathode region as in the conventional case.

実施例 以下、本発明の一実施例を第1図および第2図に基づ
いて説明する。
Embodiment An embodiment of the present invention will be described below with reference to FIGS. 1 and 2.

本実施例に係るサイリスタは、半導体基板表面に形成
された酸化膜上に、多結晶シリコンにより形成されたも
のである。すなわち、半導体基板1の表面には酸化シリ
コン膜2が形成され、この上には、順次、p型多結晶シ
リコンからなるアノード領域3と、所定幅のn型多結晶
シリコン領域4と、p型多結晶シリコンからなるゲート
領域5とが並んで形成されるとともに、このゲート領域
5の中には複数個のカソード領域6が島状に形成されて
いる。勿論、カソード領域6とこのカソード領域6以外
のn型多結晶シリコン領域4との間には狭い幅でもって
本来のゲート領域5aが形成されている。また、第1図
中、7,8,9は各領域3,5,6に形成されるコンタクト窓で、
これら各コンタクト窓7,8,9にはそれぞれ電極10,11,12
が形成されている。また、ゲート電極11はカソード領域
6の外側、すなわちn型多結晶シリコン領域4とは反対
側に配置されている。そして、さらに上記カソード領域
6の上記n型多結晶シリコン領域4に対向する部分のpn
接合aを残して、それ以外のカソード領域6とゲート領
域5との表面接触部に多結晶シリコンが無い分離領域b
がエッチングにより形成されている。なお、13は電極分
離用の酸化シリコン膜である。
The thyristor according to the present embodiment is formed of polycrystalline silicon on the oxide film formed on the surface of the semiconductor substrate. That is, a silicon oxide film 2 is formed on the surface of a semiconductor substrate 1, on which an anode region 3 made of p-type polycrystalline silicon, an n-type polycrystalline silicon region 4 of a predetermined width, and a p-type polycrystalline silicon region are sequentially formed. A gate region 5 made of polycrystalline silicon is formed side by side, and a plurality of cathode regions 6 are formed in an island shape in the gate region 5. Of course, the original gate region 5a is formed between the cathode region 6 and the n-type polycrystalline silicon region 4 other than the cathode region 6 with a narrow width. Further, in FIG. 1, 7,8,9 are contact windows formed in the respective regions 3, 5, 6,
Electrodes 10, 11, 12 are placed on these contact windows 7, 8, 9 respectively.
Are formed. Gate electrode 11 is arranged outside cathode region 6, that is, on the side opposite to n-type polycrystalline silicon region 4. Further, the pn of the portion of the cathode region 6 facing the n-type polycrystalline silicon region 4 is further
Isolation region b having no polycrystalline silicon at the surface contact portion between the cathode region 6 and the gate region 5 other than the junction a.
Are formed by etching. Reference numeral 13 is a silicon oxide film for separating electrodes.

上記の構成によると、カソード領域6の本来のゲート
領域5との接触部(pn接合部)以外の周囲に分離領域b
が形成されているため、ゲート電極11に電圧を印加する
と、カソード領域6には本来のゲート領域5aから電流が
流れ込むため、従来のようにカソード領域6の周囲から
流れ込むことはなく、したがってゲート電流が増加する
ことがなくなるとともに、電圧降下を起こらないので、
サイリスタが導通状態になりにくくなるのを防止するこ
とができる。
According to the above configuration, the isolation region b is formed around the cathode region 6 except for the contact portion (pn junction portion) with the original gate region 5.
Therefore, when a voltage is applied to the gate electrode 11, a current flows into the cathode region 6 from the original gate region 5a, so that it does not flow from around the cathode region 6 as in the conventional case. Will not increase and there will be no voltage drop, so
It is possible to prevent the thyristor from becoming difficult to become conductive.

ここで、第3図に上記サイリスタの具体例を示す。第
3図におけるサイリスタは、中央に正方形状のアノード
領域21を形成し、この周囲に所定幅でもってn型多結晶
シリコン領域22を形成し、その周囲にゲート領域23を形
成し、さらにこのゲート領域23内で、しかもn型多結晶
シリコン領域22の各辺に対向する位置で8個の正方形状
のカソード領域24を島状に形成し、さらに各カソード領
域24のn型多結晶シリコン領域22に対向する箇所以外の
3方周囲に分離領域bが形成されたものである。なお、
上記各p型領域21,23はボロンのイオン注入(加速エネ
ルギー50KeV、注入量3×1013cm-2)により形成され、
またn型領域22,24はリンのイオン注入(加速エネルギ
ー50KeV、注入量3×1015cm-2)により形成されてい
る。
Here, FIG. 3 shows a specific example of the thyristor. In the thyristor shown in FIG. 3, a square anode region 21 is formed in the center, an n-type polycrystalline silicon region 22 is formed with a predetermined width around the anode region 21, and a gate region 23 is formed around the n-type polycrystalline silicon region 22. Eight square cathode regions 24 are formed in an island shape in the region 23 and at a position facing each side of the n-type polycrystalline silicon region 22, and the n-type polycrystalline silicon region 22 of each cathode region 24 is further formed. Separation regions b are formed around the three sides other than the part facing each other. In addition,
Each of the p-type regions 21 and 23 is formed by ion implantation of boron (acceleration energy 50 KeV, implantation amount 3 × 10 13 cm -2 ),
The n-type regions 22 and 24 are formed by phosphorus ion implantation (acceleration energy 50 KeV, implantation amount 3 × 10 15 cm −2 ).

発明の効果 以上のように本発明の構成によると、カソード領域の
本来のゲート領域との表面接触部(pn接合部)以外の周
囲に分離領域を形成したので、ゲート電極に電圧を印加
した場合、カソード領域には本来のゲート領域から電流
が流れ込むため、従来のようにカソード領域の周囲から
流れ込むことはなく、したがってゲート電流が増加する
ことがなく、しかも電圧降下も起こらないので、サイリ
スタが導通状態になりにくくなるのを防止することがで
きる。
As described above, according to the configuration of the present invention, since the isolation region is formed in the periphery of the cathode region other than the surface contact portion (pn junction) with the original gate region, when a voltage is applied to the gate electrode , Since the current flows from the original gate region to the cathode region, it does not flow from the surroundings of the cathode region as in the past, so the gate current does not increase and there is no voltage drop, so the thyristor conducts. It is possible to prevent the situation from becoming difficult.

【図面の簡単な説明】[Brief description of drawings]

第1図は本発明の一実施例におけるサイリスタの各電極
部を除いた平面図、第2図は同サイリスタの断面図、第
3図は同サイリスタの具体例における各電極部を除いた
平面図、第4図は従来におけるサイリスタの各電極部を
除いた平面図、第5図は同サイリスタの断面図である。 3……アノード領域、4……n型多結晶シリコン領域、
5,5a……ゲート領域、6……カソード領域、11……ゲー
ト電極。
FIG. 1 is a plan view of the thyristor according to an embodiment of the present invention excluding the electrode portions, FIG. 2 is a sectional view of the thyristor, and FIG. 3 is a plan view of the thyristor excluding the electrode portions. FIG. 4 is a plan view of the conventional thyristor without the electrodes, and FIG. 5 is a sectional view of the thyristor. 3 ... Anode region, 4 ... N-type polycrystalline silicon region,
5,5a ... gate region, 6 ... cathode region, 11 ... gate electrode.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】p型多結晶シリコンからなるアノード領域
と、このアノード領域の外側に形成されたn型多結晶シ
リコン領域と、このn型多結晶シリコン領域の外側に形
成されたp型多結晶シリコンからなるゲート領域と、こ
のゲート領域内に島状に配置されたカソード領域を備え
るとともに、上記ゲート領域内に形成されるゲート電極
が上記n型多結晶シリコン領域とは反対側である上記カ
ソード領域の外側に配置され、上記カソード領域の上記
n型多結晶シリコン領域に対向する側にある上記ゲート
領域とのpn接合部を残して、それ以外の上記カソード領
域と上記ゲート領域との表面接触部に多結晶シリコンの
無い分離領域を設けたサイリスタ。
1. An anode region made of p-type polycrystalline silicon, an n-type polycrystalline silicon region formed outside the anode region, and a p-type polycrystalline region formed outside the n-type polycrystalline silicon region. The cathode having a gate region made of silicon and a cathode region arranged in an island shape in the gate region, and the gate electrode formed in the gate region being opposite to the n-type polycrystalline silicon region. The surface contact between the other cathode region and the gate region is left outside the region, leaving a pn junction with the gate region on the side of the cathode region facing the n-type polycrystalline silicon region. A thyristor with a polycrystalline silicon-free isolation region.
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