JP2025019015A - Ｐａｍ－４デコーダーの比較器の数を最小化した判定帰還等化器及びその動作方法 - Google Patents

Ｐａｍ－４デコーダーの比較器の数を最小化した判定帰還等化器及びその動作方法 Download PDF

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Abstract

Figure 2025019015000001
【課題】ＰＡＭ－４デコーダーの比較器の数を最小化した判定帰還等化器及びその動作方法を提供すること。
【解決手段】グレーコードに基づいたＰＡＭ－４信号と第１及び第２ビット信号を受信し、前記第１及び第２ビット信号に応答して前記ＰＡＭ－４信号の電圧レベルに既設定された係数を加算した入力電圧を出力する加算器、及び前記入力電圧及び前記ＰＡＭ－４信号の第１乃至第３基準電圧を受信し、前記第１及び第２ビット信号を出力するデコーダーを含み、前記デコーダーは、前記入力電圧と前記第１基準電圧のサイズを比較して前記第１ビット信号を出力する第１比較器、及び前記入力電圧と前記第２及び第３基準電圧の電荷排出強度を比較して前記第２ビット信号を出力する第２比較器を含むことができる。
【選択図】図１

Description

本発明はＰＡＭ－４デコーダーの比較器の数を最小化した判定帰還等化器及びその動作方法に関するものである。
最近、有線送受信機の伝送速度が上がるにつれて高速クロックをチップ全体に伝達するためのハードウェア費用が大きくなり、同時に電力消耗が大きくなっている。したがって、送受信機は高速に伝送される膨大な量のデータ信号を処理するために多重位相構造（Ｍｕｌｔｉ－Ｐｈａｓｅ Ａｒｃｈｉｔｅｃｔｕｒｅ）を利用した技術が要求されている。
このために、送受信機は連続時間線型等化器（Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ）、判定帰還等化器（Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ）等を含むことができる。しかし、増加するデコーダーの比較器によってデータ及びクロック経路での電力消耗が増加することと同時に帯域幅が制限される問題がある。
大韓民国登録特許第１０－１８７２３１０号
本発明は上述した課題を解決するためのものであって、本発明の目的はＰＡＭ－４デコーダーの比較器の数を最小化した判定帰還等化器及びその動作方法を提供することにある。
本発明はグレーコードに基づいたＰＡＭ－４信号と第１及び第２ビット信号を受信し、前記第１及び第２ビット信号に応答して前記ＰＡＭ－４信号の電圧レベルに既設定された係数を加算した入力電圧を出力する加算器、及び前記入力電圧及び前記ＰＡＭ－４信号の第１乃至第３基準電圧を受信し、前記第１及び第２ビット信号を出力するデコーダーを含み、前記デコーダーは、前記入力電圧と前記第１基準電圧のサイズを比較して前記第１ビット信号を出力する第１比較器、及び前記入力電圧と前記第２及び第３基準電圧の電荷排出強度を比較して前記第２ビット信号を出力する第２比較器を含むことができる。
本発明の一実施形態において、前記第２比較器は、前記入力電圧が前記第２基準電圧より大きく、前記第３基準電圧より小さい場合、前記第２ビット信号を０に出力し、前記入力電圧が前記第２基準電圧より小さく、前記第３基準電圧より大きい場合、前記第２ビット信号を１に出力することができる。
本発明の一実施形態において、前記加算器は、前記第１及び第２ビット信号の奇数ビットを利用して前記入力電圧の奇数信号を出力する第１タブ、及び前記第１及び第２ビット信号の偶数ビットを利用して前記入力電圧の偶数信号を出力する第２タブを含むことができる。
本発明の一実施形態において、前記加算器は、前記第１及び第２ビット信号が各々１及び０である場合、前記ＰＡＭ－４信号の電圧レベルに第１係数を加算し、前記第１及び第２ビット信号が各々１及び１である場合、前記ＰＡＭ－４信号の電圧レベルに第２係数を加算し、前記第１及び第２ビット信号が各々０及び１である場合、前記ＰＡＭ－４信号の電圧レベルに第３係数を加算し、前記第１及び第２ビット信号が各々０及び０である場合、前記ＰＡＭ－４信号の電圧レベルに第４係数を加算することができる。
本発明の一実施形態において、前記判定帰還等化器は、データ信号を受信し、前記データ信号のすべての周波数成分を均一に等化して前記ＰＡＭ－４信号を出力する連続時間線型等化器、前記ＰＡＭ－４信号を受信し、前記ＰＡＭ－４信号の電圧レベルと前記第１乃至第３基準電圧との間の間隔を増幅する可変利得増幅器、及び前記加算器の共通モードを一定に維持する補償回路をさらに含むことができる。
本発明は判定帰還等化器の動作方法において、グレーコードに基づいたＰＡＭ－４信号と第１及び第２ビット信号を受信し、前記第１及び第２ビット信号に応答して前記ＰＡＭ－４信号の電圧レベルに既設定された係数を加算した入力電圧を出力する段階、及び前記入力電圧及び前記ＰＡＭ－４信号の第１乃至第３基準電圧を受信し、前記第１及び第２ビット信号を出力する段階を含み、前記第１及び第２ビット信号を出力する段階は、前記入力電圧と前記第１基準電圧のサイズを比較して前記第１ビット信号を出力する段階、及び前記入力電圧と前記第２及び第３基準電圧の電荷排出強度を比較して前記第２ビット信号を出力する段階を含むことができる。
本発明の一実施形態において、前記第２ビット信号を出力する段階は、前記入力電圧が前記第２基準電圧より大きく、前記第３基準電圧より小さい場合、前記第２ビット信号を０に出力し、前記入力電圧が前記第２基準電圧より小さく、前記第３基準電圧より大きい場合、前記第２ビット信号を１に出力することができる。
本発明の一実施形態において、前記入力電圧を出力する段階は、前記第１及び第２ビット信号の奇数ビットを利用して前記入力電圧の奇数信号を出力する段階、及び前記第１及び第２ビット信号の偶数ビットを利用して前記入力電圧の偶数信号を出力する段階を含むことができる。
本発明の一実施形態において、前記入力電圧を出力する段階は、前記第１及び第２ビット信号が各々１及び０である場合、前記ＰＡＭ－４信号の電圧レベルに第１係数を加算し、前記第１及び第２ビット信号が各々１及び１である場合、前記ＰＡＭ－４信号の電圧レベルに第２係数を加算し、前記第１及び第２ビット信号が各々０及び１である場合、前記ＰＡＭ－４信号の電圧レベルに第３係数を加算し、前記第１及び第２ビット信号が各々０及び０である場合、前記ＰＡＭ－４信号の電圧レベルに第４係数を加算することができる。
本発明の一実施形態において、前記判定帰還等化器の動作方法は、データ信号を受信し、前記データ信号のすべての周波数成分を均一に等化して前記ＰＡＭ－４信号を出力する段階、前記ＰＡＭ－４信号を受信し、前記ＰＡＭ－４信号の電圧レベルと前記第１乃至第３基準電圧との間の間隔を増幅する段階、及び前記入力電圧を出力する段階の共通モードを一定に維持する段階をさらに含むことができる。
本発明によれば、デコーダーの比較器の数を最小化した判定帰還等化器はデコーダーの比較器を最小化し、ＲＺ信号を利用した判定帰還等化回路を具現することができる。したがって、本発明は全体的な回路の電力消耗を低下させることができ、フィードバックループディレイ（Ｆｅｅｄｂａｃｋ Ｌｏｏｐ Ｄｅｌａｙ）を低下させることができる。
本発明の実施形態による判定帰還等化器を示すブロック図である。 本発明の実施形態によるＰＡＭ－４信号の第１乃至第３基準電圧を説明するための図面である。 本発明の実施形態による比較器の一例を示すブロック図である。 本発明の実施形態による比較器の一例を示す回路図である。 本発明の実施形態による比較器の一例を示す回路図である。 本発明の実施形態による加算器の一例を示す回路図である。 判定帰還等化器の他の実施形態を示すブロック図である。 本発明の実施形態による判定帰還等化器動作の順序図である。
以下では、本発明の技術分野で通常の知識を有する者が本発明を容易に実施できる程度に、本発明の実施形態態が明確であり、詳細に記載される。
図１は本発明の実施形態による判定帰還等化器を示すブロック図である。
本発明の実施形態による判定帰還等化器（Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ、１０）はＰＡＭ－４（４－Ｌｅｖｅｌ Ｐｌｕｓｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）信号をグレーコード（Ｇｒａｙ Ｃｏｄｅ）で受信する受信装置で具現されることができる。例えば、判定帰還等化器１０はデスクトップコンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、ウェアラブル（Ｗｅａｒａｂｌｅ）装置、ビデオゲーム機、家電機器、医療機器等のような様々な装置の受信装置で具現されることができる。
図１を参照してより詳細に説明すれば、本発明の実施形態による判定帰還等化器１０は加算器１００及びデコーダー２００を含む。
加算器１００はグレーコードに基づいたＰＡＭ－４信号と第１及び第２ビット信号を受信し、第１及び第２ビット信号に応答してＰＡＭ－４信号の電圧レベルに既設定された係数を加算した入力電圧を出力することができる。
デコーダー２００は入力電圧及びＰＡＭ－４信号の第１乃至第３基準電圧を受信し、第１及び第２ビット信号を出力することができる。このために、デコーダー２００は第１比較器２１０及び第２比較器２２０を含む。
第１比較器２１０は入力電圧と第１基準電圧のサイズを比較して第１ビット信号を０又は１に出力することができる。例えば、第１比較器２１０は入力電圧が第１基準電圧より大きい場合、第１ビット信号を１に出力し、入力電圧が第１基準電圧より小さい場合、第１ビット信号を０に出力することができる。
第２比較器２２０は入力電圧と第２及び第３基準電圧の電荷排出強度を比較して第２ビット信号を０又は１に出力することができる。例えば、第２比較器２２０は入力電圧が第２基準電圧より大きく、第３基準電圧より小さい場合、第２ビット信号を０に出力し、入力電圧が第２基準電圧より小さく、第３基準電圧より大きい場合、第２ビット信号を１に出力することができる。第１及び第２比較器２１０、２２０のより詳細な説明は図４Ａ及び図４Ｂで説明される。
以上で上述したように、本発明の実施形態による判定帰還等化器１０はデコーダー２００の第１及び第２比較器２１０、２２０を通じてデータをデコーディング（Ｄｅｃｏｄｉｎｇ）することができ、デコーダー２００はＲＺ（Ｒｅｔｕｒｎ－Ｔｏ－Ｚｅｒｏ）データである第１及び第２ビット信号を加算器１００にフィードバックすることができる。したがって、デコーダー２００はＮＲＺ（Ｎｏｎ－Ｒｅｔｕｒｎ－Ｔｏ－Ｚｅｒｏ）データに変換させる追加的な過程を省略してデコーダー２００のフィードバックループディレイ（Ｆｅｅｄｂａｃｋ Ｌｏｏｐ Ｄｅｌａｙ）を低下させることができる。
図２は本発明の実施形態によるＰＡＭ－４信号の第１乃至第３基準電圧を説明するための図面である。
図２を参照すれば、ＰＡＭ－４信号の最も低い第１レベルは２ビットデータ‘００’にマッピングされることができ、ＰＡＭ－４信号の最も高い第４レベルは２ビットデータ‘１０’にマッピングされることができる。ＰＡＭ－４信号の第２レベルは２ビットデータ‘０１’にマッピングされることができ、ＰＡＭ－４信号の第３レベルは２ビットデータ‘１１’にマッピングされることができる。さらに、ＰＡＭ－４信号の第１基準電圧ＶＲＥＦは第２及び第３レベルの間の電圧レベルであり、ＰＡＭ－４信号の第２基準電圧ＶＲＥＦＰは第３及び第４レベルの間の電圧レベルであり、ＰＡＭ－４信号の第３基準電圧ＶＲＥＦＮは第１及び第２レベルの間の電圧レベルであり得る。上述した第１乃至第４レベルとデータのマッピングはグレーコード方式によるマッピングであり、これは例示的なものであり、様々な目的に応じてマッピングを変更することができる。
図３は本発明の実施形態による比較器の一例を示すブロック図である。
図３を参照すれば、デコーダー２００は第１ビット信号（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ、ＭＳＢ）及び第２ビット信号（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ、ＬＳＢ）をデコーディング（Ｄｅｃｏｄｉｎｇ）するために偶数経路（ＥＶＥＮ ＰＡＴＨ）及び奇数経路（ＯＤＤ ＰＡＴＨ）を具現することができる。一方、デコーダー２００の偶数経路と奇数経路はビット信号に対する差があるだけで同一な経路である。したがって、以下では、説明の便宜上奇数経路を代表的に説明する。
奇数経路の第１比較器２１０は奇数クロック信号ＣＬＫ＿ＯＤＤに応答して入力電圧ＶＩＮＰ、ＶＩＮＮに対する第１奇数ビット信号ＭＳＢ＿ＯＤＤ、ＭＳＢＢ＿ＯＤＤを出力することができる。
奇数経路の第２比較器２２０は奇数クロック信号ＣＬＫ＿ＯＤＤに応答して入力電圧ＶＩＮＰ、ＶＩＮＮに対する第２奇数ビット信号ＬＳＢ＿ＯＤＤ、ＬＳＢＢ＿ＯＤＤを出力することができる。
デコーダー２００は第１奇数ビット信号ＭＳＢ＿ＯＤＤ、ＭＳＢＢ＿ＯＤＤ及び第２奇数ビット信号ＬＳＢ＿ＯＤＤ、ＬＳＢＢ＿ＯＤＤを加算器１００にフィードバックすることができる。また、デコーダー２００はＳＲラッチ２３０を通じて第１奇数ビット信号ＭＳＢ＿ＯＤＤ、ＭＳＢＢ＿ＯＤＤ及び第２奇数ビット信号ＬＳＢ＿ＯＤＤ、ＬＳＢＢ＿ＯＤＤを変換して奇数復号化信号ＭＳＢ＿ＯＤＤ＿ＳＲ、ＬＳＢ＿ＯＤＤ＿ＳＲを出力することができる。
以上で説明したように、本発明の実施形態によるデコーダー２００はビット信号に対する奇数経路と偶数経路を区分してＰＡＭ－４信号の直観的なビット値の表現と信号の復元を容易にすることができる。
図４Ａ及び図４Ｂは本発明の実施形態による比較器の一例を示す回路図である。図４Ａは第１比較器２１０の一例を示す回路図であり、図４Ｂは第２比較器２２０の一例を示す回路図である。図４Ａを参照すれば、第１比較器２１０は第１入力端２１１、第２入力端２１２、及び第１出力端２１３で具現されることができる。例えば、第１入力端２１１は各ゲートに正の入力電圧ＶＩＮＰ及び第１基準電圧ＶＲＥＦが印加される複数のトランジスタを含むことができ、第２入力端２１２は各ゲートに負の入力電圧ＶＩＮＮ及び第１基準電圧ＶＲＥＦが印加される複数のトランジスタを含むことができる。より詳細に、第１比較器２１０は共通信号を通じて第１トランジスタＴＲ１がターンオンされて比較動作を遂行することができる。第１比較器２１０は第１入力端２１１で正の入力電圧ＶＩＮＰと第１基準電圧ＶＲＥＦを受信することができる。また、第１比較器２１０は第２入力端２１２で負の入力電圧ＶＩＮＮと第１基準電圧ＶＲＥＦを受信することができる。第１比較器２１０は第１入力端２１１と第２入力端２１２の受信情報を比較して第１出力端２１３を通じて０又は１である第１ビット信号ＭＳＢを出力することができる。例えば、第１比較器２１０は第１基準電圧ＶＲＥＦより入力電圧ＶＩＮＰ, ＶＩＮＮが大きい場合、第１ビット信号ＭＳＢを１に出力し、第１基準電圧ＶＲＥＦより入力電圧ＶＩＮＰ, ＶＩＮＮが小さい場合、第１ビット信号ＭＳＢを０に出力することができる。
図４Ｂを参照すれば、第２比較器２２０は第３入力端２２１、第４入力端２２２、及び第２出力端２２３で具現されることができる。例えば、第３入力端２２１は各ゲートに正の入力電圧ＶＩＮＰ及び負の入力電圧ＶＩＮＮが印加される複数のトランジスタを含むことができ、第４入力端２２２は各ゲートに第２基準電圧ＶＲＥＦＰ及び第３基準電圧ＶＲＥＦＮが印加される複数のトランジスタを含むことができる。より詳細に、第２比較器２２０は共通信号を通じて第２トランジスタＴＲ２がターンオンされて比較動作を遂行することができる。第２比較器２２０は第３入力端２２１で正の入力電圧ＶＩＮＰと負の入力電圧ＶＩＮＮを受信することができる。また、第２比較器２２０は第４入力端２２２で第２基準電圧ＶＲＥＦＰと第３基準電圧ＶＲＥＦＮを受信することができる。第２比較器２２０は第３入力端２２１と第４入力端２２２の受信情報を比較して第２出力端２２３を通じて第２ビット信号ＬＳＢを０又は１に出力することができる。
より詳細に、第２比較器２２０は第３入力端２２１と第４入力端２２２の互いに異なる電荷排出強度を比較して第２ビット信号を０又は１に出力することができる。例えば、第２比較器２２０は入力電圧ＶＩＮＰ、ＶＩＮＮが第２基準電圧ＶＲＥＦＰより大きく、第３基準電圧ＶＲＥＦＮより小さい場合、第２ビット信号ＬＳＢを０に出力することができる。また、第２比較器２２０は入力電圧ＶＩＮＰ、ＶＩＮＮが第２基準電圧ＶＲＥＦＰより小さく、第３基準電圧ＶＲＥＦＮより大きい場合、第２ビット信号ＬＳＢを１に出力することができる。
以上で上述したように、本発明の実施形態によるデコーダー２００は入力電圧ＶＩＮＰ、ＶＩＮＮと第１基準電圧ＶＲＥＦのサイズを比較して第１ビット信号ＭＳＢを出力することができ、入力電圧ＶＩＮＰ、ＶＩＮＮと第２及び第３基準電圧ＶＲＥＦＰ、ＶＲＥＦＮの電荷排出強度を比較して第２ビット信号ＬＳＢを出力することができる。したがって、デコーダー２００は第１及び第２ビット信号ＭＳＢ、ＬＳＢを出力する比較器の数を最小化することができ、判定帰還等化動作をすることができる１－Ｓｔａｇｅ構造を具現することができる。
図５は本発明の実施形態による加算器の一例を示す回路図である。
図５を参照すれば、加算器１００は第１及び第２ビット信号ＭＳＢ、ＬＳＢに応答してＰＭＡ－４信号の電圧レベルに第１乃至第４係数を加算した入力電圧ＶＩＮＰ、ＶＩＮＮを出力することができる。このために、加算器１００は第１タブ１１０及び第２タブ１２０を含む。一方、加算器１００の第１タブ１１０及び第２タブ１２０はビット信号に対する差があるだけで同一な回路である。したがって、以下では説明の簡易化のために、第１タブ１１０を代表に説明する。
第１タブ１１０は第１及び第２偶数ビット信号ＭＳＢ＿ＥＶＥＮ、ＬＳＢ＿ＥＶＥＮを利用してＰＡＭ－４信号の電圧レベルに第１乃至第４係数を加算した入力電圧ＶＩＮＰ、ＶＩＮＮの偶数信号を出力することができる。例えば、第１タブ１１０は各ゲートに第１及び第２偶数ビット信号ＭＳＢ＿ＥＶＥＮ、ＬＳＢ＿ＥＶＥＮと動作電圧Ｖ１、Ｖ２が印加される複数のトランジスタを含むことができる。
本発明の実施形態による第１タブ１１０は第１及び第２偶数ビット信号ＭＳＢ＿ＥＶＥＮ、ＬＳＢ＿ＥＶＥＮが各々１及び０である場合、ＰＡＭ－４信号の電圧レベルに第１係数を加算し、第１及び第２偶数ビット信号ＭＳＢ＿ＥＶＥＮ、ＬＳＢ＿ＥＶＥＮが各々１及び１である場合、ＰＡＭ－４信号の電圧レベルに第２係数を加算することができる。また、第１タブ１１０は第１及び第２偶数ビット信号ＭＳＢ＿ＥＶＥＮ、ＬＳＢ＿ＥＶＥＮが各々０及び１である場合、ＰＡＭ－４信号の電圧レベルに第３係数を加算し、第１及び第２奇数ビット信号ＭＳＢ＿ＥＶＥＮ、ＬＳＢ＿ＥＶＥＮが各々０及び０である場合、ＰＡＭ－４信号の電圧レベルに第４係数を加算することができる。ここで、ＰＡＭ－４信号の電圧レベルに加算される第１乃至第４係数は各々＋３、＋１、－１、－３であり得るが、これに限定されることではない。
図6は判定帰還等化器の他の実施形態を示すブロック図である。
具体的に、図6では連続時間線型等化器３００、可変利得増幅器４００、及び補償回路５００をさらに含む一例が図示されている。上述した構成以外の図6の構成は図５と類似である。したがって、同一であるか、或いは類似な構成要素は同一であるか、或いは類似な参照符号で表示され、重複される説明は以下省略される。
図6を参照すれば、判定帰還等化器１０Ａは連続時間線型等化器３００、可変利得増幅器４００、及び補償回路５００をさらに含むことができる。
連続時間線型等化器３００は送信機からデータ信号を受信し、データ信号の高周波成分のサイズを増幅してデータ信号のすべての周波数成分を均一に等化されたＰＡＭ－４信号を生成することができる。例えば、連続時間線型等化器３００は４つのデータ値００、０１、１０、１１を表現できるデータ信号を受信し、サンプル／ホールド動作を遂行してデータ信号を等化することができる。
可変利得増幅器４００は連続時間線型等化器３００からＰＡＭ－４信号を受信し、ＰＡＭ－４信号の電圧レベルと第１乃至第３基準電圧との間の間隔を増幅することができる。例えば、可変利得増幅器４００は可変抵抗を制御する可変利得制御信号Ｒ＿ＣＯＮＴを利用して電圧の利得を調節することができる。
補償回路５００は共通モードを一定に維持することができる。例えば、判定帰還等化器１０Ａは電荷排出が発生する加算器１００によって全体的な回路の共通モードが減少するようになる。したがって、補償回路５００は複数のＰＭＯＳトランジスタを利用して加算器１００に印加される電流ぐらいプルアップ（Ｐｕｌｌ－Ｕｐ）して全体的な回路の共通モードを一定に維持することができる。例えば、補償回路５００は第１タブ１１０の複数のトランジスタと連結される複数のＰＭＯＳトランジスタを含むことができる。
以上で上述したように、判定帰還等化器１０Ａは回路の動作範囲を変化させなく、ＰＡＭ－４信号の電圧レベルと第１乃至第３基準電圧の測定を容易にすることができる。
図7は本発明の実施形態による判定帰還等化器動作の順序図である。
図7を参照すれば、Ｓ１１０段階で、加算器１００は第１及び第２ビット信号ＭＳＢ、ＬＳＢに応答してＰＡＭ－４信号の電圧レベルに既設定された係数を加算した入力電圧ＶＩＮＰ、ＶＩＮＮを出力することができる。
Ｓ１２０段階で、デコーダー２００の第１比較器２１０は入力電圧ＶＩＮＰ、ＶＩＮＮと第１基準電圧ＶＲＥＦのサイズを比較して第１ビット信号ＭＳＢを出力することができる。
Ｓ１３０段階で、デコーダー２００の第２比較器２２０は入力電圧ＶＩＮＰ、ＶＩＮＮと第２及び第３基準電圧ＶＲＥＦＰ、ＶＲＥＦＮの電荷排出強度を比較して第２ビット信号ＬＳＢを出力することができる。
Ｓ１４０段階で、デコーダー２００はＲＺデータである第１及び第２ビット信号ＭＳＢ、ＬＳＢを偶数及び奇数信号に出力することができ、出力するビット信号を加算器１００に入力することができる。
上述した内容は本発明を実施するための具体的な実施形態態である。本発明は上述した実施形態の外にも、単純に設計変更されるか、或いは容易に変更することができる実施形態も含む。また、本発明は実施形態態を利用して容易に変形して実施することができる技術も含む。したがって、本発明の範囲は上述した実施形態に限定されてはならず、後述する特許請求の範囲のみならず、この発明の特許請求の範囲と均等なことによって定められる。
本件は、韓国政府が資金を支援する韓国研究財団(NRF)グレート(No. NRF-RS-2023-0281047)の支援を受けた。
１０ 判定帰還等化器
１００ 加算器
１１０ 第１タブ
２００ デコーダー
１２０ 第２タブ
３００ 連続時間線型等化器
２１０ 第１比較器
４００ 可変利得増幅器
２２０ 第２比較器
５００ 補償回路

Claims (10)

  1. グレーコードに基づいたＰＡＭ－４信号と第１及び第２ビット信号を受信し、前記第１及び第２ビット信号に応答して前記ＰＡＭ－４信号の電圧レベルに既設定された係数を加算した入力電圧を出力する加算器と、
    前記入力電圧及び前記ＰＡＭ－４信号の第１乃至第３基準電圧を受信し、前記第１及び第２ビット信号を出力するデコーダーと、を含み、
    前記デコーダーは、
    前記入力電圧と前記第１基準電圧のサイズを比較して前記第１ビット信号を出力する第１比較器と、
    前記入力電圧と前記第２及び第３基準電圧の電荷排出強度を比較して前記第２ビット信号を出力する第２比較器と、を含む
    ことを特徴とする判定帰還等化器。
  2. 前記第２比較器は、
    前記入力電圧が前記第２基準電圧より大きく、前記第３基準電圧より小さい場合、前記第２ビット信号を０に出力し、
    前記入力電圧が前記第２基準電圧より小さく、前記第３基準電圧より大きい場合、前記第２ビット信号を１に出力する
    請求項１に記載の判定帰還等化器。
  3. 前記加算器は、
    前記第１及び第２ビット信号の奇数ビットを利用して前記入力電圧の奇数信号を出力する第１タブと、
    前記第１及び第２ビット信号の偶数ビットを利用して前記入力電圧の偶数信号を出力する第２タブと、を含む
    請求項１に記載の判定帰還等化器。
  4. 前記加算器は、
    前記第１及び第２ビット信号が各々１及び０である場合、前記ＰＡＭ－４信号の電圧レベルに第１係数を加算し、
    前記第１及び第２ビット信号が各々１及び１である場合、前記ＰＡＭ－４信号の電圧レベルに第２係数を加算し、
    前記第１及び第２ビット信号が各々０及び１である場合、前記ＰＡＭ－４信号の電圧レベルに第３係数を加算し、
    前記第１及び第２ビット信号が各々０及び０である場合、前記ＰＡＭ－４信号の電圧レベルに第４係数を加算する
    請求項１に記載の判定帰還等化器。
  5. 前記判定帰還等化器は、
    データ信号を受信し、前記データ信号のすべての周波数成分を均一に等化して前記ＰＡＭ－４信号を出力する連続時間線型等化器と、
    前記ＰＡＭ－４信号を受信し、前記ＰＡＭ－４信号の電圧レベルと前記第１乃至第３基準電圧との間の間隔を増幅する可変利得増幅器と、
    前記加算器の共通モードを一定に維持する補償回路と、をさらに含む
    請求項１に記載の判定帰還等化器。
  6. 判定帰還等化器の動作方法において、
    グレーコードに基づいたＰＡＭ－４信号と第１及び第２ビット信号を受信し、前記第１及び第２ビット信号に応答して前記ＰＡＭ－４信号の電圧レベルに既設定された係数を加算した入力電圧を出力する段階と、
    前記入力電圧及び前記ＰＡＭ－４信号の第１乃至第３基準電圧を受信し、前記第１及び第２ビット信号を出力する段階と、を含み、
    前記第１及び第２ビット信号を出力する段階は、
    前記入力電圧と前記第１基準電圧のサイズを比較して前記第１ビット信号を出力する段階と、
    前記入力電圧と前記第２及び第３基準電圧の電荷排出強度を比較して前記第２ビット信号を出力する段階と、を含む
    ことを特徴とする判定帰還等化器の動作方法。
  7. 前記第２ビット信号を出力する段階は、
    前記入力電圧が前記第２基準電圧より大きく、前記第３基準電圧より小さい場合、前記第２ビット信号を０に出力し、
    前記入力電圧が前記第２基準電圧より小さく、前記第３基準電圧より大きい場合、前記第２ビット信号を１に出力する
    請求項６に記載の判定帰還等化器の動作方法。
  8. 前記入力電圧を出力する段階は、
    前記第１及び第２ビット信号の奇数ビットを利用して前記入力電圧の奇数信号を出力する段階と、
    前記第１及び第２ビット信号の偶数ビットを利用して前記入力電圧の偶数信号を出力する段階と、を含む
    請求項６に記載の判定帰還等化器の動作方法。
  9. 前記入力電圧を出力する段階は、
    前記第１及び第２ビット信号が各々１及び０である場合、前記ＰＡＭ－４信号の電圧レベルに第１係数を加算し、
    前記第１及び第２ビット信号が各々１及び１である場合、前記ＰＡＭ－４信号の電圧レベルに第２係数を加算し、
    前記第１及び第２ビット信号が各々０及び１である場合、前記ＰＡＭ－４信号の電圧レベルに第３係数を加算し、
    前記第１及び第２ビット信号が各々０及び０である場合、前記ＰＡＭ－４信号の電圧レベルに第４係数を加算する
    請求項６に記載の判定帰還等化器の動作方法。
  10. 前記判定帰還等化器の動作方法は、
    データ信号を受信し、前記データ信号のすべての周波数成分を均一に等化して前記ＰＡＭ－４信号を出力する段階と、
    前記ＰＡＭ－４信号を受信し、前記ＰＡＭ－４信号の電圧レベルと前記第１乃至第３基準電圧との間の間隔を増幅する段階と、
    前記入力電圧を出力する段階の共通モードを一定に維持する段階と、をさらに含む
    請求項６に記載の判定帰還等化器の動作方法。
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