JP2024526173A - 炭化ケイ素ｍｏｓｆｅｔデバイス及びその製造方法 - Google Patents

Abstract

本出願は、炭化ケイ素ＭＯＳＦＥＴデバイス及びその製造方法を開示し、炭化ケイ素ＭＯＳＦＥＴデバイスは、半導体基板、及び基板の表面に設けられたエピタキシャル層を含むエピタキシャルウェーハと、エピタキシャル層内に設けられたウェル領域、ソース領域及びトレンチゲートとを含み、トレンチゲートが、エピタキシャル層の基板とは反対側の表面内に位置するトレンチ、及びトレンチ内に位置するゲートを含み、ソース領域がトレンチを取り囲み、トレンチの側壁に接し、ウェル領域が、基板のソース領域に向かう方向に順に設けられた第１層ウェル領域、第２層ウェル領域及び第３層ウェル領域を含み、第３層ウェル領域がトレンチを取り囲み、トレンチの側壁に接し、トレンチの下のエピタキシャル層内にドーピング領域があり、第１層ウェル領域がドーピング領域を取り囲み、ドーピング領域に接し、第１層ウェル領域と第３層ウェル領域と間に部分エピタキシャル層があり、第２層ウェル領域が部分エピタキシャル層の両側に位置し、部分エピタキシャル層内にトレンチゲート底部を保護するためのマスキング層があり、マスキング層がトレンチの下に位置する。
【選択図】図１０

Description

相互参照

本出願は、２０２２年１月４日に中国国家知識産権局に出願された、出願番号２０２２１０００４４７４．８、発明の名称「炭化ケイ素ＭＯＳＦＥＴデバイス及びその製造方法」である中国特許出願の優先権を主張し、その全内容は参照により本出願に組み込まれる。

本出願は、２０２２年１月４日に中国国家知識産権局に出願された、出願番号２０２２２００１７３２２．７、発明の名称「炭化ケイ素ＭＯＳＦＥＴデバイス」である中国特許出願の優先権を主張し、その全内容は参照により本出願に組み込まれる。

本出願は、半導体デバイスの技術分野に関し、特に炭化ケイ素（ＳｉＣ）ＭＯＳＦＥＴデバイス及びその製造方法に関する。

科学技術の継続的な発展に伴い、ますます多くの電子機器が人々の日常生活や仕事に広く使用され、人々の日常生活や仕事に大きな利便性をもたらし、今日の人々にとって不可欠かつ重要なツールとなっている。

電子機器が様々な機能を実現する主要な構造は集積回路であり、ＭＯＳＦＥＴデバイスは集積回路の重要な構成電子部品である。炭化ケイ素ＭＯＳＦＥＴデバイスは、高電力用途における優れた特性により、半導体分野における主要な発展方向となっている。

既存の炭化ケイ素ＭＯＳＦＥＴデバイスにはまだ欠点があり、その構造と製造方法をさらに最適化して性能を向上させる必要がある。

半導体基板、及び前記基板の表面に設けられたエピタキシャル層を含むエピタキシャルウェーハと、
前記エピタキシャル層内に設けられたウェル領域、ソース領域及びトレンチゲートと、を含む、炭化ケイ素ＭＯＳＦＥＴデバイスにおいて、

前記トレンチゲートは、前記エピタキシャル層の前記基板とは反対側の表面内に位置するトレンチ、及び前記トレンチ内に位置するゲートを含み、前記ゲートと前記トレンチとの間にゲート誘導体層があり、
前記ソース領域は前記トレンチを取り囲み、前記トレンチの側壁に接し、
前記ウェル領域は、前記基板の前記ソース領域に向かう方向に順に設けられた第１層ウェル領域、第２層ウェル領域及び第３層ウェル領域を含み、前記トレンチの底部は前記第１層ウェル領域と前記第３層ウェル領域との間に位置し、前記第３層ウェル領域は前記トレンチを取り囲み、前記トレンチの側壁に接し、前記トレンチの下のエピタキシャル層内にドーピング領域があり、前記第１層ウェル領域は前記ドーピング領域を取り囲み、前記ドーピング領域に接し、前記第１層ウェル領域と前記第３層ウェル領域と間に部分エピタキシャル層があり、前記第２層ウェル領域は前記部分エピタキシャル層の両側に位置し、前記部分エピタキシャル層内に前記トレンチゲート底部を保護するためのマスキング層があり、前記マスキング層は前記トレンチの下に位置し、各層のウェル領域と同じドーピングタイプを有する炭化ケイ素ＭＯＳＦＥＴデバイス。

好ましくは、上記の炭化ケイ素ＭＯＳＦＥＴデバイスにおいて、前記基板上の前記ドーピング領域の垂直投影は、前記基板上の前記トレンチの垂直投影内に位置し、
前記基板上の前記トレンチの垂直投影は、前記基板上の前記部分エピタキシャル層の垂直投影内に位置し、２つの前記垂直投影はゼロでない間隔を有する。

好ましくは、上記の炭化ケイ素ＭＯＳＦＥＴデバイスにおいて、前記部分エピタキシャル層内に前記マスキング層と前記第１層ウェル領域とを接続する接続領域もあり、前記接続領域は各層のウェル領域と同じドーピングタイプを有する。

好ましくは、上記の炭化ケイ素ＭＯＳＦＥＴデバイスにおいて、前記第１層ウェル領域は、前記トレンチの両側にそれぞれ位置する第１部分の第１層ウェル領域及び第２部分の第１層ウェル領域を含み、
前記第１部分の第１層ウェル領域は、第１方向に順に配置された複数の前記接続領域を介して前記マスキング層と接続され、且つ／又は、前記第２部分の第１層ウェル領域は、第１方向に順に配置された複数の前記接続領域を介して前記マスキング層と接続され、
ここで、前記第１方向は前記基板に平行であり、前記トレンチの延在方向に平行である。

好ましくは、上記の炭化ケイ素ＭＯＳＦＥＴデバイスにおいて、前記トレンチの下に少なくとも１つの前記ドーピング領域があり、
複数の前記ドーピング領域がある場合、複数の前記ドーピング領域は第１方向に順に配置され、ここで、前記第１方向は前記基板に平行であり、前記トレンチの延在方向に平行である。

好ましくは、上記の炭化ケイ素ＭＯＳＦＥＴデバイスにおいて、前記基板に垂直な方向において、前記マスキング層から前記トレンチの底部までの距離は、前記第１層ウェル領域までの距離よりも小さい。

好ましくは、上記の炭化ケイ素ＭＯＳＦＥＴデバイスにおいて、前記マスキング層は前記トレンチの底部に接している。

好ましくは、上記の炭化ケイ素ＭＯＳＦＥＴデバイスにおいて、前記第２層ウェル領域は、前記トレンチの両側にそれぞれ位置する第１部分の第２層ウェル領域及び第２部分の第２層ウェル領域を含み、
前記第１部分の第２層ウェル領域及び前記第２部分の第２層ウェル領域は、それぞれ一体化された構造である。

好ましくは、上記の炭化ケイ素ＭＯＳＦＥＴデバイスにおいて、前記第２層ウェル領域は、前記トレンチの両側にそれぞれ位置する第１部分の第２層ウェル領域及び第２部分の第２層ウェル領域を含み、
前記第１部分の第２層ウェル領域及び前記第２部分の第２層ウェル領域は、それぞれ、第１方向に順に配置された複数のサブ領域を含み、前記第１方向において、隣接する２つの前記サブ領域の間には、前記サブ領域とは逆のドーピングタイプを有する電流拡大領域があり、ここで、前記第１方向は前記基板に平行であり、前記トレンチの延在方向に平行である。

好ましくは、上記の炭化ケイ素ＭＯＳＦＥＴデバイスにおいて、各層のウェル領域、前記マスキング層及び前記接続領域のドーピングタイプは同じであり、前記接続領域のドーピング濃度は各層のウェル領域のドーピング濃度よりも高い。

好ましくは、上記の炭化ケイ素ＭＯＳＦＥＴデバイスにおいて、同一の前記接続領域について、前記接続領域は前記トレンチの底部から少なくとも前記第１層ウェル領域内まで延在しているか、又は、前記接続領域の一部は前記トレンチの底部から少なくとも前記第１層ウェル領域内まで延在しており、他の部分は前記エピタキシャル層の表面から前記トレンチの側壁に沿って少なくとも前記第１層ウェル領域内まで延在している。

本出願はまた、上記のいずれか一項に記載の炭化ケイ素ＭＯＳＦＥＴデバイスの製造方法を提供し、
半導体基板、及び前記基板の表面に設けられたエピタキシャル層を含むエピタキシャルウェーハを提供することと、
前記エピタキシャル層内にウェル領域、ソース領域及びトレンチゲートを形成することと、を含む製造方法において、
前記トレンチゲートは、前記エピタキシャル層の前記基板とは反対側の表面内に位置するトレンチ、及び前記トレンチ内に位置するゲートを含み、前記ゲートと前記トレンチとの間にゲート誘導体層があり、
前記ソース領域は前記トレンチを取り囲み、前記トレンチの側壁に接し、
前記ウェル領域は、前記基板の前記ソース領域に向かう方向に順に設けられた第１層ウェル領域、第２層ウェル領域及び第３層ウェル領域を含み、前記トレンチの底部は前記第１層ウェル領域と前記第３層ウェル領域との間に位置し、前記第３層ウェル領域は前記トレンチを取り囲み、前記トレンチの側壁に接し、前記トレンチ下のエピタキシャル層内にドーピング領域があり、前記第１層ウェル領域は前記ドーピング領域を取り囲み、前記ドーピング領域に接し、前記第１層ウェル領域と前記第３層ウェル領域との間に部分エピタキシャル層があり、前記第２層ウェル領域は前記部分エピタキシャル層の両側に位置し、前記部分エピタキシャル層内に前記トレンチゲート底部を保護するためのマスキング層があり、前記マスキング層は前記トレンチの下に位置し、各層のウェル領域と同じドーピングタイプを有する。

好ましくは、上記の製造方法において、前記エピタキシャル層は、前記基板の表面に設けられた第１のエピタキシャル層、前記第１のエピタキシャル層の前記基板とは反対側の表面に設けられた第２のエピタキシャル層、及び前記第２のエピタキシャル層の前記第１のエピタキシャル層とは反対側の表面に設けられた第３のエピタキシャル層を含み、前記第２のエピタキシャル層は、注入すべき領域、及び前記注入すべき領域を取り囲む第１層ウェル領域を有し、
前記エピタキシャル層内にウェル領域、ソース領域及びトレンチゲートを形成するのは、
前記第３のエピタキシャル層の前記基板とは反対側の表面内に前記ソース領域、前記第２層ウェル領域及び前記第３層ウェル領域を形成することと、
前記第３のエピタキシャル層の前記基板とは反対側の表面内に前記トレンチを形成することと、
前記トレンチに基づいて前記マスキング層及び前記ドーピング領域を形成することと、
前記トレンチに基づいて、前記マスキング層と前記第１層ウェル領域とを接続する接続領域を形成することと、
前記トレンチ内にゲート誘導体層及びゲートを形成することと、を含む。

上記の説明から分かるように、本出願の技術案が提供する炭化ケイ素ＭＯＳＦＥＴデバイス及びその製造方法において、前記炭化ケイ素ＭＯＳＦＥＴデバイスは、半導体基板、及び前記基板の表面に設けられたエピタキシャル層を含むエピタキシャルウェーハと、前記エピタキシャル層内に設けられたウェル領域、ソース領域及びトレンチゲートと、を含み、ここで、前記トレンチゲートは、前記エピタキシャル層の前記基板とは反対側の表面内に位置するトレンチ、及び前記トレンチ内に位置するゲートを含み、前記ゲートと前記トレンチとの間にゲート誘導体層があり、前記ソース領域は前記トレンチを取り囲み、前記トレンチの側壁に接し、前記ウェル領域は、前記基板の前記ソース領域に向かう方向に順に設けられた第１層ウェル領域、第２層ウェル領域及び第３層ウェル領域を含み、前記トレンチの底部は前記第１層ウェル領域と前記第３層ウェル領域との間に位置し、前記第３層ウェル領域は前記トレンチを取り囲み、前記トレンチの側壁に接し、前記トレンチの下のエピタキシャル層内にドーピング領域があり、前記第１層ウェル領域は前記ドーピング領域を取り囲み、前記ドーピング領域に接し、前記第１層ウェル領域と前記第３層ウェル領域との間に部分エピタキシャル層があり、前記第２層ウェル領域は前記部分エピタキシャル層の両側に位置し、前記部分エピタキシャル層内に前記トレンチゲート底部を保護するためのマスキング層があり、前記マスキング層は前記トレンチの下に位置し、各層のウェル領域と同じドーピングタイプを有する。

本願の実施形態又は関連技術における技術案をより明確に説明するために、実施形態又は先行技術の説明において使用する必要な図面を以下に簡単に説明する。明らかに、以下の説明における図面は本願の実施形態にすぎず、当業者であれば創造的な努力をすることなく、提供された図面に基づいて他の図面を得ることができる。

本明細書の図面に示される構造、比率、サイズなどは、本技術に精通した者が理解して読むように、明細書に開示された内容に合わせるためにのみ使用されており、本出願が実施可能な限定条件を限定するために使用されるものではないので、技術的に実質的な意義はない。いかなる構造の修飾、比率関係の変更又はサイズの調整も、本出願によって生じ得る効果及び達成できる目的に影響を与えることなく、依然として本出願に開示された技術内容の範囲内に含まれるものとする。
図１は、ＤＭＯＳＦＥＴの構造概略図である。 図２は、ＵＭＯＳＦＥＴの構造概略図である。 図３は、ＭＯＳＦＥＴスイッチング瞬間の電圧オーバーシュート及び発振現象を示す波形図である。 図４ａは、本願の実施形態によって提供される炭化ケイ素ＭＯＳＦＥＴデバイスの構造概略図である。図４ｂは、図４ａに示す炭化ケイ素ＭＯＳＦＥＴデバイスがオンになった瞬間の主電流経路の概略図である。図４ｃは、図４ｂに示す炭化ケイ素ＭＯＳＦＥＴデバイスの等価寄生パラメータの概略図である。 図５は、本願の実施形態によって提供される別の炭化ケイ素ＭＯＳＦＥＴデバイスの構造概略図である。 図６は、本願の実施形態によって提供される炭化ケイ素ＭＯＳＦＥＴデバイスの三次元図である。 図７は、図６に示す炭化ケイ素ＭＯＳＦＥＴデバイスにおけるスペーサウェル領域、トレンチ、ドーピング領域及び接続領域の上面図である。 図８は、トレンチ延在部に垂直な方向における、図６に示す炭化ケイ素ＭＯＳＦＥＴデバイスの第１の断面図である。 図９は、トレンチ延在部に垂直な方向における、図６に示す炭化ケイ素ＭＯＳＦＥＴデバイスの第２の断面図である。 図１０は、本願の実施形態によって提供される別の炭化ケイ素ＭＯＳＦＥＴデバイスの三次元図である。 図１１は、図１０に示す炭化ケイ素ＭＯＳＦＥＴデバイスにおけるスペーサウェル領域、トレンチ、ドーピング領域及び接続領域の上面図である。 図１２は、本願の実施形態によって提供されるさらに別の炭化ケイ素ＭＯＳＦＥＴデバイスの構造概略図である。 図１３は、本願の実施形態によって提供される炭化ケイ素ＭＯＳＦＥＴデバイスの製造方法のプロセスフロー図である。 図１４は、本願の実施形態によって提供される炭化ケイ素ＭＯＳＦＥＴデバイスの製造方法のプロセスフロー図である。 図１５は、本願の実施形態によって提供される炭化ケイ素ＭＯＳＦＥＴデバイスの製造方法のプロセスフロー図である。 図１６は、本願の実施形態によって提供される炭化ケイ素ＭＯＳＦＥＴデバイスの製造方法のプロセスフロー図である。 図１７は、本願の実施形態によって提供される炭化ケイ素ＭＯＳＦＥＴデバイスの製造方法のプロセスフロー図である。 図１８は、本願の実施形態によって提供される炭化ケイ素ＭＯＳＦＥＴデバイスの製造方法のプロセスフロー図である。 図１９は、本願の実施形態によって提供される炭化ケイ素ＭＯＳＦＥＴデバイスの製造方法のプロセスフロー図である。 図２０は、本願の実施形態によって提供される炭化ケイ素ＭＯＳＦＥＴデバイスのトレンチ設計とドーピング領域のイオン注入面積のレイアウトである。

本発明の実施形態における技術案について、本発明の実施形態における図面を参照して以下に明確かつ完全に説明するが、明らかに、説明される実施形態は本発明の実施形態の一部にすぎず、すべての実施形態ではない。本発明の実施形態に基づいて、創造的な努力なしに当業者によって得られる他のすべての実施形態は、本発明の保護の範囲内に含まれる。

本発明の上記目的、特徴及び利点を明白かつ理解しやすくするために、添付の図面及び特定の実施形態を参照して、本発明を以下にさらに詳細に説明する。

ＳｉＣ材料は、その優れた特性により高電力に強い魅力を持ち、高特性パワーＭＯＳＦＥＴに最適な材料の１つとなっている。ＳｉＣ縦型パワーＭＯＳＦＥＴデバイスには、主に横型二重拡散ＤＭＯＳＦＥＴと縦型ゲートトレンチ構造のＵＭＯＳＦＥＴが含まれる。

図１に示すように、図１はＤＭＯＳＦＥＴの構造概略図であり、ｎ＋（ｎ型高濃度ドーピング）の基板２と、基板２の表面に設けられたｎ－（ｎ型低濃度ドーピング）のドリフト領域３と、ドリフト領域３内に位置するｐ型ウェル領域４と、ｐ型ウェル領域内に位置する、ｎ＋ドーピング領域５１及びｐ＋（ｐ型高濃度ドーピング）ドーピング領域５２を含むソース領域５とを含む。ドリフト領域３の表面にはゲート誘導体層７が設けられ、ゲート誘導体層７の表面にはゲート８が設けられている。基板２のドリフト領域３とは反対側の表面にはドレイン１が設けられている。

ＤＭＯＳＦＥＴ構造は、平面拡散技術を採用し、マスクとして多結晶シリコンゲートなどの高融点材料を採用し、多結晶シリコンゲートのエッジを使用してｐベース領域及びｎ＋ソース領域を定義する。ＤＭＯＳという名前は、この二重拡散プロセスに由来している。ｐ型ベース領域とｎ＋ソース領域の側面拡散差を利用して表面チャネル領域を形成する。

図２に示すように、図２はＵＭＯＳＦＥＴの構造概略図であり、図１に示す構造と異なる点は、ＵＭＯＳＦＥＴにはＵ字型トレンチが設けられており、Ｕ字型トレンチの表面はゲート誘導体層７で覆われ、ゲート８はＵ字型トレンチに充填されることにある。縦型ゲートトレンチ構造のＵＭＯＳＦＥＴという名前は、Ｕ字型トレンチ構造に由来している。このＵ字型トレンチ構造は、反応イオンエッチングを使用してゲート領域に形成される。Ｕ字型トレンチ構造は、チャネル密度（チャネル密度はアクティブ領域のチャネル幅と定義される）が高いため、デバイスのオン状態特性の抵抗が大幅に減少する。

業界では平面型ＳｉＣ ＭＯＳＦＥＴに関する長年の研究を経て、一部のメーカーが率先して商用製品を発売している。一般的な横型ＤＭＯＳＦＥＴ構造では、現代の技術進歩により、ＭＯＳセルサイズを小さくしてもオン抵抗を下げることができなくなる。その主な理由は、ＪＦＥＴネック領域の抵抗の制限により、より小さなフォトリソグラフィーサイズを使用しても、単位面積あたりのオン抵抗を２ｍΩ・ｃｍ^２まで低減しにくいためであるが、トレンチ構造はこの問題を効果的に解決できる。Ｕ字型トレンチ構造は図２に示されており、メモリストレージキャパシタ製造の様々なプロセスでトレンチエッチング技術を採用して、導電チャネルを横方向から縦方向に変更し、通常の構造と比較してＪＦＥＴネック抵抗を排除し、セル密度を大幅に増加させ、パワー半導体の電流処理能力を向上させる。

しかしながら、ＳｉＣ ＵＭＯＳＦＥＴには、実際のプロセス作製及び応用において依然としていくつかの問題がある。

１）ＳｉＣドリフト領域の高電界によりゲート誘導体層に高電界が発生し、この問題はトレンチコーナーでさらに悪化し、それによって高いドレイン電圧下でゲート誘導体層が急速に破壊され、過酷な環境での静電気効果や回路内の高電圧スパイクに対する耐性が低くなる。

２）ＳｉＣパワーＭＯＳＦＥＴは主に高電圧、高周波、大電流の分野で使用されるため、図３に示すように回路内の寄生パラメータにより高周波スイッチングプロセス中にスパイクバリが発生する。図３は、ＭＯＳＦＥＴスイッチング瞬間の電圧オーバーシュート及び発振現象を示す波形図であり、図３に基づいて、デバイスの電流経路に瞬間的な過電圧が発生するとともにスイッチングプロセスの損失が増加するか、又は電力負荷などの変化により大きなサージ電圧が発生することが分かるため、ＭＯＳＦＥＴのサージ電圧に耐える能力や過電圧保護も非常に重要である。

従来のＭＯＳＦＥＴデバイス自体にはサージ電圧自己抑制能力や過電圧保護能力が備わっていないため、実際の応用では複雑なバッファ回路、サージ電圧抑制回路、過電圧保護回路を設計する必要があることが多い。しかし、このような外部マッチング抑制及び過電圧保護回路には時間遅延が生じることが多く、実際のスイッチングプロセス中の高周波スパイク電圧サージは依然としてデバイス自体に負担されており、これがデバイスのチャネル区の破壊故障、及びゲート構造と電極のオーム接触領域の故障に徐々に繋がり、デバイスの信頼性の問題を引き起こす場合がある。

３）イオン注入の深さが限られているため、多くの対象となるトレンチゲート保護構造や耐サージ設計を技術的に実現することが困難である。一般に、ゲートを形成するためのトレンチ深さは１μｍ～２μｍ以上であり、トレンチ内のゲート構造を保護する必要があるため、埋め込み保護構造の実際の作製プロセスをイオン注入によって直接完了することができない。炭化ケイ素プロセスでは、イオン注入の深さが１μｍを超えにくいためである。炭化ケイ素材料の特性上、より深い注入深さでドーピングを実現するためには、高エネルギーのイオン注入により格子に損傷が生じるため、より深いドーピング領域を有する炭化ケイ素ＭＯＳＦＥＴデバイスを作製する場合、エピタキシャルウェーハの作製過程では、先に形成されたエピタキシャル層にエッチング及びイオン注入により必要なドーピング領域を形成した後、次のエピタキシャル層を形成する必要がある。そのため、従来のプロセスでは、先に形成されたエピタキシャル層にエッチング及びイオン注入により必要なドーピング領域を形成した後、特定構造のＰ型エピタキシャル層を２層形成することが一般的であり、作製プロセスが複雑になり、作製コストが高くなる。

図４ａに示すように、図４ａは、本願の実施形態によって提供される炭化ケイ素ＭＯＳＦＥＴデバイスの構造概略図であり、
半導体基板１０、及び前記基板１０の表面に設けられたエピタキシャル層を含むエピタキシャルウェーハと、
前記エピタキシャル層内に設けられたウェル領域、ソース領域１５及びトレンチゲートと、を含む。

ここで、前記トレンチゲートは、前記エピタキシャル層の前記基板とは反対側の表面内に位置するトレンチ２０、及び前記トレンチ２０内に位置するゲート１８を含み、前記ゲート１８と前記トレンチ２０との間にゲート誘導体層１８１がある。

前記ソース領域１５は前記トレンチ２０を取り囲み、前記トレンチ２０の側壁に接している。

前記ウェル領域は、前記基板１０の前記ソース領域１５に向かう方向に順に設けられた第１層ウェル領域１４１、第２層ウェル領域１４２及び第３層ウェル領域１４３を含み、前記トレンチ２０の底部は前記第１層ウェル領域１４１と前記第３層ウェル領域１４３との間に位置し、前記第３層ウェル領域１４３は前記トレンチ２０を取り囲み、前記トレンチ２０の側壁に接し、前記トレンチ２０の下のエピタキシャル層内にドーピング領域１７があり、前記第１層ウェル領域１４１は前記ドーピング領域１７を取り囲み、前記ドーピング領域１７に接し、前記第１層ウェル領域１４１と前記第３層ウェル領域１４３との間に部分エピタキシャル層１００があり、前記第２層ウェル領域１４２は前記部分エピタキシャル層１００の両側に位置している。

基板１０のエピタキシャル層とは反対側に金属ドレイン１９がある。前記ソース領域１５は、逆のドーピングタイプを有する第１の領域１５１及び第２の領域１５２を含み、第１の領域１５１がｎ＋型ドーピング領域であり、第２の領域１５２がｐ＋型ドーピング領域であるように設定することができる。金属ソース２１は第１の領域１５１と第２の領域１５２の両方に接している。ソース領域１５の表面に絶縁層１６があり、絶縁層１６は金属ソース２１及びゲート１８を露出している。ゲート１８は、トレンチ２０内に位置する充填誘導体、及び充填誘導体の表面上に位置する金属ゲートを含む。

図４ａに示される炭化ケイ素ＭＯＳＦＥＴデバイスでは、ウェル領域構造は、第１層ウェル領域１４１、第２層ウェル領域１４２及び第３層ウェル領域１４３の３つの層を含む。最上層の第３層ウェル領域１４３は、トレンチ２０の左右両側に位置してトレンチ２０の側壁に接している。中間層の第２層ウェル領域１４２は、トレンチ２０の左右両側に位置する２つの部分を含み、トレンチ２０の側壁に接していない。最下層の第１層ウェル領域１４１は、トレンチ２０の下に位置し、トレンチ２０に接していない。

第２層ウェル領域１４２の左右２つの部分とセル構造の垂直中心軸との間の距離は、第１層ウェル領域１４１の左右２つの部分とセル構造の垂直中心軸との間の距離よりも大きく、具体的には、セル構造の垂直中心軸はトレンチ２０の中心軸であり、図４ａの点線で示すように、第２層ウェル領域１４２に対して、第１層ウェル領域１４１は前記中心軸に近い。第１層ウェル領域１４１が第２層ウェル領域１４２よりもトレンチ側壁に近く、トレンチ２０底部のトレンチコーナーを保護し、寄生ＪＦＥＴを形成し、高周波発振及びサージを抑制することができる。第２層ウェル領域１４２は、第１層ウェル領域１４１をソースに接続することにより、第１層ウェル領域１４１がサージを抑制することができる。

前記ドーピング領域１７により、ソースとドレインの間の電流路径上に特定のＪＦＥＴ構造を形成することができ、また、ＪＦＥＴ構造の伝導特性は、前記ドーピング領域１７のパターン設計、イオン注入濃度及びパターン輪郭により最適化して調整し、ＭＯＳＦＥＴデバイスの性能を向上させることができる。

本出願の技術案は、エピタキシャルウェーハ内に第２のエピタキシャル層１２及び第２のエピタキシャル層１２を貫通する前記ドーピング領域１７を巧みに設計することにより、ＳｉＣトレンチＭＯＳＦＥＴのゲート酸化膜構造のシールド及び炭化ケイ素材料の深い注入プロセスの問題を解決した。同時に、前記ドーピング領域１７は、デバイスの電流経路上にイオン注入により変調可能なＪＦＥＴ構造を導入することもでき、デバイスのオン抵抗と自己ロッキング保護効果を自動的に調整すると同時に、デバイスセルサイズを小さく維持することもできる。

図４ａに示す炭化ケイ素ＭＯＳＦＥＴデバイスには、少なくとも次の有益な効果がある。

前記炭化ケイ素ＭＯＳＦＥＴデバイスは、セル構造の電流経路にＪＦＥＴ構造を導入することができ、デバイスのオン抵抗と自己ロッキング保護効果を自動的に調整すると同時に、デバイスセルサイズを小さく維持することもでき、また、ＪＦＥＴ構造の伝導特性は、前記ドーピング領域１７のパターン設計、イオン注入濃度及びパターン輪郭によって最適化及び調整され、設計及びプロセスは柔軟であり、良好な製造可能性を有する。

埋め込み層（第２のエピタキシャル層１２）を有するエピタキシャルウェーハ、及び前記ドーピング領域１７の注入によって変調されたＪＦＥＴ構造を利用すると、大きなサージ電圧下で両側の空乏領域を自動的に拡大してＪＦＥＴ構造のオン抵抗を増加させることができ、サージスパイクを独自に抑制するバッファ回路構造と同等である。同時に、サージ電圧が大きすぎると、両側の空乏領域が拡大し続けて互いに重なり合い、ブロッキング効果を発揮し、内部のトレンチ表面のゲート誘導体層を保護し、スパイク電圧の過電圧保護において一定の役割を果たす。

ＪＦＥＴ構造の導入によりオン抵抗はある程度増加するが、スイッチングバッファ効果とサージ電圧自己抑制効果がある。

前記炭化ケイ素ＭＯＳＦＥＴデバイスは、サージ電圧や過電圧に対するデバイスの自己抑制耐性を高め、過電圧保護回路や過電流保護回路の実際の時間遅延によって引き起こされるデバイスの損傷や信頼性の低下を回避することができる。

同時に、回路スイッチングプロセス中のスパイクジッターを緩衝し、スイッチング損失を低減する。回路設計におけるバッファ回路及びバッファ回路構造を削減し、ディスクリート部品を削減できるため、コストを削減し、実際のモジュール体積も削減し、信頼性が向上する。

図４ｂに示すように、図４ｂは、図４ａに示す炭化ケイ素ＭＯＳＦＥＴデバイスがオンになった瞬間の主電流経路の概略図であり、ソースとドレインの間に電流経路があり、図４ｂに示される中央の点線の曲線は回路経路を表し、電流通過はドーピング領域１７に基づいて形成されたＪＦＥＴ構造を通過する。電流の急速な変化により、回路内に高周波スパイク電圧が発生し、同時に電流経路上の電圧の急速な変化により、ＪＦＥＴ構造の空乏領域（図４ｂの左右の２つの点線の曲線の間の領域）は様々な電圧変化に対応して急速に拡大又は縮小し、このとき、ＪＦＥＴ構造は、図４ｃに示すように、可変抵抗Ｒと接合容量Ｃの並列構造と等価になり、図４ｃは、図４ｂに示す炭化ケイ素ＭＯＳＦＥＴデバイスの等価寄生パラメータの概略図である。

特定の回路応用及びデバイスの電学モデルシミュレーションを通じて、適切な第２のエピタキシャル層１２の厚さｄ及びドーピング濃度、ならびにドーピング領域１７のイオン注入構造のパターン設計、濃度及びパターン輪郭設計を選択して最適化して調整することにより、適切な寄生パラメータ値（必要な可変抵抗Ｒ及び接合容量Ｃ）が得られ、異なるスイッチング周波数を有する回路モジュールで実際に使用される場合に、電圧スパイクを効果的に抑制するとともに、ターンオン損失を低減することができる。

図４ａに示す炭化ケイ素ＭＯＳＦＥＴデバイスでは、トレンチゲート底部の耐圧性能をさらに改善する必要があるため、これに基づいて、図５に示すように、図５は、本願の実施形態によって提供される別の炭化ケイ素ＭＯＳＦＥＴデバイスの構造概略図であり、
半導体基板１０、及び前記基板の表面に設けられたエピタキシャル層を含むエピタキシャルウェーハと、
前記エピタキシャル層内に設けられたウェル領域、ソース領域１５及びトレンチゲートと、を含む。

ここで、前記トレンチゲートは、前記エピタキシャル層の前記基板１０とは反対側の表面内に位置するトレンチ２０、及び前記トレンチ２０内に位置するゲート１８を含み、前記ゲート１８と前記トレンチ２０との間にゲート誘導体層１８１がある。

前記ソース領域１５は前記トレンチ２０を取り囲み、前記トレンチ２０の側壁に接している。

前記ウェル領域は、前記基板１０の前記ソース領域１５に向かう方向に順に設けられた第１層ウェル領域１４１、第２層ウェル領域１４２及び第３層ウェル領域１４３を含み、前記トレンチ２０の底部は前記第１層ウェル領域１４１と前記第３層ウェル領域１４３との間に位置し、前記第３層ウェル領域１４３は前記トレンチ２０を取り囲み、前記トレンチの側壁２０に接し、前記トレンチ２０の下のエピタキシャル層内にドーピング領域１７があり、前記第１層ウェル領域１４１は前記ドーピング領域１７を取り囲み、前記ドーピング領域１７に接し、前記第１層ウェル領域１４１と前記第３層ウェル領域１４３との間に部分エピタキシャル層１００があり、前記第２層ウェル領域１４２は前記部分エピタキシャル層１００の両側に位置し、前記部分エピタキシャル層１００内に前記トレンチゲート底部を保護するためのマスキング層３１があり、前記マスキング層３１は前記トレンチ２０の下に位置し、各層のウェル領域と同じドーピングタイプを有する。各層のウェル領域のドーピングタイプは同じである。

任意選択で、各層のウェル領域は、ドーピングタイプが同じ、濃度が同じであり、即ち、第１層ウェル領域１４１、第２層ウェル領域１４２及び第３層ウェル領域１４３のドーピングタイプ及びドーピング濃度はすべて同じであり、例えば、すべてｐドーピングであってもよい。前記マスキング層３１は、各層のウェル領域と同じドーピング濃度を有してもよく、ｐドーピングであってもよく、各層のウェル領域のドーピング濃度よりも高くてもよく、例えば、前記マスキング層３１はｐ＋ドーピングであってもよい。明らかに、他の態様では、第１層ウェル領域１４１、第２層ウェル領域１４２及び第３層ウェル領域１４３のドーピング濃度は異なっていてもよい。

図５に示す態様では、前記トレンチ２０の下に前記マスキング層３１を設けることにより、トレンチゲート底部を保護し、トレンチゲート底部の耐圧性能を向上させることができる。

ここで、前記基板１０に垂直な方向において、前記マスキング層３１から前記トレンチ２０底部までの距離は、前記トレンチゲート底部を効果的に保護できるように、前記第１層ウェル領域１４１までの距離よりも小さい。任意選択で、前記マスキング層３１は前記トレンチ２０底部に接しており、即ち、前記トレンチ２０底部との間の距離は０である。

図５に示す態様では、前記基板１０上の前記ドーピング領域１７の垂直投影は、前記基板１０上の前記トレンチ２０の垂直投影内に位置する。前記基板１０上の前記トレンチ２０の垂直投影は、前記基板１０上の前記部分エピタキシャル層１００の垂直投影内に位置し、２つの前記垂直投影はゼロでない間隔を有し、即ち、図５における第２層ウェル領域１４２の２つの部分とトレンチ２０の側壁との間隔はゼロではない。

図５に示すように、前記部分エピタキシャル層１００内にさらに前記マスキング層３１と前記第１層ウェル領域１４１とを接続する接続領域３２があり、前記接続領域３２は各層のウェル領域と同じドーピングタイプを有する。前記接続領域３２は、前記マスキング層３１と前記第１層ウェル領域１４１を接続し、トレンチゲート底部を「カプセル」形状に巧みに包み込むことにより、より良好なトレンチ底部保護を達成する。

前記接続領域３２を設けることにより、前記マスキング層３１が前記接続領域３２を介して第３層ウェル領域１４３に接続し、さらにソース領域１５に接続することができ、ソース２１を介して接地することができ、一方では、前記マスキング層３１の浮遊電位により長期間の動的スイッチング動作中に動的キャリア捕獲による蓄積効果が生じることを回避し、動的キャリア捕獲による蓄積効果により前記マスキング層３１による前記トレンチゲート底部の保護が徐々に失われることを回避することができ、もう一方では、前記マスキング層３１の浮遊電位に起因するゲート寄生容量の増大の問題を回避し、寄生容量に起因するスイッチング損失の増大の問題を回避する。

各層のウェル領域、前記マスキング層３１及び前記接続領域３２のドーピングタイプは同じであり、前記マスキング層３１と前記第１層ウェル領域１４１との接続抵抗を低減するために、前記接続領域３２のドーピング濃度は各層のウェル領域のドーピング濃度よりも高い。例えば、各層のウェル領域がｐドーピングであり、前記接続領域３２がｐ＋ドーピングであると設定することができる。

図６～図９に示すように、図６は、本願の実施形態によって提供される炭化ケイ素ＭＯＳＦＥＴデバイスの三次元図であり、図７は、図６に示す炭化ケイ素ＭＯＳＦＥＴデバイスにおけるスペーサウェル領域、トレンチ、ドーピング領域及び接続領域の上面図であり、図８は、トレンチ延在部に垂直な方向における、図６に示す炭化ケイ素ＭＯＳＦＥＴデバイスの第１の断面図であり、図９は、トレンチ延在部に垂直な方向における、図６に示す炭化ケイ素ＭＯＳＦＥＴデバイスの第２の断面図である。ここで、図８の断面は、ドーピング領域１７の両側の２つの対向する前記接続領域３２を通過し、図９の断面は、第１方向Ｘに隣接する２つの前記接続領域３２の間の間隔領域内を通過する。

図６に示すように、前記第１層ウェル領域１４１は、前記トレンチ２０の両側にそれぞれ位置する第１部分の第１層ウェル領域１４１ａ及び第２部分の第１層ウェル領域１４１ｂを含み、前記第１部分の第１層ウェル領域１４１ａは、少なくとも１つの前記接続領域３２を介して前記マスキング層３１に接続され、且つ／又は、前記第２部分の第１層ウェル領域１４１ｂは、少なくとも１つの前記接続領域３２を介して前記マスキング層３１に接続される。

接続信頼性及び安定性を向上させ、接続インピーダンスを低減するために、図６及び図７に示すように、前記第１部分の第１層ウェル領域１４１ａが第１方向Ｘに順に配置された複数の前記接続領域３２を介して前記マスキング層３１に接続され、且つ／又は、前記第２部分の第１層ウェル領域１４１ｂが第１方向Ｘに順に配置された複数の前記接続領域３２を介して前記マスキング層３１に接続されるように設定する。ここで、前記第１方向Ｘは前記基板１０に平行であり、前記トレンチ２０の延在方向に平行である。

１つの前記トレンチ２０に対して、前記トレンチの下に少なくとも１つのドーピング領域１７があるように設定することができ、前記トレンチ２０の下に複数のドーピング領域１７がある場合、複数の前記ドーピング領域１７は第１方向Ｘに順に配置され、ドーピング領域１７の数は、図７に示す２つを含むがこれに限定されず、必要に応じて任意の数に設定することができる。トレンチゲート底部の保護効果を確保するために、前記マスキング層３１は、トレンチ２０の下に位置し、トレンチ２０の一端から他端まで延在するモノリシック構造として設定される。

図６及び図７に示すように、前記第２層ウェル領域１４２は前記トレンチ２０の両側にそれぞれ位置する第１部分の第２層ウェル領域及び第２部分の第２層ウェル領域を含み、前記第１部分の第２層ウェル領域及び前記第２部分の第２層ウェル領域はそれぞれ一体化された構造である。

図１０及び図１１に示すように、図１０は、本願の実施形態によって提供される別の炭化ケイ素ＭＯＳＦＥＴデバイスの三次元図であり、図１１は、図１０に示す炭化ケイ素ＭＯＳＦＥＴデバイスにおけるスペーサウェル領域、トレンチ、ドーピング領域及び接続領域の上面図であり、この態様では、前記第２層ウェル領域１４２は、前記トレンチ２０の両側にそれぞれ位置する第１部分の第２層ウェル領域１４２ａ及び第２部分の第２層ウェル領域１４２ｂを含み、前記第１部分の第２層ウェル領域１４２ａ及び前記第２部分の第２層ウェル領域１４２ｂは、それぞれ、第１方向Ｘに順に配置された複数のサブ領域３３を含み、前記第１方向Ｘにおいて、隣接する２つの前記サブ領域３３の間には、前記サブ領域３３とは逆のドーピングタイプを有する電流拡大領域３４がある。前記部分エピタキシャル層１００は前記電流拡大領域３４を含む。

第１層ウェル領域１４１をＰ型の例とし、第１層ウェル領域１４１の逆型がＮチャネルである場合、電流は第２層ウェル領域１４２の境界に広がり、第２層ウェル領域１４２の隣接する２つのサブ領域３３の間の電流拡大領域３４は電流を拡大でき、さらに抵抗を低減し、損失を低減することができる。

上記実施形態では、同一の前記接続領域３２について、前記接続領域３２は前記トレンチ２０の底部から少なくとも前記第１層ウェル領域１４１内まで延在している。このとき、基板１０に垂直な方向において、トレンチ２０は接続領域３２を完全に遮断する。

図１２に示すように、図１２は、本願の実施形態によって提供されるさらに別の炭化ケイ素ＭＯＳＦＥＴデバイスの構造概略図であり、上記実施形態に基づいて、図１２に示す態様では、前記接続領域３２の一部は前記トレンチ２０の底部から少なくとも前記第１層ウェル領域１４１内まで延在し、他の部分は前記エピタキシャル層の表面から前記トレンチ２０の側壁に沿って少なくとも前記第１層ウェル領域１４１内まで延在している。このとき、トレンチ２０は接続領域３２を部分的に遮断する。この態様は、マスキング層３１がソース領域１５により良く接続し、接続インピーダンスを低減することができる。

本願の実施形態では、前記トレンチ２０に基づいて、イオン注入により前記接続領域３２を形成し、イオン注入領域が前記トレンチ２０内に位置し、前記トレンチ２０の側壁と重ならないように設定すると、前記接続領域３２は完全に前記トレンチ２０の下に位置することになり、イオン注入領域がトレンチ２０の一側に近く、この側の側壁に対して所定の入射角を有する場合、図１２に示すような構造を形成することができる。

本願の実施形態では、接続領域３２の下端は、少なくとも第１層ウェル領域１４１内まで延在しているが、第１層ウェル領域１４１を下に貫通していてもよい。

なお、本願の実施形態の図面には、ＭＯＳＦＥＴデバイスの１つのセル構造のみを示している。実際の製品では、前記ＭＯＳＦＥＴデバイスは複数のセル構造を有することができる。必要に応じてセルの数及びレイアウト方法を設定することができ、本願の実施形態において特に限定されない。

前記炭化ケイ素ＭＯＳＦＥＴデバイスでは、前記第３のエピタキシャル層１３の厚さは１μｍを超えないため、第２層ウェル領域１４２及び第３層ウェル領域１４３のイオン注入深さは１μｍを超えず、炭化ケイ素材料の第３のエピタキシャル層１３内に、格子損傷を引き起こすことなく、イオン注入により第２層ウェル領域１４２及び第３層ウェル領域１４３を形成することができる。

本願の実施形態では、前記トレンチ２０の底部と前記第１のエピタキシャル層１１との距離は１μｍ未満であることにより、トレンチに基づくイオン注入を行ってドーピング領域１７を形成する際に、ドーピング領域１７のイオン注入深さが１μｍ未満となり、炭化ケイ素材料の第２のエピタキシャル層１２内に、格子損傷を引き起こすことなく、イオン注入によりドーピング領域１７を形成することができる。ドーピング領域１７とトレンチ底部の間隔はゼロではない。

上記実施形態の図面では、前記トレンチ２０の底部が開口部に向かう方向において、前記トレンチ２０の幅は均一条件を満たす、即ち、前記トレンチの幅はこの方向において同じ又はほぼ同じであり、つまり、前記トレンチ２０は長方形のトレンチである。一般的な第２のエピタキシャル層１２は、厚さが均一なエピタキシャル層であり、前記トレンチの幅が均一条件を満たすように設定し、前記方向に均一な幅のドーピング領域１７を形成しやすくなる。

他の態様では、前記トレンチの底部が開口部に向かう方向において、前記トレンチ２０の幅が徐々に大きくなる、即ち、前記トレンチはＶ字型トレンチ又は逆台形トレンチであるように設定することもできる。Ｖ字型トレンチの場合、ドーピング領域１７はＶ字型構造であり、逆台形トレンチの場合、イオン注入窓がトレンチ底部よりも大きい場合、ドーピング領域は図１１に示すように逆台形構造になり、イオン注入窓がトレンチ底部よりも大きくない場合、ドーピング領域は長方形構造になる。

本願の実施形態では、前記ドーピング領域１７の幅は、イオン注入の深さを低減するために、前記トレンチに基づくイオン注入を行って前記ドーピング領域１７を形成できるように、前記トレンチの幅よりも大きくない。

前記ドーピング領域１７のドーピング濃度は、前記第１のエピタキシャル層１１及び前記第３のエピタキシャル層１３のドーピング濃度よりも高い。例えば、前記ドーピング領域１７はｎ＋ドーピングであり、前記第１のエピタキシャル層１１及び前記第３のエピタキシャル層１３はｎ－ドーピングである。

前記基板１０はｎ＋型基板であり、前記第２のエピタキシャル層１２はｐ－型ドーピングであり、前記ドーピング領域１７はｎ型ドーピングである。本願の実施形態では、ドーピング濃度の関係はｎ＋＞ｎ＞ｎ－、ｐ＋＞ｐ＞ｐ－である。ｎ－、ｎ及びｎ＋は同型ドーピングであり、すべて第１タイプのドーピングである。ｐ－、ｐ及びｐ＋は同型ドーピングであり、すべて第２タイプのドーピングである。第１タイプのドーピングと第２タイプドーピングとは、逆型ドーピングである。

前記炭化ケイ素ＭＯＳＦＥＴデバイスはＮＭＯＳ又はＰＭＯにすることができ、ＮＭＯＳ又はＰＭＯＳを形成するために、必要に応じて各領域のドーピングタイプを設定することができる。

上記の実施形態に基づいて、本出願の別の実施形態はまた、上記の実施形態に記載の炭化ケイ素ＭＯＳＦＥＴデバイスを作製するための製造方法を提供し、図１３～図１９に示すように、図１３～図１９は、本願の実施形態によって提供される炭化ケイ素ＭＯＳＦＥＴデバイスの製造方法のプロセスフロー図であり、前記製造方法は以下のステップを含む。

ステップＳ１１：図１３に示すように、半導体基板１０、及び前記基板の表面に設けられたエピタキシャル層を含むエピタキシャルウェーハを提供する。

ここで、前記エピタキシャルウェーハは炭化ケイ素エピタキシャルウェーハであり、前記基板１０及びその表面の各エピタキシャル層は炭化ケイ素材料である。

ステップＳ１２：図５～図１２のいずれかに示すように、前記エピタキシャル層内にウェル領域、ソース領域１５及びトレンチゲートを形成する。

ここで、前記トレンチゲートは、前記エピタキシャル層の前記基板１０とは反対側の表面内に位置するトレンチ２０、及び前記トレンチ２０内に位置するゲートを含み、前記ゲートと前記トレンチ２０との間にゲート誘導体層１８１があり、
前記ソース領域１５は前記トレンチ２０を取り囲み、前記トレンチ２０の側壁に接しており、
前記ウェル領域は、前記基板１０の前記ソース領域１５に向かう方向に順に設けられた第１層ウェル領域１４１、第２層ウェル領域１４２及び第３層ウェル領域１４３を含み、前記トレンチ２０の底部は前記第１層ウェル領域１４１と前記第３層ウェル領域１４３との間に位置し、前記第３層ウェル領域１４３は前記トレンチ２０を取り囲み、前記トレンチ２０の側壁に接し、前記トレンチ２０の下のエピタキシャル層内にドーピング領域１７があり、前記第１層ウェル領域１４１は前記ドーピング領域１７を取り囲み、前記ドーピング領域１７に接し、前記第１層ウェル領域１４１と前記第３層ウェル領域１４３との間に部分エピタキシャル層１００があり、前記第２層ウェル領域１４２は前記部分エピタキシャル層１００の両側に位置し、前記部分エピタキシャル層１００内に前記トレンチゲート底部を保護するためのマスキング層３１があり、前記マスキング層３１は前記トレンチ２０の下に位置し、各層のウェル領域と同じドーピングタイプを有する。

図１３に示すように、前記エピタキシャル層は、前記基底１０の表面に設けられた第１のエピタキシャル層１１、前記第１のエピタキシャル層１１の前記基板１０とは反対側の表面に設けられた第２のエピタキシャル層１２、及び前記第２のエピタキシャル層１２の前記第１のエピタキシャル層１１とは反対側の表面に設けられた第３のエピタキシャル層１３を含み、前記第２のエピタキシャル層１２は、注入すべき領域１４０、及び前記注入すべき領域１４０を取り囲む第１層ウェル領域１４１を含む。

前記ＭＯＳＦＥＴデバイスにおいて、ウェル領域構造は、第１層ウェル領域１４１、第２層ウェル領域１４２及び第３層ウェル領域１４３を含む。前記第２のエピタキシャル層１２は、注入すべき領域、及び前記注入すべき領域を取り囲む第１層ウェル領域１４１を含み、前記注入すべき領域１４０は、前記ドーピング領域１７を形成するために使用される。

本願の実施形態に記載の製造方法において、前記エピタキシャルウェーハの製造方法は、前記基板１０の表面に前記第１のエピタキシャル層１１、前記第２のエピタキシャル層１２及び前記第３のエピタキシャル層１３を順にエピタキシャルして形成することを含み、ここで、前記第１のエピタキシャル層１１は、前記第３のエピタキシャル層１３と同じドーピングタイプであり、前記第２のエピタキシャル層１２とは逆型ドーピングである。

前記基板１０はｎ＋型ドーピングの炭化ケイ素基板であり、前記第１のエピタキシャル層１１及び前記第３のエピタキシャル層１３はｎ－型ドーピングの炭化ケイ素エピタキシャル層であり、前記第２のエピタキシャル層１２はｐ型ドーピングの炭化ケイ素エピタキシャル層であるように設定することができる。このようにして、ｐ型ドーピングの第２のエピタキシャル層１２は埋め込み層であり、この埋め込み層を有するエピタキシャルウェーハを巧みに採用し、ゲート１８に必要なトレンチ２０を利用し、イオン注入を行い、ドーピング領域１７を形成することにより、トレンチゲート構造のシールド及び炭化ケイ素材料の注入プロセスの難しさを解決する。また、前記ドーピング領域１７は、デバイス電流経路で変調可能なＪＦＥＴ構造を形成でき、デバイス抵抗と自己ロッキング保護効果を自動的に調整すると同時に、デバイスセルサイズを小さくすることもできる。

上記ステップＳ１２では、前記エピタキシャル層内にウェル領域、ソース領域１５及びトレンチゲートを形成し、以下のステップを含む。

ステップＳ１２１：図１４～図１６に示すように、前記第３のエピタキシャル層の前記基板とは反対側の表面内に前記ソース領域、前記第２層ウェル領域及び前記第３層ウェル領域を形成する。

このステップでは、イオン注入により、前記第３のエピタキシャル層１３内に第２層ウェル領域１４２、第３層ウェル領域１４３及びソース領域１５を順に形成し、前記第２層ウェル領域１４２は前記第１層ウェル領域１４１と前記第３層ウェル領域１４３との間に位置し、前記ソース領域１５は前記第３層ウェル領域１４３の前記第２層ウェル領域１４２とは反対側に位置する。

具体的には、図１４に示すように、マスク層０１に基づいてイオン注入を行い、第３のエピタキシャル層１３内に第２層ウェル領域１４２を形成し、第２層ウェル領域１４２は上記部分エピタキシャル層１００を含む非注入領域を取り込む。パターン化された前記マスク層０１に基づいて必要な非注入領域を形成する。トレンチ２０及びドーピング領域１７の垂直投影はこの非注入領域内にあり、前記エピタキシャルウェーハと平行な方向（即ち図１４の水平方向）においてこの非注入領域と間隔を有する。さらに、図１５に示すように、再びイオン注入により、第２層ウェル領域１４２上に第３層ウェル領域１４３を形成し、第３層ウェル領域１４３は第２層ウェル領域１４２及びそれが取り囲む非注入領域を覆う。さらに、図１６に示すように、再びイオン注入により、第３層ウェル領域１４３上にソース領域１５を形成する。

ステップＳ１２２：図１７に示すように、前記第３のエピタキシャル層１３の前記基板１０とは反対側の表面内に前記トレンチ２０を形成し、前記トレンチ２０の底部は前記第２のエピタキシャル層１２と前記第３層ウェル領域１４３との間に位置する。

ここで、前記ソース領域１５及び前記第３層ウェル領域１４３は、前記トレンチ２０の側壁に接しており、イオン注入によりソース領域１５を形成する場合、イオン注入領域はトレンチ２０を形成するための領域を覆うので、その後トレンチを形成した後、除去されていないソース領域１５をトレンチ２０の側壁に直接接触させることができる。同様に、イオン注入により第３層ウェル領域１４３を形成する場合、イオン注入領域はトレンチ２０を形成するための領域を覆うので、その後トレンチを形成した後、除去されていない第３層ウェル領域１４３をトレンチ２０の側壁に直接接触させることができる。

前記第２層ウェル領域１４２は、前記トレンチ２０の側壁から間隔を有する。前記第２層ウェル領域１４２が取り囲む非注入領域のサイズは前記トレンチ２０のサイズよりも大きく、前記トレンチ２０の垂直投影は前記非注入領域内に位置して前記非注入領域から間隔を有するように設定すると、前記第２層ウェル領域１４２が前記トレンチ２０の側壁に接しないようにして、両者の間に間隔を持たせることができる。

ステップＳ１２３：図１８に示すように、前記トレンチに基づいて前記マスキング層３１及び前記ドーピング領域１７を形成する。

前記ドーピング領域１７、前記第１のエピタキシャル層１１は、前記第３のエピタキシャル層１３と同じドーピングタイプを有する。

前記トレンチ２０に基づいて、イオン注入により前記マスキング層３１及び前記ドーピング領域１７を形成することで、エピタキシャル層の大きな深さ内に品質要件を満たす前記マスキング層３１及び前記ドーピング領域１７を形成することができる。第１層ウェル領域１４１はエピタキシャル層であり、イオン注入なしでエピタキシャル層の大きな深さ内に必要な第１層ウェル領域１４１を形成することができる。前記ドーピング領域１７は、前記第２のエピタキシャル層１２を貫通する。

ステップＳ１２４：図１９に示すように、前記トレンチ２０に基づいて、前記マスキング層３１と前記第１層ウェル領域１４１とを接続する接続領域３２を形成する。

イオン注入により接続領域３２を形成することができる。前記トレンチに基づいて、イオン注入により前記接続領域３２を形成することで、エピタキシャル層の大きな深さ内に品質要件を満たす接続領域３２を形成する。

ステップＳ１２５：上記の実施形態に記載の炭化ケイ素ＭＯＳＦＥＴデバイスを形成するために、前記トレンチ２０内にゲート誘導体層１８１及びゲート１８を形成する。

ゲート１８は、トレンチ２０を充填する充填誘導体、及び充填誘導体の表面に位置する金属ゲートを含む。前記トレンチ２０の表面にゲート誘導体層１８１があり、ゲート誘導体層１８１を形成した後、前記トレンチ２０内にゲート１８を形成する。充填誘導体１８１は、多結晶シリコンなどであってもよい。前記トレンチ２０内にゲート誘導体層１８１の形成前に、ドーピング領域１７を形成する。

本願の実施形態において、前記製造方法はさらに、前記ソース領域１５に接続する金属ソース２１を形成することと、前記基板１０の前記第１のエピタキシャル層１１とは反対側の表面に金属ドレイン１９を形成することと、を含む。前記ソース領域１５はドーピングタイプが逆の第１の領域１５１及び第２の領域１５２を含み、前記金属ソース２１は第１の領域１５１及び第２の領域１５２の両方に接している。第１の領域１５１はｎ＋ドーピング、第２の領域１５２はｐ＋ドーピングであるように設定することができる。

図２０に示すように、図２０は、本願の実施形態によって提供される炭化ケイ素ＭＯＳＦＥＴデバイスのトレンチ設計とドーピング領域のイオン注入面積のレイアウトであり、ドーピング領域１７の注入窓はトレンチ２０内に位置し、ＪＦＥＴ構造のチャネル特性は、ドーピング領域１７のパターン設計、イオン注入濃度及びパターン輪郭設計によって調整することができる。ドーピング領域１７の注入窓面積は、トレンチ２０の面積以下であってもよい。

本願の実施形態では、炭化ケイ素ＭＯＳＦＥＴデバイスを単一のセル構造で説明しただけである。明らかに、前記ＭＯＳＦＥＴデバイスを作製する際に、ウェハレベルのプロセスに基づいて同時に複数のセル構造を作製し、その後ウェハを分割して前記炭化ケイ素ＭＯＳＦＥＴデバイスを形成することができ、前記炭化ケイ素ＭＯＳＦＥＴデバイスは複数のセル構造を有する。

本明細書における各実施形態は、進行性、又は並列、又は進行性と並列の組み合わせによって説明されるが、各実施形態例は、他の実施形態の違いに焦点を当てており、各実施形態の同じ類似部分は互いに参照すればよい。

なお、本願の説明において、「上」、「下」、「頂」、「底」、「内」、「外」などの用語で示される向きや位置関係は、図面に示す向きや位置関係に基づくものであり、単に本願の説明及び説明の簡略化のためのものであり、言及される装置又は要素が特定の向きを持ち、特定の向きで構築及び動作する必要があることを示したり暗示したりするのではないため、本願に対する制限として解釈できないことを理解されたい。１つのコンポーネントが別のコンポーネントに「接続」されていると考えられる場合、別のコンポーネントに直接接続するか、又は中央に設定されているコンポーネントが同時に存在する可能性がある。

また、なお、本明細書では、第１や第２などの関係用語は、あるエンティティ又は操作を別のエンティティ又は操作から区別するために使用されており、必ずしもこれらのエンティティ又は操作間にそのような実際の関係又は順序が存在することを要求又は暗示するものではない。さらに、用語「包括」、「包含」又はその他の任意の変形は、非排他的な包含をカバーすることを意図しており、従って一連の要素を含む物品又は機器は、それらの要素だけでなく、明示的に列挙されていない他の要素も含むか、又はこのような物品又は機器に固有の要素も含む。さらなる制限なしに、「……を含む」という記述によって定義される要素は、上記要素を含む物品又は機器における他の同一の要素の存在を排除するものではない。開示された実施形態の上記の説明により、当業者は本発明を実現又は使用することができる。これらの実施形態に対する様々な修正は、当業者には容易に明らかであり、本明細書で定義される一般原理は、本発明の精神又は範囲から逸脱することなく他の実施形態で実現することができる。従って、本発明は、本明細書に示されるこれらの実施形態に限定されるものではなく、本明細書に開示される原理及び新規な特徴と一致する最も広い範囲に適合するものである。

Claims (13)

1. 半導体基板、及び前記基板の表面に設けられたエピタキシャル層を含むエピタキシャルウェーハと、
   前記エピタキシャル層内に設けられたウェル領域、ソース領域及びトレンチゲートと、を含むことを特徴とする、炭化ケイ素ＭＯＳＦＥＴデバイスにおいて、
   前記トレンチゲートは、前記エピタキシャル層の前記基板とは反対側の表面内に位置するトレンチ、及び前記トレンチ内に位置するゲートを含み、前記ゲートと前記トレンチとの間にゲート誘導体層があり、
   前記ソース領域は前記トレンチを取り囲み、前記トレンチの側壁に接しており、
   前記ウェル領域は、前記基板の前記ソース領域に向かう方向に順に設けられた第１層ウェル領域、第２層ウェル領域及び第３層ウェル領域を含み、前記トレンチの底部は前記第１層ウェル領域と前記第３層ウェル領域との間に位置し、前記第３層ウェル領域は前記トレンチを取り囲み、前記トレンチの側壁に接し、前記トレンチの下のエピタキシャル層内にドーピング領域があり、前記第１層ウェル領域は前記ドーピング領域を取り囲み、前記ドーピング領域に接し、前記第１層ウェル領域と前記第３層ウェル領域との間に部分エピタキシャル層があり、前記第２層ウェル領域は前記部分エピタキシャル層の両側に位置し、前記部分エピタキシャル層内に前記トレンチゲート底部を保護するためのマスキング層があり、前記マスキング層は前記トレンチの下に位置し、各層のウェル領域と同じドーピングタイプを有する炭化ケイ素ＭＯＳＦＥＴデバイス。
2. 前記基板上の前記ドーピング領域の垂直投影が、前記基板上の前記トレンチの垂直投影内に位置し、
   前記基板上の前記トレンチの垂直投影が、前記基板上の前記部分エピタキシャル層の垂直投影内に位置し、２つの前記垂直投影がゼロでない間隔を有することを特徴とする、請求項１に記載の炭化ケイ素ＭＯＳＦＥＴデバイス。
3. 前記部分エピタキシャル層内にさらに前記マスキング層と前記第１層ウェル領域とを接続する接続領域があり、前記接続領域が各層のウェル領域と同じドーピングタイプを有することを特徴とする、請求項１に記載の炭化ケイ素ＭＯＳＦＥＴデバイス。
4. 前記第１層ウェル領域が、前記トレンチの両側にそれぞれ位置する第１部分の第１層ウェル領域及び第２部分の第１層ウェル領域を含み、
   前記第１部分の第１層ウェル領域が、第１方向に順に配置された複数の前記接続領域を介して前記マスキング層に接続され、且つ／又は、前記第２部分の第１層ウェル領域が、第１方向に順に配置された複数の前記接続領域を介して前記マスキング層に接続され、
   ここで、前記第１方向が前記基板に平行であり、前記トレンチの延在方向に平行であることを特徴とする、請求項３に記載の炭化ケイ素ＭＯＳＦＥＴデバイス。
5. 前記トレンチの下に少なくとも１つの前記ドーピング領域があり、
   複数の前記ドーピング領域がある場合、複数の前記ドーピング領域が第１方向に順に配置され、ここで、前記第１方向が前記基板に平行であり、前記トレンチの延在方向に平行であることを特徴とする、請求項１に記載の炭化ケイ素ＭＯＳＦＥＴデバイス。
6. 前記基板に垂直な方向において、前記マスキング層から前記トレンチの底部までの距離が、前記第１層ウェル領域までの距離よりも小さいことを特徴とする、請求項１に記載の炭化ケイ素ＭＯＳＦＥＴデバイス。
7. 前記マスキング層が前記トレンチの底部に接していることを特徴とする、請求項６に記載の炭化ケイ素ＭＯＳＦＥＴデバイス。
8. 前記第２層ウェル領域が、前記トレンチの両側にそれぞれ位置する第１部分の第２層ウェル領域及び第２部分の第２層ウェル領域を含み、
   前記第１部分の第２層ウェル領域及び前記第２部分の第２層ウェル領域が、それぞれ一体化された構造であることを特徴とする、請求項１に記載の炭化ケイ素ＭＯＳＦＥＴデバイス。
9. 前記第２層ウェル領域が、前記トレンチの両側に位置する第１部分の第２層ウェル領域及び第２部分の第２層ウェル領域を含み、
   前記第１部分の第２層ウェル領域及び前記第２部分の第２層ウェル領域が、いずれも第１方向に順に配置された複数のサブ領域を含み、前記第１方向において、隣接する２つの前記サブ領域の間には、前記サブ領域とは逆のドーピングタイプを有する電流拡大領域があり、ここで、前記第１方向が前記基板に平行であり、前記トレンチの延在方向に平行であることを特徴とする、請求項１に記載の炭化ケイ素ＭＯＳＦＥＴデバイス。
10. 各層のウェル領域、前記マスキング層及び前記接続領域のドーピングタイプが同じであり、前記接続領域のドーピング濃度が各層のウェル領域のドーピング濃度よりも高いことを特徴とする、請求項３に記載の炭化ケイ素ＭＯＳＦＥＴデバイス。
11. 同一の前記接続領域は、前記接続領域が前記トレンチの底部から少なくとも前記第１層ウェル領域内まで延在しているか、又は、前記接続領域の一部が前記トレンチの底部から少なくとも前記第１層ウェル領域内まで延在し、他の部分が前記エピタキシャル層の表面から前記トレンチの側壁に沿って少なくとも前記第１層ウェル領域内まで延在していることを特徴とする、請求項３に記載の炭化ケイ素ＭＯＳＦＥＴデバイス。
12. 半導体基板、及び前記基板の表面に設けられたエピタキシャル層を含むエピタキシャルウェーハを提供することと、
    前記エピタキシャル層内にウェル領域、ソース領域及びトレンチゲートを形成することと、を含むことを特徴とする、請求項１～１１のいずれか一項に記載の炭化ケイ素ＭＯＳＦＥＴデバイスの製造方法において、
    前記トレンチゲートは、前記エピタキシャル層の前記基板とは反対側の表面内に位置するトレンチ、及び前記トレンチ内に位置するゲートを含み、前記ゲートと前記トレンチとの間にゲート誘導体層があり、
    前記ソース領域は前記トレンチを取り囲み、前記トレンチの側壁に接しており、
    前記ウェル領域は、前記基板の前記ソース領域に向かう方向に順に設けられた第１層ウェル領域、第２層ウェル領域及び第３層ウェル領域を含み、前記トレンチの底部は前記第１層ウェル領域と前記第３層ウェル領域との間に位置し、前記第３層ウェル領域は前記トレンチを取り囲み、前記トレンチの側壁に接し、前記トレンチの下のエピタキシャル層内にドーピング領域があり、前記第１層ウェル領域は前記ドーピング領域を取り囲み、前記ドーピング領域に接し、前記第１層ウェル領域と前記第３層ウェル領域との間に部分エピタキシャル層があり、前記第２層ウェル領域は前記部分エピタキシャル層の両側に位置し、前記部分エピタキシャル層内に前記トレンチゲート底部を保護するためのマスキング層があり、前記マスキング層は前記トレンチの下に位置し、各層のウェル領域と同じドーピングタイプを有する製造方法。
13. 前記エピタキシャル層が、前記基板の表面に設けられた第１のエピタキシャル層、前記第１のエピタキシャル層の前記基板とは反対側の表面に設けられた第２のエピタキシャル層、及び前記第２のエピタキシャル層の前記第１のエピタキシャル層とは反対側の表面に設けられた第３のエピタキシャル層を含み、前記第２のエピタキシャル層が、注入すべき領域、及び前記注入すべき領域を取り込む第１層ウェル領域を有し、
    前記エピタキシャル層内にウェル領域、ソース領域及びトレンチゲートを形成するのは、
    前記第３のエピタキシャル層の前記基板とは反対側の表面内に前記ソース領域、前記第２層ウェル領域及び前記第３層ウェル領域を形成することと、
    前記第３のエピタキシャル層の前記基板とは反対側の表面内に前記トレンチを形成することと、
    前記トレンチに基づいて前記マスキング層及び前記ドーピング領域を形成することと、
    前記トレンチに基づいて、前記マスキング層と前記第１層ウェル領域とを接続する接続領域を形成することと、
    前記トレンチ内にゲート誘導体層及びゲートを形成することと、を含むことを特徴とする、請求項１２に記載の製造方法。

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