JP2024522268A - 不揮発性メモリにおけるランダムテレグラフノイズをメモリセルのグループ化及びスクリーニングによって低減する方法 - Google Patents

不揮発性メモリにおけるランダムテレグラフノイズをメモリセルのグループ化及びスクリーニングによって低減する方法 Download PDF

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Abstract

複数のメモリセルグループを有するメモリデバイスをプログラムする方法であって、メモリセルグループの各々はＮ個の不揮発性メモリセルを含み、Ｎは２以上の整数である、方法。各メモリセルグループについて、方法は、メモリセルグループ内の不揮発性メモリセルの各々を特定のプログラム状態にプログラムするステップと、メモリセルグループ内の不揮発性メモリセルの各々に対して複数の読み出し動作を実行するステップと、複数の読み出し動作中に最も低い読み出し分散を示すメモリセルグループ内の不揮発性メモリセルのうちの１つを識別するステップと、識別された不揮発性メモリセルを除くメモリセルグループ内の不揮発性メモリセルの全てを深くプログラムするステップと、メモリセルグループ内の識別された不揮発性メモリセルをユーザデータでプログラムするステップと、を含む。【選択図】 図４

Description

（優先権の主張）
本出願は、２０２１年６月８日出願の米国仮特許出願第６３／２０８，０９３号及び２０２１年９月２２日出願の米国特許出願第１７／４８２，０９５号の利益を主張するものである。
（発明の分野）
本発明は、不揮発性メモリデバイスに関し、より具体的には、読み出し動作中のメモリセル電流の安定性を改善することに関する。
不揮発性メモリデバイスは、当該技術分野において周知である。例えば、４ゲートメモリセル構成を開示し、あらゆる目的のために参照により本明細書に組み込まれる、米国特許第７８６８３７５号を参照されたい。具体的には、本出願の図１は、シリコン半導体基板１２内に形成された、離間されたソース領域１４及びドレイン領域１６を有するスプリットゲートメモリセル１０を例示する。ソース領域１４は、ソースラインＳＬと称され得（なぜなら、通常、同じ行又は列の他のメモリセルの他のソース領域に接続されるからである）、ドレイン領域１６は、通常、ビットラインコンタクト２８によってビットラインに接続される。基板のチャネル領域１８は、ソース領域１４とドレイン領域１６との間に画定される。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に垂直に配設され、かつチャネル領域１８の第１の部分から絶縁されている（また、部分的に垂直にソース領域１４の上方にあり絶縁されている）。制御ゲート２２は、浮遊ゲート２０の上方に配設され、かつ浮遊ゲート２０から絶縁されている。選択ゲート２４は、チャネル領域１８の第２の部分の上方に垂直に配設され、かつチャネル領域１８の第２の部分から絶縁されている（並びに、チャネル領域１８の第２の部分の導電性を制御する）。消去ゲート２６は、ソース領域１４の上方に垂直に配設され、かつソース領域１４から絶縁されており、浮遊ゲート２０に横方向に隣接している。複数のそのようなメモリセルを行及び列に配置して、メモリセルアレイを形成することができる。
電圧の様々な組み合わせが、制御ゲート２２、選択ゲート２４、消去ゲート２６、及び／又はソース及びドレイン領域１４／１６に印加されて、スプリットゲートメモリセル１０をプログラムし（すなわち、浮遊ゲートに電子を注入し）、スプリットゲートメモリセル１０を消去し（すなわち、浮遊ゲートから電子を除去し）、スプリットゲートメモリセル１０を読み出す（すなわち、チャネル領域１８の導電率を測定又は検出して、浮遊ゲート２０のプログラミング状態を判定する）。
スプリットゲートメモリセル１０は、デジタル様式で動作することができ、スプリットゲートメモリセル１０は、２つの可能な状態、プログラム状態及び消去状態、のみのうちの１つに設定される。スプリットゲートメモリセル１０は、消去ゲート２６に高い正電圧をかけ、また任意で制御ゲート２２に負電圧をかけることによって消去され、浮遊ゲート２０から消去ゲート２６への電子のトンネリングを誘導する（浮遊ゲート２０をより正に帯電した状態、つまり消去状態のままにする）。スプリットゲートメモリセル１０は、制御ゲート２２、消去ゲート２６、選択ゲート２４及びソース領域１４に正電圧をかけ、ドレイン領域１６に電流を流すことによってプログラムされ得る。次に、電子は、いくつかの電子を加速及び加熱しながら、チャネル領域１８に沿ってドレイン領域１６からソース領域１４に向かって流れ、それによって、電子の一部は、ホットエレクトロン注入によって浮遊ゲート２０に注入される（浮遊ゲート２０をより負に帯電した状態、つまりプログラム状態のままにする）。スプリットゲートメモリセル１０は、選択ゲート２４（選択ゲート２４の下のチャネル領域１８の部分をオンにする）及びドレイン領域１６上（また任意で、消去ゲート２６及び／又は制御ゲート２２上）に正電圧をかけることによって、並びにチャネル領域１８を通る電流フローを検知することによって読み出すことができる。浮遊ゲート２０が正に帯電している（すなわちスプリットゲートメモリセル１０は消去されている）場合、スプリットゲートメモリセル１０はオンになり、電流は、ドレイン領域１６からソース領域１４へ流れる（すなわち、スプリットゲートメモリセル１０は、検知された電流フローに基づいて、その消去された「１」状態であることが検知される）。浮遊ゲート２０が負に帯電している（すなわち、スプリットゲートメモリセル１０はプログラムされている）場合、浮遊ゲート２０下のチャネル領域１８の部分はオフになり、それによって、かなりの電流フローを阻止する（すなわち、スプリットゲートメモリセル１０は、電流フローなし、又は最小の電流フローであることに基づいて、そのプログラムされた「０」状態であることが検知される）。
表１は、Ｖｃｃが電源電圧又は２．５Ｖなど別の正電圧である場合の、スプリットゲートメモリセルの一般的なデジタル動作の消去電圧、プログラム電圧、及び読み出し電圧の非限定的な例を提供する。
Figure 2024522268000002
スプリットゲートメモリセル１０は、スプリットゲートメモリセル１０のメモリ状態（すなわち、浮遊ゲート２０上の電子の数などの電荷量）が、完全に消去された状態（浮遊ゲート２０上の電子の最小数）から完全にプログラムされた状態（浮遊ゲート２０上の電子の最大数）までのどこかに、又はこの範囲の一部分だけに、１つ又はいくつかのプログラミング電圧を変化させることによって調整され得るアナログ方式で、交互に動作させることができ、例えば、アナログプログラミングのために様々な制御ゲート２２（ＣＧ）プログラミング電圧を使用することができる。これは、スプリットゲートメモリセル１０ストレージがアナログであることを意味し、スプリットゲートメモリセル１０のアレイの各スプリットゲートメモリセル１０の、非常に精確で個別の調整を可能にする。あるいは、スプリットゲートメモリセル１０は、マルチレベルセル（Multilevel Cell、ＭＬＣ）として動作することができ、多くの離散値（例えば、１６個又は６４個の異なる値）のうちの１つにプログラムされるように構成されている。アナログ又はＭＬＣプログラミングの場合、プログラミング電圧は、所望のプログラミング状態が達成されるまで、限られた時間だけ、又は一連のパルスとして印加される。複数のプログラミングパルスの場合において、プログラミングパルス間の介在読み出し動作を使用して、所望のプログラミング状態が達成されている（その場合、プログラミングは停止する）か又は達成されていない（その場合、プログラミングは継続する）かどうかを判定することができる。
アナログ様式で又はＭＬＣとして動作されるスプリットゲートメモリセル１０は、スプリットゲートメモリセル１０の正確性に悪影響を及ぼし得るノイズ及び読み出し電流不安定性に対して、より敏感であり得る。アナログ不揮発性メモリデバイスにおける読み出し電流の不安定性の１つの原因は、ゲート酸化物とメモリセルチャネル領域との間のインターフェース及びインターフェース近傍に位置する酸化物トラップによる電子の捕獲及び放出である。ゲート酸化物は、浮遊ゲート２０と基板１２のチャネル領域１８とを分離する絶縁層である。電子がインターフェーストラップで捕獲されると、読み出し動作中のチャネル導電率を低下させ、したがってスプリットゲートメモリセル１０の閾値電圧Ｖｔ（すなわち、スプリットゲートメモリセル１０のチャネル領域１８をオンにして、所定の目標電流、例えば１μＡを生成するために必要な制御ゲート２２の最小電圧）を増大させる。制御ゲート電圧が閾値電圧Ｖｔ以上であるとき、ソース領域１４とドレイン領域１６との間に導電路が作成され、少なくとも所定の目標電流の電流が流れる。制御ゲート電圧が閾値電圧Ｖｔ未満であるとき、導電路は作成されず、ソース領域１４とドレイン領域１６との間の任意の電流はサブ閾値又は漏れ電流とみなされる。インターフェーストラップで捕獲された電子は、そのインターフェーストラップから放出される場合があり、メモリセルの閾値電圧Ｖｔを低下させ、したがって、読み出し動作中のチャネル導電率を増大させる。インターフェーストラップによる電子の捕獲及び放出というこれらの単電子イベントは、読み出し電流ノイズとして現れ、ランダムテレグラフノイズ（Random Telegraph Noise、ＲＴＮ）と称される。一般に、単一のインターフェーストラップによって生じるＲＴＮは、２つの状態、すなわち、電子がインターフェーストラップから放出される場合の、より低いＶｔ状態（また、より高い読み出し電流状態）及び電子がインターフェーストラップによって捕獲された場合の、より高いＶｔ状態（また、より低い読み出し電流状態）を特徴とする。上述したように、読み出し中のスプリットゲートメモリセル１０の不安定性は、閾値電圧Ｖｔ、すなわち、所定の目標電流に対応する制御ゲート電圧、又は所与の読み出し電圧条件下でのメモリセル電流のいずれかを、特徴とし得る。本例は、閾値電圧Ｖｔとしてのメモリセル読み出し不安定性に関連して特に説明されるが、所与の読み出し電圧下でのメモリセル電流の使用が具体的に企図される。
メモリセルのアレイ内には、非常に高い読み出し正確性が要求される用途に対して許容できない量のＲＴＮを示す、スプリットゲートメモリセル１０などのメモリセルが、わずかではあるが無視できない割合で存在する。ＲＴＮの傾向があるメモリセルは、プログラミング後のそのようなメモリセルによるインターフェーストラップからの電子放出がメモリセルの閾値電圧Ｖｔを望ましくなく低下させ（したがって、読み出し動作中にチャネル導電率を望ましくなく増大させ）、所望の元のメモリセルプログラム状態の不正確な読み出しをもたらすため、メモリセルのアレイに記憶されたいくつかのアナログデータが少なくともある程度破壊されるリスクを増加させる。同様に、プログラミング後のそのようなメモリセルによる電子捕獲は、メモリセルの閾値電圧Ｖｔを望ましくなく増大させる（したがって、読み出し動作中のチャネル導電率を望ましくなく低下させる）ので、所望の元のメモリセルプログラム状態の不正確な読み出しをもたらす。したがって、プログラム後のＲＴＮを補償するために、アナログ及びＭＬＣ不揮発性メモリデバイスにおけるＲＴＮに対処する必要がある。
前述の問題及び必要性は、複数のメモリセルグループであって、メモリセルグループの各々がＮ個の不揮発性メモリセルを含み、Ｎが２以上の整数である、複数のメモリセルグループと、制御回路とを含む、メモリデバイスによって対処される。制御回路は、メモリセルグループの各々について、メモリセルグループ内の不揮発性メモリセルの各々を特定のプログラム状態にプログラムし、メモリセルグループ内の不揮発性メモリセルの各々に対して複数の読み出し動作を実行し、複数の読み出し動作中に最も低い読み出し分散を示すメモリセルグループ内の不揮発性メモリセルのうちの１つを識別し、識別された不揮発性メモリセルを除くメモリセルグループ内の不揮発性メモリセルの全てを深くプログラムし、メモリセルグループ内の識別された不揮発性メモリセルをユーザデータでプログラムする、ように構成される。
複数のメモリセルグループを有するメモリデバイスをプログラムする方法であって、メモリセルグループの各々はＮ個の不揮発性メモリセルを含み、Ｎは２以上の整数であり、各メモリセルグループについて、メモリセルグループ内の不揮発性メモリセルの各々を特定のプログラム状態にプログラムするステップと、メモリセルグループ内の不揮発性メモリセルの各々に対して複数の読み出し動作を実行するステップと、複数の読み出し動作中に最も低い読み出し分散を示すメモリセルグループ内の不揮発性メモリセルのうちの１つを識別するステップと、識別された不揮発性メモリセルを除くメモリセルグループ内の不揮発性メモリセルの全てを深くプログラムするステップと、メモリセルグループ内の識別された不揮発性メモリセルをユーザデータでプログラムするステップとを含む、方法。
他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
従来のメモリセルの側面断面図である。 メモリデバイスの構成要素を例示する図である。 メモリセルをプログラムするためのステップを示すフロー図である。 メモリセルをグループ化、スクリーニング、及びプログラムするためのステップを示すフロー図である。
不揮発性メモリセルのアレイ、特に、図１のタイプのスプリットゲートメモリセル１０を含む不揮発性メモリセルのアレイに対するＲＴＮの影響を低減するための本例示的技法は、そのようなメモリセルに限定されない。具体的には、複数の不揮発性メモリセルは、各メモリセルグループが２つ以上のメモリセルからなる複数のメモリセルグループに論理的に分割され、各メモリセルグループは、ユーザデータを記憶するための１つのセルとして扱われる。各メモリセルグループ内で、最も低いＲＴＮを示す不揮発性メモリセルのみが、ユーザデータを記憶するために使用され、メモリセルグループの残りの不揮発性メモリセルは、それらを効果的にスクリーンアウトするために、すなわち、それらが後続の読み出し動作中にメモリセルグループの出力に寄与しないように、深くプログラムされる。
メモリセルのグループ化、スクリーニング及びプログラミングは、メモリアレイの様々なデバイス要素を制御する制御回路６６の構成の一部として実装され、このことは、図２に示されるような例示的なメモリデバイスのアーキテクチャからより良く理解することができる。メモリデバイスは、スプリットゲートメモリセル１０のアレイ５０を含み、それは、２つの分離した平面（平面Ａの５２ａ及び平面Ｂの５２ｂ）に隔離され得る。スプリットゲートメモリセル１０は、図１に示されるタイプのものであり得、半導体基板１２において複数の行及び列に配置され、したがって単一のチップ上に形成される。スプリットゲートメモリセル１０のアレイ５０には、アドレスをデコードし、アレイ５０の選択されたスプリットゲートメモリセル１０に対する読み出し動作、プログラム動作、及び消去動作中に、スプリットゲートメモリセル１０のゲート及び領域に様々な電圧を提供するために使用される、アドレスデコーダ（例えば、ＸＤＥＣ５４）、ソース線ドライバ（例えば、ＳＬＤＲＶ５６）、列デコーダ（例えば、ＹＭＵＸ５８）、高圧行デコーダ（例えば、ＨＶＤＥＣ６０）、及びビットラインコントローラ（例えば、ＢＬＩＮＨＣＴＬ６２）が隣接し、メモリデバイスに含まれる。列デコーダ５８は、読み出し動作中にビット線上の電流を測定するための回路を含むセンス増幅器を含む。制御回路６６は、本明細書で説明されるように、アレイ５０の、選択されたスプリットゲートメモリセル１０に対して各動作（プログラム、消去、読み出し）を実施するために、様々なデバイス要素を制御するように構成される。電荷ポンプＣＨＲＧＰＭＰ６４は、制御回路６６の制御下にて、アレイ５０の選択されたスプリットゲートメモリセル１０の読み出し、プログラム、及び消去に使用される様々な電圧を提供する。制御回路６６は、アレイ５０の選択されたスプリットゲートメモリセル１０をプログラムし、消去し、読み出すようにメモリデバイスを動作させるように、構成される。これらの動作の一部として、制御回路６６には、同じ又は異なる線に提供されるプログラムコマンド、消去コマンド、及び読み出しコマンドと共にメモリセルにプログラムされるデータである、着信ユーザデータへのアクセスが提供され得る。アレイ５０から、すなわち、アレイ５０の選択されたスプリットゲートメモリセル１０から読み出されたデータは、出力データとして提供される。制御回路６６は、以下で更に説明されるように、電圧値を記憶するためのランダムアクセスメモリ（Random Access Memory、ＲＡＭ）７０等の別個のメモリを含むか、又はそれへのアクセスを提供される。
制御回路６６は、本明細書で説明するメモリセルのグループ化、スクリーニング、及びプログラミングを実施する。したがって、制御回路６６は、図３－４に関連して以下に説明される方法を行うために、ソフトウェア、すなわち、非一時的電子可読命令、又はファームウェアをロードされ、それによって、構成されてもよい。制御回路６６は、マイクロコントローラ、専用回路、プロセッサ、又はそれらの組み合わせによって実装されてもよい。
本明細書の例によれば、アレイ５０の複数のスプリットゲートメモリセル１０は、各メモリセルグループ８０内のＮ個のセルのメモリセルグループ８０に論理的に分割され、ここでＮは２以上の整数である。図２は、各々が２つ（すなわち、Ｎ＝２）のメモリセル１０を有する４つのメモリセルグループ８０を示すが、メモリセルグループ８０の数及びＮの値は異なり得る。
メモリセルのグループ化及びスクリーニングを説明する前に、メモリセルプログラミングの基本を最初に説明する。
メモリセルプログラミングは、プログラミング電圧パルスを使用してメモリセルを特定のプログラミング状態にプログラムすることと、スプリットゲートメモリセル１０の閾値電圧パラメータ（すなわち、目標電流Ｉtargetと呼ばれるソース／ドレイン電流の所定のレベルを達成するためにスプリットゲートメモリセル１０に印加される最小電圧）を測定するための介在読み出し動作とを含む。閾値電圧パラメータは、制御ゲート閾値電圧Ｖｔｃｇであり、これは制御ゲート２２の観点からのメモリセルの閾値電圧である。具体的には、制御ゲート閾値電圧Ｖｔｃｇは、制御ゲート２２に印加される電圧であり、その結果、チャネル領域１８が導電路となり、したがって、読み出し動作の読み出し電位が選択ゲート２４及びドレイン領域１６に印加されたときに、スプリットゲートメモリセル１０がオンになったとみなすために、所定レベルのソース／ドレイン電流のチャネルを通る読み出し電流、すなわち、目標電流Ｉtarget（例えば、１μＡ）となる。制御ゲート閾値電圧Ｖｔｃｇは、スプリットゲートメモリセル１０のプログラミング状態の機能として変化するが、スプリットゲートメモリセル１０が特定のプログラミング状態にプログラムされると、経時的な制御ゲート閾値電圧Ｖｔｃｇの任意の変動は所定の量未満であることが望ましい。
メモリセルプログラミングは、図３にステップ１～４として示されており、これは、スプリットゲートメモリセル１０を特定の所望のプログラミング状態にプログラムして、その特定の所望のプログラミング状態に関連付けられた目標制御ゲート閾値電圧Ｖｔｃｇtargetを有するように実施される。この技術は、ステップ１で、制御回路６６がアレイ５０の選択スプリットゲートメモリセル１０をプログラムすることから始まる。上述したように、アナログプログラミング動作は、選択されたスプリットゲートメモリセル１０にプログラミング電圧を限られた時間（すなわち、少なくとも１パルス）印加することを含み、その結果、浮遊ゲート２０に電子が注入される。ステップ１のプログラムにおいて、ＳＬＤＲＶ５６から供給され、制御ゲート２２に印加される電圧Ｖｅｇは、制御ゲートプログラム電圧Ｖｃｇprogramを有する。ステップ２において、読み出し動作が制御回路６６によって実行され、読み出し動作は、表１に従ってＳＬＤＲＶ５６から選択されたスプリットゲートメモリセル１０に読み出し電圧を印加することと、列デコーダ５８及びビットラインコントローラ６２を用いて、選択されたスプリットゲートメモリセル１０のチャネル領域１８を流れる電流Ｉreadを測定することとを含む。この読み出し動作において、制御ゲート２２に印加される電圧Ｖｅｇは、目標制御ゲート閾値電圧Ｖｔｃｇtargetである。ステップ３では、ステップ２の読み出し動作から、メモリセルの制御ゲート閾値電圧Ｖｔｃｇが目標制御ゲート閾値電圧Ｖｔｃｇtargetに到達したか又はそれを超えたか否か（すなわち、列デコーダ５８及びビットラインコントローラ６２によって測定された読み出し電流Ｉreadが目標電流Ｉtarget以下であるか否か、ここで、Ｉreadが目標電流Ｉtargetに等しいことは、メモリセルの制御ゲート閾値電圧Ｖｔｃｇが目標制御ゲート閾値電圧Ｖｔｃｇtargetに到達したことを示している）が判定される。判定が否である（すなわち、制御ゲート閾値電圧Ｖｔｃｇが目標制御ゲート閾値電圧Ｖｔｃｇtarget以上ではない、すなわち、読み出し電流Ｉreadが目標電流Ｉtarget以下ではないと判定された）場合には、ステップ４において、プログラミングに用いられる制御ゲート書き込み電圧Ｖｃｇprogramを、メモリセルの前回のステップ１のプログラミングに用いられた制御ゲートプログラム電圧Ｖｃｇprogramよりも増大させ、増大させた制御ゲートプログラム電圧Ｖｃｇを用いてステップ１を繰り返す。したがって、ステップ１の第１の反復では、第１のプログラム電圧がメモリセルのゲートに印加され、ステップ１の第２の反復では、ステップ４に応答して、第２のプログラム電圧がメモリセルのゲートに印加され、第２のプログラム電圧は第１のプログラム電圧よりも大きい。ステップ３において、メモリセルの制御ゲート閾値電圧Ｖｔｃｇが目標制御ゲート閾値電圧Ｖｔｃｇtargetに到達したか又はそれを超えたと判定される（すなわち、読み出し電流Ｉreadが目標電流Ｉtarget以下であると判定される）まで、制御回路６６によって、ステップ１～４が順に繰り返される。その時点で、メモリセルは、その所望のプログラミング状態に（すなわち、その目標制御ゲート閾値電圧Ｖｔｃｇtargetに）プログラムされたとみなされる。
しかしながら、プログラミングが完了した後にプログラムされたメモリセルがＲＴＮを示す場合、インターフェーストラップに捕獲された電子は、メモリセルの測定された制御ゲート閾値電圧Ｖｔｃｇに寄与する。プログラミングが完了した後に電子がインターフェーストラップから放出される場合／とき、制御ゲート閾値電圧Ｖｔｃｇは、目標制御ゲート閾値電圧ＶｔｃｇtargetよりもΔＶｔｃｇmaxを超えて低下する可能性があり、ここで、ΔＶｔｃｇmaxは、制御ゲート閾値電圧Ｖｔｃｇ変動に関する最大許容読み出し誤差である。ΔＶｔｃｇmaxを超える制御ゲート閾値電圧降下は、後続の読み出し動作中に許容できない誤差であると考えられる。同様に、プログラミングが完了した後に電子がインターフェーストラップに捕獲された場合／とき、制御ゲート閾値電圧Ｖｔｃｇは、目標制御ゲート閾値電圧Ｖｔｃｇtargetより上にΔＶｔｃｇmaxを超えて増大する可能性がある。ΔＶｔｃｇmaxを超える制御ゲート閾値電圧の増大は、後続の読み出し動作中の許容できない誤差であると考えられる。許容できないエラー挙動を有するセルは、スクリーニングに割り当てることができる。したがって、メモリセルのグループ化及びスクリーニングは、図４のステップ５から開始して実行される。ステップ５において、アレイ５０の複数のスプリットゲートメモリセル１０は、各メモリセルグループ８０内のＮ個のセルのメモリセルグループ８０に論理的に分割され、ここでＮは２以上の整数である。各メモリセルグループ８０内のＮ個のスプリットゲートメモリセル１０は、同じ列内で互いに隣接していてもよいし、同じ行内で互いに隣接していてもよいし、互いに隣接していなくてもよい。
各メモリセルグループ８０に対して、メモリセルグループ８０のＮ個のメモリスプリットゲートメモリセル１０は、特定のプログラム状態にプログラムされる（ステップ６）、すなわち、ステップ１～４に関連して上述したようにプログラムされる。したがって、ステップ１～４は、制限なく、ステップ５の前又は後に実行されてもよい。ステップ７において、メモリセルグループ８０のＮ個のスプリットゲートメモリセル１０は、それぞれ複数回読み出される。ステップ８において、最も低い読み出し分散を有するメモリセルグループ８０内のスプリットゲートメモリセル１０が識別される。各スプリットゲートメモリセル１０に対する読み出し変動は、ステップ７においてスプリットゲートメモリセル１０に対して実行される複数の読み出し動作間に示される読み出し電流Ｉreadの変動及び／又は制御ゲート閾値電圧Ｖｔｃｇの変動であり得る。ステップ８において識別されるのは、Ｉread及び／又はＶｔｃｇの変動が最も小さいメモリセルグループ８０内のスプリットゲートメモリセル１０である。
ステップ９では、ステップ８で識別されなかったメモリセルグループ８０内のスプリットゲートメモリセル１０、すなわち、メモリセルグループ８０内の他のスプリットゲートメモリセルの全てが、深くプログラムされる（すなわち、ユーザデータを記憶するために選択されたＭＬＣ又はアナログ動作範囲をはるかに超える多数の電子でプログラムされ、したがって、これらの深くプログラムされたスプリットゲートメモリセル１０は、ユーザデータを記憶するために使用されるメモリセルグループ８０（又は任意の他のメモリセルグループ８０）内のスプリットゲートメモリセル１０の後続の読み出し動作中に、メモリセルグループ８０（又は任意の他のメモリセルグループ８０）からの検出電流に寄与しない。なぜなら、多数の電子を有する浮遊ゲートの深くプログラムされた状態は、下にあるチャネル領域１８を効果的にオフにし、電流フローを妨げるからである）。当業者であれば、読み出し電流に寄与する動作範囲及びアレイ５０内の行数が製品ごとに異なることを認識するであろう。その結果、ディーププログラミングのための特定の値は実装に依存する。１行当たりのメモリセル１０の数が多いほど、深くプログラムされたメモリセル１０に対してＩreadを低くして、その行に対する全体的な読み出し電流に対するそれらの組み合わせの寄与を防止すべきである。一例では、スクリーンアウトされるべきメモリセル１０のディーププログラミングは、時間を節約するために迅速に、すなわち１つのプログラミングパルスによって検証なしに実行され、ディープスクリーニングのためのプログラミング電圧は、全てのスクリーニングされるセルメモリセル１０に対して同じである。
ステップ１０では、ステップ８で識別された１つのスプリットゲートメモリセル１０が、（例えば、図３に関して上述したように）ユーザデータでプログラムされる。ステップ１０は、ステップ８で識別された１つのスプリットゲートメモリセル１０を、ユーザデータでプログラムする前に、最初に消去することを必要とする場合がある。ステップ６～１０は、ユーザデータでプログラムされるアレイ内のメモリセルグループ８０の各々に対して実行される。
メモリセルグループ８０の各々からデータを読み出すために、メモリセルグループ８０内の全てのスプリットゲートメモリセル１０が選択されるが、そのメモリセルグループ８０に対してステップ８で識別され、ステップ１０でプログラムされたスプリットゲートメモリセル１０のみが、データ読み出し動作において読み出し電流に寄与する。メモリセルグループ８０内の他のスプリットゲートメモリセル１０は、深くプログラムされているので、読み出し動作に電流を寄与しない。したがって、最低の読み出し分散、したがって最低のＲＴＮを有すると識別されたメモリセルグループ８０内のスプリットゲートメモリセル１０のみが、ユーザデータを記憶し、任意の読み出し動作においてデータを提供するために使用される。メモリセルグループ８０内の他のスプリットゲートメモリセル１０は、効果的にスクリーンアウトされるので、より高い読み出し分散を示すメモリセルグループ８０内のスプリットゲートメモリセル１０が、ユーザデータを記憶するために、及び／又はデータ読み出し動作に寄与するために使用された場合に生じる可能性がある、すべてのＲＴＮを抑制する。上述のメモリセルのグループ化及びスクリーニングは、アナログプログラム及び読み出し正確性に対するＲＴＮの影響を低減する。
上述の技術は、多くの利点を有する。第１に、より大きなＲＴＮを示すスプリットゲートメモリセル１０を効果的にスクリーンアウトする。第２に、単一のノイズの多いスプリットゲートメモリセル１０が列又は行に見つかるという理由で（すなわち、冗長（スペア）行及び／又は列が提供され、ノイズの多いメモリセルを含む任意の行又は列を置換するために利用される従来技術において知られているように、列又は行を冗長列又は行で置換することによって）、所与の列又は行における全てのスプリットゲートメモリセル１０をスクリーンアウトする必要を回避する。第３に、各メモリセルグループ８０内の１つを除く全てのスプリットゲートメモリセル１０をスクリーンアウトすることは、アレイ内の使用可能なメモリセルの有効密度を減少させるが、その密度減少は、よりノイズの少ないスプリットゲートメモリセル１０に対するアナログプログラミングの改善された正確性、したがって所与の動作範囲に対して読み出し電流Ｉread（又は制御ゲート閾値電圧Ｖｔｃｇ）のより多くの可能なプログラムレベルを割り当てる能力によって、部分的に又は完全に補償することができる。例えば、Ｎ＝２の場合（すなわち、各メモリセルグループ内に２つのメモリセルがある場合）、改善されたプログラミング正確性が、より低いＲＴＮによって特徴付けられる１つのスプリットゲートメモリセル１０に対して２倍の数の可能なプログラム状態を可能にする場合、１つのスプリットゲートメモリセル１０を使用して２倍の数のビットをプログラムすることができるため、スプリットゲートメモリセル１０当たりの可能なプログラム状態の半分で全てのスプリットゲートメモリセル１０を使用するメモリアレイと同じメモリ密度を提供する。したがって、従来のアレイと比較してスプリットゲートメモリセル１０当たり２倍の数のプログラム状態を使用することは、メモリアレイにわたるＲＴＮの低減に起因する、経時的により良好な読み出し安定性及び信頼性をもたらすことになる。
上記は、上述され本明細書に図示された例に限定されるものではなく、任意の特許請求の範囲の範疇に収まるあらゆる変形例を包含することが理解されよう。例えば、本明細書における本発明又は例への言及は、特許請求の範囲又は特許請求項の用語の限定を意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に関連するにすぎない。上で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、特に指定のない限り、全ての方法工程が図示又は請求されている厳密な順序で行われる必要はない。上述した技術で使用される閾値電圧Ｖｔの例は、制御ゲート２２から見たスプリットゲートメモリセル１０の閾値電圧である制御ゲート閾値電圧Ｖｔｃｇである。しかしながら、上述の技術は、浮遊していないスプリットゲートメモリセル１０内の任意の１つ以上のゲートから見た閾値電圧Ｖｔに関して実施することができる。最後に、本明細書の例は、図１のものよりも少ないゲートを有する不揮発性メモリセルのアレイ（例えば、選択ゲートと組み合わされた消去ゲート及び／又は制御ゲートがないアレイ）においても実装され得る。

Claims (10)

  1. メモリデバイスであって、前記メモリデバイスは、
    複数のメモリセルグループであって、メモリセルグループの各々がＮ個の不揮発性メモリセルをそれぞれ含み、Ｎは２以上の整数である、複数のメモリセルグループと、
    制御回路であって、前記メモリセルグループの各々に対して、
    前記メモリセルグループ内の前記不揮発性メモリセルの各々を特定のプログラム状態にプログラムし、
    前記メモリセルグループ内の前記不揮発性メモリセルの各々に対して複数の読み出し動作を実行し、
    前記複数の読み出し動作中に最も低い読み出し分散を示す、前記メモリセルグループ内の前記不揮発性メモリセルのうちの１つを識別し、
    前記識別された不揮発性メモリセルを除く前記メモリセルグループ内の前記不揮発性メモリセルの全てを深くプログラムし、
    前記メモリセルグループ内の前記識別された不揮発性メモリセルをユーザデータでプログラムする、ように構成された制御回路と、
    を備える、メモリデバイス。
  2. 前記制御回路は、前記メモリセルグループごとに、
    前記メモリセルグループ内の前記識別された不揮発性メモリセルを、前記メモリセルグループ内の前記識別された不揮発性メモリセルを前記ユーザデータでプログラムする前に消去するように更に構成されている、請求項１に記載のメモリデバイス。
  3. 前記複数のメモリセルグループの前記不揮発性メモリセルの各々は、
    半導体基板内に形成された、離間したソース領域及びドレイン領域であって、それらの間に前記基板のチャネル領域が延在する、離間したソース領域およびドレイン領域と、
    前記チャネル領域の第１の部分の上方に垂直に配設され、かつ前記チャネル領域の前記第１の部分から絶縁されている、浮遊ゲートと、
    前記チャネル領域の第２の部分の上方に垂直に配設され、かつ前記チャネル領域の前記第２の部分から絶縁されている、選択ゲートと、
    前記浮遊ゲートの上方に垂直に配設され、かつ前記浮遊ゲートから絶縁されている、制御ゲートと、
    を含む、請求項１に記載のメモリデバイス。
  4. 前記複数のメモリセルグループの前記不揮発性メモリセルの各々が、
    前記ソース領域の上方に配設され、かつ前記ソース領域から絶縁されている消去ゲートを更に含む、請求項３に記載のメモリデバイス。
  5. 前記メモリセルグループの各々について、前記制御回路は、前記メモリセルグループ内の前記不揮発性メモリセルの各々を前記特定のプログラム状態に、
    プログラミング電圧の第１のパルスを前記不揮発性メモリセルに印加し、
    読み出し電流を生成するために、目標閾値電圧に等しい前記不揮発性メモリセルのゲートに印加される読み出し電圧を使用して、前記不揮発性メモリセルを読み出し、
    前記読み出し電流が目標読み出し電流以下でないという判定に応答して、プログラミング電圧の第２のパルスを前記不揮発性メモリセルに印加することによって、プログラムするように構成され、
    前記プログラミング電圧の第１のパルスは、前記不揮発性メモリセルの前記ゲートに印加される第１のプログラム電圧を含み、前記プログラミング電圧の第２のパルスは、前記不揮発性メモリセルの前記ゲートに印加され前記第１のプログラム電圧よりも大きい第２のプログラム電圧を含む、請求項１に記載のメモリデバイス。
  6. 複数のメモリセルグループを含むメモリデバイスをプログラムする方法であって、前記メモリセルグループの各々はＮ個の不揮発性メモリセルを含み、Ｎは２以上の整数であり、各メモリセルグループについて、前記方法は、
    前記メモリセルグループ内の前記不揮発性メモリセルの各々を特定のプログラム状態にプログラムするステップと、
    前記メモリセルグループ内の前記不揮発性メモリセルの各々に対して複数の読み出し動作を実行するステップと、
    前記複数の読み出し動作中に最も低い読み出し分散を示す前記メモリセルグループ内の前記不揮発性メモリセルのうちの１つを識別するステップと、
    前記識別された不揮発性メモリセルを除く前記メモリセルグループ内の前記不揮発性メモリセルの全てを深くプログラムするステップと、
    前記メモリセルグループ内の前記識別された不揮発性メモリセルをユーザデータでプログラムするステップと、
    を含む、方法。
  7. 前記メモリセルグループの各々について、
    前記メモリセルグループ内の前記識別された不揮発性メモリセルを前記ユーザデータでプログラムする前に、前記メモリセルグループ内の前記識別された不揮発性メモリセルを消去するステップを更に含む、請求項６に記載の方法。
  8. 前記複数のメモリセルグループ内の前記Ｎ個の不揮発性メモリセルの各々は、
    半導体基板内に形成された、離間したソース領域及びドレイン領域であって、それらの間に前記基板のチャネル領域が延在する、離間したソース領域及びドレイン領域と、
    前記チャネル領域の第１の部分の上方に垂直に配設され、かつ前記チャネル領域の前記第１の部分から絶縁されている、浮遊ゲートと、
    前記チャネル領域の第２の部分の上方に垂直に配設され、かつ前記チャネル領域の前記第２の部分から絶縁されている、選択ゲートと、
    前記浮遊ゲートの上方に垂直に配設され、かつ前記浮遊ゲートから絶縁されている、制御ゲートと、
    を含む、請求項６に記載の方法。
  9. 前記不揮発性メモリセルの各々は、
    前記ソース領域の上方に配設され、かつ前記ソース領域から絶縁されている消去ゲートを更に含む、請求項８に記載の方法。
  10. 前記メモリセルグループ内の前記不揮発性メモリセルの各々を前記特定のプログラム状態に前記プログラムするステップは、
    プログラミング電圧の第１のパルスを前記不揮発性メモリセルに印加するステップと、
    読み出し電流を生成するために、目標閾値電圧に等しい前記不揮発性メモリセルのゲートに印加される読み出し電圧を使用して前記不揮発性メモリセルを読み出すステップと、
    前記読み出し電流が目標読み出し電流よりも大きいと判定したことに応答して、プログラミング電圧の第２のパルスを前記不揮発性メモリセルに印加するステップと、を含み、
    前記プログラミング電圧の第１のパルスは、前記不揮発性メモリセルの前記ゲートに印加される第１のプログラム電圧を含み、前記プログラミング電圧の第２のパルスは、前記不揮発性メモリセルの前記ゲートに印加され前記第１のプログラム電圧よりも大きい第２のプログラム電圧を含む、請求項６に記載の方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US6727545B2 (en) 2000-09-20 2004-04-27 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with low resistance source regions and high source coupling
JP2002100192A (ja) 2000-09-22 2002-04-05 Toshiba Corp 不揮発性半導体メモリ
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
JP3721159B2 (ja) 2002-11-28 2005-11-30 株式会社東芝 不揮発性半導体記憶装置
US7177199B2 (en) 2003-10-20 2007-02-13 Sandisk Corporation Behavior based programming of non-volatile memory
US7315056B2 (en) 2004-06-07 2008-01-01 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with program/erase and select gates
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US20100259979A1 (en) 2009-04-10 2010-10-14 James Yingbo Jia Self Limiting Method For Programming A Non-volatile Memory Cell To One Of A Plurality Of MLC Levels
US8842469B2 (en) 2010-11-09 2014-09-23 Freescale Semiconductor, Inc. Method for programming a multi-state non-volatile memory (NVM)
US8711636B2 (en) 2011-05-13 2014-04-29 Silicon Storage Technology, Inc. Method of operating a split gate flash memory cell with coupling gate
US9299459B2 (en) 2012-09-07 2016-03-29 Macronix International Co., Ltd. Method and apparatus of measuring error correction data for memory
US9830219B2 (en) 2014-09-15 2017-11-28 Western Digital Technologies, Inc. Encoding scheme for 3D vertical flash memory
US9899102B2 (en) 2015-03-31 2018-02-20 SK Hynix Inc. Semiconductor device and operating method thereof
US9558846B1 (en) 2015-11-04 2017-01-31 Texas Instruments Incorporated Feedback validation of arbitrary non-volatile memory data
US10515694B2 (en) 2017-11-03 2019-12-24 Silicon Storage Technology, Inc. System and method for storing multibit data in non-volatile memory
US10748630B2 (en) * 2017-11-29 2020-08-18 Silicon Storage Technology, Inc. High precision and highly efficient tuning mechanisms and algorithms for analog neuromorphic memory in artificial neural networks
US10838652B2 (en) 2018-08-24 2020-11-17 Silicon Storage Technology, Inc. Programming of memory cell having gate capacitively coupled to floating gate
JP7422149B2 (ja) 2019-07-02 2024-01-25 ローム株式会社 不揮発性記憶装置
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