JP2024126806A - メモリシステム - Google Patents

Abstract

【課題】書き込み動作に必要な電流を安定して供給することが可能なメモリシステムを提供すること。
【解決手段】メモリシステムは、第１方向に延伸する複数の第１配線と、第２方向に延伸する複数の第２配線と、前記第１配線と前記第２配線との間に接続されるメモリセルと、第１電圧を供給する第１電源線と、前記第１電源線と前記複数の第１配線との間に設けられ、前記メモリセルに対する書き込み動作に必要な電流を供給する第１トランジスタと、前記第１電源線と前記複数の第１配線との間において、前記第１トランジスタと並列に接続された第２トランジスタと、非選択である前記メモリセルに対応する前記第２配線に第２電圧を供給する第２電源線と、非選択である前記メモリセルに対応する前記第２配線から前記第２電源線に流れる電流を複製し、複製された電流に基づいて前記第２トランジスタを制御する第１電流複製回路と、を有する。
【選択図】図７

Description

本発明の実施形態は記憶装置を備えたメモリシステムに関する。

半導体基板上に抵抗変化型のメモリ素子等が集積化された記憶装置を備えたメモリシステムが提案されている。

米国特許公開公報２０１８/０２０４６１５

書き込み動作に必要な電流を安定して供給することが可能なメモリシステムを提供する。

一実施形態に係るメモリシステムは、第１方向に延伸する複数の第１配線と、前記第１方向と交差する第２方向に延伸する複数の第２配線と、前記第１配線と前記第２配線との間に接続されるメモリセルと、第１電圧を供給する第１電源線と、前記第１電源線と前記複数の第１配線との間に設けられ、前記メモリセルに対する書き込み動作に必要な電流を供給する第１トランジスタと、前記第１電源線と前記複数の第１配線との間において、前記第１トランジスタと並列に接続された第２トランジスタと、非選択である前記メモリセルに対応する前記第２配線に第２電圧を供給する第２電源線と、非選択である前記メモリセルに対応する前記第２配線から前記第２電源線に流れる電流を複製し、複製された電流に基づいて前記第２トランジスタを制御する第１電流複製回路と、を有する。

一実施形態に係るメモリシステムの全体構成を示すブロック図である。 一実施形態に係るメモリセルの構成を模式的に示す斜視図である。 一実施形態に係る可変抵抗素子の構成を模式的に示す断面図である。 一実施形態に係るスイッチング素子の電気特性を示す図である。 一実施形態に係るメモリセルの読み出し動作時における電気特性を示す図である。 一実施形態に係るメモリシステムに含まれる判定回路の機能構成を示すブロック図である。 一実施形態に係るメモリシステムに含まれる電流複製回路を示す回路図である。 一実施形態に係るメモリシステムに含まれる電流複製回路を示す回路図である。 一実施形態に係るメモリシステムに含まれる電流複製回路を示す回路図である。

以下、本実施形態にかかる不揮発性半導体記憶装置を図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する要素について、同一符号が付されており、必要な場合にのみ重複して説明する。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定されない。実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。

本発明の各実施の形態において、可変抵抗素子１０１からスイッチング素子１０２に向かう方向を上又は上方という。逆に、スイッチング素子１０２から可変抵抗素子１０１に向かう方向を下又は下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、可変抵抗素子１０１とスイッチング素子１０２との上下関係が図示と逆になるように配置されてもよい。以下の説明で、例えば可変抵抗素子１０１の上方のスイッチング素子１０２という表現は、上記のように可変抵抗素子１０１とスイッチング素子１０２との上下関係を説明しているに過ぎず、可変抵抗素子１０１とスイッチング素子１０２との間に他の部材が配置されていてもよい。上方又は下方は、複数の層が積層された構造における積層順を意味する。ワード線ＷＬの上方のビット線ＢＬと表現する場合、平面視でワード線ＷＬとビット線ＢＬとが重ならない位置関係であってもよい。一方、ワード線ＷＬの鉛直上方のビット線ＢＬと表現する場合は、平面視でワード線ＷＬとビット線ＢＬとが重なる位置関係を意味する。

本明細書において「αはＡ、Ｂ又はＣを含む」、「αはＡ，Ｂ及びＣのいずれかを含む」、「αはＡ，Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。

以下の説明において、「電圧」は２端子間の電位差を指すが、「電圧」が電圧ＶＳＳ又はグラウンド電圧を基準とした電位を指す場合もある。

［１．第１実施形態］
図１～図７を用いて、第１実施形態に係るメモリシステムについて説明する。例えば、第１実施形態に係るメモリシステム１は、メモリセルＭＣが複数配列されたメモリセルアレイ１０と、当該メモリセルを制御する制御回路４０と、を含む。

［１－１．メモリシステムの全体構成］
第１実施形態に係るメモリシステムの全体構成について、図１を用いて説明する。図１は、一実施形態に係るメモリシステムの全体構成を示すブロック図である。図１に示すように、メモリシステム１は、メモリセルアレイ１０、ワード線選択／駆動回路２０（WL Selector/Driver）、ビット線選択／駆動回路３０（BL Selector/Driver）、及び制御回路４０（Controller）を含む。

メモリセルアレイ１０には、複数のメモリセルＭＣ、複数のローカルワード線ＬＷＬ、及び複数のローカルビット線ＬＢＬが設けられている。各ローカルワード線ＬＷＬは、Ｄ１方向に延伸する。各ローカルビット線ＬＢＬは、Ｄ２方向に延伸する。各メモリセルＭＣは、ローカルワード線ＬＷＬとローカルビット線ＬＢＬとの間に設けられており、ローカルワード線ＬＷＬ及びローカルビット線ＬＢＬに電気的に接続されている。メモリセルＭＣは２端子のメモリセルである。メモリセルＭＣの第１端子１１はローカルワード線ＬＷＬに接続されている。メモリセルＭＣの第２端子１２はローカルビット線ＬＢＬに接続されている。詳細は後述するが、ローカルワード線ＬＷＬとローカルビット線ＬＢＬとは交差している。ローカルワード線ＬＷＬとローカルビット線ＬＢＬとが交差する位置にメモリセルＭＣが設けられている。

図１では、Ｄ１方向とＤ２方向とが直交する構成が例示されている。ただし、Ｄ１方向とＤ２方向とは直角ではない角度で交差していてもよい。図１では、ローカルワード線ＬＷＬがＤ１方向に直線状に延伸した構成が例示されている。ただし、ローカルワード線ＬＷＬは直線状でなくてもよい。ローカルワード線ＬＷＬは、ローカルワード線ＬＷＬ全体を見た場合にＤ１方向に延伸していればよい。図１では、ローカルビット線ＬＢＬがＤ２方向に直線状に延伸した構成が例示されている。ただし、ローカルビット線ＬＢＬは直線状でなくてもよい。ローカルビット線ＬＢＬは、ローカルビット線ＬＢＬ全体を見た場合にＤ２方向に延伸していればよい。

複数のローカルワード線ＬＷＬ及び複数のローカルビット線ＬＢＬからそれぞれ１つのローカルワード線ＬＷＬ及びローカルビット線ＬＢＬを選択することで、書き込み動作及び読み出し動作の対象であるメモリセルＭＣが指定される。具体的には、特定のローカルワード線ＬＷＬ及びローカルビット線ＬＢＬに所定の電圧を印加することによって、メモリセルＭＣに所定の電流が流れる。当該メモリセルＭＣに所定の電流が流れることによって、メモリセルＭＣに対する書き込み動作及び読み出し動作が実行される。以下の説明において、メモリセルＭＣに対する読み出し動作を「センス動作」又は「センスアンプ動作」と言い換えることができる。

ワード線選択／駆動回路２０は、Ｄ１方向において、メモリセルアレイ１０と隣接する位置に設けられている。各ローカルワード線ＬＷＬはワード線選択／駆動回路２０に接続されている。

ビット線選択／駆動回路３０は、Ｄ２方向において、メモリセルアレイ１０と隣接する位置に設けられている。各ローカルビット線ＬＢＬはビット線選択／駆動回路３０に接続されている。

制御回路４０は、ワード線選択／駆動回路２０及びビット線選択／駆動回路３０に接続されている。制御回路４０は、判定回路５０（discrimination）及びセンスアンプ６０（SA）を含んでいる。制御回路４０は、グローバルワード線ＧＷＬを介してワード線選択／駆動回路２０に接続されており、グローバルビット線ＧＢＬを介してビット線選択／駆動回路３０に接続されている。より具体的に、グローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬはセンスアンプ６０に接続されている。センスアンプ６０はメモリセルＭＣに対する読み出し動作を実行する。

制御回路４０は、コマンドに応じて書き込み動作及び読み出し動作を実行する。制御回路４０は、書き込み動作及び読み出し動作において指定されたアドレスに応じて、ワード線選択／駆動回路２０及びビット線選択／駆動回路３０に制御信号を供給する。ワード線選択／駆動回路２０及びビット線選択／駆動回路３０は、当該制御信号に応じて、それぞれ指定されたアドレスに対応するローカルワード線ＬＷＬ及びローカルビット線ＬＢＬを選択する。ワード線選択／駆動回路２０及びビット線選択／駆動回路３０は、選択されたローカルワード線ＬＷＬ及びローカルビット線ＬＢＬに、それぞれ書き込み電圧又は読み出し電圧を印加する。

本実施形態では、それぞれ１本のグローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬが制御回路４０に接続された構成を例示したが、この構成に限定されない。例えば、それぞれ複数のグローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬが制御回路４０に接続されていてもよい。当該複数のグローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬは、それぞれ異なるメモリセルアレイ１０に接続されていてもよい。

グローバルワード線ＧＷＬは複数のローカルワード線ＬＷＬに接続可能である。グローバルビット線ＧＢＬは複数のローカルビット線ＬＢＬに接続可能である。

判定回路５０は、読み出し動作によって得られたメモリセルＭＣの電圧（読み出し電圧）に基づいて、メモリセルＭＣに記憶されたデータ値を判定する。詳細は後述するが、メモリセルＭＣは、可変抵抗素子１０１を含み、当該可変抵抗素子１０１の抵抗状態（低抵抗状態又は高抵抗状態）に依存する２値のデータを記憶する。判定回路５０によって当該可変抵抗素子１０１の抵抗状態が判定されることで、メモリセルＭＣに記憶されたデータの判定が行われる。

［１－２．メモリセルアレイ１０の構成］
図２は、一実施形態に係るメモリセルの構成を模式的に示す斜視図である。図２に示すように、メモリセルＭＣはローカルワード線ＬＷＬの上方（Ｄ３方向）に設けられている。ローカルビット線ＬＢＬはメモリセルＭＣの上方（Ｄ３方向）に設けられている。換言すると、メモリセルＭＣは、互いに異なる層に設けられたローカルワード線ＬＷＬとローカルビット線ＬＢＬとが交差する領域において、ローカルワード線ＬＷＬとローカルビット線ＬＢＬとの間に設けられている。

メモリセルＭＣは、可変抵抗素子１０１及びスイッチング素子１０２を含む。可変抵抗素子１０１及びスイッチング素子１０２は、ローカルワード線ＬＷＬとローカルビット線ＬＢＬとの間で直列に接続されている。ローカルワード線ＬＷＬ側に可変抵抗素子１０１が設けられている。ローカルビット線ＬＢＬ側にスイッチング素子１０２が設けられている。

可変抵抗素子１０１は、低抵抗状態又は高抵抗状態に切り替え可能な不揮発性のメモリ素子である。可変抵抗素子１０１の低抵抗状態を「第１低抵抗状態」という場合がある。可変抵抗素子１０１の高抵抗状態を「第１高抵抗状態」という場合がある。本実施形態では、可変抵抗素子１０１として、磁気トンネル接合（ＭＴＪ）を含む磁気抵抗効果素子が用いられた構成について説明する。以降、磁気抵抗効果素子をＭＴＪ素子という場合がある。ＭＴＪ素子は、絶縁層を介して隣接する２つの磁性層の各々の磁化方向の関係（平行又は非平行）によって、絶縁層におけるトンネル効果による抵抗（トンネル抵抗）が変化するメモリ素子である。即ち、一方の磁性層の磁化の向きと他方の磁性層の磁化の向きとの相対的な関係（磁化配列）に応じて、ＭＴＪ素子は複数の抵抗状態（抵抗値）をとり得る。

スイッチング素子１０２は、２端子の素子である。スイッチング素子は、２つの端子に印加される電圧に応じて低抵抗状態又は高抵抗状態に切り替えられる。スイッチング素子１０２の低抵抗状態を「第２低抵抗状態」という場合がある。スイッチング素子１０２の高抵抗状態を「第２高抵抗状態」という場合がある。第２低抵抗状態の抵抗は、上記の可変抵抗素子１０１の第１低抵抗状態の抵抗より低い。第２高抵抗状態の抵抗は、上記の可変抵抗素子１０１の第１高抵抗状態の抵抗より高い。つまり、スイッチング素子１０２が第２高抵抗状態である場合、メモリセルＭＣの抵抗は、ほぼスイッチング素子１０２の抵抗によって決定される。一方、スイッチング素子１０２が第２低抵抗状態である場合、メモリセルＭＣの抵抗は、ほぼ可変抵抗素子１０１の抵抗によって決定される。

図２の構成とは異なり、ローカルビット線ＬＢＬ側に可変抵抗素子１０１が設けられてもよい。ローカルワード線ＬＷＬ側にスイッチング素子１０２が設けられていてもよい。ローカルワード線ＬＷＬがスイッチング素子１０２の上方（Ｄ３方向）に設けられてもよい。ローカルビット線ＬＢＬが可変抵抗素子１０１の下方（Ｄ３方向の逆方向）に設けられてもよい。ローカルワード線ＬＷＬと可変抵抗素子１０１との間に他の部材が設けられていてもよい。同様に、ローカルビット線ＬＢＬとスイッチング素子１０２との間に他の部材が設けられていてもよい。

本実施形態では、可変抵抗素子１０１として、ＭＴＪ素子が用いられた構成が説明されるが、可変抵抗素子１０１として、ＭＴＪ素子以外の可変抵抗素子が用いられてもよい。例えば、可変抵抗素子１０１として、抵抗変化型メモリ素子（ＲｅＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）、有機メモリ、及び相変化メモリ素子（ＰＲＡＭ）が用いられてもよい。

［１－３．ＭＴＪ素子の構成］
図３は、一実施形態に係る可変抵抗素子の構成を模式的に示す断面図である。図３に示すように、可変抵抗素子１０１として用いられるＭＴＪ素子は、記憶層１０１ａ、参照層１０１ｂ、及びトンネルバリア層１０１ｃを含む。記憶層１０１ａは第１の磁性を備えた強磁性層である。参照層１０１ｂは第２の磁性を備えた強磁性層である。トンネルバリア層１０１ｃは非磁性層である。記憶層１０１ａの磁化方向は可変である。参照層１０１ｂの磁化方向は固定されている。記憶層１０１ａに供給された書き込み電流によって、記憶層１０１ａの磁化方向が変化する。具体的には、書き込み電流の方向によって、記憶層１０１ａの磁化方向が決定される。一方、参照層１０１ｂに書き込み電流が供給されても参照層１０１ｂの磁化方向は変化しない。トンネルバリア層１０１ｃは絶縁層である。「磁化方向は可変である」という表現は、書き込み電流が供給される前（書き込み前）と書き込み電流が供給された後（書き込み後）とで磁化方向が変化可能であることを意味する。「磁化方向は固定されている」とは、書き込み電流が供給される前（書き込み前）と書き込み電流が供給された後（書き込み後）とで磁化方向が変化しないことを意味する。

記憶層１０１ａの磁化方向が参照層１０１ｂの磁化方向に対して平行である場合（磁化方向が同じ向きである場合）、ＭＴＪ素子は低抵抗状態である。記憶層１０１ａの磁化方向が参照層１０１ｂの磁化方向に対して反平行である場合（磁化方向が反対向きである場合）、ＭＴＪ素子は高抵抗状態である。このように、記憶層１０１ａの磁化方向によって抵抗状態（低抵抗状態又は高抵抗状態）が制御されるため、ＭＴＪ素子は、当該抵抗状態に基づいて異なる２値データを記憶することができる。

図３には、可変抵抗素子１０１として、記憶層１０１ａが参照層１０１ｂの下方に設けられたボトムフリー型のＭＴＪ素子が用いられた構成が例示されているが、この構成に限定されない。可変抵抗素子１０１として、記憶層１０１ａが参照層１０１ｂの上方に設けられたトップフリー型のＭＴＪ素子が用いられてもよい。ＭＴＪ素子が、参照層１０１ｂから記憶層１０１ａに印加される磁界をキャンセルするシフトキャンセリング層をさらに含んでいてもよい。

［１－４．スイッチング素子の電気特性］
図４は、一実施形態に係る２端子型のスイッチング素子の電気特性を示す図である。図４に示すように、スイッチング素子１０２は、２端子間に印加される電圧が増加して第１の電圧Ｖ１に達すると、高抵抗状態１１１から低抵抗状態１１２に切り替えられる。スイッチング素子１０２は、スイッチング素子１０２が低抵抗状態１１２に切り替えられると、２端子間の電圧が第１の電圧Ｖ１よりも低い第２の電圧Ｖ２に移行し、電流が急激に増加する、という特性を有する。さらに、スイッチング素子１０２は、２端子間に印加される電圧が減少して第２の電圧Ｖ２に達すると、低抵抗状態１１２から高抵抗状態１１１に切り替えられる、という特性を有する。すなわち、スイッチング素子１０２は、高抵抗状態１１１から低抵抗状態１１２に切り替えられるときには電圧Ｖ１と電圧Ｖ２との間の負性抵抗領域をたどる（矢印ＲＲ１）が、低抵抗状態１１２から高抵抗状態１１１に切り替えられるときには負性抵抗領域をたどらずに高抵抗状態１１１に移行する（矢印ＲＲ２）。スイッチング素子１０２は、双方向（電圧Ｖの軸における正方向及び負方向）で互いに対称的な電気特性を有している。

本実施形態のスイッチング素子１０２は、一例として、上述するように印加電圧が電圧Ｖ１に達するとスイッチング素子１０２の抵抗値が急激に下がり、それに伴い印加電圧は急減に電圧Ｖ２まで下がり、電流が増加（スナップバック）する、という特性を有する。本実施形態のスイッチング素子１０２は、２端子型のスイッチング素子である。このような特性を有するスイッチング素子に使用される材料組成は、メモリセルの特性に応じて、適宜選択される。

ローカルワード線ＬＷＬとローカルビット線ＬＢＬとの間に所定の電圧が印加されてスイッチング素子１０２が低抵抗状態に切り替えられることで、可変抵抗素子１０１に対する書き込み動作及び読み出し動作を行うことが可能となる。

［１－５．メモリセルＭＣの電気特性］
図５は、選択されたメモリセルＭＣの読み出し動作時における電気特性を模式的に示した図である。図５において、横軸は選択されたメモリセルＭＣの２端子間の電圧（ローカルワード線ＬＷＬとローカルビット線ＬＢＬとの間に印加されている電圧）を示しており、縦軸は選択されたメモリセルＭＣに流れる電流を示している。特性（Ｌ）は、可変抵抗素子１０１が低抵抗状態であるときの特性である。特性（Ｈ）は、可変抵抗素子１０１が高抵抗状態であるときの特性である。

上記のように、高抵抗状態のスイッチング素子１０２の抵抗は、高抵抗状態の可変抵抗素子１０１の抵抗よりも高い。この場合、メモリセルＭＣの抵抗は、ほぼスイッチング素子１０２の抵抗によって決定される。したがって、スイッチング素子１０２が高抵抗状態から低抵抗状態に切り替えられる前のメモリセルＭＣの電気特性（特性部分（ａ）に対応）は、可変抵抗素子１０１が低抵抗状態である場合であっても高抵抗状態である場合であっても、実質的に差はない。つまり、スイッチング素子１０２が高抵抗状態から低抵抗状態に切り替えられるときにメモリセルＭＣの２端子間に印加されている電圧（閾電圧Ｖｔｈ）は、スイッチング素子１０２が低抵抗状態である場合であっても高抵抗状態である場合であっても、実質的に差はない。

一方、低抵抗状態のスイッチング素子１０２の抵抗は、低抵抗状態の可変抵抗素子１０１の抵抗よりも低いので、スイッチング素子１０２が高抵抗状態から低抵抗状態に切り替えられた後は、メモリセルＭＣの抵抗はほぼ可変抵抗素子１０１の抵抗によって決定される。したがって、スイッチング素子１０２が高抵抗状態から低抵抗状態に切り替えられた後のメモリセルＭＣの電気特性（特性部分（ｂ）に対応）において、可変抵抗素子１０１が低抵抗状態である場合の電気特性は、可変抵抗素子１０１が高抵抗状態である場合の電気特性と異なる。具体的には、特性部分（ｂ）における電圧－電流の勾配について、可変抵抗素子１０１が高抵抗状態である場合の勾配は可変抵抗素子１０１が低抵抗状態である場合の勾配よりも小さい。

図５に示すように、読み出し動作における読み出し電流Ｉｒｅａｄに対して、可変抵抗素子１０１が低抵抗状態である場合の読み出し電圧はＶｒｅａｄＬであり、可変抵抗素子１０１が高抵抗状態である場合の読み出し電圧はＶｒｅａｄＨである。読み出し電圧ＶｒｅａｄＬは、読み出し電圧ＶｒｅａｄＨより小さい。読み出し電圧ＶｒｅａｄＬと読み出し電圧ＶｒｅａｄＨとの差に基づいて、可変抵抗素子１０１の抵抗状態（低抵抗状態又は高抵抗状態）を判定することが可能である。

図５において、ホールド電流Ｉｈｏｌｄは、スイッチング素子１０２が低抵抗状態から高抵抗状態に切り替えられるときにメモリセルＭＣに流れる電流である。ホールド電圧Ｖｈｏｌｄは、メモリセルＭＣにホールド電流Ｉｈｏｌｄが流れるときにメモリセルＭＣの２端子間に印加される電圧である。可変抵抗素子１０１が低抵抗状態の場合におけるホールド電圧がＶｈｏｌｄＬである。可変抵抗素子１０１が高抵抗状態の場合におけるホールド電圧がＶｈｏｌｄＨである。ホールド電圧ＶｈｏｌｄＬ及びＶｈｏｌｄＨを特に区別しない場合、これらは単にホールド電圧Ｖｈｏｌｄと記載される。

［１－６．判定回路の機能構成］
図６は、一実施形態に係るメモリシステムに含まれる判定回路の機能構成を示すブロック図である。図６に示すように、判定回路５０は、電圧保持部５１（Voltage Maintaining）、電圧差取得部５２（Voltage Difference Obtaining）、比較部５３（Comparison）、及び決定部５４（Decision）を含む。

電圧保持部５１は、メモリセルＭＣの読み出し動作によって得られた読み出し電圧（ＶｒｅａｄＬ又はＶｒｅａｄＨ）を判定対象電圧として保持する。このように、メモリセルＭＣに記憶されたデータの読み出し動作を「第１読み出し動作」という場合がある。判定対象電圧を「第１対象電圧」という場合がある。

さらに、電圧保持部５１は、当該判定対象電圧についてデータ判定を行うための参照電圧を保持する。参照電圧は、上記の第１読み出し動作の後に行われる第２読み出し動作によって取得される。参照電圧を「第２対象電圧」という場合がある。上記の第１読み出し動作の後に可変抵抗素子１０１への書き込み動作が行われる。可変抵抗素子１０１が低抵抗状態又は高抵抗状態に切り替えられた後に第２読み出し動作が行われる。第１読み出し動作が行われるときの可変抵抗素子１０１の抵抗状態を「判定対象抵抗状態」といい、第２読み出し動作が行われるときの可変抵抗素子１０１の抵抗状態を「参照抵抗状態」という場合がある。

電圧差取得部５２は、電圧保持部５１によって保持されている第１対象電圧と第２対象電圧との間の電圧差を取得する。

比較部５３は、電圧差取得部５２によって取得された電圧差と基準電圧差とを比較する。基準電圧差は、例えば、可変抵抗素子１０１が低抵抗状態である場合の読み出し電圧ＶｒｅａｄＬと、可変抵抗素子１０１が高抵抗状態である場合の読み出し電圧ＶｒｅａｄＨとの電圧差に１／２を乗じた値である。

決定部５４は、比較部５３によって取得された比較結果に基づいて、可変抵抗素子１０１の抵抗状態を判定する。具体的には、第１対象電圧と第２対象電圧との電圧差が基準電圧差よりも小さい場合、可変抵抗素子１０１の判定対象抵抗状態が参照抵抗状態と同じ抵抗状態であると判定される。第１対象電圧と第２対象電圧との電圧差が基準電圧差よりも大きい場合、可変抵抗素子１０１の判定対象抵抗状態が参照抵抗状態と異なる抵抗状態であると判定される。

［１－７．電流複製回路の構成］
図７は、一実施形態に係るメモリシステムに含まれる電流複製回路を示す回路図である。図７に示す電流複製回路８０は、非選択であるメモリセルＭＣを介してワード線ＷＬからビット線ＢＬに流れるリーク電流ｌｅａｋを検出して複製する。詳細は後述するが、電流複製回路８０によって複製された電流によって生成された複製電流ｌｅａｋ’が、書き込み電流Ｉ＿ＶＬＤｘとともにワード線ＷＬに供給されることで、書き込み動作の対象であるメモリセルＭＣに所望の書き込み電流Ｉ＿ＶＬＤｘが供給される。

図７は、図１に示すメモリセルアレイ１０、ワード線選択／駆動回路２０、及びビット線選択／駆動回路３０をより詳細に示した図である。図７に示すように、メモリシステム１は、複数のワード線ＷＬ（ＷＬ１、ＷＬ２）、複数のビット線ＢＬ（ＢＬ１、ＢＬ２）、複数のメモリセルＭＣ（ＭＣ１～ＭＣ４）、電源線ＶＨＨ、トランジスタＴｒ１～Ｔｒ４、電源線ＶＵＳＥＬ１、ＶＵＳＥＬ２、及び電流複製回路８０を有する。ワード線ＷＬはＤ１方向に延伸している。トランジスタＴｒ１、Ｔｒ２はＰＭＯＳ型トランジスタ（以下、「ＰＭＯＳ」という。）である。トランジスタＴｒ３、Ｔｒ４はＮＭＯＳ型トランジスタ（以下、「ＮＭＯＳ」という。）である。ビット線ＢＬはＤ２方向に延伸している。ワード線ＷＬを「第１配線」という場合がある。ビット線ＢＬを「第２配線」という場合がある。図７では、Ｄ１方向とＤ２方向とが直交している構成を例示したが、Ｄ１方向とＤ２方向とが直交ではない角度で交差していてもよい。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの間において、これらに接続されている。

図７に示すワード線ＷＬ及びビット線ＢＬは、それぞれ図１に示すローカルワード線ＬＷＬ及びローカルビット線ＬＢＬに相当する。図７では、複数のワード線ＷＬのうちワード線ＷＬ１、ＷＬ２が示されている。同様に、図７では、複数のビット線ＢＬのうちビット線ＢＬ１、ＢＬ２が示されている。同様に、図７では、複数のメモリセルＭＣのうちメモリセルＭＣ１～ＭＣ４が示されている。

ワード線ＷＬ１、ＷＬ２は、選択回路２０１を介して電源線ＶＨＨ、ＶＵＳＥＬ１に接続されている。選択回路２０１は、複数のトランジスタを含む。当該複数のトランジスタは、ワード線ＷＬ１、ＷＬ２と電源線ＶＨＨ、ＶＵＳＥＬ１との間で並列に接続されている。当該複数のトランジスタのゲート端子に制御信号が供給されることで、複数のワード線ＷＬのうち１のワード線ＷＬが電源線ＶＨＨに接続され、他のワード線ＷＬが電源線ＶＵＳＥＬ１に接続される。電源線ＶＨＨに接続されたワード線ＷＬを選択ワード線ＷＬという。電源線ＶＵＳＥＬ１に接続されたワード線ＷＬを非選択ワード線ＷＬという。電源線ＶＨＨは、電圧Ｖｈｈを供給する。電源線ＶＨＨを「第１電源線」という場合がある。電圧Ｖｈｈを「第１電圧」という場合がある。

電源線ＶＨＨと複数のワード線ＷＬとの間にはトランジスタＴｒ１、Ｔｒ２が並列に接続されている。トランジスタＴｒ１のゲート端子に制御信号ＶＬＤｘが供給されることによって、トランジスタＴｒ１は、メモリセルＭＣに対する書き込み動作に必要な電流（書き込み電流Ｉ＿ＶＬＤｘ）を供給する。詳細は後述するが、電流複製回路８０は、書き込み動作におけるリーク電流ｌｅａｋと同じ電流を複製し、複製された電流に基づいてトランジスタＴｒ２を制御することによって、トランジスタＴｒ２にリーク電流ｌｅａｋと同じ複製電流ｌｅａｋ’を流す。トランジスタＴｒ１を「第１トランジスタ」という場合がある。トランジスタＴｒ２を「第２トランジスタ」という場合がある。

電源線ＶＵＳＥＬ１と複数のワード線ＷＬとの間にはトランジスタＴｒ３が接続されている。電源線ＶＵＳＥＬ１は、電圧Ｖｕｓｅｌを供給する。電源線ＶＵＳＥＬ１を「第３電源線」という場合がある。電源線ＶＵＳＥＬ１に供給される電圧Ｖｕｓｅｌを「第３電圧」という場合がある。トランジスタＴｒ３を「第３トランジスタ」という場合がある。トランジスタＴｒ３は、オン状態とオフ状態とを切り替えるスイッチ素子として機能する。トランジスタＴｒ３がオン状態に制御されることで、非選択ワード線ＷＬに電圧Ｖｕｓｅｌが供給される。例えば、電圧Ｖｕｓｅｌは閾電圧Ｖｔｈの半分程度の電圧である。なお、電圧Ｖｕｓｅｌは、回路構成によっては、０Ｖ付近に設定される場合（負電源を含む場合）もある。

ビット線ＢＬ１、ＢＬ２は、選択回路３０１を介して電源線ＶＳＳ、ＶＵＳＥＬ２に接続されている。選択回路３０１は、複数のトランジスタを含む。当該複数のトランジスタは、ビット線ＢＬ１、ＢＬ２と電源線ＶＳＳ、ＶＵＳＥＬ２との間で並列に接続されている。当該複数のトランジスタのゲート端子に制御信号が供給されることで、複数のビット線ＢＬのうち１のビット線ＢＬが電源線ＶＳＳに接続され、他のビット線ＢＬが電源線ＶＵＳＥＬ２に接続される。電源線ＶＳＳに接続されたビット線ＢＬを選択ビット線ＢＬという。電源線ＶＵＳＥＬ２に接続されたビット線ＢＬを非選択ビット線ＢＬという。

電源線ＶＵＳＥＬ２と複数のビット線ＢＬとの間にはトランジスタＴｒ４が接続されている。電源線ＶＵＳＥＬ２は、電圧Ｖｕｓｅｌを供給する。電源線ＶＵＳＥＬ２を「第２電源線」という場合がある。電源線ＶＵＳＥＬ２に供給される電圧Ｖｕｓｅｌを「第２電圧」という場合がある。トランジスタＴｒ４は、選択回路３０１に接続された第１端子と、電源線ＶＵＳＥＬ２（第２電源線）に接続された第２端子とを備える。トランジスタＴｒ４はＮＭＯＳである。トランジスタＴｒ４を「第４トランジスタ」という場合がある。電源線ＶＳＳは、電圧Ｖｓｓを供給する。電源線ＶＳＳを「第４電源線」という場合がある。電圧Ｖｓｓを「第４電圧」という場合がある。

電源線ＶＳＳと複数のビット線ＢＬとの間にはトランジスタＴｒ０が接続されている。トランジスタＴｒ０は、オン状態とオフ状態とを切り替えるスイッチ素子として機能する。トランジスタＴｒ０がオン状態に制御されることで、選択ビット線ＢＬに電圧ＶＳＳが供給される。

図７において、選択ワード線ＷＬ及び選択ビット線ＢＬに接続されたメモリセルＭＣが書き込み動作の対象である。それ以外のメモリセルＭＣは書き込み動作の対象ではない。換言すると、少なくとも非選択ワード線ＷＬ及び非選択ビット線ＢＬのいずれか一方に接続されたメモリセルＭＣは書き込み動作の対象ではない。書き込み動作の対象であるメモリセルＭＣを選択メモリセルＭＣという。書き込み動作の対称ではないメモリセルＭＣを非選択メモリセルＭＣという。図７において、メモリセルＭＣ１が選択メモリセルＭＣであり、メモリセルＭＣ２～４が非選択メモリセルＭＣである。

上記の構成を換言すると、選択メモリセルＭＣ１に対応する選択ワード線ＷＬ１には電源線ＶＨＨが接続され、非選択メモリセルＭＣ３、ＭＣ４に対応する非選択ワード線ＷＬ２には電源線ＶＵＳＥＬ１が接続される。同様に、選択メモリセルＭＣ１に対応する選択ビット線ＢＬ１には電源線ＶＳＳが接続され、非選択メモリセルＭＣ２、ＭＣ４に対応する非選択ビット線ＢＬ２には電源線ＶＵＳＥＬ２が接続される。

理想的には、書き込み動作において、メモリセルＭＣ１にのみ書き込み電流が流れ、その他のメモリセルＭＣ２～４には電流が流れない。しかし、実際の書き込み動作において、２端子間に電位差が生じるメモリセルＭＣ２、３には微弱なリーク電流が流れる。メモリセルＭＣ２に流れるリーク電流と同様のリーク電流が、ワード線ＷＬ１に接続された複数のメモリセルＭＣのうちメモリセルＭＣ１、ＭＣ２以外のメモリセルＭＣにも流れ、選択回路３０１を介してトランジスタＴｒ４を通過する。同様に、メモリセルＭＣ３に流れるリーク電流と同様のリーク電流が、ビット線ＢＬ１に接続された複数のメモリセルＭＣのうちメモリセルＭＣ１、ＭＣ３以外のメモリセルＭＣにも流れ、選択回路３０１を介してトランジスタＴｒ４を通過する。トランジスタＴｒ４を通過する電流をリーク電流ｌｅａｋという。仮に、トランジスタＴｒ２が設けられておらず、ワード線ＷＬ１に書き込み電流Ｉ＿ＶＬＤｘが供給された場合、選択メモリセルＭＣ１には所望の電流（書き込み電流Ｉ＿ＶＬＤｘ）からリーク電流ｌｅａｋが引かれた「（Ｉ＿ＶＬＤｘ）－（ｌｅａｋ）」の電流が供給される。つまり、選択メモリセルＭＣ１に書き込み動作に必要な電流を供給することができない。

電流複製回路８０は、増幅器Ａｍｐ及びトランジスタＴｒ５～Ｔｒ７を有する。トランジスタＴｒ５、Ｔｒ６はＮＭＯＳである。トランジスタＴｒ７はＰＭＯＳである。電流複製回路８０は、書き込み動作時にトランジスタＴｒ４に流れるリーク電流ｌｅａｋを検出し、リーク電流ｌｅａｋと同じ電流を複製し、複製した電流に基づいてトランジスタＴｒ２を制御することで、トランジスタＴｒ２にリーク電流ｌｅａｋと同じ複製電流ｌｅａｋ’を流す。増幅器ＡｍｐはトランジスタＴｒ４に接続されている。具体的には、トランジスタＴｒ４の第１端子が増幅器Ａｍｐの第１入力端子「＋」に接続されている。トランジスタＴｒ５は、増幅器Ａｍｐの第２入力端子「－」に接続された第１端子と、電源線ＶＵＳＥＬ２（第２電源線）に接続された第２端子とを備える。トランジスタＴｒ４、Ｔｒ５の各々のゲート端子に制御信号ＳＩＧ（Ｈ／Ｌ）が供給されることで、トランジスタＴｒ４、Ｔｒ５が共通して制御される。

トランジスタＴｒ６は、トランジスタＴｒ５及び増幅器Ａｍｐに接続されている。具体的には、トランジスタＴｒ６のゲート端子は増幅器Ａｍｐの出力端子に接続されている。トランジスタＴｒ６はトランジスタＴｒ５の第１端子に接続されている。増幅器Ａｍｐは、第１入力端子「＋」及び第２入力端子「－」に対する入力が同電位になるようにトランジスタＴｒ６のゲート端子を制御する。当該制御によって、トランジスタＴｒ５、Ｔｒ６にはトランジスタＴｒ４に流れる電流と同じ電流が供給される。

トランジスタＴｒ７はトランジスタＴｒ２とともにカレントミラー回路を構成する。トランジスタＴｒ２、Ｔｒ７の第１端子は、ともに電源線ＶＨＨ（第１電源線）に接続されている。トランジスタＴｒ２の第２端子は、選択回路２０１を介して複数のワード線ＷＬに接続されている。トランジスタＴｒ７の第２端子は、トランジスタＴｒ７のゲート端子及びトランジスタＴｒ６に接続されている。トランジスタＴｒ２、Ｔｒ７はゲート端子を共有している。トランジスタＴｒ５～Ｔｒ７は電源線ＶＨＨと電源線ＶＵＳＥＬ２との間で直列に接続されているため、増幅器ＡｍｐによってトランジスタＴｒ６が制御されることで、トランジスタＴｒ５、Ｔｒ６と同様にトランジスタＴｒ７にもトランジスタＴｒ４に流れる電流と同じ電流が供給される。その結果、トランジスタＴｒ２にもトランジスタＴｒ４に流れる電流と同じ電流が供給される。

上記のように、電流複製回路８０は、非選択メモリセルＭＣに対応するビット線ＢＬ（第２配線）から電源線ＶＵＳＥＬ２（第２電源線）に流れる電流ｌｅａｋを複製し、複製された電流に基づいてトランジスタＴｒ２（第２トランジスタ）を制御する。この電流複製回路８０を「第１電流複製回路」という場合がある。電流複製回路８０によって、トランジスタＴｒ２に複製電流ｌｅａｋ’が流れる。したがって、選択ワード線ＷＬには、書き込み電流Ｉ＿ＶＬＤｘに加えてリーク電流ｌｅａｋと同じ複製電流ｌｅａｋ’が供給される。

増幅器Ａｍｐ及びトランジスタＴｒ６を併せて「第１アンプ回路」という場合がある。トランジスタＴｒ４を「第４トランジスタ」という場合がある。トランジスタＴｒ５を「第５トランジスタ」という場合がある。トランジスタＴｒ２、Ｔｒ７によって構成されるカレントミラー回路を「第１カレントミラー回路」という場合がある。この場合、図７の構成を以下のように表現することができる。第１カレントミラー回路は第１アンプ回路に接続されている。トランジスタＴｒ２は第１カレントミラー回路に含まれる。トランジスタＴｒ６はトランジスタＴｒ５と第１カレントミラー回路との間に設けられている。

以上のように、本実施形態に係るメモリシステム１によると、トランジスタＴｒ４に流れるリーク電流ｌｅａｋを複製し、書き込み電流Ｉ＿ＶＬＤｘに加えてリーク電流ｌｅａｋと同じ複製電流ｌｅａｋ’を選択ワード線ＷＬに供給することで、選択メモリセルＭＣに書き込み電流Ｉ＿ＶＬＤｘを安定して供給することができる。

［２．第２実施形態］
図８～図９を用いて、第２実施形態に係るメモリシステム１について説明する。第２実施形態に係るメモリシステムは、第１実施形態に係るメモリシステムと類似している。以下の説明において、第１実施形態に係るメモリシステムと同様の構成の説明を省略し、主に当該メモリシステムと相違する点について説明する。

［２－１．電流複製回路の構成］
図８及び図９は、一実施形態に係るメモリシステムに含まれる電流複製回路を示す回路図である。図８及び図９には同じ回路図が示されている。図８及び図９は、ともに書き込み動作を説明する図である。図８及び図９では、メモリセル（ＭＣ）として、図３を用いて説明された磁気トンネル接合（ＭＴＪ）を含む磁気抵抗効果素子が用いられた構成について説明する。すなわち、メモリセル（ＭＣ）に流れる電流の方向により、メモリセルは異なる抵抗状態（抵抗値）を取り得る。図８と図９では、メモリセルに逆方向の電流が流れる構成が例示されている。図８に示す書き込み動作を「順方向の書き込み動作」といい、図９に示す書き込み動作を「逆方向の書き込み動作」という。

本実施形態に係る電流複製回路８０は、第１実施形態と同様に図８に示す順方向の書き込み動作の際に、書き込み電流Ｉ＿ＶＬＤｘに加えて複製電流ｌｅａｋ’を供給する。電流複製回路９０は、図９に示す逆方向の書き込み動作の際に、書き込み電流Ｉ＿ＶＬＤｘに加えて複製電流ｌｅａｋ’を供給する。

図８及び図９に示す回路図は、図７に示す回路図と類似する。以下の説明において、図７と同じ構成の説明を省略し、主に図７と異なる構成について説明する。なお、図８及び図９の電源線ＶＨＨ１、増幅器Ａｍｐ１、及び制御信号ＳＩＧ１（Ｈ／Ｌ）は、それぞれ図７の電源線ＶＨＨ、増幅器Ａｍｐ、及び制御信号ＳＩＧ（Ｈ／Ｌ）に対応する。

本実施形態の回路構成について、図８を参照して説明する。図８に示すように、メモリシステム１は、図７に示す構成に加えて、電源線ＶＳＳ１、ＶＳＳ２、電源線ＶＨＨ２、トランジスタＴｒ８、Ｔｒ１１、Ｔｒ１２、Ｔｒ１８、及び電流複製回路９０を有する。電流複製回路９０は、増幅器Ａｍｐ２及びトランジスタＴｒ１５～Ｔｒ１７を有する。トランジスタＴｒ８、Ｔｒ１５、Ｔｒ１６はＮＭＯＳである。トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１７、Ｔｒ１８はＰＭＯＳである。

電源線ＶＳＳ１は、トランジスタＴｒ８及び選択回路２０１を介して複数のワード線ＷＬに接続されている。メモリセルＭＣに対して順方向の書き込み動作が実行される場合にトランジスタＴｒ１がオン状態に制御され、トランジスタＴｒ８がオフ状態に制御される。上記の制御に加えて、トランジスタＴｒ２に電流が流れないように制御されてもよい。この制御を実現するために、トランジスタＴｒ２、Ｔｒ７のゲート端子と電源線ＶＨＨ１とをスイッチ素子を介して接続する回路を追加してもよい。又は、トランジスタＴｒ２の第２端子側にＰＭＯＳのスイッチ素子を追加してもよい。上記の場合、理想的にはトランジスタＴｒ４に電流が流れないため、トランジスタＴｒ２には電流が流れないが、仮にトランジスタＴｒ２に電流が流れてしまう場合であっても、電源線ＶＨＨ１→トランジスタＴｒ２→トランジスタＴｒ８→電源線ＶＳＳ１の経路で流れるリーク電流が発生することを抑制することができる。

メモリセルＭＣに対して逆方向の書き込み動作が実行される場合にトランジスタＴｒ１がオフ状態に制御され、トランジスタＴｒ８はオン状態に制御される。

電源線ＶＨＨ２と複数のビット線ＢＬとの間にはトランジスタＴｒ１１、Ｔｒ１２が並列に接続されている。詳細は後述するが、トランジスタＴｒ１１のゲート端子に制御信号ＶＬＤｘが供給されることによって、トランジスタＴｒ１１は、メモリセルＭＣに対する逆方向の書き込み動作に必要な電流（書き込み電流Ｉ＿ＶＬＤｘ）を供給する。詳細は後述するが、電流複製回路９０は、逆方向の書き込み動作におけるリーク電流ｌｅａｋと同じ電流を複製し、複製された電流に基づいてトランジスタＴｒ１２を制御することによって、トランジスタＴｒ１２にリーク電流ｌｅａｋと同じ複製電流ｌｅａｋ’を流す。

電源線ＶＳＳ２は、トランジスタＴｒ１８及び選択回路３０１を介して複数のビット線ＢＬに接続されている。メモリセルＭＣに対して逆方向の書き込み動作が実行される場合にトランジスタＴｒ１１がオン状態に制御され、トランジスタＴｒ１８がオフ状態に制御される。メモリセルＭＣに対して順方向の書き込み動作が実行される場合にトランジスタＴｒ１１がオフ状態に制御され、トランジスタＴｒ１８はオン状態に制御される。

上記のように、順方向の書き込み動作が実行される場合、トランジスタＴｒ１、Ｔｒ１８がオン状態に制御され、トランジスタＴｒ８、Ｔｒ１１がオフ状態に制御される。この状態は実質的に図７に示す状態と同じである。つまり、順方向の書き込み動作において、電流複製回路８０はトランジスタＴｒ４に流れるリーク電流ｌｅａｋを複製し、書き込み電流Ｉ＿ＶＬＤｘに加えてリーク電流ｌｅａｋと同じ複製電流ｌｅａｋ’を選択ワード線ＷＬに供給する。

電流複製回路９０について、図９を参照して説明する。図９に示すように、電流複製回路９０は、逆方向の書き込み動作時にトランジスタＴｒ３に流れるリーク電流ｌｅａｋを検出し、リーク電流ｌｅａｋと同じ電流を複製し、複製した電流に基づいてトランジスタＴｒ１２を制御することで、トランジスタＴｒ１２にリーク電流ｌｅａｋと同じ複製電流ｌｅａｋ’を流す。増幅器Ａｍｐ２はトランジスタＴｒ３に接続されている。具体的には、トランジスタＴｒ３の第１端子が増幅器Ａｍｐ２の第１入力端子「＋」に接続されている。トランジスタＴｒ１５は、増幅器Ａｍｐ２の第２入力端子「－」に接続された第１端子と、電源線ＶＵＳＥＬ１に接続された第２端子とを備える。トランジスタＴｒ３、Ｔｒ１５の各々のゲート端子に制御信号ＳＩＧ２（Ｈ／Ｌ）が供給されることで、トランジスタＴｒ３、Ｔｒ１５が共通して制御される。

トランジスタＴｒ１６は、トランジスタＴｒ１５及び増幅器Ａｍｐ２に接続されている。具体的には、トランジスタＴｒ１６のゲート端子は増幅器Ａｍｐ２の出力端子に接続されている。トランジスタＴｒ１６はトランジスタＴｒ１５の第１端子に接続されている。増幅器Ａｍｐ２は、第１入力端子「＋」及び第２入力端子「－」に対する入力が同電位になるようにトランジスタＴｒ１６のゲート端子を制御する。当該制御によって、トランジスタＴｒ１５、Ｔｒ１６にはトランジスタＴｒ３に流れる電流と同じ電流が供給される。

トランジスタＴｒ１７はトランジスタＴｒ１２とともにカレントミラー回路を構成する。トランジスタＴｒ１２、Ｔｒ１７の第１端子は、ともに電源線ＶＨＨ２に接続されている。トランジスタＴｒ１７の第２端子は、トランジスタＴｒ１７のゲート端子及びトランジスタＴｒ１６に接続されている。トランジスタＴｒ１２、Ｔｒ１７はゲート端子を共有している。トランジスタＴｒ１５～Ｔｒ１７は電源線ＶＨＨ２と電源線ＶＵＳＥＬ１との間で直列に接続されているため、増幅器Ａｍｐ２によってトランジスタＴｒ１６が制御されることで、トランジスタＴｒ１５、Ｔｒ１６と同様にトランジスタＴｒ１７にもトランジスタＴｒ３に流れる電流と同じ電流が供給される。その結果、トランジスタＴｒ１２にもトランジスタＴｒ３に流れる電流と同じ電流が供給される。

上記のように、電流複製回路９０は、非選択メモリセルＭＣに対応するビット線ＢＬから電源線ＶＵＳＥＬ１に流れる電流ｌｅａｋを複製し、複製された電流に基づいてトランジスタＴｒ１２を制御する。電流複製回路９０によって、トランジスタＴｒ１２に複製電流ｌｅａｋ’が流れる。したがって、選択ビット線ＢＬには、書き込み電流Ｉ＿ＶＬＤｘに加えてリーク電流ｌｅａｋと同じ複製電流ｌｅａｋ’が供給される。

図９の動作の場合、トランジスタＴｒ１、Ｔｒ１８がオン状態に制御され、トランジスタＴｒ８、Ｔｒ１１がオフ状態に制御されるが、この動作に加えて、トランジスタＴｒ１２に電流が流れないように制御されてもよい。この制御を実現するために、トランジスタＴｒ１２、Ｔｒ１７のゲート端子と電源線ＶＨＨ２とをスイッチ素子を介して接続する回路を追加してもよい。又は、トランジスタＴｒ１２の第２端子側にＰＭＯＳのスイッチ素子を追加してもよい。上記の場合、理想的にはトランジスタＴｒ３に電流が流れないため、トランジスタＴｒ１２には電流が流れないが、仮にトランジスタＴｒ１２に電流が流れてしまう場合であっても、電源線ＶＨＨ２→トランジスタＴｒ１２→トランジスタＴｒ１８→電源線ＶＳＳ２の経路で流れるリーク電流が発生することを抑制することができる。

電流複製回路９０を「第２電流複製回路」という場合がある。電源線ＶＨＨ２を「第３電源線」という場合がある。トランジスタＴｒ１１を「第３トランジスタ」という場合がある。トランジスタＴｒ１２を「第４トランジスタ」という場合がある。電源線ＶＵＳＥＬ１を「第４電源線」という場合がある。この場合、図８及び図９の構成を以下のように表現することができる。電流複製回路９０（第２電流複製回路）は、非選択メモリセルＭＣに対応するワード線ＷＬ（第１配線）から電源線ＶＵＳＥＬ１（第４電源線）に流れる電流を複製し、複製された電流に基づいてトランジスタＴｒ１２（第４トランジスタ）を制御する。電源線ＶＨＨ２（第３電源線）は、電圧Ｖｈｈ（第１電圧）を供給する。トランジスタＴｒ１１（第３トランジスタ）は、電源線ＶＨＨ２（第３電源線）と複数のビット線ＢＬ（第２配線）との間に設けられ、選択メモリセルＭＣに対する書き込み動作に必要な電流を供給する。トランジスタＴｒ１２（第４トランジスタ）は、電源線ＶＨＨ２（第３電源線）と複数のビット線ＢＬ（第２配線）との間において、トランジスタＴｒ１１（第３トランジスタ）と並列に接続されている。電源線ＶＵＳＥＬ１（第４電源線）は、非選択メモリセルＭＣに対応するワード線ＷＬに電圧Ｖｕｓｅｌ（第３電圧）を供給する。

トランジスタＴｒ３を「第５トランジスタ」という場合がある。トランジスタＴｒ４を「第６トランジスタ」という場合がある。電源線ＶＳＳ２を「第５電源線」という場合がある。トランジスタＴｒ１８を「第７トランジスタ」という場合がある。電源線ＶＳＳ１を「第６電源線」という場合がある。トランジスタＴｒ８を「第８トランジスタ」という場合がある。この場合、図８及び図９の構成を以下のように表現することができる。トランジスタＴｒ３（第５トランジスタ）は、電源線ＶＵＳＥＬ１（第４電源線）と複数のワード線ＷＬ（第１配線）との間に設けられている。トランジスタＴｒ４（第６トランジスタ）は、電源線ＶＵＳＥＬ２（第２電源線）と複数のビット線ＢＬ（第２配線）との間に設けられている。電源線ＶＳＳ２（第５電源線）は、順方向の書き込み動作において、選択メモリセルＭＣに対応するビット線ＢＬ（第２配線）に電圧Ｖｓｓ（第４電圧）を供給する。トランジスタＴｒ１８（第７トランジスタ）は、電源線ＶＳＳ２（第５電源線）と複数のビット線ＢＬ（第２配線）との間に設けられている。電源線ＶＳＳ１（第６電源線）は、逆方向の書き込み動作において、選択メモリセルＭＣに対応するワード線ＷＬ（第１配線）に電圧Ｖｓｓ（第４電圧）を供給する。トランジスタＴｒ８（第８トランジスタ）は、電源線ＶＳＳ１（第６電源線）と複数のワード線ＷＬ（第１配線）との間に設けられている。

電流複製回路８０（第１電流複製回路）は、トランジスタＴｒ１（第１トランジスタ）及びトランジスタＴｒ１８（第７トランジスタ）がオン状態かつトランジスタＴｒ１１（第３トランジスタ）及びトランジスタＴｒ８（第８トランジスタ）がオフ状態で、トランジスタＴｒ４（第６トランジスタ）に流れる電流を複製する。さらに、電流複製回路８０は、複製された電流に基づいてトランジスタＴｒ２（第２トランジスタ）を制御する。電流複製回路９０（第２電流複製回路）は、トランジスタＴｒ１１（第３トランジスタ）及びトランジスタＴｒ８（第８トランジスタ）がオン状態かつトランジスタＴｒ１（第１トランジスタ）及びトランジスタＴｒ１８（第７トランジスタ）がオフ状態で、トランジスタＴｒ３（第５トランジスタ）に流れる電流を複製する。さらに、電流複製回路９０は、複製された電流に基づいてトランジスタＴｒ１２（第４トランジスタ）を制御する。

増幅器Ａｍｐ１及びトランジスタＴｒ６を併せて「第１アンプ回路」という場合がある。増幅器Ａｍｐ２及びトランジスタＴｒ１６を併せて「第２アンプ回路」という場合がある。トランジスタＴｒ２、Ｔｒ７を含むカレントミラー回路を「第１カレントミラー回路」という場合がある。トランジスタＴｒ１２、Ｔｒ１７を含むカレントミラー回路を「第２カレントミラー回路」という場合がある。トランジスタＴｒ５を「第９トランジスタ」という場合がある。トランジスタＴｒ６を「第１０トランジスタ」という場合がある。トランジスタＴｒ１５を「第１１トランジスタ」という場合がある。トランジスタＴｒ１６を「第１２トランジスタ」という場合がある。

この場合、図８及び図９の構成を以下のように表現することができる。電流複製回路８０（第１電流複製回路）は、第１アンプ回路と第１カレントミラー回路とを含む。第１アンプ回路はトランジスタＴｒ４（第６トランジスタ）に接続されている。上記の第１カレントミラー回路は第１アンプ回路に接続されている。電流複製回路９０（第２電流複製回路）は、第２アンプ回路と第２カレントミラー回路とを含む。第２アンプ回路はトランジスタＴｒ３（第５トランジスタ）に接続されている。上記の第２カレントミラー回路は第２アンプ回路に接続されている。トランジスタＴｒ５（第９トランジスタ）は電源線ＶＵＳＥＬ２（第２電源線）に接続されている。トランジスタＴｒ６（第１０トランジスタ）はトランジスタＴｒ５（第９トランジスタ）と上記第１カレントミラー回路との間に設けられている。トランジスタＴｒ１５（第１１トランジスタ）は電源線ＶＵＳＥＬ１（第４電源線）に接続されている。トランジスタＴｒ１６（第１２トランジスタ）はトランジスタＴｒ１５（第１１トランジスタ）と上記第２カレントミラー回路との間に設けられている。

同様に、トランジスタＴｒ４（第６トランジスタ）のゲート端子及びトランジスタＴｒ５（第９トランジスタ）のゲート端子は共通で制御される。トランジスタＴｒ４（第６トランジスタ）の第２端子及びトランジスタＴｒ５（第９トランジスタ）の第２端子は、電源線ＶＵＳＥＬ２（第２電源線）に接続されている。トランジスタＴｒ４（第６トランジスタ）の第１端子は、第１アンプ回路に含まれる増幅器Ａｍｐ１の第１入力端子「＋」に接続される。トランジスタＴｒ５（第９トランジスタ）の第１端子は、増幅器回路Ａｍｐ１の第２入力端子「－」に接続される。増幅器Ａｍｐ１の出力端子は、トランジスタＴｒ６（第１０トランジスタ）のゲート端子に接続される。

同様に、トランジスタＴｒ３（第５トランジスタ）のゲート端子及びトランジスタＴｒ１５（第１１トランジスタ）のゲート端子は共通で制御される。トランジスタＴｒ３（第５トランジスタ）の第２端子及びトランジスタＴｒ１５（第１１トランジスタ）の第２端子は、電源線ＶＵＳＥＬ１（第４電源線）に接続されている。トランジスタＴｒ３（第５トランジスタ）の第１端子は、第２アンプ回路に含まれる増幅器Ａｍｐ２の第１入力端子「＋」に接続される。トランジスタＴｒ１５（第１１トランジスタ）の第１端子は、増幅器Ａｍｐ２の第２入力端子「－」に接続される。増幅器Ａｍｐ２の出力端子は、トランジスタＴｒ１６（第１２トランジスタ）のゲート端子に接続される。

トランジスタＴｒ７を「第１３トランジスタ」という場合がある。トランジスタＴｒ１７を「第１４トランジスタ」という場合がある。この場合、図８及び図９の構成を以下のように表現することができる。上記第１カレントミラー回路は、互いにゲート端子を共有するトランジスタＴｒ２（第２トランジスタ）及びトランジスタＴｒ７（第１３トランジスタ）を含む。トランジスタＴｒ２（第２トランジスタ）の第１端子及びトランジスタＴｒ７（第１３トランジスタ）の第１端子は、電源線ＶＨＨ１（第１電源線）に接続されている。トランジスタＴｒ７（第１３トランジスタ）のゲート端子は、その第２端子に接続されている。トランジスタＴｒ６（第１０トランジスタ）はトランジスタＴｒ５（第９トランジスタ）の第１端子とトランジスタＴｒ７（第１３トランジスタ）の第２端子に接続されている。上記第２カレントミラー回路は、互いにゲート端子を共有するトランジスタＴｒ１２（第４トランジスタ）及びトランジスタＴｒ１７（第１４トランジスタ）を含む。トランジスタＴｒ１２（第４トランジスタ）の第１端子及びトランジスタＴｒ１７（第１４トランジスタ）の第１端子は、電源線ＶＨＨ２（第３電源線）に接続されている。トランジスタＴｒ１７（第１４トランジスタ）のゲート端子は、その第２端子に接続されている。トランジスタＴｒ１６（第１２トランジスタ）はトランジスタＴｒ１５（第１１トランジスタ）の第１端子とトランジスタＴｒ１７（第１４トランジスタ）の第２端子に接続されている。

以上、本発明について図面を参照しながら説明したが、本発明は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施形態のメモリシステムを基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。さらに、上述した各実施形態は、相互に矛盾がない限り適宜組み合わせが可能であり、各実施形態に共通する技術事項については、明示の記載がなくても各実施形態に含まれる。

上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。

１：メモリシステム、 １０：メモリセルアレイ、 １１：第１端子、 １２：第２端子、 ２０：ワード線選択／駆動回路、 ３０：ビット線選択／駆動回路、 ４０：制御回路、 ５０：判定回路、 ５１：電圧保持部、 ５２：電圧差取得部、 ５３：比較部、 ５４：決定部、 ６０：センスアンプ、 ８０：電流複製回路、 ９０：電流複製回路、 １０１：可変抵抗素子、 １０１ａ：記憶層、 １０１ｂ：参照層、 １０１ｃ：トンネルバリア層、 １０２：スイッチング素子、 １１１：高抵抗状態、 １１２：低抵抗状態、 ２０１：選択回路、 ３０１：選択回路、 Ａｍｐ：増幅器、 ＢＬ：ビット線、 ＧＢＬ：グローバルビット線、 ＧＷＬ：グローバルワード線、 ＬＢＬ：ローカルビット線、 ＬＷＬ：ローカルワード線、 ＭＣ：メモリセル、 ＷＬ：ワード線

Claims (14)

1. 第１方向に延伸する複数の第１配線と、
   前記第１方向と交差する第２方向に延伸する複数の第２配線と、
   前記第１配線と前記第２配線との間に接続されるメモリセルと、
   第１電圧を供給する第１電源線と、
   前記第１電源線と前記複数の第１配線との間に設けられ、前記メモリセルに対する書き込み動作に必要な電流を供給する第１トランジスタと、
   前記第１電源線と前記複数の第１配線との間において、前記第１トランジスタと並列に接続された第２トランジスタと、
   非選択である前記メモリセルに対応する前記第２配線に第２電圧を供給する第２電源線と、
   非選択である前記メモリセルに対応する前記第２配線から前記第２電源線に流れる電流を複製し、複製された電流に基づいて前記第２トランジスタを制御する第１電流複製回路と、を有するメモリシステム。
2. 非選択である前記メモリセルに対応する前記第１配線に第３電圧を供給する第３電源線と、
   前記第３電源線と前記複数の第１配線との間に設けられた第３トランジスタと、
   前記第２電源線と前記複数の第２配線との間に設けられた第４トランジスタと、
   選択される前記メモリセルに対応する前記第２配線に第４電圧を供給する第４電源線と、をさらに有し、
   前記第１電流複製回路は、前記第４トランジスタに流れる電流を複製し、複製された電流に基づいて前記第２トランジスタを制御する、請求項１に記載のメモリシステム。
3. 前記第１電流複製回路は、
   前記第４トランジスタに接続された第１アンプ回路と、
   前記第１アンプ回路に接続された第１カレントミラー回路と、を含み、
   前記第２トランジスタは前記第１カレントミラー回路に含まれる、請求項２に記載のメモリシステム。
4. 前記第１電流複製回路は、
   前記第２電源線に接続された第５トランジスタと、
   前記第５トランジスタと前記第１カレントミラー回路との間の第６トランジスタと、を含み、
   前記第４トランジスタのゲート端子及び前記第５トランジスタのゲート端子は共通で制御され、
   前記第４トランジスタの第１端子は、前記第１アンプ回路に含まれる第１増幅器の第１入力端子に接続され、
   前記第５トランジスタの第１端子は、前記第１増幅器の第２入力端子に接続され、
   前記第４トランジスタの第２端子及び前記第５トランジスタの第２端子は、前記第２電源線に接続され、
   前記第１増幅器の出力端子は、前記第６トランジスタのゲート端子に接続された、請求項３に記載のメモリシステム。
5. 前記第１カレントミラー回路は、前記第２トランジスタとゲート端子を共有する第７トランジスタを含み、
   前記第２トランジスタの第１端子及び前記第７トランジスタの第１端子は、前記第１電源線に接続され、
   前記第７トランジスタのゲート端子は、前記第７トランジスタの第２端子に接続され、
   前記第６トランジスタは、前記第５トランジスタの第１端子と前記第７トランジスタの第２端子に接続されている、請求項４に記載のメモリシステム。
6. 前記第１電圧を供給する第３電源線と、
   前記第３電源線と前記複数の第２配線との間に設けられ、前記メモリセルに対する書き込み動作に必要な電流を供給する第３トランジスタと、
   前記第３電源線と前記複数の第２配線との間において、前記第３トランジスタと並列に接続された第４トランジスタと、
   非選択である前記メモリセルに対応する前記第１配線に第３電圧を供給する第４電源線と、
   非選択である前記メモリセルに対応する前記第１配線から前記第４電源線に流れる電流を複製し、複製された電流に基づいて前記第４トランジスタを制御する第２電流複製回路と、をさらに有する請求項１に記載のメモリシステム。
7. 前記第４電源線と前記複数の第１配線との間に設けられた第５トランジスタと、
   前記第２電源線と前記複数の第２配線との間に設けられた第６トランジスタと、
   選択される前記メモリセルに対応する前記第２配線に第４電圧を供給する第５電源線と、
   前記第５電源線と前記複数の第２配線との間に設けられた第７トランジスタと、
   選択される前記メモリセルに対応する前記第１配線に前記第４電圧を供給する第６電源線と、
   前記第６電源線と前記複数の第１配線との間に設けられた第８トランジスタと、をさらに有し、
   前記第１電流複製回路は、前記第７トランジスタがオン状態かつ前記第３トランジスタ及び前記第８トランジスタがオフ状態で、前記第６トランジスタに流れる電流を複製し、複製された電流に基づいて前記第２トランジスタを制御し、
   前記第２電流複製回路は、前記第８トランジスタがオン状態かつ前記第１トランジスタ及び前記第７トランジスタがオフ状態で、前記第５トランジスタに流れる電流を複製し、複製された電流に基づいて前記第４トランジスタを制御する、請求項６に記載のメモリシステム。
8. 前記第１電流複製回路は、
   前記第６トランジスタに接続された第１アンプ回路と、
   前記第１アンプ回路に接続された第１カレントミラー回路と、を含み、
   前記第２トランジスタは前記第１カレントミラー回路に含まれ、
   前記第２電流複製回路は、
   前記第５トランジスタに接続された第２アンプ回路と、
   前記第２アンプ回路に接続された第２カレントミラー回路と、を含み、
   前記第４トランジスタは前記第２カレントミラー回路に含まれる、請求項７に記載のメモリシステム。
9. 前記第１電流複製回路は、
   前記第２電源線に接続された第９トランジスタと、
   前記第９トランジスタと前記第１カレントミラー回路との間の第１０トランジスタと、を含み、
   前記第１０トランジスタは、前記第１アンプ回路に含まれ、
   前記第２電流複製回路は、
   前記第４電源線に接続された第１１トランジスタと、
   前記第１１トランジスタと前記第２カレントミラー回路との間の第１２トランジスタと、を含み、
   前記第１２トランジスタは、前記第２アンプ回路に含まれ、
   前記第６トランジスタのゲート端子及び前記第９トランジスタのゲート端子は共通で制御され、
   前記第６トランジスタの第２端子及び前記第９トランジスタの第２端子は、前記第２電源線に接続され、
   前記第６トランジスタの第１端子は、前記第１アンプ回路に含まれる第１増幅器の第１入力端子に接続され、
   前記第９トランジスタの第１端子は、前記第１増幅器の第２入力端子に接続され、
   前記第１アンプ回路の出力端子は、前記第１０トランジスタのゲート端子に接続され、
   前記第５トランジスタのゲート端子及び前記第１１トランジスタのゲート端子は共通で制御され、
   前記第５トランジスタの第２端子及び前記第１１トランジスタの第２端子は、前記第４電源線に接続され、
   前記第５トランジスタの第１端子は、前記第２アンプ回路に含まれる第２増幅器の第１入力端子に接続され、
   前記第１１トランジスタの第１端子は、前記第２増幅器の第２入力端子に接続され、
   前記第２アンプ回路の出力端子は、前記第１２トランジスタのゲート端子に接続された、請求項８に記載のメモリシステム。
10. 前記第１カレントミラー回路は、前記第２トランジスタとゲート端子を共有する第１３トランジスタを含み、
    前記第２トランジスタの第１端子及び前記第１３トランジスタの第１端子は、前記第１電源線に接続され、
    前記第１３トランジスタのゲート端子は、前記第１３トランジスタの第２端子に接続され、
    前記第１０トランジスタは、前記第９トランジスタの第１端子と前記第１３トランジスタの第２端子に接続され、
    前記第２カレントミラー回路は、前記第４トランジスタとゲート端子を共有する第１４トランジスタを含み、
    前記第４トランジスタの第１端子及び前記第１４トランジスタの第１端子は、前記第３電源線に接続され、
    前記第１４トランジスタのゲート端子は、前記第１４トランジスタの第２端子に接続され、
    前記第１２トランジスタは、前記第１１トランジスタの第１端子と前記第１４トランジスタの第２端子に接続されている、請求項９に記載のメモリシステム。
11. 前記メモリセルは、前記第１配線と前記第２配線とが交差する位置に設けられている、請求項１乃至１０のいずれか一に記載のメモリシステム。
12. 前記メモリセルは、可変抵抗素子及びスイッチング素子を含む、請求項１乃至１０のいずれか一に記載のメモリシステム。
13. 前記可変抵抗素子は、第１低抵抗状態又は第１高抵抗状態に切り替えられる素子である、請求項１２に記載のメモリシステム。
14. 前記スイッチング素子は、印加される電圧に応じて前記第１低抵抗状態よりも抵抗が低い第２低抵抗状態又は前記第１高抵抗状態よりも抵抗が高い第２高抵抗状態に切り替えられる２端子の素子である、請求項１３に記載のメモリシステム。
    

Images