JP2024094226A - 電源制御装置 - Google Patents

電源制御装置

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JP2024094226A
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Abstract

【課題】起動時における望ましくない過電流保護動作の実行を抑制する。
【解決手段】出力電圧（Ｖｏｕｔ）に応じた帰還電圧（Ｖｆｂ）に基づき出力段（ＭＭ）のスイッチング駆動を行うことで、入力電圧（Ｖｉｎ）から出力電圧を生成する。出力段に流れる電流の値が所定の過電流閾値を超えたとき過電流保護信号を出力する。過電流保護信号に応答して過電流保護動作を実行し、過電流保護動作にて出力段に流れる電流の過電流閾値を超えての増加を制限する。出力段のスイッチング駆動の開始からの経過時間に応じて、過電流閾値を設定する。
【選択図】図２

Description

本開示は、電源制御装置に関する。
入力電圧から出力電圧を生成するスイッチング電源装置において、出力段を制御する電源制御装置が設けられる。電源制御装置には、出力段の過電流状態が検出されたときに所定の保護動作を実行する保護機能が設けられていることが多い。
国際公開第２０２０／０９５７４８号
［概要］
上記保護動作は有益なものであるが、スイッチング電源装置の起動時において、望ましくない態様で保護動作が働くことがある。
本開示に係る電源制御装置は、入力電圧から出力電圧を生成するスイッチング電源装置の出力段を制御するよう構成された電源制御装置であって、前記出力電圧に応じた帰還電圧に基づき前記出力段をスイッチング駆動するよう構成されたスイッチング制御回路を備え、前記出力段のスイッチング駆動を通じて前記入力電圧から前記出力電圧が生成され、前記スイッチング制御回路は、過電流閾値を設定する閾値設定回路と、前記出力段に流れる電流の値が前記過電流閾値を超えたとき過電流保護信号を出力するよう構成された過電流保護回路と、を備えて、前記過電流保護信号の出力に応答して、前記出力段に流れる電流の前記過電流閾値を超えての増加を制限する過電流保護動作を実行し、前記閾値設定回路は、前記出力段のスイッチング駆動の開始からの経過時間に応じて、前記過電流閾値を設定する。
図１は、本開示の実施形態に係るスイッチング電源装置の概略全体構成図である。 図２は、本開示の実施形態に属する実施例ＥＸ１＿１に係り、電源制御装置の内部構成図を含む、スイッチング電源装置の全体構成図である。 図３は、本開示の実施形態に属する実施例ＥＸ１＿１に係り、基本スイッチング制御のタイミングチャートである。 図４は、本開示の実施形態に属する実施例ＥＸ１＿１に係り、出力段に関わる電流の説明図である。 図５は、本開示の実施形態に属する実施例ＥＸ１＿１に係り、過電流保護動作が行われるときのタイミングチャートである。 図６は、本開示の実施形態に属する実施例ＥＸ１＿１に係り、スイッチング電源装置の起動時におけるタイミングチャートである。 図７は、起動不良の説明図である。 図８は、本開示の実施形態に属する実施例ＥＸ１＿１に係り、過電流閾値の変化の例を示す図である。 図９は、本開示の実施形態に属する実施例ＥＸ１＿１に係り、過電流閾値を設定するための回路例を示す図である。 図１０は、本開示の実施形態に属する実施例ＥＸ１＿１に係り、図９の回路に関わるタイミングチャートである。 図１１は、本開示の実施形態に属する実施例ＥＸ１＿１に係り、過電流閾値の変化の他の例を示す図である。 図１２は、本開示の実施形態に属する実施例ＥＸ１＿１に係り、過電流閾値を設定するための回路例を示す図である。 図１３は、本開示の実施形態に属する実施例ＥＸ１＿１に係り、図１２の回路に関わるタイミングチャートである。 図１４は、本開示の実施形態に属する実施例ＥＸ１＿２に係り、スイッチング電源装置の概略全体構成図である。 図１５は、本開示の実施形態に属する実施例ＥＸ１＿３に係り、昇圧型のスイッチング電源装置の一部構成図である。 図１６は、本開示の実施形態に属する実施例ＥＸ２＿１に係り、電源制御装置の内部構成図を含む、スイッチング電源装置の全体構成図である。 図１７は、本開示の実施形態に属する実施例ＥＸ２＿１に係り、基本スイッチング制御のタイミングチャートである。 図１８は、本開示の実施形態に属する実施例ＥＸ２＿１に係り、出力段に関わる電流の説明図である。 図１９は、本開示の実施形態に属する実施例ＥＸ２＿１に係り、過電流保護動作が行われるときのタイミングチャートである。 図２０は、仮想構成に係り、出力電流の変動に対応する出力電圧及び誤差電圧の変動を説明するためのである。 図２１は、改良構成に係り、出力電流の変動に対応する出力電圧及び誤差電圧の変動を説明するためのである。 図２２は、本開示の実施形態に属する実施例ＥＸ２＿３に係り、誤差電圧変化抑制回路の変形構成図である。 図２３は、本開示の実施形態に属する実施例ＥＸ２＿４に係り、電源制御装置の一部構成図である。 図２４は、本開示の実施形態に属する実施例ＥＸ３＿１に係り、電源制御装置の内部構成図を含む、スイッチング電源装置の全体構成図である。 図２５は、本開示の実施形態に属する実施例ＥＸ３＿１に係り、基本スイッチング制御のタイミングチャートである。 図２６は、本開示の実施形態に属する実施例ＥＸ３＿１に係り、パルススキップ制御に関わるタイミングチャートである。 図２７は、本開示の実施形態に属する実施例ＥＸ３＿１に係り、パルススキップ制御に関わるタイミングチャートである。 図２８は、本開示の実施形態に属する実施例ＥＸ３＿１に係り、対象温度とスキップ判定電圧との関係例を示す図である。 図２９は、本開示の実施形態に属する実施例ＥＸ３＿１に係り、対象温度とスキップ判定電圧との関係例を示す図である。 図３０は、本開示の実施形態に属する実施例ＥＸ３＿１に係り、スキップ判定電圧生成回路の構成図である。 図３１は、本開示の実施形態に属する実施例ＥＸ３＿２に係り、電源制御装置の一部構成図である。 図３２は、本開示の実施形態に属する実施例ＥＸ３＿３に係り、電源制御装置の一部構成図である。
［詳細な説明］
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の“２０”によって参照される過電流保護回路は（図２参照）、過電流保護回路２０と表記されることもあるし、回路２０と略記されることもあり得るが、それらは全て同じものを指す。
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。
レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号又は電圧について、信号又は電圧がハイレベルにあるとは厳密には信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは厳密には信号又は電圧のレベルがローレベルにあることを意味する。
任意の注目した信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジと称する。アップエッジをライジングエッジに読み替えて良い。任意の注目した信号又は電圧において、ハイレベルからローレベルへの切り替わりをダウンエッジと称する。ダウンエッジをフォーリングエッジに読み替えて良い。
ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。
以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意のトランジスタについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。また、任意のトランジスタについて、トランジスタがオン状態となっている期間をオン期間と称し、トランジスタがオフ状態となっている期間をオフ期間と称する。ハイレベル又はローレベルの信号レベルをとる任意の信号について、当該信号のレベルがハイレベルとなる期間をハイレベル期間と称し、当該信号のレベルがローレベルとなる期間をローレベル期間と称する。ハイレベル又はローレベルの電圧レベルをとる任意の電圧についても同様である。
任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
対比されるべき任意の２つの電圧Ｖａ及びＶｂについて、“Ｖａ＞Ｖｂ”は電圧Ｖａが電圧Ｖｂよりも高いことを表し、“Ｖａ＜Ｖｂ”は電圧Ｖａが電圧Ｖｂよりも低いことを表す。電圧以外の物理量を含む他の式についても同様である。
図１は本開示の実施形態に係るスイッチング電源装置１の全体構成図である。図１のスイッチング電源装置１は、電源制御装置１０と、電源制御装置１０に対して外付け接続される複数のディスクリート部品と、を備える。当該複数のディスクリート部品には、出力コイルとしてのコイルＬ１と、出力コンデンサとしてのコンデンサＣ１と、帰還抵抗としての抵抗Ｒ１及びＲ２と、が含まれる。スイッチング電源装置１は、電圧源ＶＳから供給される入力電圧Ｖｉｎより所望の出力電圧Ｖｏｕｔを生成する降圧型のスイッチング電源装置（ＤＣ／ＤＣコンバータ）として構成されている。出力端子ＯＵＴに出力電圧Ｖｏｕｔが生じる。即ち、出力端子ＯＵＴは出力電圧Ｖｏｕｔの印加端（出力電圧Ｖｏｕｔが加わる端子）である。出力電圧Ｖｏｕｔは出力端子ＯＵＴに接続された負荷ＬＤに供給される。尚、出力端子ＯＵＴを介して負荷ＬＤに流れる電流を出力電流Ｉｏｕｔと称する。
入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔは正の直流電圧であって、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎよりも低い。例えば入力電圧Ｖｉｎが１２Ｖであるとき、抵抗Ｒ１及びＲ２の抵抗値を調整することで１２Ｖ未満の所望の正の電圧値（例えば３．３Ｖや５Ｖ）にて出力電圧Ｖｏｕｔを安定化させることができる。
電源制御装置１０は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体から電源制御装置１０の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することで電源制御装置１０が形成される。図１では、電源制御装置１０に設けられる複数の外部端子の一部として、入力端子ＩＮ、スイッチ端子ＳＷ、帰還端子ＦＢ及びグランド端子ＧＮＤのみが示されているが（後述の図２でも同様）、他の外部端子（例えばイネーブル端子、パワーグッド端子及びブート端子）も電源制御装置１０に設けられる。図１に示される出力段ＭＭ及びスイッチング制御回路ＳＷＣが半導体集積回路にて構成される。
電源制御装置１０の外部構成について説明する。電源制御装置１０の外部に設けられた電圧源ＶＳより入力電圧Ｖｉｎが入力端子ＩＮに供給される。スイッチ端子ＳＷと出力端子ＯＵＴとの間にコイルＬ１が直列に介在する。即ち、コイルＬ１の一端はスイッチ端子ＳＷに接続され、コイルＬ１の他端は出力端子ＯＵＴに接続される。また、出力端子ＯＵＴはコンデンサＣ１を介してグランドに接続される。更に、出力端子ＯＵＴは抵抗Ｒ１の一端に接続され、抵抗Ｒ１の他端は抵抗Ｒ２を介してグランドに接続される。抵抗Ｒ１及びＲ２間の接続ノードに帰還電圧Ｖｆｂが生じる。抵抗Ｒ１及びＲ２間の接続ノードが帰還端子ＦＢに接続され、これによって帰還電圧Ｖｆｂが帰還端子ＦＢに入力される。グランド端子ＧＮＤはグランドに接続される。
尚、コイルＬ１に流れる電流をコイル電流ＩＬと称する。スイッチ端子ＳＷから出力端子ＯＵＴに向かう向きのコイル電流ＩＬは正の極性を有し、それと逆向きのコイル電流ＩＬは負の極性を有する。
電源制御装置１０の内部構成について説明する。電源制御装置１０は、出力段ＭＭと、出力段ＭＭを制御するためのスイッチング制御回路ＳＷＣと、を備える。
出力段ＭＭは、Ｎチャネル型のＭＯＳＦＥＴとして構成されたトランジスタＭＨ及びＭＬを備える。トランジスタＭＨ及びＭＬは、入力端子ＩＮとグランド端子ＧＮＤ（換言すればグランド）との間に直列接続された一対のスイッチング素子であり、それらがスイッチング駆動されることで入力電圧Ｖｉｎがスイッチングされてスイッチ端子ＳＷに矩形波状のスイッチ電圧Ｖｓｗが現れる。トランジスタＭＨはトランジスタＭＬよりも高電位側に設けられる。具体的には、トランジスタＭＨのドレインは入力電圧Ｖｉｎの印加端である入力端子ＩＮに接続されて、入力電圧Ｖｉｎの供給を受ける。トランジスタＭＨのソース及びトランジスタＭＬのドレインはスイッチ端子ＳＷに共通接続される。トランジスタＭＬのソースはグランド端子ＧＮＤに接続される（従ってグランドに接続される）。但し、トランジスタＭＬのソースとグランド端子ＧＮＤとの間に電流検出用の抵抗が挿入される場合もある。
トランジスタＭＨは出力素子（出力トランジスタ）として機能し、トランジスタＭＬは整流素子（同期整流トランジスタ）として機能する。出力段ＭＭのスイッチング駆動では、出力素子（ＭＨ）及び整流素子（ＭＬ）が交互にオン、オフとされる。コイルＬ１及びコンデンサＣ１は、スイッチ端子ＳＷに現れる矩形波状のスイッチ電圧Ｖｓｗを整流及び平滑化して出力電圧Ｖｏｕｔを生成する整流平滑回路を構成する。抵抗Ｒ１及びＲ２は出力電圧Ｖｏｕｔを分圧することで出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂを生成する帰還電圧生成回路を構成する。帰還電圧Ｖｆｂは出力電圧Ｖｏｕｔに比例し、出力電圧Ｖｏｕｔの上昇、低下に伴って帰還電圧Ｖｆｂも上昇、低下する。尚、出力電圧Ｖｏｕｔそのものを帰還電圧Ｖｆｂとして用いる変形を行っても良い。何れにせよ、帰還電圧Ｖｆｂは出力電圧Ｖｏｕｔに応じた電圧である。
トランジスタＭＨ、ＭＬのゲートには、駆動信号として夫々ゲート信号ＧＨ、ＧＬが供給され、トランジスタＭＨ及びＭＬはゲート信号ＧＨ及びＧＬに応じてオン、オフされる。ゲート信号ＧＨがハイレベルであるとき、トランジスタＭＨはオン状態となり、ゲート信号ＧＨがローレベルであるとき、トランジスタＭＨはオフ状態となる。同様に、ゲート信号ＧＬがハイレベルであるとき、トランジスタＭＬはオン状態となり、ゲート信号ＧＬがローレベルであるとき、トランジスタＭＬはオフ状態となる。基本的には、トランジスタＭＨ及びＭＬが交互にオン、オフされるが、トランジスタＭＨ及びＭＬが共にオフ状態に維持されることもある。トランジスタＭＨ及びＭＬが同時にオン状態とされることは無い。尚、出力素子（ＭＨ）及び整流素子（ＭＬ）の内、少なくとも一方は電源制御装置１０の外部に設けられていても良い。出力段ＭＭの全体が電源制御装置１０の外部に設けられることもある。
トランジスタＭＨのオン期間においてはコイル電流ＩＬがトランジスタＭＨのチャネル（ドレイン及びソース間）を通じて流れる。トランジスタＭＨのオフ期間においてはコイル電流ＩＬがトランジスタＭＬのチャネル又はトランジスタＭＬの寄生ダイオードを通じて流れる。
スイッチング制御回路ＳＷＣは、帰還電圧Ｖｆｂに基づきゲート信号ＧＨ及びＧＬのレベル制御を通じてトランジスタＭＨ及びＭＬの夫々のオン／オフ状態を制御し、これによって出力端子ＯＵＴに所望の出力電圧Ｖｏｕｔを発生させる。
尚、特に図示しないが、電源制御装置１０には入力電圧Ｖｉｎに基づき内部電源電圧を生成する内部電源回路が設けられている。電源制御装置１０内の各回路は入力電圧Ｖｉｎ又は内部電源電圧を元に駆動する。特に図示されないことがあるが、電源制御装置１０の各回路はグランドに接続される。また、ゲート信号ＧＬはグランド電位を基準とする信号であるのに対し、ゲート信号ＧＨはスイッチ端子ＳＷの電位を基準とする信号である。ローレベルのゲート信号ＧＨはスイッチ端子ＳＷの電位を有し、ハイレベルのゲート信号ＧＨはスイッチ端子ＳＷの電位から見て所定電圧だけ高い。ここにおける所定電圧はトランジスタＭＨのゲート閾電圧よりも大きい。周知のブートストラップ回路（不図示）を用いて、ゲート信号ＧＨを生成するための昇圧電源を生成できる。トランジスタＭＨをＰチャネル型のＭＯＳＦＥＴにて構成しても良く、その場合には昇圧電源は不要である。
また変形として、スイッチング電源装置１にてダイオード整流方式が採用されても良い。この場合、整流素子として、トランジスタＭＬの代わりに、グランド端子ＧＮＤに接続されたアノード及びスイッチ端子ＳＷに接続されたカソードを有する同期整流ダイオードがスイッチング電源装置１に設けられる。この場合には、出力段ＭＭのスイッチング駆動において出力素子（ＭＨ）のみがオン、オフとされる。何れにせよ、出力段ＭＭのスイッチング駆動において出力素子（ＭＨ）がオン及びオフ間で切り替えられることでコイルＬ１に流れる電流（ＩＬ）に基づき出力電圧Ｖｏｕｔが生成される。
以下、複数の実施例の中で、スイッチング電源装置１に関わる幾つかの具体的な構成例、動作例、応用技術、変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。特に矛盾無き限り、以下に示す実施例ＥＸ１＿１～ＥＸ１＿３の内、任意の実施例に記載した事項を、他の任意の実施例に適用することができる。特に矛盾無き限り、以下に示す実施例ＥＸ２＿１～ＥＸ２＿５の内、任意の実施例に記載した事項を、他の任意の実施例に適用することができる。特に矛盾無き限り、以下に示す実施例ＥＸ３＿１～ＥＸ３＿４の内、任意の実施例に記載した事項を、他の任意の実施例に適用することができる。基本的に、実施例ＥＸ１＿１～ＥＸ１＿３にて示した事項は実施例ＥＸ１＿１～ＥＸ１＿３にのみ適用され、実施例ＥＸ２＿１～ＥＸ２＿５にて示した事項は実施例ＥＸ２＿１～ＥＸ２＿５にのみ適用され、且つ、実施例ＥＸ３＿１～ＥＸ３＿４にて示した事項は実施例ＥＸ３＿１～ＥＸ３＿４にのみ適用される。但し、矛盾無き限り、実施例ＥＸ１＿１～ＥＸ１＿３、ＥＸ２＿１～ＥＸ２＿５及びＥＸ３＿１～ＥＸ３＿４の内、任意の実施例に記載した事項を、他の任意の実施例に適用しても良い。
＜＜実施例ＥＸ１＿１＞＞
実施例ＥＸ１＿１を説明する。図２に実施例ＥＸ１＿１に係るスイッチング電源装置１の構成を示す。実施例ＥＸ１＿１では、電圧源ＶＳと入力端子ＩＮとの間にスイッチＳＷｉｎが挿入されているものとする。電圧源ＶＳの出力端子から正の直流電圧が出力される。スイッチＳＷｉｎがオフであるとき、電圧源ＶＳの出力端子と入力端子ＩＮとの間は遮断され、電圧源ＶＳの出力電圧は入力端子ＩＮに印加されない。スイッチＳＷｉｎがオフであるとき、過渡応答時を除けば入力端子ＩＮの電圧は０Ｖとなる。スイッチＳＷｉｎがオンであるとき、電圧源ＶＳの出力電圧が入力電圧Ｖｉｎとして入力端子ＩＮに加わる。以下では、特に記述無き限り、スイッＳＷｉｎがオンに維持されることを想定する。
実施例ＥＸ１＿１に係る電源制御装置１０の内部構成について説明する。電源制御装置１０は、出力段ＭＭと、エラーアンプ１１と、位相補償回路１２と、スロープ電圧生成回路１３と、リセットコンパレータ１４と、セット信号生成回路１５と、ロジック回路１６と、ドライバ１７と、逆流検出回路１８と、対比電圧供給回路１９と、過電流保護回路２０と、閾値設定回路２１と、を備える。実施例ＥＸ１＿１において、図１のスイッチング制御回路ＳＷＣは符号１１～２１にて参照される各部位を有する。後述の信号ＲＳＴ、ＳＥＴ、ＳＨ、ＳＬ、ＺＸＯＵＴ、ＯＣＰ及びＳＳＥＮＤはハイレベル又はローレベルの信号レベルをとる二値信号である。信号ＳＥＴはセット信号として機能し且つ信号ＲＳＴはリセット信号として機能する。或いは、ハイレベルの信号ＳＥＴのみがセット信号として機能し且つハイレベルの信号ＲＳＴのみがリセット信号として機能する、と考えても良い。
エラーアンプ１１は、電流出力型のトランスコンダクタンスアンプである。エラーアンプ１１は、反転入力端子、第１非反転入力端子、第２非反転入力端子及び出力端子を備える。エラーアンプ１１の反転入力端子は帰還端子ＦＢに接続されて帰還電圧Ｖｆｂを受ける。エラーアンプ１１の第１非反転入力端子、第２非反転入力端子には、夫々、ソフトスタート電圧Ｖｓｓ、基準電圧Ｖｒｅｆが供給される。電圧Ｖｓｓ及びＶｒｅｆは対比電圧供給回路１９からエラーアンプ１１に供給される。エラーアンプ１１の出力端子は配線ＷＲ１１（誤差出力配線）に接続される。
エラーアンプ１１は、第１及び第２非反転入力端子に供給されるソフトスタート電圧Ｖｓｓ及び基準電圧Ｖｒｅｆの内、より低い方の電圧を対比電圧として用いて、帰還電圧Ｖｆｂと比較する。ここにおける対比電圧を記号“Ｖｅ”にて表す。“Ｖｓｓ＜Ｖｒｅｆ”であれば“Ｖｅ＝Ｖｓｓ”であり、“Ｖｓｓ＞Ｖｒｅｆ”であれば“Ｖｅ＝Ｖｒｅｆ”である。“Ｖｓｓ＝Ｖｒｅｆ”であれば“Ｖｅ＝Ｖｓｓ＝Ｖｒｅｆ”である。基準電圧Ｖｒｅｆは所定の正の直流電圧にて固定される一方、ソフトスタート電圧Ｖｓｓは特定の期間において基準電圧Ｖｒｅｆより低い電圧から基準電圧Ｖｒｅｆより高い電圧に向けて徐々に上昇する（詳細は後述）。
エラーアンプ１１は、帰還電圧Ｖｆｂ及び対比電圧Ｖｅ間の差分に応じた電流信号Ｉ１１を自身の出力端子から出力することで、帰還電圧Ｖｆｂ及び対比電圧Ｖｅ間の差分に応じた電圧を配線ＷＲ１１に発生させる。配線ＷＲ１１に加わる電圧は誤差電圧Ｖｃｍｐである。但し、配線ＷＲ１１に加わる電圧をレベルシフトした電圧が誤差電圧Ｖｃｍｐであっても良い。電流信号Ｉ１１による電荷は配線ＷＲ１１に対して入出力される。具体的には、エラーアンプ１１は、帰還電圧Ｖｆｂが対比電圧Ｖｅよりも低いときには配線ＷＲ１１の電位が上がるようエラーアンプ１１から配線ＷＲ１１に向けて電流信号Ｉ１１による電流を出力し、帰還電圧Ｖｆｂが対比電圧Ｖｅよりも高いときには配線ＷＲ１１の電位が下がるよう配線ＷＲ１１からエラーアンプ１１に向けて電流信号Ｉ１１による電流を引き込む。帰還電圧Ｖｆｂ及び対比電圧Ｖｅ間の差分の絶対値が増大するにつれて、電流信号Ｉ１１による電流の大きさも増大する。
位相補償回路１２は、配線ＷＲ１１とグランドとの間に設けられ、電流信号Ｉ１１の入力を受けて配線ＷＲ１１の電圧の位相（誤差電圧Ｖｃｍｐの位相）を補償する。位相補償回路１２は抵抗１２ａ（位相補償抵抗）及びコンデンサ１２ｂ（位相補償コンデンサ）の直列回路を有する。具体的には抵抗１２ａの一端が配線ＷＲ１１に接続され、抵抗１２ａの他端はコンデンサ１２ｂを介してグランドに接続される。抵抗１２ａの抵抗値及びコンデンサ１２ｂの静電容量値を適切に設定することにより配線ＷＲ１１の電圧の位相（誤差電圧Ｖｃｍｐの位相）を補償して出力帰還ループの発振を防ぐことができる。
スロープ電圧生成回路１３はランプ波形を有するスロープ電圧Ｖｓｌｐを生成及び出力する。スロープ電圧Ｖｓｌｐは、コイル電流ＩＬの値を示す情報（以下、コイルＬ１の電流情報と称する）を有する。具体的には、回路１３は、トランジスタＭＨのオン期間においてトランジスタＭＨに流れる電流（従ってコイル電流ＩＬ）に比例するセンス電圧と、トランジスタＭＨのオン期間において０Ｖから徐々に増加するランプ電圧を生成する。回路１３は、トランジスタＭＨのオン期間においてセンス電圧にランプ電圧を加算して得られる電圧（即ちセンス電圧とランプ電圧の和）をスロープ電圧Ｖｓｌｐとして生成する。故に、トランジスタＭＨのオン期間においてスロープ電圧Ｖｓｌｐは単調に上昇する。ランプ電圧の加算により、電流モード制御にて生じ得るサブハーモニック発振を抑制することができる。
尚、センス電圧がコイルＬ１の電流情報を有する限り、センス電圧の生成方法は任意である。例えば、トランジスタＭＬのオン期間においてトランジスタＭＬに流れる電流（従ってコイル電流ＩＬ）を検出することでセンス電圧を生成するようにしても良い。或いは、コイル電流ＩＬを電流センサにて直接検出することでセンス電圧を生成するようにしても良い。スロープ電圧ＶｓｌｐはトランジスタＭＨのオン期間においてのみ有意に機能し、トランジスタＭＨのオフ期間においてスロープ電圧Ｖｓｌｐは０Ｖに固定されていて良い。
リセットコンパレータ１４に対して誤差電圧Ｖｃｍｐ及びスロープ電圧Ｖｓｌｐが供給される。リセットコンパレータ１４は誤差電圧Ｖｃｍｐ及びスロープ電圧Ｖｓｌｐに基づき、信号ＲＳＴを生成及び出力する。リセットコンパレータ１４において、反転入力端子は配線ＷＲ１１に接続されて誤差電圧Ｖｃｍｐを受け、非反転入力端子にてスロープ電圧Ｖｓｌｐを受ける。故に、リセットコンパレータ１４は、“Ｖｃｍｐ＞Ｖｓｌｐ”の成立時においてローレベルの信号ＲＳＴを出力し、“Ｖｃｍｐ＜Ｖｓｌｐ”の成立時においてハイレベルの信号ＲＳＴを出力する。“Ｖｃｍｐ＝Ｖｓｌｐ”の成立時において信号ＲＳＴはローレベル又はハイレベルとなる。
図３に信号ＲＳＴを含む幾つかの信号の波形を示す。トランジスタＭＨのオン期間においてスロープ電圧Ｖｓｌｐが単調に上昇する。スロープ電圧Ｖｓｌｐの上昇過程において“Ｖｃｍｐ＞Ｖｓｌｐ”の状態から“Ｖｃｍｐ＜Ｖｓｌｐ” の状態に切り替わったときに、リセットコンパレータ１４は信号ＲＳＴにアップエッジを発生させる。信号ＲＳＴのアップエッジを契機にトランジスタＭＨのオフ期間に移行してスロープ電圧Ｖｓｌｐは０Ｖに戻るため、信号ＲＳＴのハイレベル期間は微小である。電源制御装置１０に対する電力投入直後など、特別な状態を除き“Ｖｃｍｐ＞０”である。
セット信号生成回路１５は、所定の周波数ｆｐｗｍを有する信号ＳＥＴを生成及び出力する。信号ＳＥＴは周波数ｆｐｗｍにてパルスが生じる信号である。即ち、信号ＳＥＴの周期ごとに微小時間だけハイレベルとなるパルスが信号ＳＥＴに生じる。周波数ｆｐｗｍにて発振するオシレータを用いてセット信号生成回路１５を形成できる。信号ＳＥＴの１周期の長さは周波数ｆｐｗｍの逆数である。周波数ｆｐｗｍの逆数の間隔で信号ＳＥＴにアップエッジが生じる。以下、周波数ｆｐｗｍの逆数をＰＷＭ周期と称する。
ロジック回路１６は、信号ＳＥＴ及びＲＳＴに基づき制御信号ＳＨ及びＳＬを生成及び出力する。図３に示す如く、ロジック回路１６は、信号ＳＥＴのアップエッジを契機に制御信号ＳＨにアップエッジを生じさせると共に制御信号ＳＬにダウンエッジを生じさせ、且つ、信号ＲＳＴのアップエッジを契機に制御信号ＳＨにダウンエッジを生じさせると共に制御信号ＳＬにアップエッジを生じさせる。尚、信号ＲＳＴのアップエッジを契機に制御信号ＳＬにアップエッジを生じさせた後、ハイレベルの逆流検出信号ＺＸＯＵＴがロジック回路１６に入力された場合にあっては、ロジック回路１６は、信号ＳＥＴの次のアップエッジを待たずに制御信号ＳＬにダウンエッジを生じさせる。
ここで、ロジック回路１６に対しては過電流保護回路２０の出力信号（信号ＯＣＰを含む）も入力される。後にも説明されるが、過電流保護回路２０の出力信号に基づき過電流保護動作が行われる期間では、ロジック回路１６による上述の動作は停止される。
ドライバ１７は、トランジスタＭＨ及びＭＬの各ゲート、スイッチ端子ＳＷ並びにグランド端子ＧＮＤに接続される。ドライバ１７は、制御信号ＳＨ及びＳＬに応じたゲート信号ＧＨ及びＧＬを夫々トランジスタＭＨ及びＭＬのゲートに供給することで、トランジスタＭＨ及びＭＬを個別にオン又はオフとする。ドライバ１７は、制御信号ＳＨがハイレベルであるときにはゲート信号ＧＨをハイレベルに設定することでトランジスタＭＨをオンとし、制御信号ＳＨがローレベルであるときにはゲート信号ＧＨをローレベルに設定することでトランジスタＭＨをオフとする。ドライバ１７は、制御信号ＳＬがハイレベルであるときにはゲート信号ＧＬをハイレベルに設定することでトランジスタＭＬをオンとし、制御信号ＳＬがローレベルであるときにはゲート信号ＧＬをローレベルに設定することでトランジスタＭＬをオフとする。
ロジック回路１６は制御信号ＳＨ及びＳＬの双方を同時にハイレベルに設定することは無い。故に、トランジスタＭＨのオン期間では常にトランジスタＭＬがオフであり、トランジスタＭＬのオン期間では常にトランジスタＭＨがオフである。
逆流検出回路１８は、トランジスタＭＬのオン期間中にスイッチ電圧Ｖｓｗをグランド電位と比較することにより、逆流電流の有無を検出して、その検出結果を示す逆流検出信号ＺＸＯＵＴを生成する。逆流検出信号ＺＸＯＵＴはロジック回路１６に供給される。逆流電流とは、スイッチ端子ＳＷからトランジスタＭＬを介してグランドに流れ込む電流であり、負のコイル電流ＩＬに相当する。逆流検出信号ＺＸＯＵＴのレベルは、スイッチ電圧Ｖｓｗがグランド電位よりも低いときにローレベルとなり、スイッチ電圧Ｖｓｗがグランド電位よりも高いときにハイレベルとなる。つまり、逆流検出信号ＺＸＯＵＴのレベルは負のコイル電流ＩＬの発生時にハイレベルとなる。逆流電流が検知されたときにトランジスタＭＬをオンからオフに切り替えて逆流電流を遮断することで、軽負荷時の効率を向上させることができる。以下では、特に必要なき限り、信号ＺＸＯＵＴがローレベルに維持されているものとする。
対比電圧供給回路１９は、基準電圧源１９ａ、ソフトスタート回路であるＳＳ回路１９ｂと、有する。基準電圧源１９ａは基準電圧Ｖｒｅｆを生成及び出力する。基準電圧Ｖｒｅｆは固定された所定の正の直流電圧値を有する。ＳＳ回路１９ｂはソフトスタート電圧Ｖｓｓを生成及び出力する。電圧Ｖｓｓの特性については後に詳説される。回路１９にて生成された電圧Ｖｒｅｆ及びＶｓｓがエラーアンプ１１に供給される。
過電流保護回路２０は出力段ＭＭに流れる電流の大きさに基づき出力段ＭＭが過電流状態にあるかを検出し、その検出結果に応じた信号ＯＣＰを生成及び出力する。出力段ＭＭが過電流状態にあることが過電流保護回路２０にて検出されたとき、ハイレベルの信号ＯＣＰがロジック回路１６に供給される。過電流保護回路２０及び閾値設定回路２１の詳細並びにハイレベルの信号ＯＣＰに応答したロジック回路１６の動作は後に述べることとし、先に図３に示される基本スイッチング制御ＢＣ１を説明する。
［基本スイッチング制御ＢＣ１］
スイッチング制御回路ＳＷＣはＰＷＭ制御により出力段ＭＭをスイッチング駆動することができる。ＰＷＭはパルス幅変調（Pulse Width Modulation）の略称である。図３はスイッチング制御回路ＳＷＣにて行うことのできる基本スイッチング制御ＢＣ１のタイミングチャートである。基本スイッチング制御ＢＣ１は、電流連続モードにて行われるＰＷＭ制御であって、且つ、信号ＯＣＰがローレベルに維持されているときに行われるＰＷＭ制御である。電流連続モードでは、スイッチ端子ＳＷから出力端子ＯＵＴに向けて常にコイル電流ＩＬが流れる。信号ＯＣＰがローレベルに維持されていることを前提として、ロジック回路１６は、信号ＳＥＴのアップエッジを契機に制御信号ＳＨにアップエッジを生じさせると共に制御信号ＳＬにダウンエッジを生じさせ、且つ、信号ＲＳＴのアップエッジを契機に制御信号ＳＨにダウンエッジを生じさせると共に制御信号ＳＬにアップエッジを生じさせる。基本スイッチング制御ＢＣ１では、周波数ｆｐｗｍにてトランジスタＭＨ及びＭＬが交互にオン、オフとされるスイッチング動作が周期的に行われる。
基本スイッチング制御ＢＣ１において制御信号ＳＨ及びＳＬは周波数ｆｐｗｍを有するパルス幅変調信号である。基本スイッチング制御ＢＣ１において、トランジスタＭＨ及びＭＬが周波数ｆｐｗｍにてスイッチング駆動され、結果、スイッチ電圧Ｖｓｗは周波数ｆｐｗｍを有する。即ち、基本スイッチング制御ＢＣ１において、出力段ＭＭのスイッチング周波数は周波数ｆｐｗｍと一致する。基本スイッチング制御ＢＣ１において、各周期における制御信号ＳＨのハイレベル期間の長さ（即ちトランジスタＭＨのオン期間）が調整されることで、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇにて安定化する。但し、後述のソフトスタート動作の実行期間中においては、出力電圧Ｖｏｕｔは目標電圧Ｖｔｇより低い。目標電圧Ｖｔｇは出力電圧Ｖｏｕｔ及び帰還電圧Ｖｆｂ間の比と基準電圧Ｖｒｅｆとで定まり、“Ｖｔｇ＝（Ｖｏｕｔ／Ｖｆｂ）×Ｖｒｅｆ”で表される。出力電圧Ｖｏｕｔ及び帰還電圧Ｖｆｂ間の比は帰還電圧生成回路（Ｒ１、Ｒ２）による出力電圧Ｖｏｕｔの分圧比に等しい。
出力電流Ｉｏｕｔの増大は出力電圧Ｖｏｕｔの低下につながり、目標電圧Ｖｔｇから見て出力電圧Ｖｏｕｔの低下は誤差電圧Ｖｃｍｐの上昇をもたらす。出力電流Ｉｏｕｔの低下は出力電圧Ｖｏｕｔの上昇につながり、目標電圧Ｖｔｇから見て出力電圧Ｖｏｕｔの上昇は誤差電圧Ｖｃｍｐの低下をもたらす。誤差電圧Ｖｃｍｐの上昇に応答してオンデューティが増加するよう且つ誤差電圧Ｖｃｍｐの低下に応答してオンデューティが低下するよう、リセットコンパレータ１４は誤差電圧Ｖｃｍｐ及びスロープ電圧Ｖｓｌｐに基づき信号ＲＳＴを生成する。オンデューティは、トランジスタＭＨのオン期間の長さとトランジスタＭＨのオフ期間の長さとの和に対する、トランジスタＭＨのオン期間の長さの比を表す。
基本スイッチング制御ＢＣ１においてロジック回路１６はオンデューティに上限デューティを設け、オンデューティが上限デューティを超えないよう制御信号（ＳＨ、ＳＬ）を生成して良い。従って例えば、スイッチング周波数が１ＭＨｚ（メガヘルツ）であって且つ上限デューティが９５％である場合において、制御信号ＳＨにアップエッジを生じさせてから０．９５マイクロ秒経過しても信号ＲＳＴにアップエッジが生じないとき、ロジック回路１６は、信号ＲＳＴに依らず、即時、制御信号ＳＨにダウンエッジを且つ制御信号ＳＬにアップエッジを生じさせて良い。
［過電流保護動作］
次に、過電流保護回路２０を用いて実現される過電流保護動作を説明する。ここで、図４に示す如く、“ＩＬ＞０”であるときにおいて、トランジスタＭＨに流れる電流を記号“ＩＭＨ”で表し、トランジスタＭＬに流れる電流を記号“ＩＭＬ”で表す。電流ＩＭＨはトランジスタＭＨのオン期間においてトランジスタＭＨのドレインからソースに向けて流れる電流を表し、電流ＩＭＬはトランジスタＭＬのオン期間においてトランジスタＭＬのソースからドレインに向けて流れる電流を表すものとする。故に、電流ＩＭＨの値はトランジスタＭＨのオン期間にてトランジスタＭＨに流れる電流の値（大きさ）を表し、電流ＩＭＬの値はトランジスタＭＬのオン期間にてトランジスタＭＬに流れる電流の値（大きさ）を表す。また、出力段ＭＭに流れる電流を記号“ＩＭＭ”にて表す（図５参照）。トランジスタＭＨのオン期間において“ＩＭＭ＝ＩＭＨ＝ＩＬ”であり、トランジスタＭＬのオン期間において“ＩＭＭ＝ＩＭＬ＝ＩＬ”である。
図５は過電流保護動作が行われるときのタイミングチャートである。図５では、上から下に向けて順に、スイッチ電圧ＶＳＷ、信号ＯＣＰ、信号ＯＣＰ＿Ｃ、電流ＩＭＭ、信号ＳＥＴ、信号ＲＳＴ、制御信号ＳＨ、制御信号ＳＬ、ゲート信号ＧＨ、ゲート信号ＧＬの波形が示される。信号ＯＣＰ及びＯＣＰ＿Ｃは過電流保護回路２０から出力される信号である。信号ＯＣＰ＿Ｃは、信号ＯＣＰと同様にハイレベル又はローレベルを持つ二値信号である。
信号ＯＣＰ及びＯＣＰ＿Ｃは原則としてローレベルを有する。過電流保護回路２０は所定の過電流検出条件の成立下において信号ＯＣＰに微小時間だけハイレベルを持たせ、所定の解除条件の成立下において信号ＯＣＰ＿Ｃに微小時間だけハイレベルを持たせる。ハイレベルの信号ＯＣＰは過電流保護信号（換言すれば過電流検出信号）として機能し、ハイレベルの信号ＯＣＰ＿Ｃは解除信号として機能する。
時間が進行するにつれて、時刻ｔＡ１、ｔＡ２、ｔＡ３、ｔＡ４、ｔＡ５、ｔＡ６、ｔＡ７が、この順番で訪れるものとする。時刻ｔＡ１より前の時刻から時刻ｔＡ４の直前までは上述の基本スイッチング制御ＢＣ１が継続的に実行される。時刻ｔＡ１にて信号ＳＥＴにアップエッジが生じる。時刻ｔＡ３は時刻ｔＡ１から１ＰＷＭ周期（即ち時間（１／ｆｐｗｍ））だけ後の時刻であり、時刻ｔＡ５は時刻ｔＡ１から２ＰＷＭ周期（即ち時間（２／ｆｐｗｍ））だけ後の時刻であり、時刻ｔＡ７は時刻ｔＡ１から３ＰＷＭ周期（即ち時間（３／ｆｐｗｍ））だけ後の時刻である。
時刻ｔＡ１での信号ＳＥＴのアップエッジを契機にトランジスタＭＨがターンオン且つトランジスタＭＬがターンオフする。その後、時刻ｔＡ２での信号ＲＳＴのアップエッジを契機にトランジスタＭＨがターンオフ且つトランジスタＭＬがターンオンする。更にその後、時刻ｔＡ３での信号ＳＥＴのアップエッジを契機にトランジスタＭＨがターンオン且つトランジスタＭＬがターンオフする。時刻ｔＡ３から時刻ｔＡ４にかけて電流ＩＭＨと一致する電流ＩＭＭが増大してゆく。時刻ｔＡ４より前において電流ＩＭＭの値は所定の過電流閾値ＩＯＣＰＨより小さい。時刻ｔＡ４において電流ＩＭＭの値が過電流閾値ＩＯＣＰＨに達し且つ上回る。尚、時刻ｔＡ２の後、時刻ｔＡ４に至るまでに信号ＲＳＴにアップエッジは生じていない。図５の例では、時刻ｔＡ２での信号ＲＳＴのアップエッジの後は、時刻ｔＡ７の後に、信号ＲＳＴの次のアップエッジ（不図示）が生じる。
過電流保護回路２０は、トランジスタＭＨのオン期間において電流ＩＭＭの値（ここでは電流ＩＭＨの値）と所定の過電流閾値ＩＯＣＰＨとの大小関係を検出する機能を持つ。時刻ｔＡ４において、電流ＩＭＭの値（ここでは電流ＩＭＨの値）が過電流閾値ＩＯＣＰＨを超えていない状態から過電流閾値ＩＯＣＰＨを超える状態に遷移し、過電流保護回路２０は、その遷移を検出したときに、出力段ＭＭが過電流状態にあると判断して信号ＯＣＰにアップエッジを発生させる。故にここでは、時刻ｔＡ４において信号ＯＣＰにアップエッジが生じる（即ち時刻ｔＡ４にて回路２０から過電流保護信号が出力される）。“ＩＭＭ≦ＩＯＣＰＨ”の状態から“ＩＭＭ＞ＩＯＣＰＨ”の状態に遷移することで上記の過電流検出条件が成立する。
過電流保護回路２０は、信号ＯＣＰにアップエッジを発生させた後、所定の微小時間が経過すると、信号ＯＣＰにダウンエッジを発生させる。ハイレベルの信号ＯＣＰはロジック回路１６に入力される。時刻ｔＡ４において、ハイレベルの信号ＯＣＰを契機に、ロジック回路１６は、信号ＲＳＴのレベルによらず過電流保護動作を実行する。ロジック回路１６は、過電流保護動作の実行期間において、信号ＳＥＴのレベルによらず、トランジスタＭＨをオフに維持し且つトランジスタＭＬをオンに維持する。このため、過電流保護動作の実行期間において出力段ＭＭに流れる電流ＩＭＭはコイルＬ１の蓄積エネルギの低下に伴って低下してゆく。過電流保護動作の実行期間では“ＩＭＭ＝ＩＭＬ”である。
過電流保護回路２０は、トランジスタＭＬのオン期間において電流ＩＭＭの値（ここでは電流ＩＭＬの値）と所定の解除閾値ＩＯＣＰＬとの大小関係を検出する機能を持つ。時刻ｔＡ６において、電流ＩＭＭの値（ここでは電流ＩＭＬの値）が解除閾値ＩＯＣＰＬを超えている状態から解除閾値ＩＯＣＰＬを下回る状態に遷移し、過電流保護回路２０は、その遷移を検出したときに、出力段ＭＭの過電流状態が解消されたと判断して信号ＯＣＰ＿Ｃにアップエッジを発生させる。故にここでは、時刻ｔＡ６において信号ＯＣＰ＿Ｃにアップエッジが生じる（即ち時刻ｔＡ６にて回路２０から解除信号が出力される）。“ＩＭＭ≧ＩＯＣＰＬ”の状態から“ＩＭＭ＜ＩＯＣＰＬ”の状態に遷移することで上記の解除条件が成立する。過電流保護回路２０は、信号ＯＣＰ＿Ｃにアップエッジを発生させた後、所定の微小時間が経過すると、信号ＯＣＰ＿Ｃにダウンエッジを発生させる。解除閾値ＩＯＣＰＬは過電流閾値ＩＯＣＰＨより低い。
ハイレベルの信号ＯＣＰ＿Ｃはロジック回路１６に入力される。時刻ｔＡ６におけるハイレベルの信号ＯＣＰ＿Ｃを受けて、ロジック回路１６は過電流保護動作を終了する。従って図５の例では、時刻ｔＡ４にて過電流保護動作が開始され、時刻ｔＡ６にて過電流保護動作が終了する。
その後、時刻ｔＡ７にて信号ＳＥＴにアップエッジが生じる。時刻ｔＡ７では過電流保護動作が実行されていないので、時刻ｔＡ７での信号ＳＥＴのアップエッジを契機にトランジスタＭＨがターンオン且つトランジスタＭＬがターンオフする。時刻ｔＡ５においても信号ＳＥＴにアップエッジが生じている。しかしながら、時刻ｔＡ５は過電流保護動作の実行期間に属するため、時刻ｔＡ５での信号ＳＥＴのアップエッジはロジック回路１６にて無効なものと取り扱われる。故に、時刻ｔＡ５での信号ＳＥＴのアップエッジに依らず、ロジック回路１６は時刻ｔＡ４から時刻ｔＡ７まで制御信号ＳＨをローレベルに且つ制御信号ＳＬをハイレベルに維持する。
過電流保護回路２０は、トランジスタＭＨのドレイン－ソース間電圧（従って入力端子ＩＮ及びスイッチ端子ＳＷ間の電圧）と、トランジスタＭＨのオン抵抗と、に基づき、電流ＩＭＨを検出できる。過電流保護回路２０は、トランジスタＭＬのドレイン－ソース間電圧（従ってグランド端子ＧＮＤ及びスイッチ端子ＳＷ間の電圧）と、トランジスタＭＬのオン抵抗と、に基づき、電流ＩＭＬを検出できる。トランジスタＭＨ及びＭＬのオン抵抗は過電流保護回路２０にとって既知である。実際には、過電流保護回路２０は、トランジスタＭＨのドレイン－ソース間電圧を所定の第１電圧閾値と比較することで、電流ＩＭＨと過電流閾値ＩＯＣＰＨとの高低関係を検出することができる。第１電圧閾値は過電流閾値ＩＯＣＰＨとトランジスタＭＨのオン抵抗との積に相当する。第１電圧閾値は後述の電圧ＶＯＣＰＨの値に相当する（図９及び図１２参照）。同様に、過電流保護回路２０は、トランジスタＭＬのドレイン－ソース間電圧を所定の第２電圧閾値と比較することで、電流ＩＭＬと解除閾値ＩＯＣＰＬとの高低関係を検出することができる。第２電圧閾値は解除閾値ＩＯＣＰＬとトランジスタＭＬのオン抵抗との積に相当する。
“ＩＭＭ＞ＩＯＣＰＨ”の成立を契機に実行される過電流保護動作では、トランジスタＭＨがオフ状態に維持されるため、出力段ＭＭに流れる電流ＩＭＭが、コイルＬ１の蓄積エネルギの低下に伴って低下してゆく。従って、過電流保護動作では、電流ＩＭＭの過電流閾値ＩＯＣＰＨを超えての増加が制限（抑止）される。即ち、過電流保護動作の実行により、電流ＩＭＭの値が過電流閾値ＩＯＣＰＨを超えて更に増加することが制限（抑止）される。
尚、過電流保護動作を開始してから、少なくとも所定のクールダウン時間が経過するまでは、ロジック回路１６が過電流保護動作を継続する（即ち、トランジスタＭＨのオフ状態を維持する）変形構成が採用される場合もある。当該変形構成が採用される場合、時刻ｔＡ４にて過電流保護動作が開始された後、時刻ｔＡ４よりクールダウン時間だけ後の時刻（以下、解消許可時刻と称する）までにおいて信号ＯＣＰ＿Ｃにアップエッジが発生したとしても過電流保護動作が終了しない。変形構成において、時刻ｔＡ４及び解消許可時刻間にて信号ＯＣＰ＿Ｃにアップエッジが生じていた場合、ロジック回路１６は解消許可時刻において過電流保護動作を終了させる。変形構成において、時刻ｔＡ４及び解消許可時刻間にて信号ＯＣＰ＿Ｃにアップエッジが生じていない場合、その後、信号ＯＣＰ＿Ｃにアップエッジが生じたときにロジック回路１６は過電流保護動作を終了させる。
［ソフトスタート動作］
次にＳＳ回路１９ｂを用いて実現されるソフトスタート動作を説明する。図６はソフトスタート動作に関わるタイミングチャートである。図６では、上から下に向けて順に、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、ソフトスタート電圧Ｖｓｓ、信号ＳＳＥＮＤの波形が示される。信号ＳＳＥＮＤは対比電圧生成回路１９から出力される信号である（図２参照）。時間が進行するにつれて、時刻ｔＢ１、ｔＢ２、ｔＢ３、ｔＢ４、ｔＢ５が、この順番で訪れるものとする。
時刻ｔＢ１において電源制御装置１０に対し、電圧源ＶＳの出力電圧に相当する入力電圧Ｖｉｎが供給開始される。実際には、或る程度の時間をかけて入力電圧Ｖｉｎの値が０Ｖから電圧源ＶＳの出力電圧の値へと上昇するが、ここでは当該上昇が時刻ｔＢ１にて発生すると考える。時刻ｔＢ１から電源制御装置１０内で入力電圧Ｖｉｎに基づき所定の初期シーケンス動作が行われる。初期シーケンス動作において信号ＳＳＥＮＤのレベルは初期レベルであるローレベルに設定される。
初期シーケンス動作が完了すると、時刻ｔＢ２にてＳＳ回路１９ｂはソフトスタート電圧Ｖｓｓの上昇を開始させる。時刻ｔＢ２においてソフトスタート電圧Ｖｓｓは所定の初期電圧Ｖｉｎｔを有し、初期電圧Ｖｉｎｔから上昇を開始する。ここにおける初期電圧Ｖｉｎｔは０Ｖである。但し、初期電圧Ｖｉｎｔは基準電圧Ｖｒｅｆよりも低い限り、０Ｖと相違していても良い。
尚、時刻ｔＢ２まではゲート信号ＧＨ及びＧＬが共にローレベルで固定されている。時刻ｔＢ２においてエラーアンプ１１が起動して誤差電圧Ｖｃｍｐの生成動作を開始し、時刻ｔＢ２から出力段ＭＭのスイッチング駆動が開始される。時刻ｔＢ２及び時刻ｔＢ２より後において、エラーアンプ１１の第２非反転入力端子への入力電圧は基準電圧Ｖｒｅｆに固定される。
ＳＳ回路１９ｂは時刻ｔＢ２から時刻ｔＢ４にかけてソフトスタート電圧Ｖｓｓを一定の上昇率で単調に上昇（増加）させる。但し、時刻ｔＢ２及びｔＢ４間における電圧Ｖｓｓの上昇率は一定でなくても良い。時刻ｔＢ３にて“Ｖｓｓ＝Ｖｒｅｆ”であり、時刻ｔＢ４にて“Ｖｓｓ＝Ｖｓｓｅｎｄ”である。ここで、電圧Ｖｓｓｅｎｄは基準電圧Ｖｒｅｆよりも高い所定電圧であり、例えば、基準電圧Ｖｒｅｆの１．１倍である。ＳＳ回路１９ｂはソフトスタート電圧Ｖｓｓの上昇過程においてソフトスタート電圧Ｖｓｓが電圧Ｖｓｓｅｎｄに達すると、ソフトスタート電圧Ｖｓｓを急峻に上限電圧Ｖｍａｘに向けて上昇させる。このため、時刻ｔＢ４からソフトスタート電圧Ｖｓｓは急峻に電圧Ｖｓｓｅｎｄから上限電圧Ｖｍａｘに向けて上昇する。時刻ｔＢ５にてソフトスタート電圧Ｖｓｓが上限電圧Ｖｍａｘに達する。ソフトスタート電圧Ｖｓｓが上限電圧Ｖｍａｘに達した後は“Ｖｓｓ＝Ｖｍａｘ”が保持される。上限電圧Ｖｍａｘは入力電圧Ｖｉｎに基づき電源制御装置１０内で生成される電圧の１つである。ソフトスタート電圧Ｖｓｓに関連する電圧の上下関係をまとめると、“Ｖｉｎｔ＜Ｖｒｅｆ＜Ｖｓｓｅｎｄ＜Ｖｍａｘ”である。
時刻ｔＢ２から時刻ｔＢ３までの期間において“Ｖｅ＝Ｖｓｓ”となるソフトスタート動作が行われる。時刻ｔＢ３以降では“Ｖｅ＝Ｖｒｅｆ”となる通常動作が行われる。時刻ｔＢ２及びｔＢ３間において出力電圧Ｖｏｕｔが０Ｖから目標電圧Ｖｔｇに向けて徐々に上昇してゆく。時刻ｔＢ３にて又は時刻ｔＢ３の近辺の時刻にて出力電圧Ｖｏｕｔが目標電圧Ｖｔｇに達した後は、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇにて安定化する。
ＳＳ回路１９ｂは、例えば積分回路を用いて上述の特性（時刻ｔＢ２及びｔＢ４間の特性）を有するソフトスタート電圧Ｖｓｓを生成できる。対比電圧生成回路１９は、ソフトスタート電圧Ｖｓｓの上昇過程においてソフトスタート電圧Ｖｓｓが電圧Ｖｓｓｅｎｄに達すると、信号ＳＳＥＮＤにアップエッジを発生させ、以後、信号ＳＳＥＮＤのレベルをハイレベルで固定する。図６の例では時刻ｔＢ４にて信号ＳＳＥＮＤにアップエッジが発生する。ハイレベルの信号ＳＳＥＮＤはソフトスタート電圧Ｖｓｓが電圧Ｖｓｓｅｎｄに達したことを表す。ソフトスタート電圧Ｖｓｓが電圧Ｖｓｓｅｎｄに達した後は、定電流回路等を用いたプルアップにより電圧Ｖｓｓを上限電圧Ｖｍａｘに引き上げれば良い。尚、時刻ｔＢ２及びｔＢ５間におけるソフトスタート電圧Ｖｓｓの上昇率を一定にしても良い。
時刻ｔＢ２以降、信号ＯＣＰがローレベルに維持されておれば、基本スイッチング制御ＢＣ１（図３参照）によりソフトスタート動作が実行された後、基本スイッチング制御ＢＣ１により通常動作が実行される。
［起動時における過電流保護動作の影響］
図６に示した動作を正常起動動作と称する。図６の正常起動動作では、時刻ｔＢ２以降、少なくとも時刻ｔＢ５まで、信号ＯＣＰがローレベルに維持される。仮に、時刻ｔＢ２の直後において信号ＯＣＰにアップエッジが発生して過電流保護動作が実行されると、図７に示すような起動不良が生じる可能性がある。起動不良では、過電流保護動作にてトランジスタＭＨがオフに維持されている期間中に出力電圧Ｖｏｕｔが低下し、その後、過電流保護動作の解除を経てトランジスタＭＨがターンオンされても信号ＯＣＰに再びアップエッジが発生して過電流保護動作が再度実行される、といったことが繰り返され、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇまで高まらない。時刻ｔＢ２の直後において信号ＯＣＰにアップエッジが発生して過電流保護動作が実行されたとしても、条件次第では出力電圧Ｖｏｕｔが目標電圧Ｖｔｇまで上昇する。しかしながら、その場合には、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇまで上昇するまでに正常起動動作と比べて大きな時間を要する（起動遅延）。
各種回路素子の高耐圧化に伴って高い入力電圧Ｖｉｎが用いられることもある。また出力電圧Ｖｏｕｔのリプルを低減するために、大きな容量を持つコンデンサＣ１が用いられることも多い。起動時における過電流保護動作は、入力電圧Ｖｉｎが高いほど、コンデンサＣ１の容量が大きいほど、発生しやすくなる。
［過電流閾値の可変設定］
これらの事情を考慮し、電源制御装置１０では、出力段ＭＭのスイッチング駆動の開始からの経過時間（以下、経過時間ＴＥＬＰと称する）に応じて過電流閾値ＩＯＣＰＨを可変設定する。経過時間ＴＥＬＰは時刻ｔＢ２からの経過時間に相当する。閾値設定回路２１により経過時間ＴＥＬＰに応じて過電流閾値ＩＯＣＰＨが設定される。この際、閾値設定回路２１は過電流閾値ＩＯＣＰＨの変更に伴って解消閾値ＩＯＣＰＬも変更する。例えば、“ＩＯＣＰＬ＝ＩＯＣＰＨ×ｋＡ”であって良い。ｋＡは１より小さな正の所定値（例えば０．８）を持つ。
図８に示す如く、閾値設定回路２１は経過時間ＴＥＬＰの増大に伴って過電流閾値ＩＯＣＰＨを段階的に低下させて良い。例えば、閾値設定回路２１は、経過時間ＴＥＬＰが所定時間ＴＴＨ以下であるときには過電流閾値ＩＯＣＰＨに所定の閾値ＩＴＨ１を設定し、経過時間ＴＥＬＰが所定時間ＴＴＨを超えるときには過電流閾値ＩＯＣＰＨに所定の閾値ＩＴＨ２を設定して良い。ここで“ＩＴＨ１＞ＩＴＨ２＞０”である。図８では、経過時間ＴＥＬＰに応じて過電流閾値ＩＯＣＰＨを２段階で変化させているが、３段階以上で変化させても良い。
閾値設定回路２１は、経過時間ＴＥＬＰに依存してレベル変化するソフトスタート電圧Ｖｓｓに応じて、過電流閾値ＩＯＣＰＨを段階的に低下させることができる。
図９に過電流閾値ＩＯＣＰＨを２段階で低下させるための回路１１０を示す。回路１１０を閾値設定回路２１に設けておき、回路１１０にて過電流閾値ＩＯＣＰＨを可変設定して良い。回路１１０にて過電流閾値ＩＯＣＰＨが設定される場合の、起動時タイミングチャートを図１０に示す。
回路１１０は、定電流源１１１、抵抗１１２及び１１３並びにトランジスタ１１４を有する。トランジスタ１１４はＮチャネル型のＭＯＳＦＥＴである。定電流源１１１は入力電圧Ｖｉｎの印加端とノード１１５との間に設けられ、入力電圧Ｖｉｎの印加端からノード１１５に向けて一定の電流Ｉ１１１を供給する。抵抗１１２の第１端はノード１１５に接続され、抵抗１１２の第２端は抵抗１１３を介してグランドに接続される。トランジスタ１１４のドレインは抵抗１１２及び１１３間の接続ノード（従って抵抗１１２の第２端に接続される）。トランジスタ１１４のソースはグランドに接続される。トランジスタ１１４のゲートに信号ＳＳＥＮＤが入力される。回路１１０において、ノード１１５における電圧を電圧ＶＯＣＰＨと称する。
信号ＥＥＥＮＤがローレベルを有するとき、トランジスタ１１４はオフであり、電流Ｉ１１１は抵抗１１２及び１１３の双方を流れる。信号ＥＥＥＮＤがハイレベルを有するとき、トランジスタ１１４はオンであり、電流Ｉ１１１は抵抗１１２及びトランジスタ１１４のチャネルを流れ、抵抗１１３には実質的に流れない（ここでは、トランジスタ１１４のオン抵抗は十分に小さく、ゼロとみなす）。故に、回路１１０において、トランジスタ１１４のオフ期間における電圧ＶＯＣＰＨは、電流Ｉ１１１による抵抗１１３の電圧降下の分だけ、トランジスタ１１４のオン期間における電圧ＶＯＣＰＨよりも高い。
回路１１０にて過電流閾値ＩＯＣＰＨを可変設定する場合、閾値設定回路２１は、過電流閾値ＩＯＣＰＨをノード１１５における電圧ＶＯＣＰＨの値に正の比例定数にて比例させる。即ち、ノード１１５における電圧ＶＯＣＰＨについて“ＩＯＣＰＨ＝ｋＰ１×ＶＯＣＰＨ”が成立する。ｋＰ１はジーメンスを単位として持ち、“ｋＰ１＞０”である。回路１１０にて過電流閾値ＩＯＣＰＨを可変設定する場合、過電流閾値ＩＯＣＰＨは、時刻ｔＢ４より前では閾値ＩＴＨ１を有し、時刻ｔＢ４にて閾値ＩＴＨ１から閾値ＩＴＨ２に切り替わり、以後、閾値ＩＴＨ２にて固定される。過電流保護回路２０は、トランジスタＭＨのオン期間においてトランジスタＭＨのドレイン－ソース間電圧の大きさをノード１１５における電圧ＶＯＣＰＨの大きさと比較し、前者が後者より大きいとき“ＩＭＭ＝ＩＭＨ＞ＩＯＣＰＨ”であり、前者が後者より小さいとき“ＩＭＭ＝ＩＭＨ＜ＩＯＣＰＨ”であると判断できる。
図１１に示す如く、閾値設定回路２１は経過時間ＴＥＬＰの増大に伴って過電流閾値ＩＯＣＰＨを連続的に低下させても良い。例えば、“ＩＯＣＰＨ＝ＩＴＨ１－ｋＢ・ＴＥＬＰ”が成立するよう、閾値設定回路２１は過電流閾値ＩＯＣＰＨを生成して良い。但し、過電流閾値ＩＯＣＰＨの下限は閾値ＩＴＨ２であり、過電流閾値ＩＯＣＰＨが閾値ＩＴＨ２にまで低下した後は過電流閾値ＩＯＣＰＨが閾値ＩＴＨ２に設定及び固定されるものとする。ｋＢは正の所定値を有する係数である。
閾値設定回路２１は、経過時間ＴＥＬＰに依存してレベル変化するソフトスタート電圧Ｖｓｓに応じて、過電流閾値ＩＯＣＰＨを連続的に低下させることができる。
図１２に過電流閾値ＩＯＣＰＨを連続的に低下させるための回路１３０を示す。回路１３０を閾値設定回路２１に設けておき、回路１３０にて過電流閾値ＩＯＣＰＨを可変設定して良い。回路１３０にて過電流閾値ＩＯＣＰＨが設定される場合の、起動時タイミングチャートを図１３に示す。
回路１３０の構成を説明する。回路１３０は、抵抗１３１～１３３及び１４０、オペアンプ１３４、トランジスタ１３５～１３９並びに定電流源１４１を備える。トランジスタ１３５、１３８及び１３９はＮチャネル型のＭＯＳＦＥＴであり、トランジスタ１３６及び１３７はＰチャネル型のＭＯＳＦＥＴである。
抵抗１３１の一端にソフトスタート電圧Ｖｓｓが供給され、抵抗１３１の他端が抵抗１３２を介してグランドに接続される。抵抗１３１及び１３２間の接続ノードはオペアンプ１３４の非反転入力端子に接続される。オペアンプ１３４の反転入力端子はトランジスタ１３５のソースに接続されると共に抵抗１３３を介してグランドに接続される。オペアンプ１３４の出力端子はトランジスタ１３５のゲートに接続される。トランジスタ１３５のドレインは、トランジスタ１３６のドレイン及びゲート並びにトランジスタ１３７のゲートに共通接続される。トランジスタ１３６及び１３７の各ソースに対して内部電源電圧Ｖｒｅｇが印加される。内部電源電圧Ｖｒｅｇは正の直流電圧値を有し、入力電圧Ｖｉｎに基づき電源制御装置１０内で生成される。トランジスタ１３７のドレインは、トランジスタ１３８のドレイン及びゲート並びにトランジスタ１３９のゲートに共通接続される。トランジスタ１３８及び１３９の各ソースはグランドに接続される。トランジスタ１３９のドレインはノード１４２に接続される。
定電流源１４１は内部電源電圧Ｖｒｅｇの印加端とノード１４２との間に設けられ、入内部電源電圧Ｖｒｅｇの印加端からノード１４２に向けて一定の電流Ｉ１４１を供給する。抵抗１４０の一端はノード１４２に接続され、抵抗１４０の他端はグランドに接続される。
回路１３０の動作を説明する。抵抗１３１及び１３２間の接続ノードにソフトスタート電圧Ｖｓｓの分圧が発生する。オペアンプ１３４は、抵抗１３１及び１３２間の接続ノードにおける電圧と抵抗１３３で発生する電圧降下とが等しくなるよう、トランジスタ１３５のゲート電位を制御する。このため、抵抗１３１及び１３２間の接続ノードの電圧に応じたドレイン電流（従ってソフトスタート電圧Ｖｓｓに応じたドレイン電流）がトランジスタ１３６に流れる。トランジスタ１３６及び１３７は第１カレントミラー回路を構成し、トランジスタ１３８及び１３９は第２カレントミラー回路を構成する。このため、トランジスタ１３６のドレイン電流に比例する電流ＩＤ１３９がトランジスタ１３９にて発生する。電流ＩＤ１３９は、トランジスタ１３９のドレイン電流として、ノード１４２からトランジスタ１３９を通じグランドへと流れる。
回路１３０においては、ノード１４２における電圧が電圧ＶＯＣＰＨである。抵抗１４０の抵抗値を記号“Ｒ１４０”で表した場合、ノード１４２における電圧ＶＯＣＰＨは“ＶＯＣＰＨ＝（Ｉ１４１－ＩＤ１３９）・Ｒ１４０”にて表される。電流ＩＤ１３９はソフトスタート電圧Ｖｓｓに比例し、ソフトスタート電圧Ｖｓｓの上昇に伴って増大する。このため、ノード１４２における電圧ＶＯＣＰＨは、ソフトスタート電圧Ｖｓｓの上昇に伴って低下する。尚、“ＶＳＳ＝Ｖｍａｘ”であるときに電流ＩＤ１３９は最大となるが、“ＶＳＳ＝Ｖｍａｘ”であるときにも“Ｉ１４１＞ＩＤ１３９”が成立する。
回路１３０にて過電流閾値ＩＯＣＰＨを可変設定する場合、閾値設定回路２１は、過電流閾値ＩＯＣＰＨをノード１４２における電圧ＶＯＣＰＨの値に正の比例定数にて比例させる。即ち、ノード１４２における電圧ＶＯＣＰＨについて“ＩＯＣＰＨ＝ｋＰ２×ＶＯＣＰＨ”が成立する。ｋＰ２はジーメンスを単位として持ち、“ｋＰ２＞０”である。回路１３０にて過電流閾値ＩＯＣＰＨを可変設定する場合、過電流閾値ＩＯＣＰＨは、時刻ｔＢ２以前にて閾値ＩＴＨ１を有し、時刻ｔＢ２及びｔＢ５間にて電圧ＶＯＣＰＨの低下につれて閾値ＩＴＨ１から閾値ＩＴＨ２へと低下してゆき、時刻ｔＢ５にて閾値ＩＴＨ２を有し、以後、閾値ＩＴＨ２にて固定される。過電流保護回路２０は、トランジスタＭＨのオン期間においてトランジスタＭＨのドレイン－ソース間電圧の大きさをノード１４２における電圧ＶＯＣＰＨの大きさと比較し、前者が後者より大きいとき“ＩＭＭ＝ＩＭＨ＞ＩＯＣＰＨ”であり、前者が後者より小さいとき“ＩＭＭ＝ＩＭＨ＜ＩＯＣＰＨ”であると判断できる。
本実施例によれば、出力電圧Ｖｏｕｔの０Ｖからの上昇開始直後及びその近辺において過電流閾値ＩＯＣＰＨが高められるため、過電流保護動作が発生しにくくなり、結果、上述したような起動不良又は起動遅延が抑制される。常に“ＩＯＣＰＨ＝ＩＴＨ２”とされる第１仮想構成では、起動不良又は起動遅延の回避のためにコンデンサＣ１の容量を比較的小さく設定する必要がある。本実施例の構成によれば仮想構成よりもコンデンサＣ１の容量を大きく設定しても起動不良及び起動遅延が抑制されるので、仮想構成よりもコンデンサＣ１の容量を実際に大きく設定できる。コンデンサＣ１の容量を増大させることで出力電圧Ｖｏｕｔのリプル低減が可能である。また、常に“ＩＯＣＰＨ＝ＩＴＨ１”とされる第２仮想構成では、スイッチング電源装置１の起動完了後における過電流閾値ＩＯＣＰＨが高すぎるため、適正な過電流保護が難しくなる。
＜＜実施例ＥＸ１＿２＞＞
実施例ＥＸ１＿２を説明する。実施例ＥＸ１＿２及び後述される実施例ＥＸ１＿３は実施例ＥＸ１＿１を基礎とする実施例である。実施例ＥＸ１＿２にて特に記述無き事項は、矛盾なき限り、実施例ＥＸ１＿１の記載が実施例ＥＸ１＿２にも適用される（後述される実施例ＥＸ１＿３でも同様）。
実施例ＥＸ１＿１では、電源制御装置１０に対して入力電圧Ｖｉｎが供給開始されることで出力段ＭＭのスイッチング駆動が開始される。
図１４に示す如く、電源制御装置１０に外部端子の１つとしてイネーブル端子ＥＮが設けられていても良く、この場合には、イネーブル端子ＥＮへ供給されるイネーブル信号Ｓｅｎに応じて出力段ＭＭのスイッチング駆動が開始される場合がある。イネーブル信号Ｓｅｎは、電源制御装置１０とは異なる外部装置（マイクロコンピュータ等）からイネーブル端子ＥＮに入力される。
電圧源ＶＳの出力電圧が入力電圧Ｖｉｎとして入力端子ＩＮに供給されていることを前提に、実施例ＥＸ１＿２に係る電源制御装置１０の動作を説明する。電源制御装置１０に設けられたイネーブル回路２２はイネーブル端子ＥＮにおけるイネーブル信号Ｓｅｎを二値化することで、イネーブル信号Ｓｅｎが第１レベル及び第２レベルの何れのレベルを有するかを検出する。第１レベル及び第２レベルの内、一方のレベルは他方のレベルよりも高い。イネーブル回路２２はイネーブル信号Ｓｅｎのレベルが第１レベルから第２レベルに変化したとき、スイッチング制御信号ＳＷＣに対して所定の起動信号を出力する。スイッチング制御回路ＳＷＣは、起動信号の受信を契機に、出力段ＭＭのスイッチング駆動を開始する。
実施例ＥＸ１＿２では、イネーブル信号Ｓｅｎが第１レベルを有している期間で上述の初期シーケンス動作が完了している。実施例ＥＸ１＿２では、イネーブル信号Ｓｅｎのレベルが第１レベルから第２レベルに変化した時刻（詳細にはスイッチング制御回路ＳＷＣにおける起動信号の受信時刻）が図６の時刻ｔＢ２に相当する。イネーブル信号Ｓｅｎのレベルが第２レベルに変化した後の動作は実施例ＥＸ１＿１と同様である。その後、イネーブル信号Ｓｅｎのレベルが第２レベルから第１レベルに戻ると、出力段ＭＭのスイッチング駆動が停止される。
＜＜実施例ＥＸ１＿３＞＞
実施例ＥＸ１＿３を説明する。実施例ＥＸ１＿３では上述の各事項に対する補足事項又は変形技術等を説明する。
スイッチング電源装置１及び電源制御装置１０の構成は、ソフトスタート機能（入力電圧Ｖｉｎの供給開始から出力電圧Ｖｏｕｔを目標電圧Ｖｔｇに向けて徐々に上昇させる機能）を有する構成であれば任意である。図２の構成では、コイル電流ＩＬを参照した電流モード制御にて出力段ＭＭがスイッチング駆動されているが、本開示において電流モード制御の採用／不採用は任意である（従って出力段ＭＭのスイッチング駆動はコイル電流ＩＬに基づくものでなくても良い）。
スイッチング制御回路ＳＷＣは、帰還電圧Ｖｆｂに基づき制御信号（ＳＨ、ＳＬ）を生成する制御信号生成回路と、制御信号に基づき出力段ＭＭをスイッチング駆動するドライバ１７と、で構成されると考えることができる。制御信号生成回路は、帰還電圧Ｖｆｂ及び対比電圧Ｖｅ間の誤差を減ずるように制御信号（ＳＨ、ＳＬ）を生成する。図２の構成において、制御信号生成回路は符号１１～１６及び１８～２１にて参照される各部位を有する。
上述のスイッチング電源装置１は降圧型のスイッチング電源装置であるが、本開示に係る技術が適用されるスイッチング電源装置は昇圧型のスイッチング電源装置であっても良い。昇圧型のスイッチング電源装置は入力電圧Ｖｉｎを昇圧することで入力電圧Ｖｉｎより高い出力電圧Ｖｏｕｔを生成する。スイッチング電源装置１が昇圧型のスイッチング電源装置である場合、図１５に示す如く、コイルＬ１の第１端は入力電圧Ｖｉｎの印加端（入力電圧Ｖｉｎが加わる端子）に接続され、コイルＬ１の第２端はトランジスタＭＨのドレイン及びトランジスタＭＬのソースに接続され、トランジスタＭＨのソースはグランドに接続され、トランジスタＭＬのドレインは出力端子ＯＵＴに接続されると共にコンデンサＣ１を介してグランドに接続される。図１５の構成において、整流素子としてのトランジスタＭＬを、トランジスタＭＨのドレインに接続されたアノード及び出力端子ＯＵＴに接続されたカソードを有する同期整流ダイオードに置換しても良い。何れにせよ、出力段ＭＭのスイッチング駆動において出力素子（ＭＨ）がオン及びオフ間で切り替えられることでコイルＬ１に流れる電流（ＩＬ）に基づき出力電圧Ｖｏｕｔが生成される。
＜＜第１付記＞＞
上述の実施形態（特に実施例ＥＸ１＿１～ＥＸ１＿３）にて具体的構成例が示された本開示について第１付記を設ける。
本開示の一側面に係る電源制御装置は、入力電圧（Ｖｉｎ）から出力電圧（Ｖｏｕｔ）を生成するスイッチング電源装置（１）の出力段（ＭＭ）を制御するよう構成された電源制御装置（１０）であって、前記出力電圧に応じた帰還電圧（Ｖｆｂ）に基づき前記出力段をスイッチング駆動するよう構成されたスイッチング制御回路（ＳＷＣ）を備え、前記出力段のスイッチング駆動を通じて前記入力電圧から前記出力電圧が生成され、前記スイッチング制御回路は、過電流閾値（ＩＯＣＰＨ）を設定する閾値設定回路（２１）と、前記出力段に流れる電流の値が前記過電流閾値を超えたとき過電流保護信号を出力するよう構成された過電流保護回路（２０）と、を備えて、前記過電流保護信号の出力に応答して、前記出力段に流れる電流の前記過電流閾値を超えての増加を制限する過電流保護動作を実行し、前記閾値設定回路は、前記出力段のスイッチング駆動の開始からの経過時間（ＴＥＬＰ）に応じて、前記過電流閾値を設定する構成（第１の構成）である。
これにより、スイッチング駆動の開始直後において、望ましくない過電流保護動作の実行を抑制することが可能となる。結果、起動不良又は起動遅延を抑制することが可能となる。
上記第１の構成に係る電源制御装置において、前記閾値設定回路は、前記過電流閾値を、第１の閾値（ＩＴＨ１）、又は、前記第１の閾値よりも低い第２の閾値（ＩＴＨ２）に設定し、前記経過時間の増大に伴って前記過電流閾値を前記第１の閾値から前記第２の閾値に切り替える構成（第２の構成）であっても良い。
これにより、スイッチング駆動の開始直後及びその近辺において過電流閾値が相対的に高くなるため、望ましくない過電流保護動作の実行を抑制することが可能となる。結果、起動不良又は起動遅延を抑制することが可能となる。
上記第２の構成に係る電源制御装置において、前記スイッチング制御回路は、前記帰還電圧と対比電圧（Ｖｅ）との誤差を減ずるように前記出力段をスイッチング駆動し、前記スイッチング制御回路は、前記出力段のスイッチング駆動の開始後、所定の基準電圧（Ｖｒｅｆ）よりも低い初期電圧（Ｖｉｎｔ）から徐々に上昇するソフトスタート電圧（Ｖｓｓ）を前記対比電圧として用い、前記ソフトスタート電圧が前記基準電圧を超えた後は前記基準電圧を前記対比電圧として用い、前記閾値設定回路は、前記経過時間に依存する前記ソフトスタート電圧に応じて前記過電流閾値を前記第１の閾値から前記第２の閾値に切り替える構成（第３の構成）であっても良い。
上記第３の構成に係る電源制御装置において、前記閾値設定回路は、前記ソフトスタート電圧が前記基準電圧より高い所定電圧（Ｖｓｓｅｎｄ）に達したとき、前記過電流閾値を前記第１の閾値から前記第２の閾値に切り替える構成（第４の構成）であっても良い。
上記第１の構成に係る電源制御装置において、前記閾値設定回路は、前記経過時間の増大に伴って前記過電流閾値を第１の閾値から前記第１の閾値よりも小さな第２の閾値へと連続的に低下させた後、前記過電流閾値を前記第２の閾値に設定する構成（第５の構成）であっても良い。
これにより、スイッチング駆動の開始直後及びその近辺において過電流閾値が相対的に高くなるため、望ましくない過電流保護動作の実行を抑制することが可能となる。結果、起動不良又は起動遅延を抑制することが可能となる。
上記第５の構成に係る電源制御装置において、前記スイッチング制御回路は、前記帰還電圧と対比電圧（Ｖｅ）との誤差を減ずるように前記出力段をスイッチング駆動し、前記スイッチング制御回路は、前記出力段のスイッチング駆動の開始後、所定の基準電圧（Ｖｒｅｆ）よりも低い初期電圧（Ｖｉｎｔ）から徐々に上昇するソフトスタート電圧（Ｖｓｓ）を前記対比電圧として用い、前記ソフトスタート電圧が前記基準電圧を超えた後は前記基準電圧を前記対比電圧として用い、前記閾値設定回路は、前記経過時間に依存する前記ソフトスタート電圧に応じて前記過電流閾値を前記第１の閾値から前記第２の閾値へと連続的に低下させた後、前記過電流閾値を前記第２の閾値に設定する構成（第６の構成）であっても良い。
上記第６の構成に係る電源制御装置において、前記スイッチング制御回路は、前記出力段のスイッチング駆動の開始後、前記ソフトスタート電圧を前記初期電圧より高い所定の上限電圧（Ｖｍａｘ）まで徐々に上昇させ、前記閾値設定回路は、前記ソフトスタート電圧の上昇期間において前記ソフトスタート電圧に応じ前記過電流閾値を前記第１の閾値から前記第２の閾値に向けて連続的に低下させ、前記ソフトスタート電圧が前記上限電圧に達した後は前記過電流閾値を前記第２の閾値に設定する構成（第７の構成）であっても良い。
上記第１～第７の構成の何れかに係る電源制御装置において、前記電源制御装置に対して前記入力電圧が供給開始されることで前記出力段のスイッチング駆動が開始される構成（第８の構成）であっても良い。
上記第１～第７の構成の何れかに係る電源制御装置において、イネーブル信号（Ｓｅｎ）を受けるイネーブル端子（ＥＮ）を備え、前記電源制御装置に前記入力電圧が供給されている状態において前記イネーブル信号のレベルが第１レベルから第２レベルに変化したことを契機に、前記出力段のスイッチング駆動が開始される構成（第９の構成）であっても良い。
上記第１～第９の構成の何れかに係る電源制御装置において、前記出力段は、スイッチング素子にて構成される出力素子（ＭＨ）と、前記出力素子に接続される整流素子（ＭＬ）と、を有し、前記出力素子及び前記整流素子間の接続ノードに対してコイル（Ｌ１）が接続され、前記出力段のスイッチング駆動において前記出力素子がオン及びオフ間で切り替えられることで前記コイルに流れる電流に基づき前記出力電圧が生成される構成（第１０の構成）であっても良い。
＜＜実施例ＥＸ２＿１＞＞
実施例ＥＸ２＿１を説明する。図１６に実施例ＥＸ２＿１に係るスイッチング電源装置１の構成を示す。実施例ＥＸ２＿１に係るスイッチング電源装置１は電源制御装置１０として電源制御装置２１０を有する。
実施例ＥＸ２＿１に係る電源制御装置２１０の内部構成について説明する。電源制御装置２１０は、出力段ＭＭと、エラーアンプ２１１と、位相補償回路２１２と、スロープ電圧生成回路２１３と、リセットコンパレータ２１４と、セット信号生成回路２１５と、ロジック回路２１６と、ドライバ２１７と、逆流検出回路２１８と、過電流保護回路２２０と、誤差電圧変化抑制回路２２１と、を備える。実施例ＥＸ２＿１において、図１のスイッチング制御回路ＳＷＣは符号２１１～２１８、２２０及び２２１にて参照される各部位を有する。後述の信号ＲＳＴ、ＳＥＴ、ＳＨ、ＳＬ、ＺＸＯＵＴ及びＯＣＰはハイレベル又はローレベルの信号レベルをとる二値信号である。信号ＳＥＴはセット信号として機能し且つ信号ＲＳＴはリセット信号として機能する。或いは、ハイレベルの信号ＳＥＴのみがセット信号として機能し且つハイレベルの信号ＲＳＴのみがリセット信号として機能する、と考えても良い。
エラーアンプ２１１は、電流出力型のトランスコンダクタンスアンプである。エラーアンプ２１１は、反転入力端子、非反転入力端子及び出力端子を備える。エラーアンプ２１１の反転入力端子は帰還端子ＦＢに接続されて帰還電圧Ｖｆｂを受ける。エラーアンプ２１１の非反転入力端子には所定の基準電圧Ｖｒｅｆが供給される。基準電圧Ｖｒｅｆは、正の所定電圧値を有する直流電圧であり、電源制御装置２１０内の図示されない基準電圧生成回路にて生成される。エラーアンプ２１１の出力端子は配線ＷＲ２１１（誤差出力配線）に接続される。
エラーアンプ２１１は、帰還電圧Ｖｆｂ及び基準電圧Ｖｒｅｆ間の差分に応じた電流信号Ｉ２１１を自身の出力端子から出力することで、帰還電圧Ｖｆｂ及び基準電圧Ｖｒｅｆ間の差分に応じた電圧を配線ＷＲ２１１に発生させる。配線ＷＲ２１１に加わる電圧は誤差電圧Ｖｃｍｐである。但し、配線ＷＲ２１１に加わる電圧をレベルシフトした電圧が誤差電圧Ｖｃｍｐであっても良い。電流信号Ｉ２１１による電荷は配線ＷＲ２１１に対して入出力される。具体的には、エラーアンプ２１１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときには配線ＷＲ２１１の電位が上がるようエラーアンプ２１１から配線ＷＲ２１１に向けて電流信号Ｉ２１１による電流を出力し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときには配線ＷＲ２１１の電位が下がるよう配線ＷＲ２１１からエラーアンプ２１１に向けて電流信号Ｉ２１１による電流を引き込む。帰還電圧Ｖｆｂ及び基準電圧Ｖｒｅｆ間の差分の絶対値が増大するにつれて、電流信号Ｉ２１１による電流の大きさも増大する。
尚、電源制御装置２１０の起動時において、０Ｖから基準電圧Ｖｒｅｆを超える電圧に向けて緩やかに上昇するソフトスタート電圧が電源制御装置２１０内で生成されて良い。この場合、エラーアンプ２１１は、基準電圧Ｖｒｅｆとソフトスタート電圧の内、低い方の電圧を帰還電圧Ｖｆｂと比較して比較結果に基づき電流信号Ｉ２１１を生成する。但し、実施例ＥＸ２＿１では、ソフトスタート電圧が基準電圧Ｖｒｅｆよりも高くなった後の状態を考えるものとし、以下、ソフトスタート電圧の存在を無視する。
位相補償回路２１２は、配線ＷＲ２１１とグランドとの間に設けられ、電流信号Ｉ２１１の入力を受けて配線ＷＲ２１１の電圧の位相（誤差電圧Ｖｃｍｐの位相）を補償する。位相補償回路２１２は抵抗２１２ａ（位相補償抵抗）及びコンデンサ２１２ｂ（位相補償コンデンサ）の直列回路を有する。具体的には抵抗２１２ａの一端が配線ＷＲ２１１に接続され、抵抗２１２ａの他端はコンデンサ２１２ｂを介してグランドに接続される。抵抗２１２ａの抵抗値及びコンデンサ２１２ｂの静電容量値を適切に設定することにより配線ＷＲ２１１の電圧の位相（誤差電圧Ｖｃｍｐの位相）を補償して出力帰還ループの発振を防ぐことができる。
スロープ電圧生成回路２１３はランプ波形を有するスロープ電圧Ｖｓｌｐを生成及び出力する。スロープ電圧Ｖｓｌｐは、コイル電流ＩＬの値を示す情報（以下、コイルＬ１の電流情報と称する）を有する。具体的には、回路２１３は、トランジスタＭＨのオン期間においてトランジスタＭＨに流れる電流（従ってコイル電流ＩＬ）に比例するセンス電圧と、トランジスタＭＨのオン期間において０Ｖから徐々に増加するランプ電圧を生成する。回路２１３は、トランジスタＭＨのオン期間においてセンス電圧にランプ電圧を加算して得られる電圧（即ちセンス電圧とランプ電圧の和）をスロープ電圧Ｖｓｌｐとして生成する。故に、トランジスタＭＨのオン期間においてスロープ電圧Ｖｓｌｐは単調に上昇する。ランプ電圧の加算により、電流モード制御にて生じ得るサブハーモニック発振を抑制することができる。
尚、センス電圧がコイルＬ１の電流情報を有する限り、センス電圧の生成方法は任意である。例えば、トランジスタＭＬのオン期間においてトランジスタＭＬに流れる電流（従ってコイル電流ＩＬ）を検出することでセンス電圧を生成するようにしても良い。或いは、コイル電流ＩＬを電流センサにて直接検出することでセンス電圧を生成するようにしても良い。スロープ電圧ＶｓｌｐはトランジスタＭＨのオン期間においてのみ有意に機能し、トランジスタＭＨのオフ期間においてスロープ電圧Ｖｓｌｐは０Ｖに固定されていて良い。
リセットコンパレータ２１４に対して誤差電圧Ｖｃｍｐ及びスロープ電圧Ｖｓｌｐが供給される。リセットコンパレータ２１４は誤差電圧Ｖｃｍｐ及びスロープ電圧Ｖｓｌｐに基づき、信号ＲＳＴを生成及び出力する。リセットコンパレータ２１４において、反転入力端子は配線ＷＲ２１１に接続されて誤差電圧Ｖｃｍｐを受け、非反転入力端子にてスロープ電圧Ｖｓｌｐを受ける。故に、リセットコンパレータ２１４は、“Ｖｃｍｐ＞Ｖｓｌｐ”の成立時においてローレベルの信号ＲＳＴを出力し、“Ｖｃｍｐ＜Ｖｓｌｐ”の成立時においてハイレベルの信号ＲＳＴを出力する。“Ｖｃｍｐ＝Ｖｓｌｐ”の成立時において信号ＲＳＴはローレベル又はハイレベルとなる。
図１７に信号ＲＳＴを含む幾つかの信号の波形を示す。トランジスタＭＨのオン期間においてスロープ電圧Ｖｓｌｐが単調に上昇する。スロープ電圧Ｖｓｌｐの上昇過程において“Ｖｃｍｐ＞Ｖｓｌｐ”の状態から“Ｖｃｍｐ＜Ｖｓｌｐ” の状態に切り替わったときに、リセットコンパレータ２１４は信号ＲＳＴにアップエッジを発生させる。信号ＲＳＴのアップエッジを契機にトランジスタＭＨのオフ期間に移行してスロープ電圧Ｖｓｌｐは０Ｖに戻るため、信号ＲＳＴのハイレベル期間は微小である。電源制御装置２１０に対する電力投入直後など、特別な状態を除き“Ｖｃｍｐ＞０”である。
セット信号生成回路２１５は、所定の周波数ｆｐｗｍを有する信号ＳＥＴを生成及び出力する。信号ＳＥＴは周波数ｆｐｗｍにてパルスが生じる信号である。即ち、信号ＳＥＴの周期ごとに微小時間だけハイレベルとなるパルスが信号ＳＥＴに生じる。周波数ｆｐｗｍにて発振するオシレータを用いてセット信号生成回路２１５を形成できる。信号ＳＥＴの１周期の長さは周波数ｆｐｗｍの逆数である。周波数ｆｐｗｍの逆数の間隔で信号ＳＥＴにアップエッジが生じる。以下、周波数ｆｐｗｍの逆数をＰＷＭ周期と称する。
ロジック回路２１６は、信号ＳＥＴ及びＲＳＴに基づき制御信号ＳＨ及びＳＬを生成及び出力する。図１７に示す如く、ロジック回路２１６は、信号ＳＥＴのアップエッジを契機に制御信号ＳＨにアップエッジを生じさせると共に制御信号ＳＬにダウンエッジを生じさせ、且つ、信号ＲＳＴのアップエッジを契機に制御信号ＳＨにダウンエッジを生じさせると共に制御信号ＳＬにアップエッジを生じさせる。尚、信号ＲＳＴのアップエッジを契機に制御信号ＳＬにアップエッジを生じさせた後、ハイレベルの逆流検出信号ＺＸＯＵＴがロジック回路２１６に入力された場合にあっては、ロジック回路２１６は、信号ＳＥＴの次のアップエッジを待たずに制御信号ＳＬにダウンエッジを生じさせる。
ここで、ロジック回路２１６に対しては過電流保護回路２２０の出力信号（信号ＯＣＰを含む）も入力される。後にも説明されるが、過電流保護回路２２０の出力信号に基づき過電流保護動作が行われる期間では、ロジック回路２１６による上述の動作は停止される。
ドライバ２１７は、トランジスタＭＨ及びＭＬの各ゲート、スイッチ端子ＳＷ並びにグランド端子ＧＮＤに接続される。ドライバ２１７は、制御信号ＳＨ及びＳＬに応じたゲート信号ＧＨ及びＧＬを夫々トランジスタＭＨ及びＭＬのゲートに供給することで、トランジスタＭＨ及びＭＬを個別にオン又はオフとする。ドライバ２１７は、制御信号ＳＨがハイレベルであるときにはゲート信号ＧＨをハイレベルに設定することでトランジスタＭＨをオンとし、制御信号ＳＨがローレベルであるときにはゲート信号ＧＨをローレベルに設定することでトランジスタＭＨをオフとする。ドライバ２１７は、制御信号ＳＬがハイレベルであるときにはゲート信号ＧＬをハイレベルに設定することでトランジスタＭＬをオンとし、制御信号ＳＬがローレベルであるときにはゲート信号ＧＬをローレベルに設定することでトランジスタＭＬをオフとする。
ロジック回路２１６は制御信号ＳＨ及びＳＬの双方を同時にハイレベルに設定することは無い。故に、トランジスタＭＨのオン期間では常にトランジスタＭＬがオフであり、トランジスタＭＬのオン期間では常にトランジスタＭＨがオフである。
逆流検出回路２１８は、トランジスタＭＬのオン期間中にスイッチ電圧Ｖｓｗをグランド電位と比較することにより、逆流電流の有無を検出して、その検出結果を示す逆流検出信号ＺＸＯＵＴを生成する。逆流検出信号ＺＸＯＵＴはロジック回路２１６に供給される。逆流電流とは、スイッチ端子ＳＷからトランジスタＭＬを介してグランドに流れ込む電流であり、負のコイル電流ＩＬに相当する。逆流検出信号ＺＸＯＵＴのレベルは、スイッチ電圧Ｖｓｗがグランド電位よりも低いときにローレベルとなり、スイッチ電圧Ｖｓｗがグランド電位よりも高いときにハイレベルとなる。つまり、逆流検出信号ＺＸＯＵＴのレベルは負のコイル電流ＩＬの発生時にハイレベルとなる。逆流電流が検知されたときにトランジスタＭＬをオンからオフに切り替えて逆流電流を遮断することで、軽負荷時の効率を向上させることができる。以下では、特に必要なき限り、信号ＺＸＯＵＴがローレベルに維持されているものとする。
過電流保護回路２２０は出力段ＭＭに流れる電流の大きさに基づき出力段ＭＭが過電流状態にあるかを検出し、その検出結果に応じた信号ＯＣＰを生成及び出力する。出力段ＭＭが過電流状態にあることが過電流保護回路２２０にて検出されたとき、ハイレベルの信号ＯＣＰがロジック回路２１６及び誤差電圧変化抑制回路２２１に供給される。回路２２０及び２２１の詳細並びにハイレベルの信号ＯＣＰに応答したロジック回路２１６の動作は後に述べることとし、先に図１７に示される基本スイッチング制御ＢＣ２を説明する。
［基本スイッチング制御ＢＣ２］
スイッチング制御回路ＳＷＣはＰＷＭ制御により出力段ＭＭをスイッチング駆動することができる。ＰＷＭはパルス幅変調（Pulse Width Modulation）の略称である。図１７はスイッチング制御回路ＳＷＣにて行うことのできる基本スイッチング制御ＢＣ２のタイミングチャートである。基本スイッチング制御ＢＣ２は、電流連続モードにて行われるＰＷＭ制御であって、且つ、信号ＯＣＰがローレベルに維持されているときに行われるＰＷＭ制御である。電流連続モードでは、スイッチ端子ＳＷから出力端子ＯＵＴに向けて常にコイル電流ＩＬが流れる。信号ＯＣＰがローレベルに維持されていることを前提として、ロジック回路２１６は、信号ＳＥＴのアップエッジを契機に制御信号ＳＨにアップエッジを生じさせると共に制御信号ＳＬにダウンエッジを生じさせ、且つ、信号ＲＳＴのアップエッジを契機に制御信号ＳＨにダウンエッジを生じさせると共に制御信号ＳＬにアップエッジを生じさせる。基本スイッチング制御ＢＣ２では、周波数ｆｐｗｍにてトランジスタＭＨ及びＭＬが交互にオン、オフとされるスイッチング動作が周期的に行われる。
基本スイッチング制御ＢＣ２において制御信号ＳＨ及びＳＬは周波数ｆｐｗｍを有するパルス幅変調信号である。基本スイッチング制御ＢＣ２において、トランジスタＭＨ及びＭＬが周波数ｆｐｗｍにてスイッチング駆動され、結果、スイッチ電圧Ｖｓｗは周波数ｆｐｗｍを有する。即ち、基本スイッチング制御ＢＣ２において、出力段ＭＭのスイッチング周波数は周波数ｆｐｗｍと一致する。基本スイッチング制御ＢＣ２において、各周期における制御信号ＳＨのハイレベル期間の長さ（即ちトランジスタＭＨのオン期間）が調整されることで、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇにて安定化する。目標電圧Ｖｔｇは出力電圧Ｖｏｕｔ及び帰還電圧Ｖｆｂ間の比と基準電圧Ｖｒｅｆとで定まり、“Ｖｔｇ＝（Ｖｏｕｔ／Ｖｆｂ）×Ｖｒｅｆ”で表される。出力電圧Ｖｏｕｔ及び帰還電圧Ｖｆｂ間の比は帰還電圧生成回路（Ｒ１、Ｒ２）による出力電圧Ｖｏｕｔの分圧比に等しい。
出力電流Ｉｏｕｔの増大は出力電圧Ｖｏｕｔの低下につながり、目標電圧Ｖｔｇから見て出力電圧Ｖｏｕｔの低下は誤差電圧Ｖｃｍｐの上昇をもたらす。出力電流Ｉｏｕｔの低下は出力電圧Ｖｏｕｔの上昇につながり、目標電圧Ｖｔｇから見て出力電圧Ｖｏｕｔの上昇は誤差電圧Ｖｃｍｐの低下をもたらす。誤差電圧Ｖｃｍｐの上昇に応答してオンデューティが増加するよう且つ誤差電圧Ｖｃｍｐの低下に応答してオンデューティが低下するよう、リセットコンパレータ２１４は誤差電圧Ｖｃｍｐ及びスロープ電圧Ｖｓｌｐに基づき信号ＲＳＴを生成する。オンデューティは、トランジスタＭＨのオン期間の長さとトランジスタＭＨのオフ期間の長さとの和に対する、トランジスタＭＨのオン期間の長さの比を表す。
基本スイッチング制御ＢＣ２においてロジック回路２１６はオンデューティに上限デューティを設け、オンデューティが上限デューティを超えないよう制御信号（ＳＨ、ＳＬ）を生成して良い。従って例えば、スイッチング周波数が１ＭＨｚ（メガヘルツ）であって且つ上限デューティが９５％である場合において、制御信号ＳＨにアップエッジを生じさせてから０．９５マイクロ秒経過しても信号ＲＳＴにアップエッジが生じないとき、ロジック回路２１６は、信号ＲＳＴに依らず、即時、制御信号ＳＨにダウンエッジを且つ制御信号ＳＬにアップエッジを生じさせて良い。
［過電流保護動作］
次に、過電流保護回路２２０を用いて実現される過電流保護動作を説明する。ここで、図１８に示す如く、“ＩＬ＞０”であるときにおいて、トランジスタＭＨに流れる電流を記号“ＩＭＨ”で表し、トランジスタＭＬに流れる電流を記号“ＩＭＬ”で表す。電流ＩＭＨはトランジスタＭＨのオン期間においてトランジスタＭＨのドレインからソースに向けて流れる電流を表し、電流ＩＭＬはトランジスタＭＬのオン期間においてトランジスタＭＬのソースからドレインに向けて流れる電流を表すものとする。故に、電流ＩＭＨの値はトランジスタＭＨのオン期間にてトランジスタＭＨに流れる電流の値（大きさ）を表し、電流ＩＭＬの値はトランジスタＭＬのオン期間にてトランジスタＭＬに流れる電流の値（大きさ）を表す。また、出力段ＭＭに流れる電流を記号“ＩＭＭ”にて表す（図１９参照）。トランジスタＭＨのオン期間において“ＩＭＭ＝ＩＭＨ＝ＩＬ”であり、トランジスタＭＬのオン期間において“ＩＭＭ＝ＩＭＬ＝ＩＬ”である。
図１９は過電流保護動作が行われるときのタイミングチャートである。図１９では、上から下に向けて順に、スイッチ電圧ＶＳＷ、信号ＯＣＰ、信号ＯＣＰ＿Ｃ、電流ＩＭＭ、信号ＳＥＴ、信号ＲＳＴ、制御信号ＳＨ、制御信号ＳＬ、ゲート信号ＧＨ、ゲート信号ＧＬの波形が示される。信号ＯＣＰ及びＯＣＰ＿Ｃは過電流保護回路２２０から出力される信号である。信号ＯＣＰ＿Ｃは、信号ＯＣＰと同様にハイレベル又はローレベルを持つ二値信号である。
信号ＯＣＰ及びＯＣＰ＿Ｃは原則としてローレベルを有する。過電流保護回路２２０は所定の過電流検出条件の成立下において信号ＯＣＰにハイレベルを持たせ、所定の解除条件の成立下において信号ＯＣＰ＿Ｃにハイレベルを持たせる。ハイレベルの信号ＯＣＰは過電流保護信号（換言すれば過電流検出信号）として機能し、ハイレベルの信号ＯＣＰ＿Ｃは解除信号として機能する。
時間が進行するにつれて、時刻ｔＣ１、ｔＣ２、ｔＣ３、ｔＣ４、ｔＣ５、ｔＣ６、ｔＣ７が、この順番で訪れるものとする。時刻ｔＣ１より前の時刻から時刻ｔＣ４の直前までは上述の基本スイッチング制御ＢＣ２が継続的に実行される。時刻ｔＣ１にて信号ＳＥＴにアップエッジが生じる。時刻ｔＣ３は時刻ｔＣ１から１ＰＷＭ周期（即ち時間（１／ｆｐｗｍ））だけ後の時刻であり、時刻ｔＣ５は時刻ｔＣ１から２ＰＷＭ周期（即ち時間（２／ｆｐｗｍ））だけ後の時刻であり、時刻ｔＣ７は時刻ｔＣ１から３ＰＷＭ周期（即ち時間（３／ｆｐｗｍ））だけ後の時刻である。
時刻ｔＣ１での信号ＳＥＴのアップエッジを契機にトランジスタＭＨがターンオン且つトランジスタＭＬがターンオフする。その後、時刻ｔＣ２での信号ＲＳＴのアップエッジを契機にトランジスタＭＨがターンオフ且つトランジスタＭＬがターンオンする。更にその後、時刻ｔＣ３での信号ＳＥＴのアップエッジを契機にトランジスタＭＨがターンオン且つトランジスタＭＬがターンオフする。時刻ｔＣ３から時刻ｔＣ４にかけて電流ＩＭＨと一致する電流ＩＭＭが増大してゆく。時刻ｔＣ４より前において電流ＩＭＭの値は所定の過電流閾値ＩＯＣＰＨより小さい。時刻ｔＣ４において電流ＩＭＭの値が過電流閾値ＩＯＣＰＨに達し且つ上回る。尚、時刻ｔＣ２の後、時刻ｔＣ４に至るまでに信号ＲＳＴにアップエッジは生じていない。図１９の例では、時刻ｔＣ２での信号ＲＳＴのアップエッジの後は、時刻ｔＣ７の後に、信号ＲＳＴの次のアップエッジ（不図示）が生じる。
過電流保護回路２２０は、トランジスタＭＨのオン期間において電流ＩＭＭの値（ここでは電流ＩＭＨの値）と所定の過電流閾値ＩＯＣＰＨとの大小関係を検出する機能を持つ。時刻ｔＣ４において、電流ＩＭＭの値（ここでは電流ＩＭＨの値）が過電流閾値ＩＯＣＰＨを超えていない状態から過電流閾値ＩＯＣＰＨを超える状態に遷移し、過電流保護回路２２０は、その遷移を検出したときに、出力段ＭＭが過電流状態にあると判断して信号ＯＣＰにアップエッジを発生させる。故にここでは、時刻ｔＣ４において信号ＯＣＰにアップエッジが生じる（即ち時刻ｔＣ４にて回路２２０から過電流保護信号が出力される）。“ＩＭＭ≦ＩＯＣＰＨ”の状態から“ＩＭＭ＞ＩＯＣＰＨ”の状態に遷移することで上記の過電流検出条件が成立する。
過電流保護回路２２０は、信号ＯＣＰにアップエッジを発生させた後、特定の時間ＴＯＣＰが経過すると、信号ＯＣＰにダウンエッジを発生させる。本実施例において時間ＴＯＣＰは所定の固定時間である。
ハイレベルの信号ＯＣＰはロジック回路２１６に入力される。時刻ｔＣ４において、ハイレベルの信号ＯＣＰを契機に、ロジック回路２１６は、信号ＲＳＴのレベルによらず過電流保護動作を実行する。ロジック回路２１６は、過電流保護動作の実行期間において、信号ＳＥＴのレベルによらず、トランジスタＭＨをオフに維持し且つトランジスタＭＬをオンに維持する。このため、過電流保護動作の実行期間において出力段ＭＭに流れる電流ＩＭＭはコイルＬ１の蓄積エネルギの低下に伴って低下してゆく。過電流保護動作の実行期間では“ＩＭＭ＝ＩＭＬ”である。
過電流保護回路２２０は、トランジスタＭＬのオン期間において電流ＩＭＭの値（ここでは電流ＩＭＬの値）と所定の解除閾値ＩＯＣＰＬとの大小関係を検出する機能を持つ。時刻ｔＣ６において、電流ＩＭＭの値（ここでは電流ＩＭＬの値）が解除閾値ＩＯＣＰＬを超えている状態から解除閾値ＩＯＣＰＬを下回る状態に遷移し、過電流保護回路２２０は、その遷移を検出したときに、出力段ＭＭの過電流状態が解消されたと判断して信号ＯＣＰ＿Ｃにアップエッジを発生させる。故にここでは、時刻ｔＣ６において信号ＯＣＰ＿Ｃにアップエッジが生じる（即ち時刻ｔＣ６にて回路２２０から解除信号が出力される）。“ＩＭＭ≧ＩＯＣＰＬ”の状態から“ＩＭＭ＜ＩＯＣＰＬ”の状態に遷移することで上記の解除条件が成立する。過電流保護回路２２０は、信号ＯＣＰ＿Ｃにアップエッジを発生させた後、所定の微小時間が経過すると、信号ＯＣＰ＿Ｃにダウンエッジを発生させる。解除閾値ＩＯＣＰＬは過電流閾値ＩＯＣＰＨより低い。
ハイレベルの信号ＯＣＰ＿Ｃはロジック回路２１６に入力される。時刻ｔＣ６におけるハイレベルの信号ＯＣＰ＿Ｃを受けて、ロジック回路２１６は過電流保護動作を終了する。従って図１９の例では、時刻ｔＣ４にて過電流保護動作が開始され、時刻ｔＣ６にて過電流保護動作が終了する。
その後、時刻ｔＣ７にて信号ＳＥＴにアップエッジが生じる。時刻ｔＣ７では過電流保護動作が実行されていないので、時刻ｔＣ７での信号ＳＥＴのアップエッジを契機にトランジスタＭＨがターンオン且つトランジスタＭＬがターンオフする。時刻ｔＣ５においても信号ＳＥＴにアップエッジが生じている。しかしながら、時刻ｔＣ５は過電流保護動作の実行期間に属するため、時刻ｔＣ５での信号ＳＥＴのアップエッジはロジック回路２１６にて無効なものと取り扱われる。故に、時刻ｔＣ５での信号ＳＥＴのアップエッジに依らず、ロジック回路２１６は時刻ｔＣ４から時刻ｔＣ７まで制御信号ＳＨをローレベルに且つ制御信号ＳＬをハイレベルに維持する。
過電流保護回路２２０は、トランジスタＭＨのドレイン－ソース間電圧（従って入力端子ＩＮ及びスイッチ端子ＳＷ間の電圧）と、トランジスタＭＨのオン抵抗と、に基づき、電流ＩＭＨを検出できる。過電流保護回路２２０は、トランジスタＭＬのドレイン－ソース間電圧（従ってグランド端子ＧＮＤ及びスイッチ端子ＳＷ間の電圧）と、トランジスタＭＬのオン抵抗と、に基づき、電流ＩＭＬを検出できる。トランジスタＭＨ及びＭＬのオン抵抗は過電流保護回路２２０にとって既知である。実際には、過電流保護回路２２０は、トランジスタＭＨのドレイン－ソース間電圧を所定の第１電圧閾値と比較することで、電流ＩＭＨと過電流閾値ＩＯＣＰＨとの高低関係を検出することができる。第１電圧閾値は過電流閾値ＩＯＣＰＨとトランジスタＭＨのオン抵抗との積に相当する。同様に、過電流保護回路２２０は、トランジスタＭＬのドレイン－ソース間電圧を所定の第２電圧閾値と比較することで、電流ＩＭＬと解除閾値ＩＯＣＰＬとの高低関係を検出することができる。第２電圧閾値は解除閾値ＩＯＣＰＬとトランジスタＭＬのオン抵抗との積に相当する。
“ＩＭＭ＞ＩＯＣＰＨ”の成立を契機に実行される過電流保護動作では、トランジスタＭＨがオフ状態に維持されるため、出力段ＭＭに流れる電流ＩＭＭが、コイルＬ１の蓄積エネルギの低下に伴って低下してゆく。従って、過電流保護動作では、電流ＩＭＭの過電流閾値ＩＯＣＰＨを超えての増加が制限（抑止）される。即ち、過電流保護動作の実行により、電流ＩＭＭの値が過電流閾値ＩＯＣＰＨを超えて更に増加することが制限（抑止）される。
尚、過電流保護動作を開始してから、少なくとも所定のクールダウン時間が経過するまでは、ロジック回路２１６が過電流保護動作を継続する（即ち、トランジスタＭＨのオフ状態を維持する）変形構成が採用される場合もある。当該変形構成が採用される場合、時刻ｔＣ４にて過電流保護動作が開始された後、時刻ｔＣ４よりクールダウン時間だけ後の時刻（以下、解消許可時刻と称する）までにおいて信号ＯＣＰ＿Ｃにアップエッジが発生したとしても過電流保護動作が終了しない。変形構成において、時刻ｔＣ４及び解消許可時刻間にて信号ＯＣＰ＿Ｃにアップエッジが生じていた場合、ロジック回路２１６は解消許可時刻において過電流保護動作を終了させる。変形構成において、時刻ｔＣ４及び解消許可時刻間にて信号ＯＣＰ＿Ｃにアップエッジが生じていない場合、その後、信号ＯＣＰ＿Ｃにアップエッジが生じたときにロジック回路２１６は過電流保護動作を終了させる。
［過電流保護に関わる仮想構成の動作］
過電流保護動作が実行される要因として、負荷電流とも称されるべき出力電流ＩＯＵＴの増大がある。図２０を参照し、仮想構成において出力電流ＩＯＵＴの増大に基づき過電流保護動作が行われるときの挙動を説明する。仮想構成とは、実施例ＥＸ２＿１に係る電源制御装置２１０とは異なる構成であって、図１６の電源制御装置２１０から誤差電圧変化抑制回路２２１が削除された構成である。
図２０に示されるケース（以下、便宜上、ケースαと称する）では、時刻ｔＤ１より前において出力電流Ｉｏｕｔは電流値Ｉａを有する。ケースαでは、時刻ｔＤ１において負荷ＬＤの消費電流が急激に増大することで、出力電流Ｉｏｕｔの値が電流値Ｉａから電流値Ｉｂに急激に増大する。その後、ケースαでは、時刻ｔＤ２において負荷ＬＤの消費電流が減少することで、出力電流Ｉｏｕｔの値が電流値Ｉｂから電流値Ｉａに急激に低下する。ケースαでは、時刻ｔＤ１から時刻ｔＤ２まで出力電流Ｉｏｕｔの値が電流値Ｉｂに維持される。
ここで “Ｉa＜ＩＯＣＰＨ＜Ｉｂ”が成立する。このため、時刻ｔＤ１及びｔＤ２間において過電流保護動作が１回以上実行される。ケースαでは、時刻ｔＤ１及びｔＤ２間において過電流保護動作が繰り返し実行される程度に時刻ｔＤ１及びｔＤ２間の時間が長いものとする。そうすると、時刻ｔＤ１及びｔＤ２間において、時刻ｔＣ３から時刻ｔＣ７までの動作（図１９参照）と同様の動作が繰り返し実行される。図２０では、時刻ｔＤ１及びｔＤ２間において、信号ＯＣＰ中にパルスが繰り返し発生する状況が示される。
時刻ｔＤ１以前において過電流保護動作を伴わない上述の基本スイッチング制御ＢＣ２が実行されており、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇにて安定化される。時刻ｔＤ１及びｔＤ２間では、出力段ＭＭに流れる電流ＩＭＭが過電流閾値ＩＯＣＰＨ以下に制限されるため、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇより低下してゆく。仮想構成では、時刻ｔＤ１の後、“Ｖｏｕｔ＜Ｖｔｇ”の成立により誤差電圧Ｖｃｍｐが上昇し、時刻ｔＤ２に至る前において誤差電圧Ｖｃｍｐの値が誤差電圧Ｖｃｍｐの変動範囲の最大値Ｖｍａｘに達する。仮想構成では、誤差電圧Ｖｃｍｐの値が最大値Ｖｍａｘに達した後、時刻ｔＤ２まで誤差電圧Ｖｃｍｐの値が最大値Ｖｍａｘに維持される。
仮想構成において、時刻ｔＤ２を境に出力電流Ｉｏｕｔの値が電流値Ｉｂから電流値Ｉａに低下すると、過電流保護動作を伴わない上述の基本スイッチング制御ＢＣ２が再開される。但し、仮想構成では時刻ｔＤ２の直後において誤差電圧Ｖｃｍｐが最大値Ｖｍａｘを持つ又は最大値Ｖｍａｘに近い値を持つため、“Ｉｏｕｔ＝Ｉａ”の状況にとってオンデューティ（制御信号ＳＨのパルス幅）が過大となる。仮想構成では、過大なオンデューティにより時刻ｔＤ２の直後において出力電圧Ｖｏｕｔが目標電圧Ｖｔｇを超えて上昇するオーバシュートが発生する。仮想構成では、時刻ｔＤ２の後、出力電圧Ｖｏｕｔがオーバシュート及びリンギングを経て目標電圧Ｖｔｇへと収束してゆく。
出力電圧Ｖｏｕｔにおける大きなオーバシュートは負荷ＬＤにダメージを与える可能性がある。このため、出力電圧Ｖｏｕｔのオーバシュートを極力抑える必要がある。
［過電流保護に関わる改良構成の動作］
電源制御装置２１０は仮想構成を改良した構成である改良構成を有する。当該改良のために誤差電圧変化抑制回路２２１が電源制御装置２１０に設けられる。図１６に示す如く、実施例ＥＸ２＿１に係る回路２２１は放電用スイッチとしてトランジスタ２２１ａを有する。トランジスタ２２１ａはＮチャネル型のＭＯＳＦＥＴである。トランジスタ２２１ａはコンデンサ２１２ｂに並列接続される。
詳細には、抵抗２１２ａの第１端は配線ＷＲ２１１に接続され、抵抗２１２ａの第２端はコンデンサ２１２ｂの第１端及びトランジスタ２２１ａのドレインに接続され、コンデンサ２１２ｂの第２端及びトランジスタ２２１ａのソースは所定電位を有する電位点に接続される。ここでは、所定電位を有する電位点は０Ｖの固定電位を有するグランドである。但し、所定電位を有する電位点は０Ｖ以外の電位（例えば正又は負の微小な固定電位）を有する電位点であっても良い。尚、誤差電圧Ｖｃｍｐの変動範囲の最小値は上記電位点の電位を持つ。トランジスタ２２１ａのゲートに信号ＯＣＰが入力される。信号ＯＣＰのハイレベル期間においてトランジスタ２２１ａはオン状態となり、信号ＯＣＰのローレベル期間においてトランジスタ２２１ａはオフ状態となる。
図２１を参照し、改良構成において（即ち電源制御装置２１０において）出力電流ＩＯＵＴの増大に基づき過電流保護動作が行われるときの挙動を説明する。
図２１においても上述のケースαが想定されている。上述したように、時刻ｔＤ１及びｔＤ２間において過電流保護動作が繰り返し実行される。即ち時刻ｔＤ１及びｔＤ２間において時刻ｔＣ３から時刻ｔＣ７までの動作（図１９参照）と同様の動作が繰り返し実行される。図２１では、時刻ｔＤ１及びｔＤ２間において、信号ＯＣＰ中にパルスが繰り返し発生する状況が示される。即ち、時刻ｔＤ１及びｔＤ２間において、信号ＯＣＰのアップエッジとダウンエッジとが交互に且つ繰り返し発生する。
時刻ｔＤ１以前において過電流保護動作を伴わない上述の基本スイッチング制御ＢＣ２が実行されており、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇにて安定化される。時刻ｔＤ１及びｔＤ２間では、出力段ＭＭに流れる電流ＩＭＭが過電流閾値ＩＯＣＰＨ以下に制限されるため、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇより低下してゆく。
“Ｖｏｕｔ＜Ｖｔｇ”の成立によりエラーアンプ２１１から配線ＷＲ２１１に対して電流が出力され（正の電荷が供給され）、当該電流は誤差電圧Ｖｃｍｐの上昇をもたらす。エラーアンプ２１１の出力電流による電荷はコンデンサ２１２ｂに蓄積され、コンデンサ２１２ｂの蓄積電荷の増大は誤差電圧Ｖｃｍｐの上昇に寄与する。但し、改良構成では、信号ＯＣＰがハイレベルとなるたびに（即ち過電流保護信号が出力されるたびに）トランジスタ２２１ａがオンとなることで、コンデンサ２１２ｂの蓄積電荷が放電される。このため、時刻ｔＤ１及びｔＤ２間において、改良構成における誤差電圧Ｖｃｍｐは、仮想構成における誤差電圧Ｖｃｍｐよりも低く抑えられる。
改良構成において、時刻ｔＤ２を境に出力電流Ｉｏｕｔの値が電流値Ｉｂから電流値Ｉａに低下すると、過電流保護動作を伴わない上述の基本スイッチング制御ＢＣ２が再開される。ここで、改良構成では、時刻ｔＤ１及びｔＤ２間において誤差電圧Ｖｃｍｐの値が最大値Ｖｍａｘよりも十分に低く抑えられている。このため、改良構成では、時刻ｔＤ２の直後におけるオンデューティ（制御信号ＳＨのパルス幅）が“Ｉｏｕｔ＝Ｉａ”の状況にとって過大とならない。結果、改良構成では、時刻ｔＤ２の後、出力電圧Ｖｏｕｔのオーバシュートを一切又は殆ど発生させることなく、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇへ収束してゆく。
このように、回路２２１は、過電流保護信号（ハイレベルの信号ＯＣＰ）に基づき誤差電圧Ｖｃｍｐの上昇方向への変化を抑制する機能を持つ。
これよりに、過電流状態から復帰するときにおいて出力電圧Ｖｏｕｔのオーバシュート及びリンギングを抑制することができる。
より具体的には、過電流保護信号（ハイレベルの信号ＯＣＰ）に応答した過電流保護動作の実行を通じて帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより低くなる状態において、エラーアンプ２１１は、誤差電圧Ｖｃｍｐを上昇させるための電流信号Ｉ２１１を配線ＷＲ２１１に出力する一方、回路２２１は、過電流保護信号に基づきエラーアンプ２１１とは逆に誤差電圧Ｖｃｍｐを低下させるための動作を行い、これによって誤差電圧Ｖｃｍｐの上昇方向への変化を抑制する。
更に具体的には、回路２２１は、過電流保護信号に基づき放電用スイッチ（ここではトランジスタ２２１ａ）をオンとすることによりコンデンサ２１２ｂの蓄積電荷を放電させ、これによって誤差電圧Ｖｃｍｐの上昇方向への変化を抑制する。
＜＜実施例ＥＸ２＿２＞＞
実施例ＥＸ２＿２を説明する。実施例ＥＸ２＿２及び後述される実施例ＥＸ２＿３～ＥＸ２＿５は実施例ＥＸ２＿１を基礎とする実施例である。実施例ＥＸ２＿２にて特に記述無き事項は、矛盾なき限り、実施例ＥＸ２＿１の記載が実施例ＥＸ２＿２にも適用される（後述される実施例ＥＸ２＿３～ＥＸ２＿５でも同様）。
実施例ＥＸ２＿１では、信号ＯＣＰのハイレベル期間の長さ、即ち時間ＴＯＣＰは固定時間である。但し、時間ＴＯＣＰは固定時間に限定されない。実施例ＥＸ２＿２では時間ＴＯＣＰの他の設定方法を挙げる。
電源制御装置２１０にはトランジスタＭＨがオン状態からオフ状態に切り替わったことを検出するオフ検出回路（不図示）が設けられる。オフ検出回路は、スイッチ端子ＳＷ及びトランジスタＭＨのゲートに接続され、トランジスタＭＨのゲート-ソース間電圧に基づき（即ちスイッチ電圧Ｖｓｗの電位から見たゲート信号ＧＨの電位に基づき）、トランジスタＭＨがオン状態からオフ状態に切り替わったか否かを検出する。オフ検出回路は、トランジスタＭＨのゲート-ソース間電圧が、トランジスタＭＨのゲート閾電圧以上である状態からトランジスタＭＨのゲート閾電圧未満の状態に遷移したとき、トランジスタＭＨがオン状態からオフ状態に切り替わったと判断してオフ検出信号を出力する。オフ検出信号は過電流保護回路２２０に入力される。
実施例ＥＸ２＿２に係る過電流保護回路２２０は、信号ＯＣＰにアップエッジを生じさせた後、オフ検出信号の入力を受けるまで信号ＯＣＰをハイレベルに維持し、オフ検出信号の入力を受けたことを契機に信号ＯＣＰにダウンエッジを生じさせる。
信号ＯＣＰのアップエッジを契機に、ロジック回路２１６は制御信号ＳＨにダウンエッジを発生させ、ドライバ２１７は制御信号ＳＨのダウンエッジに応答してゲート信号ＧＨをハイレベルからローレベルへと低下させることでトランジスタＭＨをターンオフさせる。この際、信号ＯＣＰのアップエッジのタイミングからトランジスタＭＨが実際にターンオフするまでには、相応の遅延が存在する。実施例ＥＸ２＿２に係る時間ＴＯＣＰは、当該遅延の大きさに依存する。
出力段ＭＭのスイッチング駆動において、出力段ＭＭの状態は、出力段ＭＭに流れる電流ＩＭＭを増大させる第１出力段状態と、出力段ＭＭに流れる電流ＩＭＭを減少させる第２出力段状態との間で切り替わる。第１出力段状態はトランジスタＭＨがオン且つトランジスタＭＬがオフの状態である。第２出力段状態はトランジスタＭＨがオフの状態である。第２出力段状態において、典型的にはトランジスタＭＬはオンであるが、トランジスタＭＬはオフであり得る。過電流保護回路２２０は、出力段ＭＭの状態が第１出力段状態であるときにおいて電流ＩＭＭの値が過電流閾値ＩＯＣＰＨを超えたときに過電流保護信号（ハイレベルの信号ＯＣＰ）の出力を開始し、その後、出力段ＭＭの状態が第２出力段状態に変化すると過電流保護信号の出力を停止する。出力段ＭＭの状態の第２出力段状態への変化は上述のオフ検出回路により検出され、過電流保護回路２２０は上述のオフ検出信号の入力を契機に過電流保護信号の出力を停止する。過電流保護信号の出力期間において放電用スイッチ（ここではトランジスタ２２１ａ）がオンとされる。
＜＜実施例ＥＸ２＿３＞＞
実施例ＥＸ２＿３を説明する。回路２１は、過電流保護信号（ハイレベルの信号ＯＣＰ）に基づき誤差電圧Ｖｃｍｐの上昇方向への変化を抑制する機能を持つ限り、図１６に示す構成に限定されない。
例えば、回路２２１は、図１６のトランジスタ２２１ａの代わりに、図２２に示す如くトランジスタ２２１ｂ及び抵抗２２１ｃを備えていても良い。トランジスタ２２１ｂはＮチャネル型のＭＯＦＥＴである。トランジスタ２２１ｂのドレインは抵抗２２１ｃを介して配線ＷＲ２１１に接続される。トランジスタ２２１ｂのソースはグランドに接続される。トランジスタ２２１ｂにゲートに対して信号ＯＣＰが入力される。信号ＯＣＰのハイレベル期間においてトランジスタ２２１ｂはオン状態となり、信号ＯＣＰのローレベル期間においてトランジスタ２２１ｂはオフ状態となる。
図２２の回路２２１が用いられる場合、信号ＯＣＰがハイレベルとなるたびに（即ち過電流保護信号が出力されるたびに）トランジスタ２２１ｂがオンとなり、トランジスタ２２１ｂのオンは誤差電圧Ｖｃｍｐの低下に寄与する。つまり、図２２の回路２２１は、過電流保護信号（ハイレベルの信号ＯＣＰ）に基づき誤差電圧Ｖｃｍｐの上昇方向への変化を抑制する機能を持つ。尚、図２２の回路２２１において、トランジスタ２２１ｂのオン抵抗によっては抵抗２２１ｃを省略することもできる。抵抗２２１ｃが省略される場合には、トランジスタ２２１ｂのドレインが配線ＷＲ２１１に直接接続される。
＜＜実施例ＥＸ２＿４＞＞
実施例ＥＸ２＿４を説明する。実施例ＥＸ２＿１～ＥＸ２＿３では、“Ｖｆｂ＜Ｖｒｅｆ”であるときに誤差電圧が上昇し、“Ｖｆｂ＞Ｖｒｅｆ”であるときに誤差電圧が低下する構成が採用されているが、誤差電圧の変化方向を、実施例ＥＸ２＿１～ＥＸ２＿３に示したものと逆にしても良い。但し、この場合、スロープ電圧Ｖｓｌｐの変化方向も実施例ＥＸ２＿１～ＥＸ２＿３と逆とする。
即ち、図２３に示す構成が電源制御装置２１０に採用されて良い。図２３は実施例ＥＸ２＿４に係る電源制御装置２１０の一部構成図である。実施例ＥＸ２＿４に係る電源制御装置２１０は、リセットコンパレータ２１４としてリセットコンパレータ２１４＿Ｂを有する。
実施例ＥＸ２＿４に係る電源制御装置２１０では、スロープ電圧生成回路２１３によりスロープ電圧Ｖｓｌｐ＿Ｂが生成され、且つ、エラーアンプ２１１を含む誤差電圧生成回路により誤差電圧Ｖｃｍｐ＿Ｂが生成される。例えばエラーアンプ２１１と誤差電圧Ｖｃｍｐから誤差電圧Ｖｃｍｐ＿Ｂを生成するレベルシフタ（不図示）とで誤差電圧生成回路を形成できる。ここで、下記式（１）及び（２）が成立する。式（１）及び（２）の右辺におけるＶｓｌｐ、Ｖｃｍｐは、実施例ＥＸ２＿１～ＥＸ２＿３で述べた電圧Ｖｓｌｐ、Ｖｃｍｐである。式（１）及び（２）の右辺におけるＶｃｃは正の直流電圧である。電圧Ｖｃｃは入力電圧Ｖｉｎそのものであっても良いし、電源制御装置２１０内で生成された内部電源電圧であっても良い。
Ｖｓｌｐ＿Ｂ＝Ｖｃｃ－Ｖｓｌｐ ・・・（１）
Ｖｃｍｐ＿Ｂ＝Ｖｃｃ－Ｖｃｍｐ ・・・（２）
リセットコンパレータ２１４＿Ｂにおいて反転入力端子にスロープ電圧Ｖｓｌｐ＿Ｂが入力され、非反転入力端子に誤差電圧Ｖｃｍｐ＿Ｂが入力される。リセットコンパレータ２１４＿Ｂは、電圧Ｖｓｌｐ＿Ｂ及びＶｃｍｐ＿Ｂを比較して、
“Ｖｓｌｐ＿Ｂ＞Ｖｃｍｐ＿Ｂ”の成立時にローレベルの信号ＲＳＴを出力し、
“Ｖｓｌｐ＿Ｂ＜Ｖｃｍｐ＿Ｂ” の成立時にハイレベルの信号ＲＳＴを出力し、
“Ｖｓｌｐ＿Ｂ＝Ｖｃｍｐ＿Ｂ”の成立時にローレベル又はハイレベルの信号ＲＳＴを出力する。
実施例ＥＸ２＿４では、リセットコンパレータ２１４＿Ｂから出力される信号ＲＳＴがロジック回路２１６に供給される。実施例ＥＸ２＿４にて特に記述されない回路の動作は実施例ＥＸ２＿１、ＥＸ２＿２又はＥＸ２＿３に示した通りである。
電圧の変化方向には、第１方向と、第１方向とは逆の第２方向がある。第１方向及び第２方向の内、任意の一方が上昇方向であり、他方が低下方向である。実施例ＥＸ２＿１～ＥＸ２＿３に係る誤差電圧及びスロープ電圧の変化方向を夫々に逆転させたものが実施例ＥＸ２＿４に相当する。
実施例ＥＸ２＿４に係るスロープ電圧生成回路２１３は、トランジスタＭＨのオン期間においてスロープ電圧Ｖｓｌｐ＿Ｂを単調に低下させることになる。実施例ＥＸ２＿４に係る誤差電圧生成回路は、“Ｖｆｂ＜Ｖｒｅｆ”であるときに誤差電圧Ｖｃｍｐ＿Ｂを低下させるよう、“Ｖｆｂ＞Ｖｒｅｆ”であるときに誤差電圧Ｖｃｍｐ＿Ｂを上昇させるよう動作する。
実施例ＥＸ２＿４では、図２１の時刻ｔＤ１及び時刻ｔＤ２間において、誤差電圧生成回路が誤差電圧Ｖｃｍｐ＿Ｂを低下させるよう動作するが、一方で回路２２１が過電流保護信号（ハイレベルの信号ＯＣＰ）に基づき誤差電圧Ｖｃｍｐ＿Ｂの低下方向への変化を抑制する。
より具体的には、過電流保護信号（ハイレベルの信号ＯＣＰ）に応答した過電流保護動作の実行を通じて帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより低くなる状態において、実施例ＥＸ２＿４に係るエラーアンプ２１１は、誤差電圧Ｖｃｍｐ＿Ｂを低下させるための電流信号Ｉ２１１を配線ＷＲ２１１に出力する一方、回路２２１は、過電流保護信号に基づきエラーアンプ２１１とは逆に誤差電圧Ｖｃｍｐ＿Ｂを上昇させるための動作を行い、これによって誤差電圧Ｖｃｍｐ＿Ｂの低下方向への変化を抑制する。
＜＜実施例ＥＸ２＿５＞＞
実施例ＥＸ２＿５を説明する。実施例ＥＸ２＿５では上述の各事項に対する補足事項又は変形技術等を説明する。
図１６の電源制御装置２１０は、過電流保護動作の非実行期間において、誤差電圧Ｖｃｍｐに応じ（詳細には誤差電圧Ｖｃｍｐ及びスロープ電圧Ｖｓｌｐに応じ）出力段ＭＭのスイッチング駆動を行う制御駆動回路を内包する。図１６の構成における制御駆動回路は、リセットコンパレータ２１４、セット信号生成回路２１５、ロジック回路２１６及びドライバ２１７を構成要素として備える。但し、スロープ電圧生成回路２１３も制御駆動回路の構成要素に含まれる、という考え方も採用可能である。
上述のスイッチング電源装置１は降圧型のスイッチング電源装置であるが、本開示に係る技術が適用されるスイッチング電源装置は昇圧型のスイッチング電源装置であっても良い。昇圧型のスイッチング電源装置は入力電圧Ｖｉｎを昇圧することで入力電圧Ｖｉｎより高い出力電圧Ｖｏｕｔを生成する。スイッチング電源装置１が昇圧型のスイッチング電源装置である場合、図１５に示す如く、コイルＬ１の第１端は入力電圧Ｖｉｎの印加端（入力電圧Ｖｉｎが加わる端子）に接続され、コイルＬ１の第２端はトランジスタＭＨのドレイン及びトランジスタＭＬのソースに接続され、トランジスタＭＨのソースはグランドに接続され、トランジスタＭＬのドレインは出力端子ＯＵＴに接続されると共にコンデンサＣ１を介してグランドに接続される。図１５の構成において、整流素子としてのトランジスタＭＬを、トランジスタＭＨのドレインに接続されたアノード及び出力端子ＯＵＴに接続されたカソードを有する同期整流ダイオードに置換しても良い。何れにせよ、出力段ＭＭのスイッチング駆動において出力素子（ＭＨ）がオン及びオフ間で切り替えられることでコイルＬ１に流れる電流（ＩＬ）に基づき出力電圧Ｖｏｕｔが生成される。
＜＜第２付記＞＞
上述の実施形態（特に実施例ＥＸ２＿１～ＥＸ２＿５）にて具体的構成例が示された本開示について第２付記を設ける。
本開示の一側面に係る電源制御装置は、入力電圧（Ｖｉｎ）から出力電圧（Ｖｏｕｔ）を生成するスイッチング電源装置（１）の出力段（ＭＭ）を制御するよう構成された電源制御装置（２１０）であって、前記出力電圧に応じた帰還電圧（Ｖｆｂ）と所定の基準電圧（Ｖｒｅｆ）との差分に応じた誤差電圧（Ｖｃｍｐ）を生成するよう構成された誤差電圧生成回路（１１）と、前記帰還電圧に基づき前記出力段のスイッチング駆動を行うよう構成された制御駆動回路（２１４～２１７）と、前記出力段に流れる電流の値が所定の過電流閾値（ＩＯＣＰＨ）を超えたとき過電流保護信号を出力するよう構成された過電流保護回路（２２０）と、誤差電圧変化抑制回路（２２１）と、を備え、前記出力段のスイッチング駆動を通じて前記入力電圧から前記出力電圧が生成され、前記制御駆動回路は、前記過電流保護信号に応答して、前記出力段に流れる電流の前記過電流閾値を超えての増加を制限する過電流保護動作を実行し、前記誤差電圧変化抑制回路は、前記過電流保護信号に基づき、前記誤差電圧の変化を抑制する構成（第１１の構成）である。
これにより、過電流保護動作の実行に伴う誤差電圧の変化が抑制され、過電流状態の解消後における出力電圧の望ましくない変動（オーバシュート等）を抑制することができる。
上記第１１の構成に係る電源制御装置において、前記出力電圧の上昇、低下に伴って、前記帰還電圧は上昇、低下し、前記誤差電圧生成回路は、前記帰還電圧が前記基準電圧より低いときには前記誤差電圧が第１方向（例えば上昇方向）に変化するように且つ前記帰還電圧が前記基準電圧より高いときには前記誤差電圧が前記第１方向とは逆の第２方向（例えば低下方向）に変化するように、前記差分に応じた電流信号（Ｉ２１１）を誤差出力配線（ＷＲ２１１）に出力することで前記誤差出力配線に前記誤差電圧を発生させ、前記誤差電圧変化抑制回路は、前記過電流保護信号に基づき前記誤差電圧の前記第１方向への変化を抑制する構成（第１２の構成）であっても良い。
上記第１２の構成に係る電源制御装置において、前記過電流保護信号に応答した前記過電流保護動作の実行を通じて前記帰還電圧が前記基準電圧より低くなる状態において、前記誤差電圧生成回路は、前記誤差電圧を前記第１方向に変化させるための前記電流信号を前記誤差出力配線に出力する一方、前記誤差電圧変化抑制回路は、前記過電流保護信号に基づき前記誤差電圧を前記第２方向に変化させることで前記誤差電圧の前記第１方向への変化を抑制する構成（第１３の構成）であっても良い。
上記第１２又は第１３の構成に係る電源制御装置において、前記誤差出力配線と所定電位を有する電位点との間に、前記誤差電圧の位相を補償するよう構成された位相補償回路（２１２）が設けられ、前記位相補償回路は、前記誤差出力配線に接続された位相補償抵抗（２１２ａ）と、前記位相補償抵抗と前記電位点との間に接続された位相補償コンデンサ（２１２ｂ）を有し、前記誤差電圧変化抑制回路は、前記過電流保護信号に基づき、前記位相補償コンデンサの蓄積電荷を放電することで、前記誤差電圧の前記第１方向への変化を抑制する構成（第１４の構成）であっても良い。
上記第１４の構成に係る電源制御装置において、前記誤差電圧変化抑制回路は、前記位相補償コンデンサに並列接続された放電用スイッチ（２２１ａ）を備え、前記過電流保護信号に基づき前記放電用スイッチをオンとすることにより前記位相補償コンデンサの蓄積電荷を放電する構成（第１５の構成）であっても良い。
上記第１５の構成に係る電源制御装置において、前記過電流保護回路は、前記出力段に流れる電流の値が前記過電流閾値を超えたとき所定時間だけ前記過電流保護信号を出力し、前記誤差電圧変化抑制回路は、前記過電流保護信号の出力期間において前記放電用スイッチをオンとする構成（第１６の構成）であっても良い。
上記第１５の構成に係る電源制御装置において、前記出力段のスイッチング駆動において、前記出力段の状態は、前記出力段に流れる電流を増大させる第１状態と前記出力段に流れる電流を減少させる第２状態との間で切り替わり、前記過電流保護回路は、前記出力段の状態が前記第１状態であるときにおいて前記出力段に流れる電流の値が前記過電流閾値を超えたとき前記過電流保護信号の出力を開始し、その後、前記出力段の状態が前記第２状態に変化すると前記過電流保護信号の出力を停止し、前記誤差電圧変化抑制回路は、前記過電流保護信号の出力期間において前記放電用スイッチをオンとする構成（第１７の構成）であっても良い。
上記第１２～第１７の構成の何れかに係る電源制御装置において、前記出力段は、スイッチング素子にて構成される出力素子（ＭＨ）と、前記出力素子に接続される整流素子（ＭＬ）と、を有し、前記出力素子及び前記整流素子間の接続ノードに対してコイル（Ｌ１）が接続され、前記出力段のスイッチング駆動において前記出力素子がオン及びオフ間で切り替えられることで前記コイルに流れる電流に基づき前記出力電圧が生成され、当該電源制御装置には、前記コイルの電流情報に応じたスロープ電圧（Ｖｓｌｐ）を生成するよう構成されたスロープ電圧生成回路（２１３）が更に設けられ、前記制御駆動回路は、前記誤差電圧及び前記スロープ電圧に応じて前記出力段のスイッチング駆動を行い、前記スロープ電圧生成回路は、前記出力素子のオン期間において前記スロープ電圧を前記第１方向に単調に変化させ、前記制御駆動回路は、前記出力素子をオフからオンに切り替えた後、前記スロープ電圧の前記第１方向への変化過程において前記スロープ電圧が前記誤差電圧に達したときに、前記出力素子をオンからオフに切り替える構成（第１８の構成）であっても良い。
上記第１８の構成に係る電源制御装置において、前記出力素子がオンに制御されているときにおいて前記出力段に流れる電流の値が前記過電流閾値を超えることで前記過電流保護信号が出力されたとき、前記制御駆動回路は、前記過電流保護動作において前記出力素子をオフに切り替え、その後、少なくとも、前記出力段に流れる電流の値が所定の解除閾値（ＩＯＣＰＬ）を下回るまで前記出力素子をオフに維持し、前記解除閾値は前記過電流閾値より低い構成（第１９の構成）であっても良い。
＜＜実施例ＥＸ３＿１＞＞
実施例ＥＸ３＿１を説明する。図２４に実施例ＥＸ３＿１に係るスイッチング電源装置１の構成を示す。実施例ＥＸ３＿１に係るスイッチング電源装置１は電源制御装置１０として電源制御装置４１０を有する。
実施例ＥＸ３＿１に係る電源制御装置４１０の内部構成について説明する。電源制御装置４１０は、出力段ＭＭと、エラーアンプ４１１と、位相補償回路４１２と、スロープ電圧生成回路４１３と、リセットコンパレータ４１４と、セット信号生成回路４１５と、ロジック回路４１６と、ドライバ４１７と、逆流検出回路４１８と、スキップ判定電圧生成回路４２０と、スキップコンパレータ４２１（スキップ信号生成回路）と、を備える。実施例ＥＸ３＿１において、図１のスイッチング制御回路ＳＷＣは符号４１１～４１８、４２０及び４２１にて参照される各部位を有する。後述の信号ＲＳＴ、ＳＥＴ、ＳＨ、ＳＬ及びＺＸＯＵＴはハイレベル又はローレベルの信号レベルをとる二値信号である。信号ＳＥＴはセット信号として機能し且つ信号ＲＳＴはリセット信号として機能する。或いは、ハイレベルの信号ＳＥＴのみがセット信号として機能し且つハイレベルの信号ＲＳＴのみがリセット信号として機能する、と考えても良い。
エラーアンプ４１１は、電流出力型のトランスコンダクタンスアンプである。エラーアンプ４１１は、反転入力端子、非反転入力端子及び出力端子を備える。エラーアンプ４１１の反転入力端子は帰還端子ＦＢに接続されて帰還電圧Ｖｆｂを受ける。エラーアンプ４１１の非反転入力端子には所定の基準電圧Ｖｒｅｆが供給される。基準電圧Ｖｒｅｆは、正の所定電圧値を有する直流電圧であり、電源制御装置４１０内の図示されない基準電圧生成回路にて生成される。エラーアンプ４１１の出力端子は配線ＷＲ４１１（誤差出力配線）に接続される。
エラーアンプ４１１は、帰還電圧Ｖｆｂ及び基準電圧Ｖｒｅｆ間の差分に応じた電流信号Ｉ４１１を自身の出力端子から出力することで、帰還電圧Ｖｆｂ及び基準電圧Ｖｒｅｆ間の差分に応じた電圧を配線ＷＲ４１１に発生させる。実施例ＥＸ３＿１において配線ＷＲ４１１に加わる電圧は誤差電圧Ｖｃｍｐである。但し、配線ＷＲ４１１に加わる電圧をレベルシフトした電圧が誤差電圧Ｖｃｍｐであっても良い。電流信号Ｉ４１１による電荷は配線ＷＲ４１１に対して入出力される。具体的には、エラーアンプ４１１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときには配線ＷＲ４１１の電位が上がるようエラーアンプ４１１から配線ＷＲ４１１に向けて電流信号Ｉ４１１による電流を出力し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときには配線ＷＲ４１１の電位が下がるよう配線ＷＲ４１１からエラーアンプ４１１に向けて電流信号Ｉ４１１による電流を引き込む。帰還電圧Ｖｆｂ及び基準電圧Ｖｒｅｆ間の差分の絶対値が増大するにつれて、電流信号Ｉ４１１による電流の大きさも増大する。
尚、電源制御装置４１０の起動時において、０Ｖから基準電圧Ｖｒｅｆを超える電圧に向けて緩やかに上昇するソフトスタート電圧が電源制御装置４１０内で生成されて良い。この場合、エラーアンプ４１１は、基準電圧Ｖｒｅｆとソフトスタート電圧の内、低い方の電圧を帰還電圧Ｖｆｂと比較して比較結果に基づき電流信号Ｉ４１１を生成する。但し、実施例ＥＸ３＿１では、ソフトスタート電圧が基準電圧Ｖｒｅｆよりも高くなった後の状態を考えるものとし、以下、ソフトスタート電圧の存在を無視する。
位相補償回路４１２は、配線ＷＲ４１１とグランドとの間に設けられ、電流信号Ｉ４１１の入力を受けて配線ＷＲ４１１の電圧の位相（誤差電圧Ｖｃｍｐの位相）を補償する。位相補償回路４１２は抵抗４１２ａ（位相補償抵抗）及びコンデンサ４１２ｂ（位相補償抵コンデンサ）の直列回路を有する。具体的には抵抗４１２ａの一端が配線ＷＲ４１１に接続され、抵抗４１２ａの他端はコンデンサ４１２ｂを介してグランドに接続される。抵抗４１２ａの抵抗値及びコンデンサ４１２ｂの静電容量値を適切に設定することにより配線ＷＲ４１１の電圧の位相（誤差電圧Ｖｃｍｐの位相）を補償して出力帰還ループの発振を防ぐことができる。
スロープ電圧生成回路４１３はランプ波形を有するスロープ電圧Ｖｓｌｐを生成及び出力する。スロープ電圧Ｖｓｌｐは、コイル電流ＩＬの値を示す情報（以下、コイルＬ１の電流情報と称する）を有する。具体的には、回路４１３は、トランジスタＭＨのオン期間においてトランジスタＭＨに流れる電流（従ってコイル電流ＩＬ）に比例するセンス電圧と、トランジスタＭＨのオン期間において０Ｖから徐々に増加するランプ電圧を生成する。回路４１３は、トランジスタＭＨのオン期間においてセンス電圧にランプ電圧を加算して得られる電圧（即ちセンス電圧とランプ電圧の和）をスロープ電圧Ｖｓｌｐとして生成する。故に、トランジスタＭＨのオン期間においてスロープ電圧Ｖｓｌｐは単調に上昇する。ランプ電圧の加算により、電流モード制御にて生じ得るサブハーモニック発振を抑制することができる。
尚、センス電圧がコイルＬ１の電流情報を有する限り、センス電圧の生成方法は任意である。例えば、トランジスタＭＬのオン期間においてトランジスタＭＬに流れる電流（従ってコイル電流ＩＬ）を検出することでセンス電圧を生成するようにしても良い。或いは、コイル電流ＩＬを電流センサにて直接検出することでセンス電圧を生成するようにしても良い。スロープ電圧ＶｓｌｐはトランジスタＭＨのオン期間においてのみ有意に機能し、トランジスタＭＨのオフ期間においてスロープ電圧Ｖｓｌｐは０Ｖに固定されていて良い。
リセットコンパレータ４１４に対して誤差電圧Ｖｃｍｐ及びスロープ電圧Ｖｓｌｐが供給される。リセットコンパレータ４１４は誤差電圧Ｖｃｍｐ及びスロープ電圧Ｖｓｌｐに基づき、信号ＲＳＴを生成及び出力する。実施例ＥＸ３＿１に係るリセットコンパレータ４１４において、反転入力端子は配線ＷＲ４１１に接続されて誤差電圧Ｖｃｍｐを受け、非反転入力端子にてスロープ電圧Ｖｓｌｐを受ける。故に、実施例ＥＸ３＿１に係るリセットコンパレータ４１４は、“Ｖｃｍｐ＞Ｖｓｌｐ”の成立時においてローレベルの信号ＲＳＴを出力し、“Ｖｃｍｐ＜Ｖｓｌｐ”の成立時においてハイレベルの信号ＲＳＴを出力する。“Ｖｃｍｐ＝Ｖｓｌｐ”の成立時において信号ＲＳＴはローレベル又はハイレベルとなる。
図２５に信号ＲＳＴを含む幾つかの信号の波形を示す。トランジスタＭＨのオン期間においてスロープ電圧Ｖｓｌｐが単調に上昇する。スロープ電圧Ｖｓｌｐの上昇過程において“Ｖｃｍｐ＞Ｖｓｌｐ”の状態から“Ｖｃｍｐ＜Ｖｓｌｐ” の状態に切り替わったときに、リセットコンパレータ４１４は信号ＲＳＴにアップエッジを発生させる。信号ＲＳＴのアップエッジを契機にトランジスタＭＨのオフ期間に移行してスロープ電圧Ｖｓｌｐは０Ｖに戻るため、信号ＲＳＴのハイレベル期間は微小である。電源制御装置４１０に対する電力投入直後など、特別な状態を除き“Ｖｃｍｐ＞０”である。
セット信号生成回路４１５は、所定の周波数ｆｐｗｍを有する信号ＳＥＴを生成及び出力する。信号ＳＥＴは周波数ｆｐｗｍにてパルスが生じる信号である。即ち、信号ＳＥＴの周期ごとに微小時間だけハイレベルとなるパルスが信号ＳＥＴに生じる。周波数ｆｐｗｍにて発振するオシレータを用いてセット信号生成回路４１５を形成できる。信号ＳＥＴの１周期の長さは周波数ｆｐｗｍの逆数である。周波数ｆｐｗｍの逆数の間隔で信号ＳＥＴにアップエッジが生じる。以下、周波数ｆｐｗｍの逆数をＰＷＭ周期と称する。
ロジック回路４１６は、信号ＳＥＴ及びＲＳＴに基づき制御信号ＳＨ及びＳＬを生成及び出力する。図２５に示す如く、ロジック回路４１６は、信号ＳＥＴのアップエッジを契機に制御信号ＳＨにアップエッジを生じさせると共に制御信号ＳＬにダウンエッジを生じさせ、且つ、信号ＲＳＴのアップエッジを契機に制御信号ＳＨにダウンエッジを生じさせると共に制御信号ＳＬにアップエッジを生じさせる。尚、信号ＲＳＴのアップエッジを契機に制御信号ＳＬにアップエッジを生じさせた後、ハイレベルの逆流検出信号ＺＸＯＵＴがロジック回路４１６に入力された場合にあっては、ロジック回路４１６は、信号ＳＥＴの次のアップエッジを待たずに制御信号ＳＬにダウンエッジを生じさせる。
ここで、ロジック回路４１６に対しては後述の信号ＳＫＰも入力されており、信号ＳＫＰのローレベル期間においてのみ、ロジック回路４１６は上述の動作（信号ＳＥＴのアップエッジに基づく制御信号ＳＨのアップエッジ及び制御信号ＳＬのダウンエッジの発生動作）を実行する。この点については後にも述べられる。
ドライバ４１７は、トランジスタＭＨ及びＭＬの各ゲート、スイッチ端子ＳＷ並びにグランド端子ＧＮＤに接続される。ドライバ４１７は、制御信号ＳＨ及びＳＬに応じたゲート信号ＧＨ及びＧＬを夫々トランジスタＭＨ及びＭＬのゲートに供給することで、トランジスタＭＨ及びＭＬを個別にオン又はオフとする。ドライバ４１７は、制御信号ＳＨがハイレベルであるときにはゲート信号ＧＨをハイレベルに設定することでトランジスタＭＨをオンとし、制御信号ＳＨがローレベルであるときにはゲート信号ＧＨをローレベルに設定することでトランジスタＭＨをオフとする。ドライバ４１７は、制御信号ＳＬがハイレベルであるときにはゲート信号ＧＬをハイレベルに設定することでトランジスタＭＬをオンとし、制御信号ＳＬがローレベルであるときにはゲート信号ＧＬをローレベルに設定することでトランジスタＭＬをオフとする。
ロジック回路４１６は制御信号ＳＨ及びＳＬの双方を同時にハイレベルに設定することは無い。故に、トランジスタＭＨのオン期間では常にトランジスタＭＬがオフであり、トランジスタＭＬのオン期間では常にトランジスタＭＨがオフである。
逆流検出回路４１８は、トランジスタＭＬのオン期間中にスイッチ電圧Ｖｓｗをグランド電位と比較することにより、逆流電流の有無を検出して、その検出結果を示す逆流検出信号ＺＸＯＵＴを生成する。逆流検出信号ＺＸＯＵＴはロジック回路４１６に供給される。逆流電流とは、スイッチ端子ＳＷからトランジスタＭＬを介してグランドに流れ込む電流であり、負のコイル電流ＩＬに相当する。逆流検出信号ＺＸＯＵＴのレベルは、スイッチ電圧Ｖｓｗがグランド電位よりも低いときにローレベルとなり、スイッチ電圧Ｖｓｗがグランド電位よりも高いときにハイレベルとなる。つまり、逆流検出信号ＺＸＯＵＴのレベルは負のコイル電流ＩＬの発生時にハイレベルとなる。逆流電流が検知されたときにトランジスタＭＬをオンからオフに切り替えて逆流電流を遮断することで、軽負荷時の効率を向上させることができる。以下では、特に必要なき限り、信号ＺＸＯＵＴがローレベルに維持されているものとする。
スキップ判定電圧生成回路４２０はスキップ判定電圧Ｖｓｋｐを生成及び出力する。スキップ判定電圧Ｖｓｋｐを特性については後述される。
スキップコンパレータ４２１に対して誤差電圧Ｖｃｍｐ及びスキップ判定電圧Ｖｓｋｐが供給される。スキップコンパレータ４２１は誤差電圧Ｖｃｍｐ及びスキップ判定電圧Ｖｓｋｐに基づき、信号ＳＫＰを生成及び出力する。実施例ＥＸ３＿１に係るスキップコンパレータ４２１において、反転入力端子は配線ＷＲ４１１に接続されて誤差電圧Ｖｃｍｐを受け、非反転入力端子にてスキップ判定電圧Ｖｓｋｐを受ける。故に、実施例ＥＸ３＿１に係るスキップコンパレータ４２１は、“Ｖｃｍｐ＞Ｖｓｋｐ”の成立時においてローレベルの信号ＳＫＰを出力し、“Ｖｃｍｐ＜Ｖｓｋｐ”の成立時においてハイレベルの信号ＳＫＰを出力する。“Ｖｃｍｐ＝Ｖｓｋｐ”の成立時において信号ＳＫＰはローレベル又はハイレベルとなる。信号ＳＫＰはスキップ信号として機能し、第１論理値又は第２論理値を有する。ここでは、ローレベルの信号ＳＫＰが第１論理値を有し且つハイレベルの信号ＳＫＰが第２論理値を有する。
［基本スイッチング制御ＢＣ３］
スイッチング制御回路ＳＷＣはＰＷＭ制御により出力段ＭＭをスイッチング駆動することができる。ＰＷＭはパルス幅変調（Pulse Width Modulation）の略称である。図２５はスイッチング制御回路ＳＷＣにて行うことのできる基本スイッチング制御ＢＣ３のタイミングチャートである。基本スイッチング制御ＢＣ３は、電流連続モードにて行われるＰＷＭ制御であって、且つ、“Ｖｃｍｐ＞Ｖｓｋｐ”が継続的に成立しているときに行われるＰＷＭ制御である。電流連続モードでは、スイッチ端子ＳＷから出力端子ＯＵＴに向けて常にコイル電流ＩＬが流れる。信号ＳＫＰがローレベルを有することを前提として、ロジック回路４１６は、信号ＳＥＴのアップエッジを契機に制御信号ＳＨにアップエッジを生じさせると共に制御信号ＳＬにダウンエッジを生じさせ、且つ、信号ＲＳＴのアップエッジを契機に制御信号ＳＨにダウンエッジを生じさせると共に制御信号ＳＬにアップエッジを生じさせる。基本スイッチング制御ＢＣ３では、周波数ｆｐｗｍにてトランジスタＭＨ及びＭＬが交互にオン、オフとされるスイッチング動作が周期的に行われる。
基本スイッチング制御ＢＣ３において制御信号ＳＨ及びＳＬは周波数ｆｐｗｍを有するパルス幅変調信号である。基本スイッチング制御ＢＣ３において、トランジスタＭＨ及びＭＬが周波数ｆｐｗｍにてスイッチング駆動され、結果、スイッチ電圧Ｖｓｗは周波数ｆｐｗｍを有する。即ち、基本スイッチング制御ＢＣ３において、出力段ＭＭのスイッチング周波数は周波数ｆｐｗｍと一致する。基本スイッチング制御ＢＣ３において、各周期における制御信号ＳＨのハイレベル期間の長さ（即ちトランジスタＭＨのオン期間）が調整されることで、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇにて安定化する。目標電圧Ｖｔｇは出力電圧Ｖｏｕｔ及び帰還電圧Ｖｆｂ間の比と基準電圧Ｖｒｅｆとで定まり、“Ｖｔｇ＝（Ｖｏｕｔ／Ｖｆｂ）×Ｖｒｅｆ”で表される。出力電圧Ｖｏｕｔ及び帰還電圧Ｖｆｂ間の比は帰還電圧生成回路（Ｒ１、Ｒ２）による出力電圧Ｖｏｕｔの分圧比に等しい。
出力電流Ｉｏｕｔの増大は出力電圧Ｖｏｕｔの低下につながり、目標電圧Ｖｔｇから見て出力電圧Ｖｏｕｔの低下は誤差電圧Ｖｃｍｐの上昇をもたらす。出力電流Ｉｏｕｔの低下は出力電圧Ｖｏｕｔの上昇につながり、目標電圧Ｖｔｇから見て出力電圧Ｖｏｕｔの上昇は誤差電圧Ｖｃｍｐの低下をもたらす。誤差電圧Ｖｃｍｐの上昇に応答してオンデューティが増加するよう且つ誤差電圧Ｖｃｍｐの低下に応答してオンデューティが低下するよう、リセットコンパレータ４１４は誤差電圧Ｖｃｍｐ及びスロープ電圧Ｖｓｌｐに基づき信号ＲＳＴを生成する。オンデューティは、トランジスタＭＨのオン期間の長さとトランジスタＭＨのオフ期間の長さとの和に対する、トランジスタＭＨのオン期間の長さの比を表す。
基本スイッチング制御ＢＣ３においてロジック回路４１６はオンデューティに上限デューティを設け、オンデューティが上限デューティを超えないよう制御信号（ＳＨ、ＳＬ）を生成して良い。従って例えば、スイッチング周波数が１ＭＨｚ（メガヘルツ）であって且つ上限デューティが９５％である場合において、制御信号ＳＨにアップエッジを生じさせてから０．９５マイクロ秒経過しても信号ＲＳＴにアップエッジが生じないとき、ロジック回路４１６は、信号ＲＳＴに依らず、即時、制御信号ＳＨにダウンエッジを且つ制御信号ＳＬにアップエッジを生じさせて良い。
［パルススキップ制御］
次に、スイッチング制御回路ＳＷＣにて実行可能なパルススキップ制御について説明する。スイッチング制御回路ＳＷＣは信号ＳＫＰがハイレベルであるときにパルススキップ制御を実行する。パルススキップ制御は、基本的に、出力電流Ｉｏｕｔが比較的に小さいときに実行される。尚、パルススキップ制御の実行主体はロジック回路４１６であると解して良い。
図２６を参照してパルススキップ制御を説明する。時刻ｔＥ１より前においては上述の基本スイッチング制御ＢＣ３が継続的に実行されており、時刻ｔＥ１にて信号ＳＥＴにアップエッジが生じたものとする。その後、時刻ｔＥ２を経て時刻ｔＥ３の直前までは、“Ｖｃｍｐ＞Ｖｓｋｐ”であるが故に信号ＳＫＰがローレベルに維持されている。時刻ｔＥ１における信号ＳＥＴのアップエッジを契機に、ロジック回路４１６及びドライバ４１７によりトランジスタＭＨがターンオン且つトランジスタＭＬがターンオフされることで、コイル電流ＩＬが徐々に増大してゆき、これに連動してスロープ電圧Ｖｓｌｐも徐々に上昇してゆく。そして、誤差電圧Ｖｃｍｐ未満であったスロープ電圧Ｖｓｌｐが時刻ｔＥ２にて誤差電圧Ｖｃｍｐにまで達すると、信号ＲＳＴにアップエッジが生じる。時刻ｔＥ２にておける信号ＲＳＴのアップエッジを契機に、ロジック回路４１６及びドライバ４１７によりトランジスタＭＨがターンオフ且つトランジスタＭＬがターンオンされる。
図２６の動作例では、出力電流Ｉｏｕｔの低下に伴い、時刻ｔＥ１より前の時刻から時刻ｔＥ３以降に亘って誤差電圧Ｖｃｍｐが単調減少することが想定されており、時刻ｔＥ２の後、信号ＳＥＴに次のアップエッジが生じる前の時刻ｔＥ３を境に誤差電圧Ｖｃｍｐがスキップ判定電圧Ｖｓｋｐを下回り、結果、時刻ｔＥ３にて信号ＳＫＰにアップエッジが生じる。時刻ｔＥ３は時刻ｔＥ２より１ＰＷＭ周期分の時間が経過する前の時刻である。ロジック回路４１６は、信号ＳＫＰのハイレベル期間においてパルススキップ制御を行う。
パルススキップ制御では出力段ＭＭのスイッチング駆動が停止される。具体的には、パルススキップ制御では、ハイレベルの信号ＳＫＰに基づき、ロジック回路４１６内において信号ＳＥＴをマスクする信号が発行されることで、回路４１５の出力信号に依らずロジック回路４１６内において信号ＳＥＴがローレベルに固定される。従って、時刻ｔＥ３以降、信号ＳＫＰがハイレベルに維持されている限り、信号ＳＥＴがローレベルに維持されることになるため、トランジスタＭＨはオフに維持される。信号ＳＫＰのハイレベル期間においてトランジスタＭＨがオフに維持されておれば、スロープ電圧Ｖｓｌｐは０Ｖで固定されるため、信号ＲＳＴもローレベルに維持され、故にトランジスタＭＬもオフに維持される。このように、パルススキップ制御の実行期間ではトランジスタＭＨ及びＭＬがオフに維持される。
図２６において、破線パルス６１３はマスクされた信号ＳＥＴのパルスを表し、破線パルス６１４は、パルススキップ制御が行われなかったとしたならば信号ＲＳＴに生じていたであろうパルスを表す。破線波形６１１及び６１２はパルススキップ制御が行われなかったとしたならばスイッチ電圧Ｖｓｗ及びスロープ電圧Ｖｓｌｐに含まれていたであろう電圧の波形を表している。スイッチング電源回路１が軽負荷状態であるときに（即ち出力電流Ｉｏｕｔが比較的小さいときに）上述のパルススキップ制御を行うことによりスイッチング損失が低減されるので、軽負荷時の効率向上が図られる。
尚、信号ＳＫＰがハイレベルであるときにロジック回路４１６内において信号ＳＥＴをマスクする方法を上述したが、信号ＳＫＰがハイレベルであるときにセット信号生成回路４１５の動作を停止させることで回路４１５の出力信号ＳＥＴをローレベルに固定しても良い。
［パルススキップ制御からの復帰動作］
パルススキップ制御からの復帰動作について説明する。パルススキップ制御の開始後、出力電流Ｉｏｕｔの増大等に伴って信号ＳＫＰにダウンエッジが生じたとき、ロジック回路４１６は信号ＳＥＴのマスクを解除して、上述の基本スイッチング制御ＢＣ３を再開する。
但し、回路４１５にて信号ＳＥＴを生成するための発振動作と信号ＳＫＰのダウンエッジのタイミングとが非同期であると、信号ＳＫＰにダウンエッジが発生してから信号ＳＥＴにアップエッジが生じるまでのギャップが長くなることがある。これは、出力電圧Ｖｏｕｔの過度の低下又は出力電圧Ｖｏｕｔのリプル増大を招き得る。このため、回路４１５は、信号ＳＫＰのダウンエッジに同期して信号ＳＥＴのパルス生成動作を再開する改良復帰動作を行うことが望ましい。即ち、改良復帰動作に係る回路４１５は、信号ＳＫＰのダウンエッジに同期して信号ＳＥＴにアップエッジを生じさせ、以後は、周波数ｆｐｗｍにて信号ＳＥＴにアップエッジを生じさせる。以下では、回路４１５にて改良復帰動作が行われるものとする。
図２７に、出力電流Ｉｏｕｔが比較的小さいが故に、基本スイッチング制御ＢＣ３とパルススキップ制御が交互に繰り返されるときのタイミングチャートを示す。図２７のケースでは、信号ＳＫＰのダウンエッジ、基本スイッチング制御ＢＣ３への復帰、出力電圧Ｖｏｕｔの上昇に伴う誤差電圧Ｖｃｍｐの低下、信号ＳＫＰのアップエッジ、パルススキップ制御の実施（信号ＳＥＴのマスク）、出力電圧Ｖｏｕｔの低下に伴う誤差電圧Ｖｃｍｐの上昇、信号ＳＫＰのダウンエッジが、この順番で順次発生し且つ繰り返される。図２７において、破線パルス６２１及び６２２はマスクされた信号ＳＥＴのパルスを表す。
図２７のケースでは、誤差電圧Ｖｃｍｐがスキップ判定電圧Ｖｓｋｐの近辺で安定化される。また、制御信号ＳＨのハイレベル期間におけるスロープ電圧Ｖｓｌｐの傾きが一定である場合には、信号ＳＥＴのアップエッジごとに発生する制御信号ＳＨのハイレベル期間の長さは実質的に一定となる。これを鑑みると、図２７のケースでは、コンスタントオンタイム制御と実質的に等価な制御が行われていると言うことができる。
尚、上記のコンスタントオンタイム制御における信号ＳＥＴのアップエッジの発生間隔は、出力電流Ｉｏｕｔに依存する。具体的には、出力電流Ｉｏｕｔが大きいほど、信号ＳＥＴのアップエッジの発生間隔が短くなる。そして、信号ＳＥＴのアップエッジの発生間隔が所定間隔にまで狭まると、もはや信号ＳＥＴがマスクされなくなり、基本スイッチング制御ＢＣ３に移行する。
［スキップ判定電圧の特性］
次にスキップ判定電圧Ｖｓｋｐの特性について説明する。回路４２０は対象温度ＴＴに応じてスキップ判定電圧Ｖｓｋｐを変化させる。ここで、対象温度ＴＴは電源制御装置４１０の温度である。詳細には、対象温度ＴＴは電源制御装置４１０内の対象位置の温度である。対象位置は予め定められた位置である。対象温度ＴＴが、出力段ＭＭの温度（特にトランジスタＭＨのジャンクション温度）に近い温度となるよう対象位置が定められると良い。少なくとも、出力段ＭＭの温度（特にトランジスタＭＨのジャンクション温度）の上昇、低下に連動して、対象温度ＴＴも上昇、低下する。回路４２０は、対象温度ＴＴの変化に連動して値が変化する物理量を持つ素子（バイポーラトランジスタ、抵抗など）を備える。回路４２０は、当該素子を用いてスキップ判定電圧Ｖｓｋｐを生成することにより対象温度ＴＴに応じてスキップ判定電圧Ｖｓｋｐを変化させる。
図２８に示す如く、回路４２０は対象温度ＴＴの上昇に伴ってスキップ判定電圧Ｖｓｋｐを連続的に上昇させて良い。例えば、“Ｖｓｋｐ＝Ｖｓｋｐ＿ｒｅｆ＋ｋＡ・（ＴＴ－Ｔｒｅｆ）”が成立するよう、回路４２０はスキップ判定電圧Ｖｓｋｐを生成して良い。ここで、ｋＡは正の所定値を有する係数である。Ｔｒｅｆは所定温度（例えば２５℃）を表す。この際、“ＴＴ＝Ｔｒｅｆ”であるときには、スキップ判定電圧Ｖｓｋｐが基準となる電圧Ｖｓｋｐ＿ｒｅｆと一致する。電圧Ｖｓｋｐ＿ｒｅｆは、予め定められた固定電圧であっても良いし、出力電圧Ｖｏｕｔに応じた電圧であっても良い。
図２９に示す如く、回路４２０は対象温度ＴＴの上昇に伴ってスキップ判定電圧Ｖｓｋｐを段階的に上昇させても良い。例えば、回路４２０は、対象温度ＴＴが所定の閾温度Ｔｔｈ以下であるときにはスキップ判定電圧Ｖｓｋｐに第１電圧値を持たせ、対象温度ＴＴが閾温度Ｔｔｈを超えるときにはスキップ判定電圧Ｖｓｋｐに第１電圧値より高い第２電圧値を持たせて良い。図２９では、対象温度ＴＴに応じてスキップ判定電圧Ｖｓｋｐを２段階で変化させているが、３段階以上で変化させても良い。
図３０に、図２４の回路４２０として用いることのできるスキップ判定電圧生成回路４２０Ａの構成を示す。回路４２０Ａを用いれば、スキップ判定電圧Ｖｓｋｐが出力電圧Ｖｏｕｔに応じた電圧になると共に、対象温度ＴＴの上昇に伴ってスキップ判定電圧Ｖｓｋｐが連続的に上昇する。
図３０の回路４２０Ａは、抵抗５０１～５０６、５１１及び５１２、コンデンサ５０７～５０９、トランジスタ５１０及び５１３～５１５、並びに、電流源５１６を備える。トランジスタ５１０、５１４及び５１５はＰチャネル型のＭＯＳＦＥＴであり、トラジジスタ５１３はＮＰＮ型のバイポーラトランジスタである。
抵抗５０１の第１端はスイッチ端子ＳＷに接続されてスイッチ電圧Ｖｓｗを受ける。抵抗５０１の第２端は抵抗５０２を介してグランドに接続される。抵抗５０１及び５０２間の接続ノードにスイッチ電圧Ｖｓｗの分圧が生じる。抵抗５０３～５０５及びコンデンサ５０７～５０９により平滑化回路４３０が構成される。平滑化回路４３０は、抵抗５０１及び５０２間の接続ノードにおける電圧を平滑化（換言すれば平均化）する。平滑化回路４３０は抵抗とコンデンサによるＲＣローパスフィルタを複数段有する多段ローパスフィルタである。平滑化回路４３０に設けられるＲＣローパスフィルタの段数は、図３０に示す例に限定されず、任意である。
図３０の構成例において、抵抗５０３の第１端は抵抗５０１及び５０２間の接続ノードに接続され、抵抗５０３の第２端は抵抗５０４の第１端に接続されると共にコンデンサ５０７を介してグランドに接続される。抵抗５０４の第２端は抵抗５０５の第１端に接続されると共にコンデンサ５０８を介してグランドに接続される。抵抗５０５の第２端はノードＮＤ５２１に接続される。ノードＮＤ５２１はコンデンサ５０９及び抵抗５０６の並列回路を介してグランドに接続される。また、ノードＮＤ５２１はトランジスタ５１０のゲートに接続される。ノードＮＤ５２１における電圧Ｖ２は、スイッチ電圧Ｖｓｗの分圧及び平滑化（換言すれば平均化）により得られる電圧であり、出力電圧Ｖｏｕｔに比例する。トランジスタ５１０のソースは抵抗５１１を介してノードＮＤ５２２に接続される。トランジスタ５１０のドレインはグランドに接続される。
抵抗５１２及びトランジスタ５１３～５１５は対象温度ＴＴに応じた電流Ｉｔを発生する電流発生回路を構成する。具体的には、トランジスタ５１３のエミッタは抵抗５１２を介してグランドに接続される。トランジスタ５１３のベースには基準電圧Ｖｒｅｆ２が印加される。基準電圧Ｖｒｅｆ２は固定された正の直流電圧値を有する。基準電圧Ｖｒｅｆ２は上述の基準電圧Ｖｒｅｆと同じであっても良いし、異なっていても良い。バンドギャップリファレンス等を用いて基準電圧Ｖｒｅｆ２を生成できる。基準電圧Ｖｒｅｆ２は対象温度ＴＴの変動に連動して若干変動しうるが、ここでは、基準電圧Ｖｒｅｆ２の変動は十分に小さいとみなして無視する。
トランジスタ５１３のコレクタは、トランジスタ５１４のドレイン及びゲートとトランジスタ５１５のゲートに共通接続される。トランジスタ５１４及び５１５の各ソースに対して内部電源電圧Ｖｒｅｇが印加される。内部電源電圧Ｖｒｅｇは正の直流電圧値を有する。トランジスタ５１５のドレインはノードＮＤ５２２に接続される。
トランジスタ５１３のベース－エミッタ間電圧（エミッタ電位から見たベース電位）を電圧Ｖｆにて表す。トランジスタ５１４及び５１５によりカレントミラー回路が形成され、トランジスタ５１４のドレイン及びソース間に流れる電流Ｉｔと同じ電流値を有する電流Ｉｔがトランジスタ５１５のドレイン電流としてトランジスタ５１５のドレイン及びソース間に流れる。トランジスタ５１５のドレイン電流Ｉｔは抵抗５１１及びトランジスタ５１０を介してグランドに流れる。電流源５１６は内部電源電圧Ｖｒｅｇの印加端とノードＮＤ５２２との間に設けられ、内部電源電圧Ｖｒｅｇの印加端からノードＮＤ５２２に向けて一定の基準電流Ｉｒｅｆを供給する。
ノードＮＤ５２２における電圧Ｖ２ａは、ノードＮＤ５２１における電圧Ｖ２よりも、トランジスタ５１０のゲート－ソース間電圧と抵抗５１１で発生する電圧降下との和だけ高い。図３０の回路４２０Ａは、電圧Ｖ２ａをスキップ判定電圧Ｖｓｋｐとして出力する。抵抗５１１で発生する電圧降下を電圧ΔＶと称する。抵抗５１１、５１２の抵抗値を、夫々、Ｒ５１１、Ｒ５１２で表すと“Ｉｔ＝（Ｖｒｅｆ２－Ｖｆ）／Ｒ５１２”であるから、電圧ΔＶは以下の式にて表される。
ΔＶ＝Ｉｔ×Ｒ５１１＋Ｉｒｅｆ×Ｒ５１１
＝（Ｖｒｅｆ２－Ｖｆ）×（Ｒ５１１／Ｒ５１２）＋Ｉｒｅｆ×Ｒ５１１
回路４２０Ａの温度（回路４２０Ａを構成する各素子の温度）は対象温度ＴＴと等しく又は実質的に等しく、故に、電圧Ｖｆは対象温度ＴＴの上昇につれて低下する。このため、対象温度ＴＴの上昇につれて電圧ΔＶが上昇し、結果、対象温度ＴＴの上昇につれてスキップ判定電圧Ｖｓｋｐが上昇する。
抵抗５１１及び５１２を互いに同じ種類の抵抗にて形成することで、抵抗５１１の温度特性と抵抗５１２の温度特性とを互いに同じにして良い。この場合、比（Ｒ５１１／Ｒ５１２）の温度依存性は完全に又は概ね存在しなくなる。但し、抵抗５１１に正の温度特性を持たせ且つ抵抗５１２に負の温度特性を持たせるようにしても良い。この場合、比（Ｒ５１１／Ｒ５１２）が正の温度特性を持つため、比（Ｒ５１１／Ｒ５１２）に温度依存性が無い場合と比べて、対象温度ＴＴの上昇に伴うスキップ判定電圧Ｖｓｋｐの上昇の傾きが大きくなる。
本実施例では、対象温度ＴＴの上昇に伴ってスキップ判定電圧Ｖｓｋｐが上昇するため、対象温度ＴＴが高くなるほどパルススキップ制御が実行されやすくなる。パルススキップ制御の実行時にはパルススキップ制御の非実行時と比べて、出力段ＭＭのスイッチング周波数が低下するため、スイッチング損失が小さくなる。スイッチング損失の低下は対象温度ＴＴの上昇抑制又は低下に繋がる。つまり、対象温度ＴＴの上昇に伴うスキップ判定電圧Ｖｓｋｐの上昇により、対象温度ＴＴの上昇抑制又は低下が実現される。本来、パルススキップ制御は軽負荷時におけるスイッチング損失の低減を目的としたものであるが、これを利用することで対象温度ＴＴの過度な上昇を抑制できる。
本実施例に示す構成はコイルＬ１の小型化に寄与する。これについて具体例を挙げて説明する。第１参考構成では、コイルＬ１のインダクタンス値が２２μＨであって且つ周波数ｆｐｗｍが１ＭＨｚであるとする。また第１参考構成では、スキップ判定電圧Ｖｓｋｐが対象温度ＴＴに依存せず不変であるとする。更に第１参考構成において信号ＳＫＰがローレベルに維持されることで１ＭＨｚでのスイッチング駆動が継続されたとき、トランジスタＭＨ又はＭＬのジャンクション温度が規定上限温度（例えば１５０℃）を超えるとする。トランジスタＭＨ又はＭＬのジャンクション温度が規定上限温度を超えることは、トランジスタＭＨ又はＭＬの保護の観点から許容されない。
そこで、第１参考構成を第２参考構成へと変更する必要が生じる。第１参考構成を基準に、第２参考構成では、周波数ｆｐｗｍが１ＭＨから５００ｋＨｚへと低下され、且つ、周波数ｆｐｗｍの低下に伴いコイルＬ１のインダクタンス値が２２μＨから１００μＨに増大される。第１参考構成から見て第２参考構成では、周波数ｆｐｗｍの低下によりスイッチング損失が低減される。このため、信号ＳＫＰがローレベルに維持されることで５００ｋＨｚにてスイッチング駆動が継続されたとしても、トランジスタＭＨ又はＭＬのジャンクション温度は規定上限温度以下に収まる。但し、第２参考構成では第１参考構成と比べてコイルＬ１が大型化する。
本実施例に示す構成を用いれば、トランジスタＭＨ又はＭＬのジャンクション温度が規定上限温度に近づく程度に対象温度ＴＴが上昇したとき、パルススキップ制御が実行されやすくなる、又は、スキップ判定電圧Ｖｓｋｐが十分に高まることで必ずパルススキップ制御が実行される。故に、本実施例に示す構成においてはコイルＬ１のインダクタンス値を２２μＨに且つ周波数ｆｐｗｍを１ＭＨｚに設定することができる。本実施例に示す構成において、信号ＳＫＰがローレベルに維持されることで１ＭＨｚにてスイッチング駆動が継続されたとき、トランジスタＭＨ又はＭＬのジャンクション温度が規定上限温度に向けて上昇してゆく。このとき例えば、図２７に示すような状況（パルススキップ制御により実質的にコンスタントオンタイム制御が実行される状況）になる。結果例えば、パルススキップ制御によりスイッチング周波数が１ＭＨｚから５００ｋＨｚに低下し、第２参考構成と同様に、トランジスタＭＨ又はＭＬのジャンクション温度は規定上限温度以下に収まる。
＜＜実施例ＥＸ３＿２＞＞
実施例ＥＸ３＿２を説明する。実施例ＥＸ３＿２並びに後述される実施例ＥＸ３＿３及びＥＸ３＿４は実施例ＥＸ３＿１を基礎とする実施例である。実施例ＥＸ３＿２にて特に記述無き事項は、矛盾なき限り、実施例ＥＸ３＿１の記載が実施例ＥＸ３＿２にも適用される（後述される実施例ＥＸ３＿３及びＥＸ３＿４でも同様）。
図３１に実施例ＥＸ３＿２に係る電源制御装置４１０の一部回路図を示す。実施例ＥＸ３＿２に係る電源制御装置４１０には、スロープ電圧生成回路４１３Ｂ及びスキップ判定電圧生成回路４２０Ｂ、基準電流源ＲＳＣ及びトランジスタ５５０が設けられる。実施例ＥＸ３＿２では、回路４１３Ｂ、４２０Ｂが、夫々、図２４のスロープ電圧生成回路４１３、スキップ判定電圧生成回路４２０として用いられる。実施例ＥＸ３＿２では、配線ＷＲ４１１における電圧をレベルシフトした電圧が誤差電圧Ｖｃｍｐとして機能する。回路４２０Ｂは図３０の回路４２０Ａと同じ構成を有しているため、回路４２０Ｂに関する説明を省略する。但し、図３１の構成では、基準電流源ＲＣＳがノードＮＤ５２２に対して基準電流Ｉｒｅｆを供給する。図３１のトランジスタ５６４が図３０の電流源５１６に相当すると解して良い。
回路４１３Ｂの構成を説明する。回路４１３Ｂは、抵抗５３１～５３３及び５４１、オペアンプ５３４、トランジスタ５３５～５３９並びにコンデンサ５４０を備える。トランジスタ５３５及び５３８はＮチャネル型のＭＯＳＦＥＴであり、トランジスタ５３６、５３７及び５３９はＰチャネル型のＭＯＳＦＥＴである。
抵抗５３１の一端が入力電圧Ｖｉｎの印加端に接続され、抵抗５３１の他端が抵抗５３２を介してグランドに接続される。抵抗５３１及び５３２間の接続ノードはオペアンプ５３４の非反転入力端子に接続される。オペアンプ５３４の反転入力端子はトランジスタ５３５のソースに接続されると共に抵抗５３３を介してグランドに接続される。オペアンプ５３４の出力端子はトランジスタ５３５のゲートに接続される。トランジスタ５３５のドレインは、トランジスタ５３６のドレイン及びゲート並びにトランジスタ５３７のゲートに共通接続される。トランジスタ５３６及び５３７の各ソースに対して内部電源電圧Ｖｒｅｇが印加される。トランジスタ５３７のドレインはノードＮＤ５４２に接続される。ノードＮＤ５４２はコンデンサ５４０を介してグランドに接続される。また、ノードＮＤ５４２はトランジスタ５３８のドレイン及びトランジスタ５３９のゲートに共通接続される。トランジスタ５３８のソース及びトランジスタ５３９のドレインはグランドに接続される。トランジスタ５３９のソースは抵抗５４１を介してノードＮＤ５４３に接続される。ノードＮＤ５４２における電圧を電圧Ｖ１と称し、ノードＮＤ５４３における電圧を電圧Ｖ１ａと称する。
基準電流源ＲＣＳの構成を説明する。基準電流源ＲＣＳはトランジスタ５６１～５６４を備える。トランジスタ５６１～５６４はＰチャネル型のＭＯＳＦＥＴである。トランジスタ５６１～５６４の各ソースに対して内部電源電圧Ｖｒｅｇが印加される。トランジスタ５６１のドレイン及びゲートとトランジスタ５６２～５６４の各ゲートは互いに共通接続される。トランジスタ５６２のドレインはノードＮＤ５４３に接続される。トランジスタ５６３のドレインはノードＮＤ５５１に接続される。トランジスタ５６４のドレインはノードＮＤ５２２に接続される。
トランジスタ５５０はＰチャネル型のＭＯＳＦＥＴである。トランジスタ５５０のゲートは配線ＷＲ４１１（図２４参照）に接続される。トランジスタ５５０のドレインはグランドに接続される。トランジスタのソースはノードＮＤ５５１に接続される。配線ＷＲ４１１における電圧を電圧Ｖ０と称し、ノードＮＤ５５１における電圧を電圧Ｖ０ａと称する。
図３１に示す各回路の動作を説明する。基準電流Ｉｒｅｆを引き込む図示されない回路に対してトランジスタ５６１のドレインが接続されることで、トランジスタ５６１のドレイン電流として基準電流Ｉｒｅｆが流れる。トランジスタ５６１～５６４によりカレントミラー回路が構成される。このため、トランジスタ５６２～５６４の各々のドレイン－ソース間に基準電流Ｉｒｅｆが流れる。即ち、トランジスタ５６２から基準電流ＩｒｅｆがノードＮＤ５４３に向けて流れ、トランジスタ５６３から基準電流ＩｒｅｆがノードＮＤ５５１に向けて流れ、トランジスタ５６４から基準電流ＩｒｅｆがノードＮＤ５２２に向けて流れる。
抵抗５３１及び５３２間の接続ノードに入力電圧Ｖｉｎの分圧が発生する。オペアンプ５３４は、抵抗５３１及び５３２間の接続ノードにおける電圧と抵抗５３３で発生する電圧降下とが等しくなるよう、トランジスタ５３５のゲート電位を制御する。このため、抵抗５３１及び５３２間の接続ノードの電圧に応じたドレイン電流がトランジスタ５３６に流れる。トランジスタ５３６及び５３７はカレントミラー回路を構成するため、トランジスタ５３６のドレイン電流に比例する電流Ｉｃｈｇがトランジスタ５３７にて発生する。電流Ｉｃｈｇは内部電源電圧Ｖｒｅｇの印加端からトランジスタ５３７のドレイン電流としてノードＮＤ５４２へと流れる。
トランジスタ５３８のゲートには信号ＳＨ＿Ｂが供給される。信号ＳＨ＿Ｂは制御信号ＳＨの反転信号である。故に、制御信号ＳＨのローレベル期間では信号ＳＨ＿Ｂがハイレベルを有することでトランジスタ５３８がオン状態となる。トランジスタ５３８がオン状態であるとき、ノードＮＤ５４２がトランジスタ５３８のチャネルを通じてグランドに短絡されるため、電圧Ｖ１は実質的に０Ｖである。制御信号ＳＨのハイレベル期間では信号ＳＨ＿Ｂがローレベルを有することでトランジスタ５３８がオフ状態となる。トランジスタ５３８がオフ状態であるとき、電流Ｉｃｈｇにてコンデンサ５４０が充電されることで電圧Ｖ１が徐々に上昇してゆく。
トランジスタ５３９のチャネルにトランジスタ５６２及び抵抗５４１を介して供給される基準電流Ｉｒｅｆが流れる。このため、ノードＮＤ５４３における電圧Ｖ１ａは、電圧Ｖ１よりも、トランジスタ５３９のゲート－ソース間電圧と抵抗５４１で発生する電圧降下との和電圧だけ高い。即ち、電圧Ｖ１を上記和電圧だけ上方にレベルシフトした電圧が電圧Ｖ１ａとしてノードＮＤ５４３に発生する。
一方、トランジスタ５５０のチャネルにトランジスタ５６３を介して供給される基準電流Ｉｒｅｆが流れる。このため、ノードＮＤ５５１における電圧Ｖ０ａは、電圧Ｖ０よりも、トランジスタ５５０のゲート－ソース間電圧だけ高い。即ち、電圧Ｖ０をトランジスタ５５０のゲート－ソース間電圧だけ上方にレベルシフトした電圧が電圧Ｖ０ａとしてノードＮＤ５５１に発生する。
実施例ＥＸ３＿２では、ノードＮＤ５４３がリセットコンパレータ４１４の非反転入力端子に接続されることで、電圧Ｖ１ａがスロープ電圧Ｖｓｌｐとして機能する。実施例ＥＸ３＿２では、ノードＮＤ５５１がリセットコンパレータ４１４及びスキップコンパレータ４２１の各反転入力端子に接続されることで、電圧Ｖ０ａが誤差電圧Ｖｃｍｐとして機能する。実施例ＥＸ３＿２では、ノードＮＤ５２２がスキップコンパレータ４２１の非反転入力端子に接続されることで、電圧Ｖ２ａがスキップ判定電圧Ｖｓｋｐとして機能する。
故に、実施例ＥＸ３＿２に係るリセットコンパレータ４１４は、“Ｖ１ａ＞Ｖ０ａ”の成立時にハイレベルの信号ＲＳＴを出力し、“Ｖ１ａ＜Ｖ０ａ”の成立時にローレベルの信号ＲＳＴを出力し、“Ｖ１ａ＝Ｖ０ａ”の成立時にハイレベル又はローレベルの信号ＲＳＴを出力する。実施例ＥＸ３＿２に係るスキップコンパレータ４２１は、“Ｖ２ａ＞Ｖ０ａ”の成立時にハイレベルの信号ＳＫＰを出力し、“Ｖ２ａ＜Ｖ０ａ”の成立時にローレベルの信号ＳＫＰを出力し、“Ｖ２ａ＝Ｖ０ａ”の成立時にハイレベル又はローレベルの信号ＳＫＰを出力する。尚、制御信号ＳＨのローレベル期間において信号ＲＳＴがローレベルとなるよう（即ち、制御信号ＳＨのローレベル期間において“Ｖ１ａ＜Ｖ０ａ”となるよう）、各回路素子の特性が定められているものとする。
電源制御装置４１０には、帰還電圧Ｖｆｂ及び基準電圧Ｖｒｅｆに基づき誤差電圧Ｖｃｍｐを生成する誤差電圧生成回路が設けられる。実施例ＥＸ３＿１ではエラーアンプ４１１そのものが誤差電圧生成回路に相当する。実施例ＥＸ３＿２ではエラーアンプ４１１とトランジスタ５５０とで誤差電圧生成回路が形成されると解することができる。或いは、実施例ＥＸ３＿２では、配線ＷＲ４１１における電圧Ｖ０が誤差電圧であって、電圧Ｖ０ａはレベルシフトされた誤差電圧である、と考えることも可能である。
何れにせよ、回路４２０Ｂにより、対象温度ＴＴの上昇につれてスキップ判定電圧Ｖｓｋｐが高まる。このため、実施例ＥＸ３＿１で述べた作用及び効果が奏される。
＜＜実施例ＥＸ３＿３＞＞
実施例ＥＸ３＿３を説明する。実施例ＥＸ３＿１及びＥＸ３＿２では、“Ｖｆｂ＜Ｖｒｅｆ”であるときに誤差電圧が上昇し、“Ｖｆｂ＞Ｖｒｅｆ”であるときに誤差電圧が低下する構成が採用されているが、誤差電圧の変化方向を、実施例ＥＸ３＿１及びＥＸ３＿２に示したものと逆にしても良い。但し、この場合、スロープ電圧Ｖｓｌｐの変化方向も実施例ＥＸ３＿１及びＥＸ３＿２と逆とし、且つ、対象温度ＴＴの上昇に伴うスキップ判定電圧Ｖｓｋｐの変化方向も実施例ＥＸ３＿１及びＥＸ３＿２と逆とする。
即ち、図３２に示す構成が電源制御装置４１０に採用されて良い。図３２は実施例ＥＸ３＿３に係る電源制御装置４１０の一部構成図である。実施例ＥＸ３＿３に係る電源制御装置４１０は、リセットコンパレータ４１４としてリセットコンパレータ４１４＿Ｂを有し、スキップコンパレータ４２１としてリセットコンパレータ４２１＿Ｂを有する。
実施例ＥＸ３＿３に係る電源制御装置４１０では、スロープ電圧生成回路４１３によりスロープ電圧Ｖｓｌｐ＿Ｂが生成され、スキップ判定電圧生成回路４２０によりスキップ判定電圧Ｖｓｋｐ＿Ｂが生成され、且つ、エラーアンプ４１１を含む誤差電圧生成回路により誤差電圧Ｖｃｍｐ＿Ｂが生成される。例えばエラーアンプ４１１と誤差電圧Ｖｃｍｐから誤差電圧Ｖｃｍｐ＿Ｂを生成するレベルシフタ（不図示）とで誤差電圧生成回路を形成できる。ここで、下記式（３）～（５）が成立する。式（３）～（５）の右辺におけるＶｓｌｐ、Ｖｓｋｐ、Ｖｃｍｐは、実施例ＥＸ３＿１又はＥＸ３＿２で述べた電圧Ｖｓｌｐ、Ｖｓｋｐ、Ｖｃｍｐである。式（３）～（５）の右辺におけるＶｃｃは正の直流電圧である。電圧Ｖｃｃは入力電圧Ｖｉｎそのものであっても良いし、電源制御装置４１０内で生成された内部電源電圧であっても良い。
Ｖｓｌｐ＿Ｂ＝Ｖｃｃ－Ｖｓｌｐ ・・・（３）
Ｖｓｋｐ＿Ｂ＝Ｖｃｃ－Ｖｓｋｐ ・・・（４）
Ｖｃｍｐ＿Ｂ＝Ｖｃｃ－Ｖｃｍｐ ・・・（５）
このため、実施例ＥＸ３＿３に係るスロープ電圧Ｖｓｌｐ＿Ｂは、トランジスタＭＨのオン期間において単調に低下する。実施例ＥＸ３＿３に係るスキップ判定電圧Ｖｓｋｐ＿Ｂは、対象温度ＴＴが上昇するにつれて連続的に又は段階的に低下する。実施例ＥＸ３＿３に係る誤差電圧Ｖｃｍｐ＿Ｂは“Ｖｆｂ＜Ｖｒｅｆ”であるときに低下し、“Ｖｆｂ＞Ｖｒｅｆ”であるときに上昇する。
リセットコンパレータ４１４＿Ｂにおいて反転入力端子にスロープ電圧Ｖｓｌｐ＿Ｂが入力され、非反転入力端子に誤差電圧Ｖｃｍｐ＿Ｂが入力される。リセットコンパレータ４１４＿Ｂは、電圧Ｖｓｌｐ＿Ｂ及びＶｃｍｐ＿Ｂを比較して、
“Ｖｓｌｐ＿Ｂ＞Ｖｃｍｐ＿Ｂ”の成立時にローレベルの信号ＲＳＴを出力し、
“Ｖｓｌｐ＿Ｂ＜Ｖｃｍｐ＿Ｂ” の成立時にハイレベルの信号ＲＳＴを出力し、
“Ｖｓｌｐ＿Ｂ＝Ｖｃｍｐ＿Ｂ”の成立時にローレベル又はハイレベルの信号ＲＳＴを出力する。
スキップコンパレータ４２１＿Ｂにおいて反転入力端子にスキップ判定電圧Ｖｓｋｐ＿Ｂが入力され、非反転入力端子に誤差電圧Ｖｃｍｐ＿Ｂが入力される。スキップコンパレータ４２１＿Ｂは、電圧Ｖｓｋｐ＿Ｂ及びＶｃｍｐ＿Ｂを比較して、
“Ｖｓｋｐ＿Ｂ＞Ｖｃｍｐ＿Ｂ”の成立時にローレベルの信号ＳＫＰを出力し、
“Ｖｓｋｐ＿Ｂ＜Ｖｃｍｐ＿Ｂ”の成立時にハイレベルの信号ＳＫＰを出力し、
“Ｖｓｋｐ＿Ｂ＝Ｖｃｍｐ＿Ｂ”の成立時にローレベル又はハイレベルの信号ＳＫＰを出力する。
実施例ＥＸ３＿３では、リセットコンパレータ４１４＿Ｂから出力される信号ＲＳＴ及びスキップコンパレータ４２１＿Ｂから出力される信号ＳＫＰがロジック回路４１６に供給される。実施例ＥＸ３＿３にて特に記述されない回路の動作は実施例ＥＸ３＿１又はＥＸ３＿２に示した通りである。
電圧の変化方向には、第１方向と、第１方向とは逆の第２方向がある。第１方向及び第２方向の内、任意の一方が上昇方向であり、他方が低下方向である。実施例ＥＸ３＿１又はＥＸ３＿２に係る誤差電圧、スロープ電圧及びスキップ判定電圧の変化方向を、夫々に逆転させたものが実施例ＥＸ３＿３に相当する。
＜＜実施例ＥＸ３＿４＞＞
実施例ＥＸ３＿４を説明する。実施例ＥＸ３＿４では上述の各事項に対する補足事項又は変形技術等を説明する。
図２４の電源制御装置４１０は、信号ＳＫＰがローレベルを有するとき、誤差電圧Ｖｃｍｐに応じて（詳細には誤差電圧Ｖｃｍｐ及びスロープ電圧Ｖｓｌｐに応じて）出力段ＭＭのスイッチング駆動を行う制御駆動回路を内包する。図２４の構成における制御駆動回路は、リセットコンパレータ４１４、セット信号生成回路４１５、ロジック回路４１６及びドライバ４１７を構成要素として備える。但し、スロープ電圧生成回路４１３も制御駆動回路の構成要素に含まれる、という考え方も採用可能である。
上述のスイッチング電源装置１は降圧型のスイッチング電源装置であるが、本開示に係る技術が適用されるスイッチング電源装置は昇圧型のスイッチング電源装置であっても良い。昇圧型のスイッチング電源装置は入力電圧Ｖｉｎを昇圧することで入力電圧Ｖｉｎより高い出力電圧Ｖｏｕｔを生成する。スイッチング電源装置１が昇圧型のスイッチング電源装置である場合、図１５に示す如く、コイルＬ１の第１端は入力電圧Ｖｉｎの印加端（入力電圧Ｖｉｎが加わる端子）に接続され、コイルＬ１の第２端はトランジスタＭＨのドレイン及びトランジスタＭＬのソースに接続され、トランジスタＭＨのソースはグランドに接続され、トランジスタＭＬのドレインは出力端子ＯＵＴに接続されると共にコンデンサＣ１を介してグランドに接続される。図１５の構成において、整流素子としてのトランジスタＭＬを、トランジスタＭＨのドレインに接続されたアノード及び出力端子ＯＵＴに接続されたカソードを有する同期整流ダイオードに置換しても良い。何れにせよ、出力段ＭＭのスイッチング駆動において出力素子（ＭＨ）がオン及びオフ間で切り替えられることでコイルＬ１に流れる電流（ＩＬ）に基づき出力電圧Ｖｏｕｔが生成される。
＜＜第３付記＞＞
上述の実施形態（特に実施例ＥＸ３＿１～ＥＸ３＿４）にて具体的構成例が示された本開示について第３付記を設ける。
本開示の一側面に係る電源制御装置は、入力電圧（Ｖｉｎ）から出力電圧（Ｖｏｕｔ）を生成するスイッチング電源装置（１）の出力段（ＭＭ）を制御するよう構成された電源制御装置（４１０）であって、前記出力電圧に応じた帰還電圧（Ｖｆｂ）と所定の基準電圧（Ｖｒｅｆ）との差分に応じた誤差電圧（Ｖｃｍｐ）を生成するよう構成された誤差電圧生成回路（４１１）と、スキップ判定電圧（Ｖｓｋｐ）を生成するよう構成されたスキップ判定電圧生成回路（４２０）と、前記誤差電圧及び前記スキップ判定電圧に基づき、第１論理値又は第２論理値を有するスキップ信号（ＳＫＰ）を生成するよう構成されたスキップ信号生成回路（４２１）と、前記スキップ信号が前記第１論理値を有するとき、前記誤差電圧に応じて前記出力段のスイッチング駆動を行う一方、前記スキップ信号が前記第２論理値を有するとき、前記出力段のスイッチング駆動を停止するよう構成された制御駆動回路（４１４～４１７）と、を備え、前記出力段のスイッチング駆動を通じて前記入力電圧から前記出力電圧が生成され、前記スキップ判定電圧生成回路は、当該電源制御装置の温度に応じて前記スキップ判定電圧を変化させる構成（第２０の構成）である。
これにより例えば、電源制御装置の温度が高くなるほど誤差電圧との関係においてスキップ信号に第２論理値を持たせやすくする、といったことが可能となる。第２論理値のスキップ信号に基づくスイッチング駆動の停止によりスイッチング損失が低減され、結果、電源制御装置の過度の温度上昇を抑制することができる。これは、スイッチング制御装置に用いられるコイルの小型化に寄与する。
上記第２０の構成に係る電源制御装置において、前記出力電圧の上昇、低下に伴って、前記帰還電圧は上昇、低下し、前記誤差電圧生成回路は、前記帰還電圧が前記基準電圧より低いときに前記誤差電圧を第１方向に変化させる一方、前記帰還電圧が前記基準電圧より高いときに前記誤差電圧を前記第１方向とは逆の第２方向に変化させ、前記スキップ信号生成回路は、前記誤差電圧及び前記スキップ判定電圧の高低関係に基づき前記スキップ信号を生成し、前記スキップ判定電圧が前記誤差電圧より前記第２方向に相違するときには前記第１論理値の前記スキップ信号を生成する一方、前記スキップ判定電圧が前記誤差電圧より前記第１方向に相違するときには前記第２論理値の前記スキップ信号を生成し、前記スキップ信号生成回路は、前記温度の上昇に伴って前記スキップ判定電圧を前記第１方向に変化させる構成（第２１の構成）であっても良い。
上記第２１の構成に係る電源制御装置において、前記スキップ信号生成回路は、前記温度の上昇に伴って前記スキップ判定電圧を連続的に又は段階的に前記第１方向へ変化させる構成（第２２の構成）であっても良い。
上記第２１又は第２２の構成に係る電源制御装置において、前記第１方向は上昇方向であって且つ前記第２方向は低下方向であり、前記スキップ信号生成回路は、前記スキップ判定電圧が前記誤差電圧より低いときには前記第１論理値の前記スキップ信号を生成する一方、前記スキップ判定電圧が前記誤差電圧より高いときには前記第２論理値の前記スキップ信号を生成する構成（第２３の構成）であっても良い。
上記第２１又は第２２の構成に係る電源制御装置において、前記第１方向は低下方向であって且つ前記第２方向は上昇方向であり、前記スキップ信号生成回路は、前記スキップ判定電圧が前記誤差電圧より高いときには前記第１論理値の前記スキップ信号を生成する一方、前記スキップ判定電圧が前記誤差電圧より低いときには前記第２論理値の前記スキップ信号を生成する構成（第２４の構成）であっても良い。
上記第２０～第２４の構成の何れかに係る電源制御装置において、前記出力段は、スイッチング素子にて構成される出力素子（ＭＨ）と、前記出力素子に接続される整流素子（ＭＬ）と、を有し、前記出力素子及び前記整流素子間の接続ノードに対してコイル（Ｌ１）が接続され、前記出力段のスイッチング駆動において前記出力素子がオン及びオフ間で切り替えられることで前記コイルに流れる電流に基づき前記出力電圧が生成され、当該電源制御装置には、前記コイルの電流情報に応じたスロープ電圧（Ｖｓｌｐ）を生成するよう構成されたスロープ電圧生成回路（４１３）が更に設けられ、前記制御駆動回路は、前記スキップ信号が前記第１論理値を有するとき、前記誤差電圧及び前記スロープ電圧に応じて前記出力段のスイッチング駆動を行う構成（第２５の構成）であっても良い。
＜＜第４付記＞＞
上述の各事項に対して共通に適用可能な付記（第４付記）を設ける。
任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。
各実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示である。上述の主旨を損なわない形で、任意のＦＥＴのチャネルの種類はＰチャネル型及びＮチャネル型間で変更され得る。
不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
１ スイッチング電源装置
１０ 電源制御装置
ＳＷＣ スイッチング制御回路
ＭＭ 出力段
ＭＨ、ＭＬ トランジスタ
Ｌ１ コイル
Ｃ１ コンデンサ
Ｒ１、Ｒ２ 抵抗
ＶＳ 電圧源
ＬＤ 負荷
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｉｏｕｔ 出力電流
ＩＬ コイル電流
Ｖｓｗ スイッチ電圧
Ｖｆｂ 帰還電圧
ＩＮ 入力端子
ＳＷ スイッチ端子
ＧＮＤ グランド端子
ＯＵＴ 出力端子
ＦＢ 帰還端子
ＧＨ、ＧＬ ゲート信号
ＳＷＩＮ スイッチ
１１ エラーアンプ
１２ 位相補償回路
１３ スロープ電圧生成回路
１４ リセットコンパレータ
１５ セット信号生成回路
１６ ロジック回路
１７ ドライバ
１８ 逆流検出回路
１９ 対比電圧生成回路
１９ａ 基準電圧源
１９ｂ ＳＳ回路
２０ 過電流保護回路
２１ 閾値設定回路
Ｖｃｍｐ 誤差電圧
Ｖｓｌｐ スロープ電圧
Ｖｒｅｆ 基準電圧
ＳＫＰ、ＲＳＴ、ＳＥＴ、ＯＣＰ、ＯＣＰ＿Ｃ 信号
ＳＨ、ＳＬ 制御信号
１１０、１３０ 回路
１１１、１４１ 定電流源
１１２、１１３，１３１～１３３、１４０ 抵抗
１１４ １３５～１３９ トランジスタ
１３４ オペアンプ
ＥＮ イネーブル端子
Ｓｅｎ イネーブル信号
２２ イネーブル回路
２１０ 電源制御装置
２１１ エラーアンプ
２１２ 位相補償回路
２１３ スロープ電圧生成回路
２１４ リセットコンパレータ
２１５ セット信号生成回路
２１６ ロジック回路
２１７ ドライバ
２１８ 逆流検出回路
２２０ 過電流保護回路
２２１ 誤差電圧変化抑制回路
２２１ａ、２２１ｂ トランジスタ
２２１ｃ 抵抗
４１０ 電源制御装置
４１１ エラーアンプ
４１２ 位相補償回路
４１３ スロープ電圧生成回路
４１４ リセットコンパレータ
４１５ セット信号生成回路
４１６ ロジック回路
４１７ ドライバ
４１８ 逆流検出回路
４２０ スキップ判定電圧生成回路
４２１ スキップコンパレータ
４２０Ａ スキップ判定電圧生成回路
５０１～５０６、５１１、５１２ 抵抗
５０７～５０９ コンデンサ
５１０、５１３～５１５ トランジスタ
５１６ 電流源
４３０ 平滑化回路
Ｖｒｅｇ 内部電源電圧
Ｉｒｅｆ 基準電流
４１３Ｂ スロープ電圧生成回路
５３１～５３３、５４１ 抵抗、
５３４ オペアンプ
５３５～５３９ トランジスタ
５４０ コンデンサ
ＲＣＳ 基準電流源
５５０、５６１～５６４ トランジスタ
４１４＿Ｂ リセットコンパレータ
４２１＿Ｂ スキップコンパレータ

Claims (25)

  1. 入力電圧から出力電圧を生成するスイッチング電源装置の出力段を制御するよう構成された電源制御装置であって、
    前記出力電圧に応じた帰還電圧に基づき前記出力段をスイッチング駆動するよう構成されたスイッチング制御回路を備え、前記出力段のスイッチング駆動を通じて前記入力電圧から前記出力電圧が生成され、
    前記スイッチング制御回路は、
    過電流閾値を設定する閾値設定回路と、
    前記出力段に流れる電流の値が前記過電流閾値を超えたとき過電流保護信号を出力するよう構成された過電流保護回路と、を備えて、前記過電流保護信号の出力に応答して、前記出力段に流れる電流の前記過電流閾値を超えての増加を制限する過電流保護動作を実行し、
    前記閾値設定回路は、前記出力段のスイッチング駆動の開始からの経過時間に応じて、前記過電流閾値を設定する
    、電源制御装置。
  2. 前記閾値設定回路は、前記過電流閾値を、第１の閾値、又は、前記第１の閾値よりも低い第２の閾値に設定し、前記経過時間の増大に伴って前記過電流閾値を前記第１の閾値から前記第２の閾値に切り替える
    、請求項１に記載の電源制御装置。
  3. 前記スイッチング制御回路は、前記帰還電圧と対比電圧との誤差を減ずるように前記出力段をスイッチング駆動し、
    前記スイッチング制御回路は、前記出力段のスイッチング駆動の開始後、所定の基準電圧よりも低い初期電圧から徐々に上昇するソフトスタート電圧を前記対比電圧として用い、前記ソフトスタート電圧が前記基準電圧を超えた後は前記基準電圧を前記対比電圧として用い、
    前記閾値設定回路は、前記経過時間に依存する前記ソフトスタート電圧に応じて前記過電流閾値を前記第１の閾値から前記第２の閾値に切り替える
    、請求項２に記載の電源制御装置。
  4. 前記閾値設定回路は、前記ソフトスタート電圧が前記基準電圧より高い所定電圧に達したとき、前記過電流閾値を前記第１の閾値から前記第２の閾値に切り替える
    、請求項３に記載の電源制御装置。
  5. 前記閾値設定回路は、前記経過時間の増大に伴って前記過電流閾値を第１の閾値から前記第１の閾値よりも小さな第２の閾値へと連続的に低下させた後、前記過電流閾値を前記第２の閾値に設定する
    、請求項１に記載の電源制御装置。
  6. 前記スイッチング制御回路は、前記帰還電圧と対比電圧との誤差を減ずるように前記出力段をスイッチング駆動し、
    前記スイッチング制御回路は、前記出力段のスイッチング駆動の開始後、所定の基準電圧よりも低い初期電圧から徐々に上昇するソフトスタート電圧を前記対比電圧として用い、前記ソフトスタート電圧が前記基準電圧を超えた後は前記基準電圧を前記対比電圧として用い、
    前記閾値設定回路は、前記経過時間に依存する前記ソフトスタート電圧に応じて前記過電流閾値を前記第１の閾値から前記第２の閾値へと連続的に低下させた後、前記過電流閾値を前記第２の閾値に設定する
    、請求項５に記載の電源制御装置。
  7. 前記スイッチング制御回路は、前記出力段のスイッチング駆動の開始後、前記ソフトスタート電圧を前記初期電圧より高い所定の上限電圧まで徐々に上昇させ、
    前記閾値設定回路は、前記ソフトスタート電圧の上昇期間において前記ソフトスタート電圧に応じ前記過電流閾値を前記第１の閾値から前記第２の閾値に向けて連続的に低下させ、前記ソフトスタート電圧が前記上限電圧に達した後は前記過電流閾値を前記第２の閾値に設定する
    、請求項６に記載の電源制御装置。
  8. 前記電源制御装置に対して前記入力電圧が供給開始されることで前記出力段のスイッチング駆動が開始される
    、請求項１～７の何れかに記載の電源制御装置。
  9. イネーブル信号を受けるイネーブル端子を備え、
    前記電源制御装置に前記入力電圧が供給されている状態において前記イネーブル信号のレベルが第１レベルから第２レベルに変化したことを契機に、前記出力段のスイッチング駆動が開始される
    、請求項１～７の何れかに記載の電源制御装置。
  10. 前記出力段は、スイッチング素子にて構成される出力素子と、前記出力素子に接続される整流素子と、を有し、前記出力素子及び前記整流素子間の接続ノードに対してコイルが接続され、前記出力段のスイッチング駆動において前記出力素子がオン及びオフ間で切り替えられることで前記コイルに流れる電流に基づき前記出力電圧が生成される
    、請求項１～７の何れかに記載の電源制御装置。
  11. 入力電圧から出力電圧を生成するスイッチング電源装置の出力段を制御するよう構成された電源制御装置であって、
    前記出力電圧に応じた帰還電圧と所定の基準電圧との差分に応じた誤差電圧を生成するよう構成された誤差電圧生成回路と、
    前記帰還電圧に基づき前記出力段のスイッチング駆動を行うよう構成された制御駆動回路と、
    前記出力段に流れる電流の値が所定の過電流閾値を超えたとき過電流保護信号を出力するよう構成された過電流保護回路と、
    誤差電圧変化抑制回路と、を備え、前記出力段のスイッチング駆動を通じて前記入力電圧から前記出力電圧が生成され、
    前記制御駆動回路は、前記過電流保護信号に応答して、前記出力段に流れる電流の前記過電流閾値を超えての増加を制限する過電流保護動作を実行し、
    前記誤差電圧変化抑制回路は、前記過電流保護信号に基づき、前記誤差電圧の変化を抑制する
    、電源制御装置。
  12. 前記出力電圧の上昇、低下に伴って、前記帰還電圧は上昇、低下し、
    前記誤差電圧生成回路は、前記帰還電圧が前記基準電圧より低いときには前記誤差電圧が第１方向に変化するように且つ前記帰還電圧が前記基準電圧より高いときには前記誤差電圧が前記第１方向とは逆の第２方向に変化するように、前記差分に応じた電流信号を誤差出力配線に出力することで前記誤差出力配線に前記誤差電圧を発生させ、
    前記誤差電圧変化抑制回路は、前記過電流保護信号に基づき前記誤差電圧の前記第１方向への変化を抑制する
    、請求項１１に記載の電源制御装置。
  13. 前記過電流保護信号に応答した前記過電流保護動作の実行を通じて前記帰還電圧が前記基準電圧より低くなる状態において、前記誤差電圧生成回路は、前記誤差電圧を前記第１方向に変化させるための前記電流信号を前記誤差出力配線に出力する一方、前記誤差電圧変化抑制回路は、前記過電流保護信号に基づき前記誤差電圧を前記第２方向に変化させることで前記誤差電圧の前記第１方向への変化を抑制する
    、請求項１２に記載の電源制御装置。
  14. 前記誤差出力配線と所定電位を有する電位点との間に、前記誤差電圧の位相を補償するよう構成された位相補償回路が設けられ、
    前記位相補償回路は、前記誤差出力配線に接続された位相補償抵抗と、前記位相補償抵抗と前記電位点との間に接続された位相補償コンデンサを有し、
    前記誤差電圧変化抑制回路は、前記過電流保護信号に基づき、前記位相補償コンデンサの蓄積電荷を放電することで、前記誤差電圧の前記第１方向への変化を抑制する
    、請求項１２に記載の電源制御装置。
  15. 前記誤差電圧変化抑制回路は、前記位相補償コンデンサに並列接続された放電用スイッチを備え、前記過電流保護信号に基づき前記放電用スイッチをオンとすることにより前記位相補償コンデンサの蓄積電荷を放電する
    、請求項１４に記載の電源制御装置。
  16. 前記過電流保護回路は、前記出力段に流れる電流の値が前記過電流閾値を超えたとき所定時間だけ前記過電流保護信号を出力し、
    前記誤差電圧変化抑制回路は、前記過電流保護信号の出力期間において前記放電用スイッチをオンとする
    、請求項１５に記載の電源制御装置。
  17. 前記出力段のスイッチング駆動において、前記出力段の状態は、前記出力段に流れる電流を増大させる第１状態と前記出力段に流れる電流を減少させる第２状態との間で切り替わり、
    前記過電流保護回路は、前記出力段の状態が前記第１状態であるときにおいて前記出力段に流れる電流の値が前記過電流閾値を超えたとき前記過電流保護信号の出力を開始し、その後、前記出力段の状態が前記第２状態に変化すると前記過電流保護信号の出力を停止し、
    前記誤差電圧変化抑制回路は、前記過電流保護信号の出力期間において前記放電用スイッチをオンとする
    、請求項１５に記載の電源制御装置。
  18. 前記出力段は、スイッチング素子にて構成される出力素子と、前記出力素子に接続される整流素子と、を有し、前記出力素子及び前記整流素子間の接続ノードに対してコイルが接続され、前記出力段のスイッチング駆動において前記出力素子がオン及びオフ間で切り替えられることで前記コイルに流れる電流に基づき前記出力電圧が生成され、
    当該電源制御装置には、前記コイルの電流情報に応じたスロープ電圧を生成するよう構成されたスロープ電圧生成回路が更に設けられ、
    前記制御駆動回路は、前記誤差電圧及び前記スロープ電圧に応じて前記出力段のスイッチング駆動を行い、
    前記スロープ電圧生成回路は、前記出力素子のオン期間において前記スロープ電圧を前記第１方向に単調に変化させ、
    前記制御駆動回路は、前記出力素子をオフからオンに切り替えた後、前記スロープ電圧の前記第１方向への変化過程において前記スロープ電圧が前記誤差電圧に達したときに、前記出力素子をオンからオフに切り替える
    、請求項１２～１７の何れかに記載の電源制御装置。
  19. 前記出力素子がオンに制御されているときにおいて前記出力段に流れる電流の値が前記過電流閾値を超えることで前記過電流保護信号が出力されたとき、前記制御駆動回路は、前記過電流保護動作において前記出力素子をオフに切り替え、その後、少なくとも、前記出力段に流れる電流の値が所定の解除閾値を下回るまで前記出力素子をオフに維持し、
    前記解除閾値は前記過電流閾値より低い
    、請求項１８に記載の電源制御装置。
  20. 入力電圧から出力電圧を生成するスイッチング電源装置の出力段を制御するよう構成された電源制御装置であって、
    前記出力電圧に応じた帰還電圧と所定の基準電圧との差分に応じた誤差電圧を生成するよう構成された誤差電圧生成回路と、
    スキップ判定電圧を生成するよう構成されたスキップ判定電圧生成回路と、
    前記誤差電圧及び前記スキップ判定電圧に基づき、第１論理値又は第２論理値を有するスキップ信号を生成するよう構成されたスキップ信号生成回路と、
    前記スキップ信号が前記第１論理値を有するとき、前記誤差電圧に応じて前記出力段のスイッチング駆動を行う一方、前記スキップ信号が前記第２論理値を有するとき、前記出力段のスイッチング駆動を停止するよう構成された制御駆動回路と、を備え、前記出力段のスイッチング駆動を通じて前記入力電圧から前記出力電圧が生成され、
    前記スキップ判定電圧生成回路は、当該電源制御装置の温度に応じて前記スキップ判定電圧を変化させる
    、電源制御装置。
  21. 前記出力電圧の上昇、低下に伴って、前記帰還電圧は上昇、低下し、
    前記誤差電圧生成回路は、前記帰還電圧が前記基準電圧より低いときに前記誤差電圧を第１方向に変化させる一方、前記帰還電圧が前記基準電圧より高いときに前記誤差電圧を前記第１方向とは逆の第２方向に変化させ、
    前記スキップ信号生成回路は、前記誤差電圧及び前記スキップ判定電圧の高低関係に基づき前記スキップ信号を生成し、前記スキップ判定電圧が前記誤差電圧より前記第２方向に相違するときには前記第１論理値の前記スキップ信号を生成する一方、前記スキップ判定電圧が前記誤差電圧より前記第１方向に相違するときには前記第２論理値の前記スキップ信号を生成し、
    前記スキップ信号生成回路は、前記温度の上昇に伴って前記スキップ判定電圧を前記第１方向に変化させる
    、請求項２０に記載の電源制御装置。
  22. 前記スキップ信号生成回路は、前記温度の上昇に伴って前記スキップ判定電圧を連続的に又は段階的に前記第１方向へ変化させる
    、請求項２１に記載の電源制御装置。
  23. 前記第１方向は上昇方向であって且つ前記第２方向は低下方向であり、
    前記スキップ信号生成回路は、前記スキップ判定電圧が前記誤差電圧より低いときには前記第１論理値の前記スキップ信号を生成する一方、前記スキップ判定電圧が前記誤差電圧より高いときには前記第２論理値の前記スキップ信号を生成する
    、請求項２１に記載の電源制御装置。
  24. 前記第１方向は低下方向であって且つ前記第２方向は上昇方向であり、
    前記スキップ信号生成回路は、前記スキップ判定電圧が前記誤差電圧より高いときには前記第１論理値の前記スキップ信号を生成する一方、前記スキップ判定電圧が前記誤差電圧より低いときには前記第２論理値の前記スキップ信号を生成する
    、請求項２１に記載の電源制御装置。
  25. 前記出力段は、スイッチング素子にて構成される出力素子と、前記出力素子に接続される整流素子と、を有し、前記出力素子及び前記整流素子間の接続ノードに対してコイルが接続され、前記出力段のスイッチング駆動において前記出力素子がオン及びオフ間で切り替えられることで前記コイルに流れる電流に基づき前記出力電圧が生成され、
    当該電源制御装置には、前記コイルの電流情報に応じたスロープ電圧を生成するよう構成されたスロープ電圧生成回路が更に設けられ、
    前記制御駆動回路は、前記スキップ信号が前記第１論理値を有するとき、前記誤差電圧及び前記スロープ電圧に応じて前記出力段のスイッチング駆動を行う
    、請求項２０～２４の何れかに記載の電源制御装置。
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