JP2024065704A - 通信装置 - Google Patents

Abstract

【課題】高速且つ高品質な信号伝送が可能な通信装置を提供する。【解決手段】実施形態の通信装置１は、第１の基板ＳＵＢ１と、第２の基板ＳＵＢ２と、絶縁素子５０とを含む。第１の基板ＳＵＢ１は、発振回路２０と変調回路３０とを有する。第２の基板ＳＵＢ２は、第１の基板ＳＵＢ１と絶縁され、受信回路６０と出力回路７０とを有する。発振回路２０は、高周波数帯のキャリア信号を出力する。変調回路３０は、外部から入力された入力信号Ｄｉｎが第１の論理レベルである場合に、キャリア信号に基づいた被変調信号を出力し、被変調信号を出力する期間の長さを入力信号Ｄｉｎが第１の論理レベルである期間よりも短く又は長く調整する。受信回路６０は、被変調信号に基づいた電気信号を絶縁素子５０を介して受信し、電気信号を復調する。出力回路７０は、受信回路６０により復調された電気信号に基づいた出力信号Ｄｏｕｔを外部に出力する。【選択図】図３

Description

実施形態は、通信装置に関する。

ガルバニック絶縁された一次側の機器と二次側の機器との間でデジタル信号を伝送する通信装置として、デジタルアイソレーターが知られている。デジタルアイソレーターにおいて、一次側の機器と二次側の機器との間の信号の伝送には、絶縁トランスによる磁界結合、又は絶縁容量による電界結合が利用される。すなわち、デジタルアイソレーターは、磁界又は電界を媒体として、一次側の機器と二次側の機器との間の信号の伝送を実現する。デジタルアイソレーターは、例えば、高電圧機器と低電圧機器を接続する場合に使用される。この場合、デジタルアイソレーターは、高電圧機器と低電圧機器との間をノイズが伝搬することと、使用者が感電する危険性とを抑制し得る。

デジタルアイソレーターでは、効率的な通信のために、高周波数帯に変調された入力信号が、一次側の機器と二次側の機器との絶縁境界に設けられた絶縁トランス又は絶縁容量に入力される。デジタルアイソレーターで使用される変調方式としては、例えば、搬送波の有無によりデジタルデータを表現するオンオフ変調（ＯＯＫ：On Off Keying)方式が使用される。ＯＯＫ方式は、復調回路を簡素化することができ、高速な復調処理が可能である。デジタルアイソレーターは、一次側の機器に入力される入力信号のパルス幅と、二次側の機器から出力される出力信号のパルス幅とが略同一であり、一次側の機器と二次側の機器との間で高速且つ高品質に信号を伝送できることが好ましい。

特開２０２０－０４３４３２号公報 特開２０１１－１４６９３４号公報 特開２０１６－１８１８９８号公報 米国特許第５９５２８４９号明細書 米国特許第６２６２６００号明細書 米国特許第９６６０８４８号明細書 米国特許第１０２７０６３０号明細書 特開２０２２－０１５５２９号公報

高速且つ高品質な信号伝送が可能な通信装置を提供する。

実施形態の通信装置は、第１の基板と、第２の基板と、第１の絶縁素子とを含む。第１の基板は、発振回路と第１の変調回路とを有する。第２の基板は、第１の基板と絶縁され、第１の受信回路と第１の出力回路とを有する。第１の絶縁素子は、第１の変調回路と第１の受信回路との間に接続される。発振回路は、高周波数帯のキャリア信号を出力する。第１の変調回路は、少なくとも１つの遅延回路を有し、外部から入力された第１の入力信号が第１の論理レベルである場合に、キャリア信号に基づいた第１の被変調信号を出力し、少なくとも１つの遅延回路を用いて、第１の被変調信号を出力する期間の長さを第１の入力信号が第１の論理レベルである期間よりも短く又は長く調整する。第１の受信回路は、第１の被変調信号に基づいた第１の電気信号を第１の絶縁素子を介して受信し、第１の電気信号を復調する。第１の出力回路は、第１の受信回路により復調された第１の電気信号に基づいた第１の出力信号を外部に出力する。

第１実施形態に係る通信装置におけるＮ＝１の場合の構成の一例を示すブロック図。 第１実施形態に係る通信装置におけるＮ＝２の場合の構成の一例を示すブロック図。 第１実施形態に係る通信装置のより詳細な構成の一例を示す概略図。 第１実施形態に係る通信装置が備える入力変調部の回路構成の一例を示す回路図。 第１実施形態に係る通信装置が備える送信回路の回路構成の一例を示す回路図。 第１実施形態に係る通信装置が備える増幅回路の回路構成の一例を示す回路図。 第１実施形態に係る通信装置が備える全波整流回路の回路構成の一例を示す回路図。 第１実施形態に係る通信装置が備える受信回路の第１動作例を示すタイミングチャート。 第１実施形態に係る通信装置が備える受信回路の第２動作例を示すタイミングチャート。 第１実施形態に係る通信装置が備える変調回路の動作例を示すタイミングチャート。 第２実施形態に係る通信装置が備える入力変調部の回路構成の一例を示す回路図。 第２実施形態に係る通信装置が備える変調回路の動作例を示すタイミングチャート。 第３実施形態に係る通信装置が備える入力変調部の回路構成の一例を示す回路図。 第３実施形態に係る通信装置が備える変調回路の動作例を示すタイミングチャート。 第４実施形態に係る通信装置が備える入力変調部の回路構成の一例を示す回路図。 第４実施形態に係る通信装置が備える変調回路の動作例を示すタイミングチャート。 第５実施形態に係る通信装置の構成の一例を示すブロック図。 第５実施形態に係る通信装置が備える発振回路の回路構成の一例を示す回路図。 立ち上がり遅延回路の回路構成の一例を示す回路図。 立ち上がり遅延回路の特性の一例を示すタイミングチャート。 立ち下がり遅延回路の回路構成の一例を示す回路図。 立ち下がり遅延回路の特性の一例を示すタイミングチャート。 第１実施形態の第１変形例に係る通信装置の回路構成の一例を示す回路図。 第１実施形態の第２変形例に係る通信装置の構成の一例を示すブロック図。

以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。以下の説明において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。本明細書において、“ハイフン＋数字”が付加された参照符号は、同様の機能を有する複数の構成要素を区別する場合に使用される。

本明細書では、オンオフ変調（ＯＯＫ：On Off Keying)方式で使用されるデジタルアイソレーターにおいて絶縁素子（絶縁トランス又は絶縁容量）に入力される信号のことを、“ＯＯＫ変調信号”と呼ぶ。本明細書では、入力信号が無信号であることを示す論理レベルが“Ｌ（Low）”レベルであり、入力信号が有信号であることを示す論理レベルが“Ｈ（High）”レベルである場合について説明する。すなわち、“Ｈ”レベルは、“Ｌ”レベルの逆論理レベルに対応する。なお、入力信号の有無と論理レベルとの対応付けは、回路構成に応じて変更されてもよい。

＜１＞第１実施形態
第１実施形態に係る通信装置１は、絶縁トランスによる磁界結合を利用したデジタルアイソレーターである。通信装置１における１次側の機器は、入力信号のパルスに基づいたＯＯＫ変調信号を出力する期間を、入力信号のパルス幅よりも短くする機能を有する。以下に、第１実施形態の詳細について説明する。以下の説明において、Ｎは、１以上の整数であり、通信装置１が備えるチャンネル数に対応付けられている。

＜１－１＞構成
＜１－１－１＞通信装置１の構成
図１は、第１実施形態に係る通信装置１におけるＮ＝１の場合の構成の一例を示すブロック図である。すなわち、図１は、１チャンネルで構成された通信装置１を例示している。図１に示すように、Ｎ＝１の通信装置１は、例えば、入力回路１０、発振回路２０、変調回路３０、送信回路４０、絶縁素子５０、受信回路６０、出力回路７０、入力端Ｔ１、出力端Ｔ２、第１基板ＳＵＢ１、及び第２基板ＳＵＢ２を備える。

入力回路１０、発振回路２０、変調回路３０、送信回路４０、及び入力端Ｔ１は、第１基板ＳＵＢ１に実装される。受信回路６０、出力回路７０、及び出力端Ｔ２は、第２基板ＳＵＢ２に実装される。絶縁素子５０は、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の一方に実装されてもよいし、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の両方に実装されてもよい。第１基板ＳＵＢ１に実装された構成は、通信装置１の一次側の機器に対応する。第２基板ＳＵＢ２に実装された構成は、通信装置１の二次側の機器に対応する。第１基板ＳＵＢ１のグランドレベルと、第２基板ＳＵＢ２のグランドレベルとは、絶縁されている。

入力回路１０は、外部の機器から入力端Ｔ１に入力されたデータ信号Ｄｉｎを受ける受信回路である。入力端Ｔ１は、通信装置１の入力端子に対応する。入力回路１０は、データ信号Ｄｉｎに基づいて、入力信号ＶＩＮを生成する。そして、入力回路１０は、生成した入力信号ＶＩＮを、発振回路２０及び変調回路３０のそれぞれに出力する。入力回路１０は、例えば、バッファを含む。言い換えると、入力回路１０は、入力端Ｔ１に外部の機器から入力された入力信号をバッファして、発振回路２０及び変調回路３０のそれぞれに出力する。入力信号ＶＩＮは、“変調信号”と呼ばれてもよい。

発振回路２０は、入力信号ＶＩＮに基づいて、高周波数帯の信号を生成する信号発生器である。以下では、発振回路２０によって生成される高周波数帯の信号のことを“キャリア信号ＣＳ”と呼ぶ。本明細書における高周波数帯は、例えば、５００ＭＨｚ以上である。発振回路２０は、例えば、入力信号ＶＩＮが“Ｈ”レベルである期間においてキャリア信号ＣＳを生成し、入力信号ＶＩＮが“Ｌ”レベルである期間においてキャリア信号ＣＳの生成を停止する。発振回路２０は、生成したキャリア信号ＣＳを、変調回路３０に出力する。発振回路２０は、例えば、リングオシレータを含む。Ｎ＝１の通信装置１では、入力信号ＶＩＮとキャリア信号ＣＳとは、同期して動作する。

変調回路３０は、キャリア信号ＣＳを用いて、入力回路１０から入力された入力信号ＶＩＮを変調する。変調回路３０は、例えば、入力信号ＶＩＮが“Ｈ”レベルである期間において、キャリア信号ＣＳに基づいた正相側の信号と逆相側の信号とを、送信回路４０に出力する。一方で、変調回路３０は、入力信号ＶＩＮが“Ｌ”レベルである期間において、キャリア信号ＣＳに基づいた信号の出力を停止する。この状態では、送信回路４０の正相入力端子と逆相入力端子の電圧レベルは略同一となる。変調回路３０により変調された入力信号ＶＩＮは、“被変調信号”と呼ばれてもよい。通信装置１において、発振回路２０と変調回路３０との組は、“ＯＯＫ変調回路”と呼ばれてもよい。

送信回路４０は、変調回路３０から入力された正相側及び逆相側の被変調信号に基づいて、差動信号を生成する。そして、送信回路４０は、生成した差動信号を、絶縁素子５０に出力する。絶縁素子５０が絶縁トランスである場合、送信回路４０は、正相側及び逆相側の被変調信号に基づいた差動電流を、絶縁素子５０に供給する。送信回路４０により生成される差動信号は、ＯＯＫ変調信号に対応する。

絶縁素子５０は、ＯＯＫ方式による信号の伝送に使用される。絶縁素子５０は、少なくとも１つの絶縁トランスを含む。絶縁素子５０は、絶縁トランスの磁界結合によって、送信回路４０から入力された差動信号に基づいた電気信号（差動信号）を、受信回路６０に伝送する。絶縁素子５０は、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間の絶縁境界に対応する。絶縁素子５０は、第１基板ＳＵＢ１と第２基板ＳＵＢ２とのガルバニック絶縁を実現することから、“ガルバニック絶縁素子”と呼ばれてもよい。

受信回路６０は、絶縁素子５０から入力された電気信号を復調する復調回路である。受信回路６０は、復調された電気信号を出力回路７０に出力する。

出力回路７０は、受信回路６０により復調された電気信号に基づいて、出力信号を生成する。そして、出力回路７０は、生成した出力信号を、出力端Ｔ２に出力する。出力端Ｔ２は、通信装置１の出力端子に対応する。出力端Ｔ２から出力される信号は、通信装置１が入力されたデータ信号Ｄｉｎに基づいて出力するデータ信号Ｄｏｕｔに対応する。出力回路７０は、例えば、バッファを含む。言い換えると、出力回路７０は、復調された電気信号をバッファして、出力信号として出力端Ｔ２を介して外部に出力する。

図２は、第１実施形態に係る通信装置１におけるＮ＝２の場合の構成の一例を示すブロック図である。すなわち、図２は、２チャンネルで構成された通信装置１を例示している。図２に示すように、Ｎ＝２の通信装置１は、入力回路１０－１及び１０－２、発振回路２０、変調回路３０－１及び３０－２、送信回路４０－１及び４０－２、絶縁素子５０－１及び５０－２、受信回路６０－１及び６０－２、出力回路７０－１及び７０－２、入力端Ｔ１－１及びＴ１－２、出力端Ｔ２－１及びＴ２－２、第１基板ＳＵＢ１、並びに第２基板ＳＵＢ２を備える。

入力回路１０－１、変調回路３０－１、送信回路４０－１、絶縁素子５０－１、受信回路６０－１、出力回路７０－１、入力端Ｔ１－１、及び出力端Ｔ２－１の組は、通信装置１の第１のチャンネルに対応する。第１のチャンネルは、入力端Ｔ１－１に入力されたデータ信号Ｄｉｎ＜１＞を、入力回路１０－１、変調回路３０－１、送信回路４０－１、絶縁素子５０－１、受信回路６０－１、出力回路７０－１を介して伝送し、出力端Ｔ２－１からデータ信号Ｄｏｕｔを出力する。

入力回路１０－２、変調回路３０－２、送信回路４０－２、絶縁素子５０－２、受信回路６０－２、出力回路７０－２、入力端Ｔ１－２、及び出力端Ｔ２－２の組は、通信装置１の第２のチャンネルに対応する。第２のチャンネルは、入力端Ｔ１－２に入力されたデータ信号Ｄｉｎ＜２＞を、入力回路１０－２、変調回路３０－２、送信回路４０－２、絶縁素子５０－２、受信回路６０－２、出力回路７０－２を介して伝送し、出力端Ｔ２－２からデータ信号Ｄｏｕｔを出力する。

Ｎ＝２の通信装置１において、発振回路２０は、複数のチャンネル間で共有される。具体的には、入力回路１０－１は、データ信号Ｄｉｎ＜１＞に基づいて生成した入力信号ＶＩＮ＜１＞を、発振回路２０及び変調回路３０－１のそれぞれに出力する。入力回路１０－２は、データ信号Ｄｉｎ＜２＞に基づいて生成した入力信号ＶＩＮ＜２＞を、発振回路２０及び変調回路３０－２のそれぞれに出力する。そして、発振回路２０は、入力信号ＶＩＮ＜１＞及び＜２＞に基づいて、キャリア信号ＣＳを生成する。

Ｎ＝２の通信装置１において、発振回路２０は、入力信号ＶＩＮ＜１＞及び＜２＞の少なくとも１つが“Ｈ”レベルである期間においてキャリア信号ＣＳを生成し、入力信号ＶＩＮ＜１＞及び＜２＞の両方が“Ｌ”レベルである期間においてキャリア信号ＣＳの生成を停止する。そして、発振回路２０は、生成したキャリア信号ＣＳを、変調回路３０－１及び３０－２のそれぞれに出力する。Ｎ＝２以上の通信装置１の各チャンネルでは、入力信号ＶＩＮとキャリア信号ＣＳとが非同期で動作する場合がある。

なお、通信装置１は、Ｎ（Ｎは２以上の整数）チャンネルで構成されてもよい。各チャンネルにおいて入力信号ＶＩＮとキャリア信号ＣＳとが非同期であることが許容されるので、通信装置１は、第１～第Ｎのチャンネルで共有される１つの発振回路２０を備えていればよい。この場合、発振回路２０は、入力信号ＶＩＮ＜１＞～＜Ｎ＞の少なくとも１つが“Ｈ”レベルである期間においてキャリア信号ＣＳを生成し、入力信号ＶＩＮ＜１＞～＜Ｎ＞の全てが“Ｌ”レベルである期間においてキャリア信号ＣＳの生成を停止する。なお、第１実施形態は、Ｎが正の整数である場合に成立する。以下では、通信装置１が２チャンネル備える場合（Ｎ＝２の場合）について説明する。

図３は、第１実施形態に係る通信装置１のより詳細な構成の一例を示す概略図である。図３は、１チャンネルの入出力に関連する構成を抽出し、ＯＯＫ方式で使用されるデジタルアイソレーターの回路構成の典型例を示している。図３に示すように、送信回路４０は、２入力２出力のドライバ回路（Drv.）として示されている。通信装置１は、電源回路ＰＷ１及びＰＷ２、並びに電源端Ｔ３、Ｔ４、Ｔ５及びＴ６をさらに備える。電源回路ＰＷ１、並びに電源端Ｔ３及びＴ４は、第１基板ＳＵＢ１に実装される。電源回路ＰＷ２、並びに電源端Ｔ５及びＴ６は、第２基板ＳＵＢ２に実装される。

電源端Ｔ３は、第１基板ＳＵＢ１へのシステム電源の供給に使用される端子である。電源端Ｔ３には、外部の機器によって電源電圧ＶＤＤ１（例えば、２．２５Ｖ～５．５Ｖ）が印加される。電源電圧ＶＤＤ１は、電源端Ｔ３を介して、電源回路ＰＷ１及び入力回路１０のそれぞれに供給される。電源端Ｔ４は、第１基板ＳＵＢ１のグランドレベル（接地電圧）の指定に使用される端子である。電源端Ｔ４には、外部の機器によって接地電圧ＶＳＳ１が印加される。本明細書では、電源端Ｔ４に接続され、接地電圧ＶＳＳ１を供給する電源ノードのことを、“第１基板ＳＵＢ１の接地ノード”と呼ぶ。

電源回路ＰＷ１は、第１基板ＳＵＢ１に実装された微細ＭＯＳトランジスタのための電源である。微細ＭＯＳトランジスタの最小ゲート幅は、例えば、０．１３μｍ若しくは０．１８μｍである。電源回路ＰＷ１は、例えば、ＢＧＲ（Band Gap Reference）回路と、ＬＤＯ（Low Drop Out）回路とを含む。電源回路ＰＷ１は、ＢＧＲ回路及びＬＤＯ回路によって、微細ＭＯＳトランジスタ向けの電源電圧（例えば、１．５Ｖ）を生成する。そして、電源回路ＰＷ１は、生成した電源電圧を、入力回路１０、発振回路２０、変調回路３０、及び送信回路４０のそれぞれに供給する。本明細書では、電源回路ＰＷ１によって生成された電源電圧を供給する電源ノードのことを、“第１基板ＳＵＢ１の電源ノード”と呼ぶ。第１基板ＳＵＢ１の電源ノードに印加される電圧のことを、“ＶＲＥＦ１”と呼ぶ。

電源端Ｔ５は、第２基板ＳＵＢ２へのシステム電源の供給に使用される端子である。電源端Ｔ５には、外部の機器によって電源電圧ＶＤＤ２（例えば、２．２５Ｖ～５．５Ｖ）が印加される。電源電圧ＶＤＤ２は、電源端Ｔ５を介して、電源回路ＰＷ２及び出力回路７０のそれぞれに供給される。電源端Ｔ６は、第２基板ＳＵＢ２のグランドレベル（接地電圧）の指定に使用される端子である。電源端Ｔ６には、外部の機器によって接地電圧ＶＳＳ２が印加される。本明細書では、電源端Ｔ６に接続され、接地電圧ＶＳＳ２を供給する電源ノードのことを、“第２基板ＳＵＢ２の接地ノード”と呼ぶ。例えば、電源電圧ＶＤＤ１及びＶＤＤ２の一方が高電圧機器の電源電圧に対応し、他方が低電圧機器の電源電圧に対応する。

電源回路ＰＷ２は、第２基板ＳＵＢ２に実装された微細ＭＯＳトランジスタのための電源である。電源回路ＰＷ２は、例えば、ＢＧＲ回路と、ＬＤＯ回路とを含む。電源回路ＰＷ２は、ＢＧＲ回路及びＬＤＯ回路によって、微細ＭＯＳトランジスタの電源電圧（例えば、１．５Ｖ）を生成する。そして、電源回路ＰＷ２は、生成した電源電圧を、増幅回路６１、全波整流回路６２、及び出力回路７０のそれぞれに供給する。本明細書では、電源回路ＰＷ２によって生成された電源電圧を供給する電源ノードのことを、“第２基板ＳＵＢ２の電源ノード”と呼ぶ。第２基板ＳＵＢ２の電源ノードに印加される電圧のことを、“ＶＲＥＦ２”と呼ぶ。

また、通信装置１は、磁界を伝送媒体とする絶縁素子５０として、絶縁層の両端にコイルが形成された絶縁トランス５１及び５２を備えている。絶縁トランス５１及び５２は、それぞれ第１基板ＳＵＢ１及び第２基板ＳＵＢ２に実装されている。絶縁トランス５１及び５２の間は、例えば、ボンディングワイヤによって電気的に接続される。具体的には、絶縁トランス５１は、コイル５１１～５１４、及び絶縁層５１５を含む。絶縁トランス５２は、コイル５２１～５２４、及び絶縁層５２５を含む。

コイル５１１の一端は、送信回路４０の逆相側の出力端（－）に接続される。コイル５１１の他端と、コイル５１２の一端とのそれぞれは、電源端Ｔ４（第１基板ＳＵＢ１の接地ノード）に接続される。コイル５１２の他端は、送信回路４０の正相側の出力端（＋）に接続される。コイル５１３及び５１４は、直列に接続される。コイル５１１及び５１３は、絶縁層５１５を介して磁気的に結合している。コイル５１２及び５１４は、絶縁層５１５を介して磁気的に結合している。コイル５２１の一端は、例えば、ワイヤーボンディングを介して、直列に接続されたコイル５１３及び５１４の一端に接続される。コイル５２１の他端は、コイル５２２の一端に接続される。コイル５２２の他端は、例えば、ワイヤーボンディングを介して、直列に接続されたコイル５１３及び５１４の他端に接続される。コイル５２１及び５２３は、絶縁層５２５を介して磁気的に結合している。コイル５２２及び５２４は、絶縁層５２５を介して磁気的に結合している。コイル５２３の一端は、増幅回路６１の正相側の入力端（＋）に接続される。コイル５２３の他端と、コイル５２４の一端とのそれぞれは、電源端Ｔ６（第２基板ＳＵＢ２の接地ノード）に接続される。コイル５２４の他端は、増幅回路６１の逆相側の入力端（－）に接続される。このように、絶縁トランス５１及び５２のそれぞれは、タップ型のトランスを構成している。絶縁層５１５及び５２５のそれぞれは、例えば、酸化膜やポリイミドである。

また、受信回路６０は、増幅回路６１、及び全波整流回路６２を含む。増幅回路６１は、絶縁素子５０から入力された高周波数帯の差動信号（電気信号）を増幅する。そして、増幅回路６１は、増幅した差動信号を、全波整流回路６２に出力する。全波整流回路６２は、増幅回路６１から入力された差動信号を全波整流する。そして、全波整流回路６２は、全波整流された差動信号を包絡線検波して、出力回路７０に出力する。増幅回路６１と全波整流回路６２とのそれぞれは、例えば、差動回路を含む。増幅回路６１と全波整流回路６２とのそれぞれの回路構成の詳細については後述する。なお、増幅回路６１は、“ＲＦ（Radio Frequency）差動アンプ（RF Amp.）”と呼ばれてもよい。

以上で説明された通信装置１では、一次側の機器（第１基板ＳＵＢ１）の入力端Ｔ１に入力された入力データ（Ｄｉｎ）のパルスが、キャリア信号ＣＳに基づくＯＯＫ変調信号に変換され、絶縁境界（絶縁素子５０）を介して二次側の機器（第２基板ＳＵＢ２）に伝送される。そして、二次側の機器は、ＯＯＫ変調信号に基づいてデータを復元し、入力データのパルスに対応する出力データ（Ｄｏｕｔ）のパルスを出力する。

なお、絶縁素子５０が絶縁トランスにより構成される場合、絶縁トランスのサイズを抑制するために、高周波数帯のキャリア信号ＣＳが使用されることが好ましい。このため、発振回路２０、変調回路３０、送信回路４０、及び受信回路６０（増幅回路６１及び全波整流回路６２）は、高周波数帯の信号が取り扱えるように、微細ＭＯＳトランジスタにより構成される。一方で、通信装置１のシステム電源としては、例えば、２．２５Ｖ～５．５Ｖまでの動作が要求される。このため、微細ＭＯＳトランジスタにより構成された回路は、電源回路ＰＷ１及びＰＷ２のＬＤＯ回路により生成された、システム電源よりも低い電源電圧（例えば、１．５Ｖ）で駆動される。

なお、第１実施形態では、絶縁トランスが第１基板ＳＵＢ１及び第２基板ＳＵＢ２のそれぞれに設けられる場合について例示したが、これに限定されない。絶縁トランスは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の一方に実装されてもよいし、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の両方に実装されてもよい。

＜１－１－２＞変調回路３０の構成
図４は、第１実施形態に係る通信装置１が備える入力変調部ＩＭＰの回路構成の一例を示す回路図である。図４は、変調回路３０の詳細な回路構成を示している。図４に示すように、変調回路３０は、例えば、バッファ３０１、インバータ３０２、論理積（ＡＮＤ）回路３０３、３０４及び３０５、インバータ３０６及び３０７、並びに立ち上がり遅延回路ＲＤＣ１及びＲＤＣ２を含む。

入力回路１０は、入力信号ＶＩＮを、発振回路２０と、立ち上がり遅延回路ＲＤＣ１と、立ち上がり遅延回路ＲＤＣ２と、ＡＮＤ回路３０５と、インバータ３０６とのそれぞれに出力する。発振回路２０は、入力信号ＶＩＮに基づいて生成したキャリア信号ＣＳを、バッファ３０１と、インバータ３０２とのそれぞれに出力する。

バッファ３０１は、発振回路２０から入力されたキャリア信号ＣＳを遅延させて信号のタイミングを調整し、ＡＮＤ回路３０３に出力する。

インバータ３０２は、発振回路２０から入力されたキャリア信号ＣＳの論理を反転させる。そして、インバータ３０２は、論理を反転させたキャリア信号ＣＳを、ＡＮＤ回路３０４に出力する。

立ち上がり遅延回路ＲＤＣ１は、入力回路１０から入力された入力信号ＶＩＮの立ち上がりを遅延させて出力する遅延回路である。以下では、立ち上がり遅延回路ＲＤＣ１による信号の立ち上がりの遅延時間のことを“ｔｄｒ１”と呼ぶ。立ち上がり遅延回路ＲＤＣ１により遅延された入力信号ＶＩＮのことを、“入力信号ＶＩＮｄｒ１”と呼ぶ。立ち上がり遅延回路ＲＤＣ１は、入力信号ＶＩＮに基づいた入力信号ＶＩＮｄｒ１を、ＡＮＤ回路３０３及び３０４のそれぞれに出力する。

立ち上がり遅延回路ＲＤＣ２は、入力回路１０から入力された入力信号ＶＩＮの立ち上がりを遅延させて出力する遅延回路である。以下では、立ち上がり遅延回路ＲＤＣ２による信号の立ち上がりの遅延時間のことを“ｔｄｒ２”と呼ぶ。立ち上がり遅延回路ＲＤＣ２により遅延された入力信号ＶＩＮのことを、“入力信号ＶＩＮｄｒ２”と呼ぶ。立ち上がり遅延回路ＲＤＣ２は、入力信号ＶＩＮに基づいた入力信号ＶＩＮｄｒ２を、インバータ３０７に出力する。インバータ３０７は、立ち上がり遅延回路ＲＤＣ２から入力された入力信号ＶＩＮｄｒ２の論理を反転させる。そして、インバータ３０７は、論理を反転させた入力信号ＶＩＮｄｒ２を、ＡＮＤ回路３０５に出力する。

ＡＮＤ回路３０３は、バッファ３０１から入力されたキャリア信号ＣＳと、立ち上がり遅延回路ＲＤＣ１から入力された入力信号ＶＩＮｄｒ１との論理積演算を行う。そして、ＡＮＤ回路３０３は、演算結果を正相側の被変調信号ＶＩＮＰとして、送信回路４０に出力する。すなわち、ＡＮＤ回路３０３の出力は、ＯＯＫ変調信号の正相側信号に対応付けられている。

ＡＮＤ回路３０４は、インバータ３０２から入力された反転されたキャリア信号ＣＳと、立ち上がり遅延回路ＲＤＣ１から入力された入力信号ＶＩＮｄｒ１との論理積演算を行う。そして、ＡＮＤ回路３０４は、演算結果を逆相側の被変調信号ＶＩＮＮとして、送信回路４０に出力する。すなわち、ＡＮＤ回路３０４の出力は、ＯＯＫ変調信号の逆相側信号に対応付けられている。

ＡＮＤ回路３０５は、入力回路１０から入力された入力信号ＶＩＮと、インバータ３０７から入力された反転された入力信号ＶＩＮｄｒ２との論理積演算を行う。ｔｄｒ２がｔｄｒ１より長い場合、ＡＮＤ回路３０５は、ｔｄｒ２－ｔｄｒ１となるパルスを生成してブースト信号ＶＢＳＴとして、送信回路４０に出力する。ブースト信号ＶＢＳＴは、送信回路４０に含まれたブースト回路ＢＣの制御に使用される制御信号である。ブースト回路ＢＣの詳細については後述する。

インバータ３０６は、入力回路１０から入力された入力信号ＶＩＮの論理を反転させる。そして、インバータ３０６は、論理を反転させた入力信号ＶＩＮをシャント信号ＶＳＨＴとして、送信回路４０に出力する。シャント信号ＶＳＨＴは、送信回路４０に含まれたシャント回路ＳＣの制御に使用される制御信号である。シャント回路ＳＣの詳細については後述する。

通信装置１において、変調回路３０から出力される正相側の被変調信号ＶＩＮＰと、逆相側の被変調信号ＶＩＮＮと、ブースト信号ＶＢＳＴと、シャント信号ＶＳＨＴとは、同期している。言い換えると、ＯＯＫ変調信号と、ブースト信号ＶＢＳＴと、シャント信号ＶＳＨＴとは、同期している。

＜１－１－３＞送信回路４０の構成
図５は、第１実施形態に係る通信装置１が備える送信回路４０の回路構成の一例を示す回路図である。図５に示すように、送信回路４０は、例えば、ＰＭＯＳトランジスタＭＰ１及びＭＰ２、ＮＭＯＳトランジスタＭＮ１～ＭＮ５、抵抗ＲＰ、ＲＮ、ＲＬＰ＿ＴＸ及びＲＬＮ＿ＴＸ、容量ＣＰ＿ＴＸ、ＣＮ＿ＴＸ及びＣＣ、入力端Ｔ１０～Ｔ１３、出力端Ｔ１４及びＴ１５、並びにノードＮ１０～Ｎ１５を含む。

入力端Ｔ１０は、送信回路４０の正相側の入力端である。入力端Ｔ１０には、変調回路３０から出力された被変調信号ＶＩＮＰが入力される。入力端Ｔ１０は、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２のそれぞれのゲート端に接続される。入力端Ｔ１１は、送信回路４０の逆相側の入力端である。入力端Ｔ１１には、変調回路３０から出力された被変調信号ＶＩＮＮが入力される。入力端Ｔ１１は、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１のそれぞれのゲート端に接続される。

ＰＭＯＳトランジスタＭＰ１及びＭＰ２のそれぞれのソース端は、第１基板ＳＵＢ１の電源ノードに接続される。すなわち、ＰＭＯＳトランジスタＭＰ１及びＭＰ２のそれぞれのソース端には、電源回路ＰＷ１によってＶＲＥＦ１が印加される。ＰＭＯＳトランジスタＭＰ１及びＭＰ２のそれぞれのドレイン端は、ノードＮ１０及びＮ１１にそれぞれ接続される。ＮＭＯＳトランジスタＭＮ１及びＭＮ２のそれぞれのドレイン端は、ノードＮ１０及びＮ１１にそれぞれ接続される。ＮＭＯＳトランジスタＭＮ１及びＭＮ２のそれぞれのソース端は、第１基板ＳＵＢ１の接地ノードに接続される。言い換えると、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１は、入力端に被変調信号ＶＩＮＮが入力され、出力端がノードＮ１０に接続されたインバータ回路を構成する。ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２は、入力端に被変調信号ＶＩＮＰが入力され、出力端がノードＮ１１に接続されたインバータ回路を構成する。ＰＭＯＳトランジスタＭＰ１及びＭＰ２の組と、ＮＭＯＳトランジスタＭＮ１及びＭＮ２との組は、差動のインバータ回路として動作する。

ＮＭＯＳトランジスタＭＮ３及び抵抗ＲＰは、ノードＮ１０及びＮ１２の間に並列に接続される。ＮＭＯＳトランジスタＭＮ４及び抵抗ＲＮは、ノードＮ１１及びＮ１３の間に並列に接続される。ＮＭＯＳトランジスタＭＮ３及びＭＮ４のそれぞれのゲート端は、入力端Ｔ１２に接続される。入力端Ｔ１２には、ブースト信号ＶＢＳＴが入力される。ＮＭＯＳトランジスタＭＮ３及びＭＮ４の組は、ブースト信号ＶＢＳＴにより制御されるブースト回路ＢＣに対応する。

容量ＣＰ＿ＴＸは、ノードＮ１２及びＮ１４の間に接続される。具体的には、容量ＣＰ＿ＴＸの一方電極は、ノードＮ１２に接続される。容量ＣＰ＿ＴＸの他方電極は、ノードＮ１４に接続される。容量ＣＮ＿ＴＸは、ノードＮ１３及びＮ１５の間に接続される。具体的には、容量ＣＮ＿ＴＸの一方電極は、ノードＮ１３に接続される。容量ＣＮ＿ＴＸの他方電極は、ノードＮ１５に接続される。

ＮＭＯＳトランジスタＭＮ５のドレイン端及びソース端は、ノードＮ１４及びＮ１５にそれぞれ接続される。ＮＭＯＳトランジスタＭＮ５のゲート端は、入力端Ｔ１３に接続される。入力端Ｔ１３には、シャント信号ＶＳＨＴが入力される。ＮＭＯＳトランジスタＭＮ５は、シャント信号ＶＳＨＴにより制御されるシャント回路ＳＣに対応する。

抵抗ＲＬＰ＿ＴＸは、ノードＮ１４と、第１基板ＳＵＢ１の接地ノードとの間に接続される。抵抗ＲＬＮ＿ＴＸは、ノードＮ１５と、第１基板ＳＵＢ１の接地ノードとの間に接続される。容量ＣＣは、ノードＮ１４及びＮ１５の間に接続される。

出力端Ｔ１４は、ノードＮ１４に接続される。出力端Ｔ１４から出力される信号は、送信回路４０から出力される正相側の差動信号ＶＯＰ＿ＴＸに対応する。出力端Ｔ１５は、ノードＮ１５に接続される。出力端Ｔ１５から出力される信号は、送信回路４０から出力される逆相側の差動信号ＶＯＮ＿ＴＸに対応する。差動信号ＶＯＰ＿ＴＸ及びＶＯＮ＿ＴＸは、絶縁素子５０（絶縁トランス５１）に入力される。

以上で説明された送信回路４０は、差動のインバータ回路（ＭＰ１、ＭＮ１、ＭＰ２及びＭＮ２）で動作し、絶縁素子５０（絶縁トランス５１）に差動電流を流すことができる。一方で、１次側の機器から２次側の機器に同相電流が流れた場合、放射ＥＭＩ（Electro Magnetic Interference）が悪化するおそれがある。そこで、通信装置１では、共振容量（ＣＣ）と、絶縁トランス５１のインダクタンスとで並列共振回路が構成される。これにより、送信回路４０は、キャリア信号ＣＳに基づいた信号以外の信号が２次側の機器に伝送されることを抑制し、ＥＭＩ性能を向上させ得る。

また、通信装置１は、１次側のグランドレベルと２次側のグランドレベルとが急峻に変化するＣＭＴＩ（Common Mode Transient Immunity）に対する耐性を有することが好ましい。これに対して、送信回路４０では、負荷抵抗（ＲＬＰ＿ＴＸ及びＲＬＮ＿ＴＸ）が、容量ＣＣとノードＮ１４及びＮ１５とにより構成される共振回路と、第１基板ＳＵＢ１のグランドレベル（第１基板ＳＵＢ１の接地ノード）との間に接続されている。また、容量ＣＰ＿ＴＸ及びＣＮ＿ＴＸが、差動のインバータ回路（ＭＰ１、ＭＮ１、ＭＰ２及びＭＮ２）と、絶縁トランス５１との間に接続されている。

本例では、絶縁素子５０としてタップ型のトランスが使用されているため、ＣＭＴＩノイズの殆どが、絶縁トランス５１から第１基板ＳＵＢ１の接地ノードに流れる。しかしながら、一部のＣＭＴＩノイズは、送信回路４０側に印加され得る。一方で、ＣＭＴＩノイズは、１０ＭＨｚ以下の周波数に偏っている。従って、送信回路４０へ到達するＣＭＴＩノイズは、容量（ＣＰ＿ＴＸ及びＣＮ＿ＴＸ）と、負荷抵抗（ＲＬＰ＿ＴＸ及びＲＬＮ＿ＴＸ）のインピーダンス差とによって、抑制され得る。

また、共振回路は、無信号からキャリア信号ＣＳの伝送が開始すると、容量ＣＣを充電する時間を要するため、即時応答が困難である。これに対して、ブースト回路ＢＣは、無信号からキャリア信号ＣＳの伝送を開始する際に、ブースト信号ＶＢＳＴに基づいてＮＭＯＳトランジスタＭＮ３及びＭＮ４をオンさせる。すると、ノードＮ１０及びＮ１２の間と、ノードＮ１１及びＮ１３の間とのそれぞれの抵抗値が下がり、容量ＣＣに供給される電流量が増加する。これにより、無信号からキャリア信号ＣＳの伝送を開始した際の容量ＣＣの充電時間が短縮され、共振回路が、素早く動作し得る。

一方で、キャリア信号ＣＳの伝送が終了して無信号になる際には、共振回路の容量ＣＣが素早く放電されることが好ましい。これに対して、シャント回路ＳＣは、キャリア信号ＣＳの伝送が停止した際に、シャント信号ＶＳＨＴに基づいてＮＭＯＳトランジスタＭＮ５をオンさせる。すると、ノードＮ１４及びＮ１５の間がＮＭＯＳトランジスタＭＮ５を介して電気的に接続され、容量ＣＣの一方電極と他方電極とが同電位となる。これにより、キャリア信号ＣＳの伝送が終了して無信号になる際の容量ＣＣの放電時間が短縮され、共振回路が、素早く動作し得る。

＜１－１－４＞増幅回路６１の構成
図６は、第１実施形態に係る通信装置１が備える増幅回路６１の回路構成の一例を示す回路図である。図６に示すように、増幅回路６１は、例えば、抵抗ＲＬＰ＿ＲＸ及びＲＬＮ＿ＲＸ、ダイオード６１１～６１４、容量ＣＰ＿ＲＸ及びＣＮ＿ＲＸ、バイアス回路６１５、定電流源６１６、抵抗ＲＡ１、ＲＡ２、ＲＢ１及びＲＢ２、ＮＭＯＳトランジスタＭＮ６及びＮＭ７、入力端Ｔ２０及びＴ２１、出力端Ｔ２２～Ｔ２５、並びにノードＮ２０～Ｎ２８を含む。

入力端Ｔ２０は、増幅回路６１の正相側の入力端（＋）である。入力端Ｔ２０には、送信回路４０から絶縁素子５０を介して伝送された差動信号ＶＯＰ＿ＴＸが入力される。入力端Ｔ２１は、増幅回路６１の逆相側の入力端（－）である。入力端Ｔ２１には、送信回路４０から絶縁素子５０を介して伝送された差動信号ＶＯＮ＿ＴＸが入力される。以下では、入力端Ｔ２０及びＴ２１の電位差、すなわち絶縁トランス５２の差動出力電圧のことを“ＶＩＮ＿ＲＸ”と呼ぶ。入力端Ｔ２０及びＴ２１は、ノードＮ２０及びＮ２１にそれぞれ接続される。

抵抗ＲＬＰ＿ＲＸ及びＲＬＮ＿ＲＸのそれぞれは、受信回路６０と第２基板ＳＵＢ２の接地ノード（接地電位）との間に接続された負荷抵抗である。抵抗ＲＬＰ＿ＲＸは、ノードＮ２０と、第２基板ＳＵＢ２の接地ノードとの間に接続される。抵抗ＲＬＮ＿ＲＸは、ノードＮ２１と、第２基板ＳＵＢ２の接地ノードとの間に接続される。

ダイオード６１１のアノードとダイオード６１２のカソードとのそれぞれは、ノードＮ２０に接続される。ダイオード６１１のカノードとダイオード６１２のアソードとのそれぞれは、第２基板ＳＵＢ２の接地ノードに接続される。ダイオード６１１及び６１２の組は、ノードＮ２０の電圧を、一定範囲内に収まるように調整する。ダイオード６１３のアノードとダイオード６１４のカソードとのそれぞれは、ノードＮ２１に接続される。ダイオード６１３のカノードとダイオード６１４のアソードとのそれぞれは、第２基板ＳＵＢ２の接地ノードに接続される。ダイオード６１３及び６１４の組は、ノードＮ２１の電圧を、一定範囲内に収まるように調整する。

容量ＣＰ＿ＲＸは、ノードＮ２０及びＮ２２の間に接続される。具体的には、容量ＣＰ＿ＲＸの一方電極は、ノードＮ２０に接続される。容量ＣＰ＿ＲＸの他方電極は、ノードＮ２２に接続される。容量ＣＮ＿ＲＸは、ノードＮ２１及びＮ２３の間に接続される。具体的には、容量ＣＮ＿ＲＸの一方電極は、ノードＮ２１に接続される。容量ＣＮ＿ＲＸの他方電極は、ノードＮ２３に接続される。

バイアス回路６１５は、ノードＮ２２及びＮ２３のそれぞれにバイアス電圧を印加する。これにより、ノードＮ２２の電圧は、バイアス電圧を基準として、容量ＣＰ＿ＲＸの他方電極の電圧（絶縁素子５０の正相側の出力電圧）に基づいて変化する。ノードＮ２３の電圧は、バイアス電圧を基準として、容量ＣＮ＿ＲＸの他方電極の電圧（絶縁素子５０の逆相側の出力電圧）に基づいて変化する。バイアス電圧は、例えば、ＶＲＥＦ２／２である。

抵抗ＲＡ１は、第２基板ＳＵＢ２の電源ノードと、ノードＮ２４との間に接続される。抵抗ＲＡ２は、第２基板ＳＵＢ２の電源ノードと、ノードＮ２５との間に接続される。すなわち、抵抗ＲＡ１及びＲＡ２のそれぞれの一端には、電源回路ＰＷ２によってＶＲＥＦ２が印加される。抵抗ＲＡ１の抵抗値は、抵抗ＲＡ２の抵抗値と略等しく設計される。抵抗ＲＢ１は、ノードＮ２４及びＮ２６の間に接続される。抵抗ＲＢ２は、ノードＮ２５及びＮ２７の間に接続される。抵抗ＲＢ１の抵抗値は、抵抗ＲＢ２の抵抗値と略等しく設計される。ＮＭＯＳトランジスタＭＮ６及びＭＮ７のそれぞれのゲート端は、ノードＮ２２及びＮ２３にそれぞれ接続される。ＮＭＯＳトランジスタＭＮ６及びＭＮ７のそれぞれのドレイン端は、ノードＮ２６及びＮ２７にそれぞれ接続される。ＮＭＯＳトランジスタＭＮ６及びＭＮ７のそれぞれのソース端は、ノードＮ２８に接続される。定電流源６１６は、ノードＮ２８と、第２基板ＳＵＢ２の接地ノードとの間に接続される。定電流源６１６は、ノードＮ２８から第２基板ＳＵＢ２の接地ノードへ流れる電流量をＩＢＩＡＳ１に調整する。バイアス電流ＩＢＩＡＳ１は、ＮＭＯＳトランジスタＭＮ６のドレイン電流ＩＭＮ６と、ＮＭＯＳトランジスタＭＮ７のドレイン電流ＩＭＮ７との和に対応する。これにより、ＮＭＯＳトランジスタＭＮ６及びＭＮ７、並びに定電流源６１６の組は、差動回路（差動増幅回路）を構成する。

出力端Ｔ２２は、ノードＮ２５に接続される。出力端Ｔ２３は、ノードＮ２４に接続される。出力端Ｔ２４は、ノードＮ２７に接続される。出力端Ｔ２５は、ノードＮ２６に接続される。出力端Ｔ２３及びＴ２４の組は、増幅回路６１の正相側の差動電圧を出力する出力端に対応する。出力端Ｔ２２及びＴ２５の組は、増幅回路６１の逆相側の差動電圧を出力する出力端に対応する。以下では、出力端Ｔ２３及びＴ２４の電位差のことを“ＶＯＰ＿ＲＸ”と呼ぶ。出力端Ｔ２２及びＴ２５の電位差のことを“ＶＯＮ＿ＲＸ”と呼ぶ。

以上で説明されたように、絶縁素子５０と、増幅回路６１に含まれた差動回路との間は、容量（ＣＰ＿ＲＸ及びＣＮ＿ＲＸ）により接続されている。本例では、絶縁素子５０（絶縁トランス５２）としてタップ型のトランスが使用されているため、ＣＭＴＩノイズの殆どが、絶縁トランス５２から第２基板ＳＵＢ２の接地ノードに流れる。しかしながら、一部のＣＭＴＩノイズは、増幅回路６１側に印加され得る。一方で、ＣＭＴＩノイズは、１０ＭＨｚ以下の周波数に偏っている。このため、差動回路への到達するＣＭＴＩノイズは、容量（ＣＰ＿ＲＸ及びＣＮ＿ＲＸ）と、負荷抵抗（ＲＬＰ＿ＲＸ及びＲＬＮ＿ＲＸ）のインピーダンス差とによって、抑制され得る。

さらに、絶縁トランス５２からの出力電圧（ＶＩＮ＿ＲＸ）は、ＮＭＯＳトランジスタＭＮ６及びＭＮ７を有する差動回路によって増幅される。増幅回路６１では、ＮＭＯＳトランジスタＭＮ６及びＭＮ７のサイズ及び電気的特性が略同一に設計される。すなわち、増幅回路６１は、対称型の差動回路によって、絶縁トランス５２からの信号を増幅する。このため、絶縁トランス５２からの信号の振幅に対するＣＭＴＩノイズの振幅は、差動回路のＣＭＲＲ（Common Mode Rejection Ratio）によって抑制される。すなわち、増幅回路６１の差動回路は、ＣＭＴＩ耐性を向上させることができる。

また、ＯＯＫ変調方式では、外部ノイズの影響を考慮した場合に、差動伝送が望ましい。しかしながら、回路が対称形の場合は、無信号時には回路ノイズの影響で誤動作するおそれがある。このため、増幅回路６１は、回路ノイズに対して大きなオフセット電圧Ｖｏｆｆｓｅｔを用いて、キャリア信号ＣＳに基づいた信号を１次側の機器から受信する構成を有する。具体的には、増幅回路６１は、差動回路の負荷抵抗（ＲＡ１、ＲＡ２、ＲＢ１及びＲＢ２）と、定電流源６１６によるバイアス電流ＩＢＩＡＳ１とによって、ＶＯＰ＿ＲＸ及びＶＯＮ＿ＲＸに対するオフセット電圧Ｖｏｆｆｓｅｔが適用される。

増幅回路６１におけるＶＯＰ＿ＲＸは、下記（１）式で表される。

増幅回路６１におけるＶＯＮ＿ＲＸは、下記（２）式で表される。

（１）及び（２）式における“ＲＡ”は、抵抗ＲＡ１及びＲＡ２の抵抗値である。（１）及び（２）式における“ＲＢ”は、抵抗ＲＢ１及びＲＢ２の抵抗値である。（１）及び（２）式における“ｇｍ”は、ＮＭＯＳトランジスタＭＮ６及びＭＮ７のトランスコンダクタンスである。（１）及び（２）式により、ＶＯＰ＿ＲＸ及びＶＯＮ＿ＲＸには、ＩＢＩＡＳ１×（ＲＢ／２）のオフセット電圧が適用されていることが分かる。

＜１－１－５＞全波整流回路６２の構成
図７は、第１実施形態に係る通信装置１が備える全波整流回路６２の回路構成の一例を示す回路図である。図７に示すように、全波整流回路６２は、例えば、ＮＭＯＳトランジスタＭＮ８～ＭＮ１３、ＰＭＯＳトランジスタＭＰ３～ＭＰ６、定電流源６２１及び６２２、容量ＣＬ、入力端Ｔ３０～Ｔ３３、出力端Ｔ３４、並びにノードＮ３０～Ｎ３５を含む。

入力端Ｔ３０は、出力端Ｔ２２に接続される。入力端Ｔ３１は、出力端Ｔ２３に接続される。入力端Ｔ３２は、出力端Ｔ２４に接続される。入力端Ｔ３３は、出力端Ｔ２５に接続される。入力端Ｔ３１及びＴ３２の組は、全波整流回路６２に入力される正相側の差動電圧の入力端に対応する。入力端Ｔ３０及びＴ３３の組は、全波整流回路６２に入力される逆相側の差動電圧の入力端に対応する。すなわち、入力端Ｔ３１及びＴ３２の電位差は、ＶＯＰ＿ＲＸである。入力端Ｔ３０及びＴ３３の電位差は、ＶＯＮ＿ＲＸである。

ＮＭＯＳトランジスタＭＮ８及びＭＮ９のそれぞれのゲート端は、入力端Ｔ３２及びＴ３１にそれぞれ接続される。ＮＭＯＳトランジスタＭＮ８及びＭＮ９のそれぞれのドレイン端は、ノードＮ３３及びＮ３２にそれぞれ接続される。ＮＭＯＳトランジスタＭＮ８及びＭＮ９のそれぞれのソース端は、ノードＮ３０に接続される。定電流源６２１は、ノードＮ３０と、第２基板ＳＵＢ２の接地ノードとの間に接続される。定電流源６２１は、ノードＮ３０から第２基板ＳＵＢ２の接地ノードへ流れる電流量をＩＢＩＡＳ２に調整する。バイアス電流ＩＢＩＡＳ２は、ＮＭＯＳトランジスタＭＮ８のドレイン電流ＩＭＮ８と、ＮＭＯＳトランジスタＭＮ９のドレイン電流ＩＭＮ９との和に対応する。これにより、ＮＭＯＳトランジスタＭＮ８及びＭＮ９と定電流源６２１との組は、差動増幅回路を構成する。

ＮＭＯＳトランジスタＭＮ１０及びＭＮ１１のそれぞれのゲート端は、入力端Ｔ３０及びＴ３３にそれぞれ接続される。ＮＭＯＳトランジスタＭＮ１０及びＭＮ１１のそれぞれのドレイン端は、ノードＮ３２及びＮ３３にそれぞれ接続される。ＮＭＯＳトランジスタＭＮ１０及びＭＮ１１のそれぞれのソース端は、ノードＮ３１に接続される。定電流源６２２は、ノードＮ３１と、第２基板ＳＵＢ２の接地ノードとの間に接続される。定電流源６２２は、ノードＮ３１から第２基板ＳＵＢ２の接地ノードへ流れる電流量をＩＢＩＡＳ３に調整する。バイアス電流ＩＢＩＡＳ３は、ＮＭＯＳトランジスタＭＮ１０のドレイン電流ＩＭＮ１０と、ＮＭＯＳトランジスタＭＮ１１のドレイン電流ＩＭＮ１１との和に対応する。これにより、ＮＭＯＳトランジスタＭＮ１０及びＭＮ１１と定電流源６２２との組は、差動増幅回路を構成する。

ＰＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ５及びＭＰ６のそれぞれのソース端は、第２基板ＳＵＢ２の電源ノードに接続される。すなわち、ＰＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ５及びＭＰ６のそれぞれのソース端には、電源回路ＰＷ２によってＶＲＥＦ２が印加される。ＰＭＯＳトランジスタＭＰ３のゲート端及びドレイン端は、ノードＮ３２に接続される。ＰＭＯＳトランジスタＭＰ４のゲート端及びドレイン端は、ノードＮ３３に接続される。ＰＭＯＳトランジスタＭＰ５のゲート端は、ノードＮ３２に接続される。ＰＭＯＳトランジスタＭＰ５のドレイン端は、ノードＮ３４に接続される。ＰＭＯＳトランジスタＭＰ６のゲート端は、ノードＮ３３に接続される。ＰＭＯＳトランジスタＭＰ６のドレイン端は、ノードＮ３５に接続される。このように、ＰＭＯＳトランジスタＭＰ３及びＭＰ５の組と、ＰＭＯＳトランジスタＭＰ４及びＭＰ６の組とのそれぞれは、カレントミラー回路を構成する。従って、ＰＭＯＳトランジスタＭＰ３のドレイン電流ＩＭＰ３は、ＰＭＯＳトランジスタＭＰ５にミラーリングされる。同様に、ＰＭＯＳトランジスタＭＰ４のドレイン電流ＩＭＰ４は、ＰＭＯＳトランジスタＭＰ６にミラーリングされる。

ＮＭＯＳトランジスタＭＮ１２のゲート端及びドレイン端は、ノードＮ３４に接続される。ＮＭＯＳトランジスタＭＮ１２のソース端は、第２基板ＳＵＢ２の接地ノードに接続される。ＮＭＯＳトランジスタＭＮ１３のゲート端は、ノードＮ３４に接続される。ＮＭＯＳトランジスタＭＮ１３のドレイン端は、ノードＮ３５に接続される。ＮＭＯＳトランジスタＭＮ１３のソース端は、第２基板ＳＵＢ２の接地ノードに接続される。このように、ＮＭＯＳトランジスタＭＮ１２及びＭＮ１３の組は、カレントミラー回路を構成する。従って、ＮＭＯＳトランジスタＭＮ１２のドレイン電流は、ＮＭＯＳトランジスタＭＮ１３にミラーリングされる。

容量ＣＬは、ノードＮ３５と、第２基板ＳＵＢ２の接地ノードとの間に接続される。容量ＣＬは、全波整流回路６２の負荷容量を表している。容量ＣＬは、出力回路７０の入力容量と考えても良い。出力端Ｔ３４は、ノードＮ３５に接続される。出力端Ｔ３４は、全波整流回路６２の出力信号ＶＯ、すなわち受信回路６０（増幅回路６１及び全波整流回路６２の組）によって復調されたＯＯＫ変調信号を出力する出力端に対応する。

以上で説明されたように、全波整流回路６２は、ＶＯＰ＿ＲＸ及びＶＯＮ＿ＲＸを、差動回路によって全波整流して包絡線検波する。全波整流回路６２では、ＮＭＯＳトランジスタＭＮ８、ＭＮ９、ＭＮ１０及びＭＮ１１のサイズ及び電気的特性が略同一に設計される。また、バイアス電流ＩＢＩＡＳ２及びＩＢＩＡＳ３も略同一に設計される。

ノードＮ３３を流れる電流は、ＮＭＯＳトランジスタＭＮ８のドレイン電流ＩＭＮ８とＮＭＯＳトランジスタＭＮ１１のドレイン電流ＩＭＮ１１との和に対応する。そして、ノードＮ３３を流れる電流は、ＰＭＯＳトランジスタＭＰ４及びＭＰ６によりミラーリングされ、容量ＣＬを充電する充電電流ＩＣｈａｒｇｅとなる。ＰＭＯＳトランジスタＭＰ４及びＭＰ６のカレントミラー比は、例えば、１対１である。

ノードＮ３２を流れる電流は、ＮＭＯＳトランジスタＭＮ９のドレイン電流ＩＭＮ９とＮＭＯＳトランジスタＭＮ１０のドレイン電流ＩＭＮ１０との和に対応する。そして、ノードＮ３２を流れる電流は、ＰＭＯＳトランジスタＭＰ３及びＭＰ５によりミラーリングされ、ノードＮ３４に入力される。さらに、ノードＮ３４に入力された電流は、ＮＭＯＳトランジスタＭＮ１２及びＭＮ１３によりミラーリングされ、容量ＣＬを放電する放電電流ＩＤｉｓｃｈａｒｇｅとなる。ＰＭＯＳトランジスタＭＰ３及びＭＰ５のカレントミラー比が１対１である場合、ＮＭＯＳトランジスタＭＮ１２及びＭＮ１３のカレントミラー比は、例えば、２対１に設計される。なお、ＰＭＯＳトランジスタＭＰ３及びＭＰ５のカレントミラー比は、２対１であってもよい。この場合、ＮＭＯＳトランジスタＭＮ１２及びＭＮ１３のカレントミラー比は、１対１に設計される。全波整流回路６２では、ＩＤｉｓｃｈａｒｇｅが、ＮＭＯＳトランジスタＭＮ９のドレイン電流ＩＭＮ９とＮＭＯＳトランジスタＭＮ１０のドレイン電流ＩＭＮ１０との和よりも小さくなるように設計されていればよい。

全波整流回路６２の出力信号ＶＯの電圧値は、下記（３）式で表される。

（３）式に示されるように、全波整流回路６２の出力信号ＶＯの電圧値は、容量ＣＬに充電された電荷量に比例している。

＜１－２＞動作
以下に、第１実施形態に係る通信装置１の動作の一例について説明する。

＜１－２－１＞受信回路６０の動作例
以下に、図８を参照して、受信回路６０に含まれた差動回路の動作例を説明する。図８は、第１実施形態に係る通信装置１が備える受信回路６０の第１の動作例を示すタイミングチャートである。図８の（Ａ）は、絶縁トランス５２の差動出力電圧（ＶＩＮ＿ＲＸ）を示している。図８の（Ｂ）は、増幅回路６１の出力電圧（ＶＯＰ＿ＲＸ及びＶＯＮ＿ＲＸ）を示している。図８の（Ｃ）は、ＮＭＯＳトランジスタＭＮ８及びＭＮ９のそれぞれのドレイン電流ＩＭＮ８及びＩＭＮ９を示している。図８の（Ｄ）は、ＮＭＯＳトランジスタＭＮ１０及びＭＮ１１のそれぞれのドレイン電流ＩＭＮ８及びＩＭＮ９を示している。図８の（Ｅ）は、ＰＭＯＳトランジスタＭＰ３のドレイン電流ＩＭＰ３を示している。図８の（Ｆ）は、ＰＭＯＳトランジスタＭＰ４のドレイン電流ＩＭＰ４を示している。図８のｔ１は、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに変化するタイミングを示している。図８のｔ２は、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルに変化するタイミングを示している。

ＶＩＮ＿ＲＸは、無信号時（ＶＩＮ＝０Ｖ）に、０Ｖ近傍となる。一方で、ＶＩＮ＿ＲＸは、入力信号ＶＩＮのパルスを受信している期間に対応する時刻ｔ１及びｔ２の間において、高周波数帯の信号となっている。この高周波数帯の信号は、キャリア信号ＣＳに基づいて生成される。

増幅回路６１は、差動入力電圧を増幅するため、ＶＯＰ＿ＲＸ及びＶＯＮ＿ＲＸは、逆相動作となる。但し、無信号時には、オフセット電圧Ｖｏｆｆｓｅｔが、ＶＯＮ＿ＲＸ及びＶＯＮ＿ＲＸのそれぞれに付加されている。

無信号状態（ＶＩＮ＝０Ｖ）の場合、ＶＯＰ＿ＲＸ＝ＶＯＮ＿ＲＸ＝ＶＯｆｆｓｅｔ＞０Ｖである。このため、ＩＭＮ８よりＩＭＮ９の方が大きく、ＩＭＮ１１よりＩＭＮ１０の方が大きい。その結果、ＩＭＮ９とＩＭＮ１０の合計であるＩＭＰ３が大きい状態となり、ＩＭＮ８とＩＭＮ１１の合計であるＩＭＰ４が小さい状態となる。

ＶＩＮ＞０Ｖの場合、ＶＯＰ＿ＲＸは減少し、ＶＯＮ＿ＲＸは増加する。従って、ＩＭＮ８が増加してＩＭＮ９が減少し、ＩＭＮ１０が増加してＩＭＮ１１が減少する。しかしながら、無信号時のＩＭＮ９及びＩＭＮ１０は大きいため、ＩＭＮ９の減少量は大きいが、ＩＭＮ１０の増加量は小さい。その結果、ＩＭＰ３が減少する。一方で、無信号時のＩＭＮ８及びＩＭＮ１１は小さいため、ＩＭＮ８の増加量は大きいが、ＩＭＮ１１の減少量は小さい。その結果、ＩＭＰ４が増加する。

ＶＩＮ＜０Ｖの場合、ＶＯＰ＿ＲＸは増加し、ＶＯＮ＿ＲＸは減少する。従って、ＩＭＮ８が減少してＩＭＮ９が増加し、ＩＭＮ１０が減少してＩＭＮ１１が増加する。しかしながら、無信号時のＩＭＮ９及びＩＭＮ１０は大きいため、ＩＭＮ９の増加量は小さいが、ＩＭＮ１０の減少量は大きい。その結果、ＩＭＰ３が増加する。一方で、無信号時のＩＭＮ８及びＩＭＮ１１は小さいため、ＩＭＮ８の減少量は小さいが、ＩＭＮ１１の増加量は大きい。その結果、ＩＭＰ４が減少する。

以上のように、受信回路６０は、入力信号ＶＩＮに基づいて動作することによって、入力電圧（ＶＩＮ＿ＲＸ）から、全波整流された電流であるＩＭＰ３及びＩＭＰ４を得ることが出来る。

以下に、図９を参照して、全波整流電流であるＰＭＯＳトランジスタＭＰ４のドレイン電流ＩＭＰ４と出力信号ＶＯとの関係を説明する。図９は、第１実施形態に係る通信装置１が備える受信回路６０の第２の動作例を示すタイミングチャートである。図９の（Ａ）は、図８の（Ａ）と同様の絶縁トランス５２の出力電圧（ＶＩＮ＿ＲＸ）を示している。図９の（Ｂ）は、ＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトランジスタＭＮ１２のそれぞれのドレイン電流ＩＭＰ４及びＩＭＮ１２を示している。図９の（Ｃ）及び（Ｄ）は、それぞれ充電電流ＩＣｈａｒｇｅ及び放電電流ＩＤｉｓｃｈａｒｇｅを示している。図９の（Ｅ）は、出力信号ＶＯを示している。図９のｔ１は、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに変化するタイミングを示している。図９のｔ２は、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルに変化するタイミングを示している。

ＰＭＯＳトランジスタＭＰ４及びＭＰ６は、カレントミラー回路を構成している。ＰＭＯＳトランジスタＭＰ４及びＭＰ６のカレントミラー比は、例えば、１対１である。従って、ＰＭＯＳトランジスタＭＰ４のドレイン電流ＩＭＰ４が、容量ＣＬを充電する充電電流ＩＣｈａｒｇｅとなる。

一方で、ＰＭＯＳトランジスタＭＰ３のドレイン電流ＩＭＰ３は、ＰＭＯＳトランジスタＭＰ５によりミラーリングされ、ＮＭＯＳトランジスタＭＮ１２及びＮＭＯＳトランジスタＭＮ１３により構成されるカレントミラー回路により折り返されている。例えば、ＰＭＯＳトランジスタＭＰ４及びＭＰ６のカレントミラー比は、２対１であり、ＮＭＯＳトランジスタＭＮ１２及びＭＮ１３のカレントミラー比は、１対１である。この場合、ＩＭＰ３を２分の１にした電流が、容量ＣＬを放電する放電電流ＩＤｉｓｃｈａｒｇｅとなる。

無信号時にＩＭＮ１２がＩＭＰ４よりも大きくなるように設定された場合、ＩＤｉｓｃｈａｒｇｅ＞ＩＣｈａｒｇｅとなり、容量ＣＬに電荷が蓄積されない。この場合、出力信号ＶＯは、０Ｖとなる。

一方で、ＯＯＫ変調信号が入力されると（時刻ｔ１）、受信回路６０では、ＩＭＰ４が増加し、ＩＭＮ１２が減少する。すなわち、ＩＣｈａｒｇｅ＞ＩＤｉｓｃｈａｒｇｅとなり、容量ＣＬに電荷が蓄積され、出力信号ＶＯの電圧が上昇する。出力信号ＶＯの電圧が上昇して安定状態になると、ＩＣｈａｒｇｅ≒ＩＤｉｓｃｈａｒｇｅとなる。

そして、ＯＯＫ変調信号がなくなると（時刻ｔ２）、ＩＣｈａｒｇｅは略ゼロとなり、ＩＤｉｓｃｈａｒｇｅによって放電される。このときのＩＤｉｓｃｈａｒｇｅは、一定の値となる。一方で、充電時は、全波整流型の電流で充電される。このため、出力信号ＶＯの電圧の立ち上がりは、出力信号ＶＯの電圧の立ち下がりよりも遅くなる。

以下では、通信装置１の２次側の機器（受信回路６０や出力回路７０）において、無信号からＯＯＫ変調信号が入力されてから、ＯＯＫ変調信号が通信装置１の出力信号ＶＯに反映されるまでの応答時間のことを、“ｔＯＮ＿ＲＸ”と呼ぶ。通信装置１の２次側の機器において、ＯＯＫ変調信号が無信号になってから、無信号が通信装置１の出力信号ＶＯに反映されるまでの応答時間のことを、“ｔＯＦＦ＿ＲＸ”と呼ぶ。入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルになってから、通信装置１の１次側の機器（入力回路１０、変調回路３０、及び送信回路４０など）がＯＯＫ変調信号を出力するまでの応答時間のことを、“ｔＯＮ＿ＩＯ”と呼ぶ。入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルになってから、通信装置１の１次側の機器がＯＯＫ変調信号の出力を停止するまでの応答時間のことを、“ｔＯＦＦ＿ＩＯ”と呼ぶ。

＜１－２－２＞変調回路３０の動作例
以下に、図１０を参照して、変調回路３０の動作例について説明する。図１０は、第１実施形態に係る通信装置１が備える変調回路３０の動作例を示すタイミングチャートである。図１０の（Ａ）は、入力信号ＶＩＮを示している。図１０の（Ｂ）は、発振回路２０の出力信号（キャリア信号ＣＳ）を示している。図１０の（Ｃ）は、変調回路３０の正相側の被変調信号ＶＩＮＰを示している。図１０の（Ｄ）は、変調回路３０の逆相側の被変調信号ＶＩＮＮを示している。図１０の（Ｅ）及び（Ｆ）は、それぞれブースト信号ＶＢＳＴ及びシャント信号ＶＳＨＴを示している。図１０のｔ１は、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに変化するタイミングを示している。図１０のｔ２は、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルに変化するタイミングを示している。なお、図１０では、他のチャンネルの入力信号ＶＩＮに基づいて高周波数帯のキャリア信号ＣＳが出力されている場合が例示されている。すなわち、変調回路３０への入力信号ＶＩＮが、キャリア信号ＣＳと非同期で動作する場合について説明する。

入力信号ＶＩＮが“Ｌ”レベルである場合、変調回路３０の正相側の被変調信号ＶＩＮＰと逆相側の被変調信号ＶＩＮＮとは、共に“Ｌ”レベルである。この場合、ブースト信号ＶＢＳＴは、“Ｌ”レベルであり、シャント信号ＶＳＨＴは、“Ｈ”レベルである。

入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルになると、ブースト信号ＶＢＳＴが“Ｈ”レベルになり、シャント信号ＶＳＨＴが“Ｌ”レベルになる。シャント信号ＶＳＨＴが“Ｌ”レベルになると、容量ＣＣが充電可能な状態になる。ブースト信号ＶＢＳＴが“Ｈ”レベルになると、差動信号を絶縁素子５０に供給するための容量ＣＣの充電速度が、ＮＭＯＳトランジスタＭＮ３及びＭＮ４がオフ状態である場合（ブースト信号ＶＢＳＴが“Ｌ”レベルの場合）よりも上昇した状態になる。

また、入力信号ＶＩＮｄｒ１及びＶＩＮｄｒ２は、それぞれｔｄｒ１及びｔｄｒ２だけ遅延して“Ｌ”レベルから“Ｈ”レベルになる。変調回路３０は、入力信号ＶＩＮｄｒ１が“Ｈ”レベルになったことに基づいて、キャリア信号ＣＳに基づいた高周波数帯の信号（ＶＩＮＰ及びＶＩＮＮ）を出力する。これにより、送信回路４０が、ＯＯＫ変調信号の出力を開始する。ブースト回路ＢＣは、ブースト信号ＶＢＳＴが“Ｈ”レベルであり且つキャリア信号ＣＳに基づいたＶＩＮＰ及びＶＩＮＮが出力されている期間（ブースト期間）において、容量ＣＣの充電速度を上昇させる。そして、ブースト信号ＶＢＳＴは、入力信号ＶＩＮｄｒ２が“Ｈ”レベルになったことに基づいて、“Ｌ”レベルになる。すなわち、ブースト回路ＢＣによる容量ＣＣの充電速度の上昇が停止する。

入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルになると、シャント信号ＶＳＨＴが“Ｈ”レベルになる。変調回路３０は、入力信号ＶＩＮが“Ｌ”レベルになったことに基づいて、キャリア信号ＣＳに基づいた高周波数帯の信号（ＶＩＮＰ及びＶＩＮＮ）の出力を停止する。これにより、送信回路４０によるＯＯＫ変調信号の出力が停止し、無信号状態となる。また、シャント信号ＶＳＨＴが“Ｈ”レベルになることによって、シャント回路ＳＣにより、容量ＣＣに蓄積された電荷が放電される。

なお、第１実施形態において、ブースト期間の長さは、“ｔｄｒ２－ｔｄｒ１”である。すなわち、第１実施形態において、立ち上がり遅延回路ＲＤＣ２の遅延時間ｔｄｒ２は、立ち上がり遅延回路ＲＤＣ１の遅延時間ｔｄｒよりも長い。シャント信号ＶＳＨＴは、ＯＯＫ変調信号でキャリア（高周波数帯の信号）がある際に“Ｌ”レベルであればよい。このため、シャント信号ＶＳＨＴは、入力信号ＶＩＮの逆論理に設定されている。

＜１－３＞第１実施形態の効果
以上で説明された第１実施形態に係る通信装置１に依れば、一次側の機器と二次側の機器との間で高速且つ高品質に信号を伝送することができる。以下に、第１実施形態の効果の詳細について説明する。

一般的には、ＯＯＫ変調信号がコンパレータで受けられて出力バッファで出力される場合、ｔＯＮ＿ＲＸは、ｔＯＦＦ＿ＲＸよりも長くなる。そして、“ｔＯＮ＿ＲＸ＋ｔＯＮ＿ＩＯ”が“ｔＯＦＦ＿ＲＸ＋ｔＯＦＦ＿ＩＯ”よりも大きい場合、通信装置１の出力信号ＶＯのパルス幅は、通信装置１に対する入力信号ＶＩＮのパルス幅よりも狭くなる。一方で、“ｔＯＮ＿ＲＸ＋ｔＯＮ＿ＩＯ”が“ｔＯＦＦ＿ＲＸ＋ｔＯＦＦ＿ＩＯ”よりも小さい場合、通信装置１の出力信号ＶＯのパルス幅は、通信装置１に対する入力信号ＶＩＮのパルス幅よりも広くなる。つまり、“ｔＯＮ＿ＲＸ＋ｔＯＮ＿ＩＯ”と“ｔＯＦＦ＿ＲＸ＋ｔＯＦＦ＿ＩＯ”とが異なっている場合、入力信号ＶＩＮのパルス幅に対して、出力信号ＶＯのパルス幅が変わってしまう。この場合、デジタルアイソレーターの信号伝達速度の上限値が、入力信号及び出力信号のパルス幅の変化により制限され得る。このため、入力信号のパルス幅と出力信号のパルス幅とが略同一であり、高速且つ高品質な信号伝送が可能なデジタルアイソレーターが望まれている。

そこで、第１実施形態に係る通信装置１は、“ｔＯＮ＿ＲＸ＋ｔＯＮ＿ＩＯ”が“ｔＯＦＦ＿ＲＸ＋ｔＯＦＦ＿ＩＯ”よりも大きくなるような（信号伝送によりパルス幅が狭くなるような）デジタルアイソレーターに適した変調回路３０を備える。具体的には、変調回路３０は、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルになった際に、ＯＯＫ変調信号の正相側及び逆相側の被変調信号がキャリア信号ＣＳに基づいた信号となるタイミングを遅延させる遅延回路（立ち上がり遅延回路ＲＤＣ１）を備える。一方で、立ち上がり遅延回路ＲＤＣ１は、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルになった際に、キャリア信号ＣＳに基づいた信号の出力を直ちに遮断する。

これにより、第１実施形態に係る通信装置１では、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルになったことに基づいて変調回路３０がキャリア信号ＣＳに基づいた信号を出力するまでの応答時間が、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルになったことに基づいて変調回路３０がキャリア信号ＣＳに基づいた信号の出力を停止するまでの応答時間よりも長くなる。この応答時間の差は、立ち上がり遅延回路ＲＤＣ１の遅延時間ｔｄｒ１によって調整され得る。

その結果、第１実施形態に係る通信装置１では、入力信号ＶＩＮのパルス幅と出力信号ＶＯのパルス幅とが略同じになるように調整され得る。従って、第１実施形態に係る通信装置１は、入力信号及び出力信号のパルス幅の変化による信号伝達速度の上限値の制限を解消することができ、高速且つ高品質な信号伝送を実現することができる。

なお、第１実施形態に係る通信装置１では、受信回路６０に含まれた差動回路の入力に使用される一対のＭＯＳトランジスタのサイズ及び電気的特性が、略同一に設計されている、すなわち、差動回路で使用される２つのトランジスタが対称に設けられている。このため、受信回路６０は、ＣＭＴＩ耐性を向上させることができる。また、一対のＭＯＳトランジスタのサイズ及び電気的特性が略同一に設計されることから、差動回路の一対のＭＯＳトランジスタの特性がプロセス起因で大きく変化することが抑制され、安定した受信回路６０が実現され得る。

また、第１実施形態に係る通信装置１は、多チャンネルで構成され、入力信号ＶＩＮとキャリア信号ＣＳとが非同期で動作することを許容している。そして、第１実施形態に係る通信装置１は、１つの発振回路２０を、複数のチャンネルで共有している。その結果、第１実施形態に係る通信装置１は、複数の発振回路２０を備える場合よりも消費電力を抑制し、且つ製造コストを抑制することができる。

＜２＞第２実施形態
第２実施形態に係る通信装置１Ａは、第１実施形態に係る通信装置１から、入力変調部ＩＭＰの回路構成が変更された構成を有する。そして、通信装置１Ａにおける１次側の機器は、入力信号のパルスに基づいたＯＯＫ変調信号を出力する期間を、入力信号のパルス幅よりも長くする機能を有する。以下に、第２実施形態の詳細について、第１実施形態と異なる点を説明する。

＜２－１＞構成
図１１は、第２実施形態に係る通信装置１Ａが備える入力変調部ＩＭＰの回路構成の一例を示す回路図である。図１１に示すように、通信装置１Ａは、変調回路３０の替わりに変調回路３０Ａを備えている。変調回路３０Ａは、第１実施形態の変調回路３０において、立ち上がり遅延回路ＲＤＣ１が立ち下がり遅延回路ＦＤＣ１に置き換えられた構成を有する。

第２実施形態における入力回路１０は、入力信号ＶＩＮを、立ち下がり遅延回路ＦＤＣ１と、立ち上がり遅延回路ＲＤＣ２と、ＡＮＤ回路３０５とのそれぞれに出力する。

立ち下がり遅延回路ＦＤＣ１は、入力回路１０から入力された入力信号ＶＩＮの立ち下がりを遅延させて出力する遅延回路である。以下では、立ち下がり遅延回路ＦＤＣ１による信号の立ち下がりの遅延時間のことを“ｔｄｆ１”と呼ぶ。立ち下がり遅延回路ＦＤＣ１により遅延された入力信号ＶＩＮのことを、“入力信号ＶＩＮｄｆ１”と呼ぶ。立ち下がり遅延回路ＦＤＣ１は、入力信号ＶＩＮに基づいた入力信号ＶＩＮｄｆ１を、発振回路２０と、ＡＮＤ回路３０３と、ＡＮＤ回路３０４と、インバータ３０６とのそれぞれに出力する。第２実施形態における発振回路２０は、立ち下がり遅延回路ＦＤＣ１から入力された入力信号ＶＩＮｄｆ１に基づいて生成したキャリア信号ＣＳを、バッファ３０１と、インバータ３０２とのそれぞれに出力する。

第２実施形態におけるＡＮＤ回路３０３は、バッファ３０１から入力されたキャリア信号ＣＳと、立ち下がり遅延回路ＦＤＣ１から入力された入力信号ＶＩＮｄｆ１との論理積演算を行う。そして、ＡＮＤ回路３０３は、演算結果を正相側の被変調信号ＶＩＮＰとして、送信回路４０に出力する。

第２実施形態におけるＡＮＤ回路３０４は、インバータ３０２から入力された反転されたキャリア信号ＣＳと、立ち下がり遅延回路ＦＤＣ１から入力された入力信号ＶＩＮｄｆ１との論理積演算を行う。そして、ＡＮＤ回路３０４は、演算結果を逆相側の被変調信号ＶＩＮＮとして、送信回路４０に出力する。

第２実施形態におけるインバータ３０６は、立ち下がり遅延回路ＦＤＣ１から入力された入力信号ＶＩＮｄｆ１の論理を反転させる。そして、第２実施形態におけるインバータ３０６は、論理を反転させた入力信号ＶＩＮｄｆ１をシャント信号ＶＳＨＴとして、送信回路４０に出力する。

第２実施形態に係る通信装置１Ａのその他の構成は、第１実施形態に係る通信装置１と同様である。

＜２－２＞動作
以下に、図１２を参照して、変調回路３０Ａの動作例について説明する。図１２は、第２実施形態に係る通信装置１Ａが備える変調回路３０Ａの動作例を示すタイミングチャートである。図１２の（Ａ）～（Ｆ）は、それぞれ入力信号ＶＩＮ、キャリア信号ＣＳ、正相側の被変調信号ＶＩＮＰ、逆相側の被変調信号ＶＩＮＮ、ブースト信号ＶＢＳＴ、及びシャント信号ＶＳＨＴを示している。図１２のｔ１は、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに変化するタイミングを示している。図１２のｔ２は、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルに変化するタイミングを示している。なお、図１２では、他のチャンネルの入力信号ＶＩＮに基づいて高周波数帯のキャリア信号ＣＳが出力されている場合が例示されている。すなわち、変調回路３０Ａへの入力信号ＶＩＮが、キャリア信号ＣＳと非同期で動作する場合について説明する。

入力信号ＶＩＮが“Ｌ”レベルである場合、変調回路３０Ａの正相側の被変調信号ＶＩＮＰと逆相側の被変調信号ＶＩＮＮとは、共に“Ｌ”レベルである。

入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルになると、ブースト信号ＶＢＳＴが“Ｈ”レベルになり、シャント信号ＶＳＨＴが“Ｌ”レベルになる。変調回路３０Ａは、入力信号ＶＩＮが“Ｈ”レベルになったことに基づいて、キャリア信号ＣＳに基づいた高周波数帯の信号（ＶＩＮＰ及びＶＩＮＮ）を出力する。

また、入力信号ＶＩＮｄｒ２は、ｔｄｒ２だけ遅延して“Ｈ”レベルになる。ブースト信号ＶＢＳＴは、入力信号ＶＩＮｄｒ２が“Ｈ”レベルになったことに基づいて、“Ｌ”レベルになる。

入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルになると、入力信号ＶＩＮｄｆ１は、ｔｄｆ１だけ遅延して“Ｌ”レベルになる。変調回路３０Ａは、入力信号ＶＩＮｄｆ１が“Ｌ”レベルになったことに基づいて、キャリア信号ＣＳに基づいた高周波数帯の信号（ＶＩＮＰ及びＶＩＮＮ）の出力を停止する。また、シャント信号ＶＳＨＴは、入力信号ＶＩＮｄｆ１が“Ｌ”レベルになったことに基づいて、“Ｈ”レベルになる。

なお、第２実施形態において、ブースト期間の長さは、“ｔｄｒ２”である。すなわち、第２実施形態では、ブースト期間は、立ち上がり遅延回路ＲＤＣ２の遅延時間によって決定される。

第２実施形態に係る通信装置１Ａのその他の動作は、第１実施形態に係る通信装置１と同様である。

＜２－３＞第２実施形態の効果
第２実施形態に係る通信装置１Ａは、“ｔＯＮ＿ＲＸ＋ｔＯＮ＿ＩＯ”が“ｔＯＦＦ＿ＲＸ＋ｔＯＦＦ＿ＩＯ”よりも小さくなるような（信号伝送によりパルス幅が広くなるような）デジタルアイソレーターに適した変調回路３０Ａを備える。具体的には、変調回路３０Ａは、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルになった際に、ＯＯＫ変調信号の正相側及び逆相側の被変調信号がキャリア信号ＣＳに基づいた信号の出力を停止するタイミングを遅延させる遅延回路（立ち下がり遅延回路ＦＤＣ１）を備える。一方で、立ち下がり遅延回路ＦＤＣ１は、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルになった際に、キャリア信号ＣＳに基づいた正相側及び逆相側の被変調信号を直ちに出力する。

これにより、第２実施形態に係る通信装置１Ａでは、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルになった場合に、変調回路３０がキャリア信号ＣＳに基づいた信号を出力するまでの応答時間が、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルになった場合に、変調回路３０がキャリア信号ＣＳに基づいた信号の出力を停止するまでの応答時間よりも短くなる。この応答時間の差は、立ち下がり遅延回路ＦＤＣ１の遅延時間ｔｄｆ１によって調整され得る。

その結果、第２実施形態に係る通信装置１Ａは、入力信号ＶＩＮのパルス幅と出力信号ＶＯのパルス幅とが略同じになるように調整され得る。従って、第２実施形態に係る通信装置１Ａは、入力信号及び出力信号のパルス幅の変化による信号伝達速度の上限値の制限を解消することができ、高速且つ高品質な信号伝送を実現することができる。

＜３＞第３実施形態
第３実施形態に係る通信装置１Ｂは、第１実施形態に係る通信装置１と同様の機能を有する。そして、通信装置１Ｂにおける１次側の機器は、入力信号のパルスを検知すると、キャリア信号ＣＳの位相に依らずにＯＯＫ変調信号の先頭パルスを生成する機能をさらに有する。以下に、第３実施形態の詳細について、第１及び第２実施形態と異なる点を説明する。

＜３－１＞構成
図１３は、第３実施形態に係る通信装置１Ｂが備える入力変調部ＩＭＰの回路構成の一例を示す回路図である。図１３に示すように、通信装置１Ｂは、変調回路３０の替わりに変調回路３０Ｂを備えている。変調回路３０Ｂは、第１実施形態の変調回路３０において、バッファ３０１、インバータ３０２、及び立ち上がり遅延回路ＲＤＣ１が省略され、立ち上がり遅延回路ＲＤＣ３及びＲＤＣ４、否定論理和（ＮＯＲ）回路３１０、インバータ３１１、論理積（ＡＮＤ）回路３１２、論理和（ＯＲ）回路３１３、及び否定論理和（ＮＯＲ）回路３１４が追加された構成を有する。

第３実施形態における入力回路１０は、入力信号ＶＩＮを、発振回路２０と、立ち上がり遅延回路ＲＤＣ２、ＲＤＣ３及びＲＤＣ４と、ＡＮＤ回路３０３、３０４及び３０５と、インバータ３０６とのそれぞれに出力する。第３実施形態における発振回路２０は、入力信号ＶＩＮに基づいて生成したキャリア信号ＣＳを、ＮＯＲ回路３１０に出力する。

立ち上がり遅延回路ＲＤＣ３は、入力回路１０から入力された入力信号ＶＩＮの立ち上がりを遅延させて出力する遅延回路である。以下では、立ち上がり遅延回路ＲＤＣ３による信号の立ち上がりの遅延時間のことを“ｔｄｒ３”と呼ぶ。立ち上がり遅延回路ＲＤＣ３により遅延された入力信号ＶＩＮのことを、“入力信号ＶＩＮｄｒ３”と呼ぶ。立ち上がり遅延回路ＲＤＣ３は、入力信号ＶＩＮに基づいた入力信号ＶＩＮｄｒ３を、ＡＮＤ回路３１２に出力する。

立ち上がり遅延回路ＲＤＣ４は、入力回路１０から入力された入力信号ＶＩＮの立ち上がりを遅延させて出力する遅延回路である。以下では、立ち上がり遅延回路ＲＤＣ４による信号の立ち上がりの遅延時間のことを“ｔｄｒ４”と呼ぶ。立ち上がり遅延回路ＲＤＣ４により遅延された入力信号ＶＩＮのことを、“入力信号ＶＩＮｄｒ４”と呼ぶ。立ち上がり遅延回路ＲＤＣ４は、入力信号ＶＩＮに基づいた入力信号ＶＩＮｄｒ４を、インバータ３１１に出力する。インバータ３１１は、立ち上がり遅延回路ＲＤＣ４から入力された入力信号ＶＩＮｄｒ４の論理を反転させる。そして、インバータ３１１は、論理を反転させた入力信号ＶＩＮｄｒ４をゲート信号ＧＳとして、ＮＯＲ回路３１０、ＡＮＤ回路３１２、及びＮＯＲ回路３１４のそれぞれに出力する。

ＮＯＲ回路３１０は、発振回路２０から入力されたキャリア信号ＣＳと、インバータ３１１から入力されたゲート信号ＧＳとの否定論理和演算を行う。そして、ＮＯＲ回路３１０は、演算結果をＯＲ回路３１３とＮＯＲ回路３１４とのそれぞれに出力する。

ＡＮＤ回路３１２は、立ち上がり遅延回路ＲＤＣ３から入力された入力信号ＶＩＮｄｒ３と、インバータ３１１から入力されたゲート信号ＧＳとの論理積演算を行う。そして、ＡＮＤ回路３１２は、演算結果をビット信号ＢＳとして、ＯＲ回路３１３に出力する。

ＯＲ回路３１３は、ＮＯＲ回路３１０の出力信号（演算結果）と、ＡＮＤ回路３１２から入力されたビット信号ＢＳとの論理和演算を行う。そして、ＯＲ回路３１３は、演算結果をＡＮＤ回路３０３に出力する。

ＮＯＲ回路３１４は、ＮＯＲ回路３１０の出力信号（演算結果）と、インバータ３１１から入力されたゲート信号ＧＳとの否定論理和演算を行う。そして、ＮＯＲ回路３１４は、演算結果をＡＮＤ回路３０４に出力する。

第３実施形態におけるＡＮＤ回路３０３は、ＯＲ回路３１３の出力信号（演算結果）と、入力回路１０から入力された入力信号ＶＩＮとの論理積演算を行う。そして、ＡＮＤ回路３０３は、演算結果を正相側の被変調信号ＶＩＮＰとして、送信回路４０に出力する。

第３実施形態におけるＡＮＤ回路３０４は、ＮＯＲ回路３１４の出力信号（演算結果）と、入力回路１０から入力された入力信号ＶＩＮとの論理積演算を行う。そして、ＡＮＤ回路３０４は、演算結果を逆相側の被変調信号ＶＩＮＮとして、送信回路４０に出力する。

第３実施形態に係る通信装置１Ｂのその他の構成は、第１実施形態に係る通信装置１と同様である。

＜３－２＞動作
以下に、図１４を参照して、変調回路３０Ｂの動作例について説明する。図１４は、第３実施形態に係る通信装置１Ｂが備える変調回路３０Ｂの動作例を示すタイミングチャートである。図１４の（Ａ）～（Ｆ）は、入力信号ＶＩＮ、キャリア信号ＣＳ、ゲート信号ＧＳ、ビット信号ＢＳ、正相側の被変調信号ＶＩＮＰ、逆相側の被変調信号ＶＩＮＮ、ブースト信号ＶＢＳＴ、及びシャント信号ＶＳＨＴをそれぞれ示している。図１４のｔ１は、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに変化するタイミングを示している。図１４のｔ２は、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルに変化するタイミングを示している。なお、図１４では、他のチャンネルの入力信号ＶＩＮに基づいて高周波数帯のキャリア信号ＣＳが出力されている場合が例示されている。すなわち、変調回路３０Ｂへの入力信号ＶＩＮが、キャリア信号ＣＳと非同期で動作する場合について説明する。

入力信号ＶＩＮが“Ｌ”レベルである場合、変調回路３０Ｂの正相側の被変調信号ＶＩＮＰと逆相側の被変調信号ＶＩＮＮとは、共に“Ｌ”レベルである。また、ゲート信号ＧＳは“Ｈ”レベルであり、ビット信号ＢＳは“Ｌ”レベルである。

入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルになると、ブースト信号ＶＢＳＴが“Ｈ”レベルになり、シャント信号ＶＳＨＴが“Ｌ”レベルになる。また、入力信号ＶＩＮｄｒ３及びＶＩＮｄｒ４は、それぞれｔｄｒ３及びｔｄｒ４だけ遅延して“Ｈ”レベルになる。また、ビット信号ＢＳは、入力信号ＶＩＮｄｒ３が“Ｈ”レベルであり、且つ入力信号ＶＩＮｄｒ４が“Ｌ”レベルである期間において、“Ｈ”レベルになる。すなわち、ビット信号ＢＳが“Ｈ”レベルになっている期間は、立ち上がり遅延回路ＲＤＣ３の遅延時間ｔｄｒ３と立ち上がり遅延回路ＲＤＣ４の遅延時間ｔｄｒ４との差に対応する。そして、正相側の被変調信号ＶＩＮＰは、ビット信号ＢＳが“Ｈ”レベルである期間において、“Ｈ”レベルになる。すなわち、正相側の被変調信号ＶＩＮＰの先頭パルス幅は、“ｔｄｒ４－ｔｄｒ３”となる。

入力信号ＶＩＮｄｒ４が“Ｌ”レベルから“Ｈ”レベルになると、ゲート信号ＧＳが“Ｈ”レベルから“Ｌ”レベルになる。そして、変調回路３０は、キャリア信号ＣＳに基づいた高周波数帯の信号（ＶＩＮＰ及びＶＩＮＮ）を出力する。具体的には、正相の被変調信号ＶＩＮＰからは、ビット信号ＢＳに対して、ゲート信号ＧＳでマスクされたキャリア信号ＣＳが出力される。また、逆相側の被変調信号ＶＩＮＮとしては、ゲート信号ＧＳでマスクされ、反転したキャリア信号ＣＳが出力される。正相側の被変調信号ＶＩＮＰと逆相側の被変調信号ＶＩＮＮの位相は、先頭のパルス信号を除いて逆相となる。

入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルになると、発振回路２０が高周波数帯のキャリア信号ＣＳの出力を停止し、シャント信号ＶＳＨＴが“Ｈ”レベルになる。変調回路３０は、入力信号ＶＩＮが“Ｌ”レベルになったことに基づいて、キャリア信号ＣＳに基づいた高周波数帯の信号（ＶＩＮＰ及びＶＩＮＮ）の出力を停止する。

なお、第３実施形態において、立ち上がり遅延回路ＲＤＣ２の遅延時間ｔｄｒ２は、立ち上がり遅延回路ＲＤＣ４の遅延時間ｔｄｒ４よりも長い。また、第３実施形態において、ブースト期間の長さは、“ｔｄｒ４－ｔｄｒ３”である。第３実施形態において、ブースト期間は、立ち上がり遅延回路ＲＤＣ３及びＲＤＣ４の遅延時間によって決定される。

第３実施形態に係る通信装置１Ｂのその他の動作は、第１実施形態に係る通信装置１と同様である。

＜３－３＞第３実施形態の効果
複数のチャンネルで１つの発振回路２０を共有する場合、各変調回路３０は、キャリア信号ＣＳと非同期で動作する場合がある。キャリア信号ＣＳと非同期で動作する変調回路３０では、入力信号ＶＩＮの遷移タイミングと、キャリア信号ＣＳの遷移タイミングが不一致となる。この場合、ＯＯＫ変調信号の先頭パルスの波形が、入力信号ＶＩＮのパルスが入力されるタイミングにおけるキャリア信号ＣＳの位相に応じて変化し得る。同様に、ＯＯＫ変調信号の最終パルスの波形が、入力信号ＶＩＮのパルスが停止するタイミングにおけるキャリア信号ＣＳの位相に応じて変化し得る。すなわち、入力信号ＶＩＮと発振回路２０とが非同期で動作する場合、ＯＯＫ変調信号の先頭パルスと最終パルスとのそれぞれは、ランダムなパルス幅となる。

第１実施形態で説明されたように、全波整流回路６２は、原理的に立ち上がりの応答が遅く、立ち下がりの応答が早い。このため、ＯＯＫ変調信号の最終パルスがランダムなパルス幅であっても、全波整流回路６２の立ち下がりの応答への影響は小さい。一方で、ＯＯＫ変調信号の先頭パルスがランダムなパルス幅であることは、全波整流回路６２の立ち下がりの応答への影響により受信回路６０の出力電圧の波形が変化し、ランダムなジッタの発生の要因となり得る。

そこで、第３実施形態に係る通信装置１Ｂは、遅延回路を用いて、ＯＯＫ変調信号の先頭パルスを安定化させる機能を備えている。具体的には、第３実施形態における変調回路３０Ｂは、立ち上がり遅延回路ＲＤＣ３及びＲＤＣ４の遅延時間の差を利用して、ビット信号ＢＳを生成する。そして、変調回路３０Ｂは，ビット信号ＢＳに基づいて、ＯＯＫ変調信号の先頭パルスを生成する。その後、変調回路３０Ｂは、ゲート信号ＧＳに基づいて、キャリア信号ＣＳに基づく高周波数帯のパルスを生成する。

その結果、第３実施形態に係る通信装置１Ｂにおいて、変調回路３０Ｂは、キャリア信号ＣＳと入力信号ＶＩＮとの位相差に依らずに、安定した先頭パルスを出力することができる。従って、第３実施形態に係る通信装置１Ｂは、受信回路６０の出力におけるジッタの発生を抑制することができる。

また、第３実施形態に係る通信装置１Ｂでは、立ち上がり遅延回路ＲＤＣ３の遅延時間ｔｄｒ３の分だけ、ＯＯＫ変調信号の出力時間が短くなる。従って、第３実施形態に係る通信装置１Ｂは、信号伝送によりパルス幅が広くなる場合に、立ち上がり遅延回路ＲＤＣ３の遅延時間ｔｄｒ３を調整することによって、入力信号のパルス幅と出力信号のパルス幅とを略同じに調整することができる。従って、第３実施形態に係る通信装置１Ｂは、入力信号及び出力信号のパルス幅の変化による信号伝達速度の上限値の制限を解消することができ、高速且つ高品質な信号伝送を実現することができる。

＜４＞第４実施形態
第４実施形態に係る通信装置１Ｃは、第２実施形態に係る通信装置１Ａと同様の機能を有する。そして、通信装置１Ｃにおける１次側の機器は、第３実施形態と同様に、入力信号のパルスを検知すると、キャリア信号ＣＳの位相に依らずにＯＯＫ変調信号の先頭パルスを生成する機能をさらに有する。以下に、第４実施形態の詳細について、第１～第３実施形態と異なる点を説明する。

＜４－１＞構成
図１５は、第４実施形態に係る通信装置１Ｃが備える入力変調部ＩＭＰの回路構成の一例を示す回路図である。図１５に示すように、通信装置１Ｃは、変調回路３０の替わりに変調回路３０Ｃを備えている。変調回路３０Ｃは、第４実施形態の変調回路３０Ｂにおいて、立ち上がり遅延回路ＲＤＣ３が省略され、立ち下がり遅延回路ＦＤＣ２が追加された構成を有する。

第４実施形態における入力回路１０は、入力信号ＶＩＮを、立ち上がり遅延回路ＲＤＣ２及びＲＤＣ４と、立ち下がり遅延回路ＦＤＣ２と、ＡＮＤ回路３０５及び３１２とのそれぞれに出力する。

立ち下がり遅延回路ＦＤＣ２は、入力回路１０から入力された入力信号ＶＩＮの立ち下がりを遅延させて出力する遅延回路である。以下では、立ち下がり遅延回路ＦＤＣ２による信号の立ち下がりの遅延時間のことを“ｔｄｆ２”と呼ぶ。立ち下がり遅延回路ＦＤＣ２により遅延された入力信号ＶＩＮのことを、“入力信号ＶＩＮｄｆ２”と呼ぶ。立ち下がり遅延回路ＦＤＣ２は、入力信号ＶＩＮに基づいた入力信号ＶＩＮｄｆ２を、発振回路２０と、ＡＮＤ回路３０３と、ＡＮＤ回路３０４と、インバータ３０６とのそれぞれに出力する。第４実施形態における発振回路２０は、立ち下がり遅延回路ＦＤＣ２から入力された入力信号ＶＩＮｄｆ２に基づいて生成したキャリア信号ＣＳを、ＮＯＲ回路３１０に出力する。

第４実施形態におけるＡＮＤ回路３１２は、入力回路１０から入力された入力信号ＶＩＮと、インバータ３１１から入力されたゲート信号ＧＳとの論理積演算を行う。そして、ＡＮＤ回路３１２は、演算結果をビット信号ＢＳとして、ＯＲ回路３１３に出力する。

第４実施形態におけるＡＮＤ回路３０３は、ＯＲ回路３１３の出力信号（演算結果）と、立ち下がり遅延回路ＦＤＣ２から入力された入力信号ＶＩＮｄｆ２との論理積演算を行う。そして、ＡＮＤ回路３０３は、演算結果を正相側の被変調信号ＶＩＮＰとして、送信回路４０に出力する。

第４実施形態におけるＡＮＤ回路３０４は、ＮＯＲ回路３１４の出力信号（演算結果）と、立ち下がり遅延回路ＦＤＣ２から入力された入力信号ＶＩＮｄｆ２との論理積演算を行う。そして、ＡＮＤ回路３０４は、演算結果を逆相側の被変調信号ＶＩＮＮとして、送信回路４０に出力する。

第４実施形態におけるインバータ３０６は、立ち下がり遅延回路ＦＤＣ２から入力された入力信号ＶＩＮｄｆ２の論理を反転させる。そして、第４実施形態におけるインバータ３０６は、論理を反転させた入力信号ＶＩＮｄｆ２をシャント信号ＶＳＨＴとして、送信回路４０に出力する。

第４実施形態に係る通信装置１Ｃのその他の構成は、第３実施形態に係る通信装置１Ｂと同様である。

＜４－２＞動作
以下に、図１６を参照して、変調回路３０Ｃの動作例について説明する。図１６は、第４実施形態に係る通信装置１Ｃが備える変調回路３０Ｃの動作例を示すタイミングチャートである。図１６の（Ａ）～（Ｆ）は、入力信号ＶＩＮ、キャリア信号ＣＳ、ゲート信号ＧＳ、ビット信号ＢＳ、正相側の被変調信号ＶＩＮＰ、逆相側の被変調信号ＶＩＮＮ、ブースト信号ＶＢＳＴ、及びシャント信号ＶＳＨＴをそれぞれ示している。図１６のｔ１は、入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルに変化するタイミングを示している。図１６のｔ２は、入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルに変化するタイミングを示している。なお、図１６では、他のチャンネルの入力信号ＶＩＮに基づいて高周波数帯のキャリア信号ＣＳが出力されている場合が例示されている。すなわち、変調回路３０Ｃへの入力信号ＶＩＮが、キャリア信号ＣＳと非同期で動作する場合について説明する。

入力信号ＶＩＮが“Ｌ”レベルである場合、変調回路３０Ｃの正相側の被変調信号ＶＩＮＰと逆相側の被変調信号ＶＩＮＮとは、共に“Ｌ”レベルである。また、ゲート信号ＧＳは“Ｈ”レベルであり、ビット信号ＢＳは“Ｌ”レベルである。

入力信号ＶＩＮが“Ｌ”レベルから“Ｈ”レベルになると、ブースト信号ＶＢＳＴが“Ｈ”レベルになり、シャント信号ＶＳＨＴが“Ｌ”レベルになる。また、入力信号ＶＩＮｄｒ４は、ｔｄｒ４だけ遅延して“Ｈ”レベルになる。ビット信号ＢＳは、入力信号ＶＩＮが“Ｈ”レベルであり、且つ入力信号ＶＩＮｄｒ４が“Ｌ”レベルである期間において、“Ｈ”レベルになる。すなわち、ビット信号ＢＳが“Ｈ”レベルになっている期間は、立ち上がり遅延回路ＲＤＣ４の遅延時間ｔｄｒ４に対応する。そして、正相側の被変調信号ＶＩＮＰは、ビット信号ＢＳが“Ｈ”レベルである期間において、“Ｈ”レベルになる。すなわち、正相側の被変調信号ＶＩＮＰの先頭パルス幅は、“ｔｄｒ４”となる。

入力信号ＶＩＮｄｒ４が“Ｌ”レベルから“Ｈ”レベルになると、ゲート信号ＧＳが“Ｈ”レベルから“Ｌ”レベルになる。そして、変調回路３０は、キャリア信号ＣＳに基づいた高周波数帯の信号（ＶＩＮＰ及びＶＩＮＮ）を出力する。

入力信号ＶＩＮが“Ｈ”レベルから“Ｌ”レベルになると、入力信号ＶＩＮｄｆ２は、ｔｄｆ２だけ遅延して“Ｌ”レベルになる。変調回路３０Ｃは、入力信号ＶＩＮｄｆ２が“Ｌ”レベルになったことに基づいて、キャリア信号ＣＳに基づいた高周波数帯の信号（ＶＩＮＰ及びＶＩＮＮ）の出力を停止する。また、シャント信号ＶＳＨＴは、入力信号ＶＩＮｄｆ２が“Ｌ”レベルになったことに基づいて、“Ｈ”レベルになる。本例では、入力信号ＶＩＮｄｆ２が“Ｌ”レベルになった場合にも高周波数帯のキャリア信号ＣＳが維持されているが、他の全ての入力信号ＶＩＮが“Ｌ”レベルである場合には、キャリア信号ＣＳの出力が停止される。

なお、第４実施形態において、ブースト期間の長さは、“ｔｄｒ２”である。すなわち、第４実施形態では、ブースト期間は、立ち上がり遅延回路ＲＤＣ２の遅延時間によって決定される。

第４実施形態に係る通信装置１Ｃのその他の動作は、第３実施形態に係る通信装置１Ｂと同様である。

＜４－３＞第４実施形態の効果
第４実施形態に係る通信装置１Ｃは、第３実施形態と異なる遅延回路を用いて、ＯＯＫ変調信号の先頭パルスを安定化させる機能を備えている。具体的には、第４実施形態における変調回路３０Ｃは、立ち上がり遅延回路ＲＤＣ４の遅延時間ｔｄｒ４を利用して、ビット信号ＢＳを生成する。そして、変調回路３０Ｃは、ビット信号ＢＳに基づいて、ＯＯＫ変調信号の先頭パルスを生成する。その後、変調回路３０Ｃは、ゲート信号ＧＳに基づいて、キャリア信号ＣＳに基づく高周波数帯のパルスを生成する。

その結果、第４実施形態に係る通信装置１Ｃにおいて、変調回路３０Ｃは、キャリア信号ＣＳと入力信号ＶＩＮとの位相差に依らずに、安定した先頭パルスを出力することができる。従って、第４実施形態に係る通信装置１Ｃは、受信回路６０の出力におけるジッタの発生を抑制することができる。

また、第４実施形態に係る通信装置１Ｃでは、立ち下がり遅延回路ＦＤＣ２の遅延時間ｔｄｆ２の分だけ、ＯＯＫ変調信号の出力時間が長くなる。従って、第４実施形態に係る通信装置１Ｃは、信号伝送によりパルス幅が狭くなる場合に、立ち下がり遅延回路ＦＤＣ２の遅延時間ｔｄｆ２を調整することによって、入力信号のパルス幅と出力信号のパルス幅とを略同じに調整することができる。従って、第４実施形態に係る通信装置１Ｃは、入力信号及び出力信号のパルス幅の変化による信号伝達速度の上限値の制限を解消することができ、高速且つ高品質な信号伝送を実現することができる。

＜５＞第５実施形態
第５実施形態に係る通信装置１Ｄは、多チャンネルで構成された通信装置１において、チャンネル毎に異なるキャリア信号ＣＳを使用する場合に関する。以下に、第５実施形態の詳細について、第１～第４実施形態と異なる点を説明する。

＜５－１＞構成
図１７は、第５実施形態に係る通信装置１Ｄの構成の一例を示すブロック図である。図１７は、２チャンネルで構成された通信装置１Ｄを例示している。図１７に示すように、通信装置１Ｄは、第１実施形態に係る通信装置１において、発振回路２０が発振回路２０Ａに置き換えられた構成を有する。発振回路２０Ａは、入力信号ＶＩＮ＜１＞及び＜２＞の少なくとも１つが“Ｈ”レベルである期間において、位相の異なるキャリア信号ＣＳ１及びＣＳ２を生成し、入力信号ＶＩＮ＜１＞及び＜２＞の両方が“Ｌ”レベルである期間においてキャリア信号ＣＳ１及びＣＳ２の生成を停止する。そして、発振回路２０Ａは、生成したキャリア信号ＣＳ１及びＣＳ２を、変調回路３０－１及び３０－２にそれぞれ出力する。この場合、各チャンネルの変調回路３０は、位相が異なるキャリア信号ＣＳを用いてＯＯＫ変調信号を生成する。

（発振回路２０Ａの構成）
図１８は、第５実施形態に係る通信装置１Ｄが備える発振回路２０Ａの回路構成の一例を示す回路図である。図１８に示すように、発振回路２０Ａは、例えば、（論理和）ＯＲ回路８０、否定論理積（ＮＡＮＤ）回路８１、インバータ８２～８４、バッファ８５、インバータ８６、及びノードＮ４０～４２を備える。

ＯＲ回路８０は、入力回路１０－１から入力された入力信号ＶＩＮ＜１＞と、入力回路１０－２から入力された入力信号ＶＩＮ＜２＞との論理和演算を行う。そして、ＯＲ回路８０は、演算結果をＮＡＮＤ回路８１に出力する。ＮＡＮＤ回路８１は、ＮＡＮＤ回路８１の出力信号（演算結果）と、ノードＮ４２の電圧（インバータ８３の出力信号）との否定論理積演算を行う。そして、ＮＡＮＤ回路８１は、演算結果を、ノードＮ４０を介してインバータ８２に出力する。インバータ８２は、ＮＡＮＤ回路８１の出力信号（演算結果）の論理を反転させて、ノードＮ４１を介してインバータ８３に出力する。インバータ８３は、ＮＡＮＤ回路８１の出力信号（演算結果）の論理を反転させて、ノードＮ４２を介して、インバータ８４とＮＡＮＤ回路８１とのそれぞれに出力する。インバータ８４は、ノードＮ４２に入力された信号の論理を反転させた信号を出力する。バッファ８５は、ノードＮ４１に入力された信号を遅延させて信号のタイミングを調整して出力する。インバータ８６は、ノードＮ４０に入力された信号の論理を反転させた信号を出力する。インバータ８４、バッファ８５、及びインバータ８６のそれぞれの出力は、それぞれキャリア信号ＣＳ１、ＣＳ２及びＣＳ３に対応する。なお、図１７では、キャリア信号ＣＳ１及びＣＳ２が変調回路３０－１及び３０－２にそれぞれ供給される場合が例示されているが、キャリア信号ＣＳ３がキャリア信号ＣＳ１又はＣＳ２の替わりに使用されてもよい。また、通信装置１Ｄが３チャンネル以上で構成される場合に、キャリア信号ＣＳ１～ＣＳ３のそれぞれが、対応付けられた変調回路３０に供給されてもよい。

発振回路２０Ａにおいて、ＮＡＮＤ回路８１、インバータ８２、及びインバータ８３の組は、リングオシレータに対応する。入力信号ＶＩＮ＜１＞及び＜２＞の全てが“Ｌ”レベルである場合、発振回路２０Ａのリングオシレータは発振しない。このため、インバータ８４、バッファ８５、及びインバータ８６のそれぞれの出力は、“Ｌ”レベルとなる。入力信号ＶＩＮ＜１＞及び＜２＞の少なくとも１つが“Ｈ”レベルである場合、発振回路２０Ａのリングオシレータが発振する。このとき、インバータ８４、バッファ８５、及びインバータ８６から、高周波数帯のキャリア信号ＣＳ１、ＣＳ２及びＣＳ３がそれぞれ出力される。キャリア信号ＣＳ１～ＣＳ３のそれぞれの位相は、信号が取り出されるノードが互いに異なることから、異なっている。

なお、図１７では、キャリア信号ＣＳ１及びＣＳ２が変調回路３０－１及び３０－２にそれぞれ出力される場合について説明したが、これに限定されない。通信装置１Ｄでは、複数のチャンネル間で、異なる位相のキャリア信号ＣＳが使用されていればよい。

また、通信装置１Ｄは、Ｎ（Ｎは２以上の整数）チャンネルで構成されてもよい。各チャンネルにおいて入力信号ＶＩＮとキャリア信号ＣＳとが非同期であることが許容されるので、通信装置１Ｄは、第１～第Ｎのチャンネルで共有される１つの発振回路２０Ａを備えていればよい。この場合、発振回路２０Ａは、入力信号ＶＩＮ＜１＞～＜Ｎ＞の少なくとも１つが“Ｈ”レベルである期間において位相が異なる複数のキャリア信号ＣＳを生成し、入力信号ＶＩＮ＜１＞～＜Ｎ＞の全てが“Ｌ”レベルである期間においてキャリア信号ＣＳの生成を停止する。変調回路３０－１～３０－Ｎのそれぞれと、位相が異なるキャリア信号ＣＳとの割り当ては、１対１に対応していなくてもよい。第５実施形態では、同じ位相を有するキャリア信号ＣＳが、複数の変調回路３０に入力されてもよい。

＜５－２＞第５実施形態の効果
Ｎビットの信号を入力することが可能な通信装置では、Ｎ個の変調回路３０が同期して動作し、Ｎ個の絶縁素子５０に同期したキャリア信号が流れる。その結果、変調回路３０及び絶縁素子５０から放射されるＥＭＩもＮ倍になる。第１～第４実施形態では、各変調回路３０によって出力される信号（パルス）が、キャリア信号ＣＳと完全に同期している。ＥＭＩ性能を改善する方法としては、複数の絶縁素子５０間で駆動する位相を変えることが考えられる。

そこで、第５実施形態に係る通信装置１Ｄは、複数種類のキャリア信号ＣＳを生成することが可能な発振回路２０Ａを備えている。これにより、第５実施形態に係る通信装置１Ｄは、各変調回路３０に、位相の異なるキャリア信号ＣＳを供給することができる。その結果、第５実施形態に係る通信装置１Ｄは、高調波のＥＭＩ性能を改善することが出来る。なお、第５実施形態では、発振回路２０Ａが位相の異なる３種類のキャリア信号ＣＳを生成する場合について例示したが、これに限定されない。発振回路２０Ａは、位相の異なる２種類以上のキャリア信号ＣＳを生成可能に構成されていればよい。

＜６＞その他
（立ち上がり遅延回路ＲＤＣの典型例）
以下に、立ち上がり遅延回路ＲＤＣの典型例について説明する。

図１９は、立ち上がり遅延回路ＲＤＣの回路構成の一例を示す回路図である。図１９に示すように、立ち上がり遅延回路ＲＤＣは、例えば、インバータ９０、バッファ９１、及び（否定論理和）ＮＯＲ回路９２を備える。インバータ９０は、立ち上がり遅延回路ＲＤＣへの入力信号を反転させて、バッファ９１及びＮＯＲ回路９２のそれぞれに出力する。バッファ９１は、インバータ９０の出力信号を遅延させて、ＮＯＲ回路９２に出力する。ＮＯＲ回路９２は、インバータ９０の出力信号と、バッファ９１により遅延したインバータ９０の出力信号との否定論理和演算を行う。そして、ＮＯＲ回路９２は、演算結果を立ち上がり遅延回路ＲＤＣの出力信号として出力する。なお、バッファ９１は、例えば、インバータチェーン、又は電流制限型インバータチェーンである。また、立ち上がり遅延回路ＲＤＣは、バッファ９１として容量と定電流源とを備え、容量を定電流源により充放電によって決まる遅延を利用してもよい。

図２０は、立ち上がり遅延回路ＲＤＣの特性の一例を示すタイミングチャートである。図２０に示すように、立ち上がり遅延回路ＲＤＣへの入力信号が“Ｌ”レベルを維持している場合、ＮＯＲ回路９２には、インバータ９０とバッファ９１のそれぞれから“Ｈ”レベルの信号が入力される。このため、ＮＯＲ回路９２の出力信号（立ち上がり遅延回路ＲＤＣの出力信号）は、“Ｌ”レベルとなる。

入力信号が“Ｌ”レベルから“Ｈ”レベルに遷移すると、ＮＯＲ回路９２には、インバータ９０から直ちに“Ｌ”レベルの信号が入力される一方で、バッファ９１から遅延して“Ｌ”レベルの信号が入力される。このため、ＮＯＲ回路９２の出力信号（立ち上がり遅延回路ＲＤＣの出力信号）は、バッファ９１による遅延時間ｔｄｒだけ“Ｌ”レベルを維持してから“Ｈ”レベルに遷移する。

入力信号が“Ｈ”レベルから“Ｌ”レベルに遷移すると、ＮＯＲ回路９２には、インバータ９０から直ちに“Ｈ”レベルの信号が入力される。このため、ＮＯＲ回路９２の出力信号（立ち上がり遅延回路ＲＤＣの出力信号）は、直ちに“Ｈ”レベルから“Ｌ”レベルに遷移する。その後、バッファ９１の遅延時間ｔｄｒが経過すると、ＮＯＲ回路９２は、インバータ９０とバッファ９１とのそれぞれから“Ｈ”レベルの信号が入力された状態になる。

（立ち下がり遅延回路ＦＤＣの典型例）
以下に、立ち下がり遅延回路ＦＤＣの典型例について説明する。図２１は、立ち下がり遅延回路ＦＤＣの回路構成の一例を示す回路図である。図２１に示すように、立ち下がり遅延回路ＦＤＣは、例えば、インバータ９３、バッファ９４、及びＮＡＮＤ回路９５を備える。インバータ９３は、立ち下がり遅延回路ＦＤＣへの入力信号を反転させて、バッファ９４及びＮＡＮＤ回路９５のそれぞれに出力する。バッファ９４は、インバータ９３の出力信号を遅延させて、ＮＡＮＤ回路９５に出力する。ＮＡＮＤ回路９５は、インバータ９３の出力信号と、バッファ９４により遅延したインバータ９３の出力信号との否定論理積演算を行う。そして、ＮＡＮＤ回路９５は、演算結果を立ち下がり遅延回路ＦＤＣの出力信号として出力する。なお、バッファ９４は、例えば、インバータチェーン、又は電流制限型インバータチェーンである。また、立ち上がり遅延回路ＲＤＣは、バッファ９４として容量と定電流源とを備え、容量を定電流源により充放電によって決まる遅延を利用してもよい。

図２２は、立ち下がり遅延回路ＦＤＣの特性の一例を示すタイミングチャートである。図２２に示すように、立ち下がり遅延回路ＦＤＣへの入力信号が“Ｌ”レベルを維持している場合、ＮＡＮＤ回路９５には、インバータ９３とバッファ９４のそれぞれから“Ｈ”レベルの信号が入力される。このため、ＮＡＮＤ回路９５の出力信号（立ち下がり遅延回路ＦＤＣの出力信号）は、“Ｌ”レベルとなる。

入力信号が“Ｌ”レベルから“Ｈ”レベルに遷移すると、ＮＡＮＤ回路９５には、インバータ９３から直ちに“Ｌ”レベルの信号が入力される。このため、ＮＡＮＤ回路９５の出力信号（立ち下がり遅延回路ＦＤＣの出力信号）は、直ちに“Ｌ”レベルから“Ｈ”レベルに遷移する。その後、バッファ９４の遅延時間ｔｄｆが経過すると、ＮＡＮＤ回路９５は、インバータ９３とバッファ９４とのそれぞれから“Ｌ”レベルの信号が入力された状態になる。

入力信号が“Ｈ”レベルから“Ｌ”レベルに遷移すると、ＮＡＮＤ回路９５には、インバータ９３から直ちに“Ｈ”レベルの信号が入力される一方で、バッファ９４から遅延して“Ｈ”レベルの信号が入力される。このため、ＮＡＮＤ回路９５の出力信号（立ち下がり遅延回路ＦＤＣの出力信号）は、バッファ９４による遅延時間ｔｄｆだけ“Ｈ”レベルを維持してから“Ｌ”レベルに遷移する。

（絶縁素子５０の第１変形例）
第１実施形態では、絶縁素子５０が磁界を伝送媒体とする絶縁トランスにより構成される場合について例示したが、これに限定されない。通信装置１は、電界を伝送媒体とする絶縁素子５０を備えていてもよい。電界が伝送媒体として使用される場合、絶縁層の両端に金属板が形成された絶縁容量が使用される。

図２３は、第１実施形態の第１変形例に係る通信装置１Ｅの回路構成の一例を示す回路図である。図２３に示すように、通信装置１Ｅは、絶縁素子５０の替わりに絶縁素子５０Ａを備えている。絶縁素子５０Ａは、絶縁容量部５３及び５４を含む。絶縁容量部５３は、第１基板ＳＵＢ１に実装され、絶縁容量５３１及び５３２を含む。絶縁容量部５４は、第２基板ＳＵＢ２に実装され、絶縁容量５４１及び５４２を含む。

絶縁容量５３１の一方電極は、送信回路４０の逆相側の出力端（－）に接続される。絶縁容量５３２の一方電極は、送信回路４０の正相側の出力端（＋）に接続される。絶縁容量５４１の一方電極は、増幅回路６１の正相側の入力端（＋）に接続される。絶縁容量５４２の一方電極は、増幅回路６１の逆相側の入力端（－）に接続される。絶縁容量５３１の他方電極と絶縁容量５４１の他方電極との間は、例えば、ワイヤーボンディングを介して接続される。絶縁容量５３２の他方電極と絶縁容量５４２の他方電極との間は、例えば、ワイヤーボンディングを介して接続される。絶縁容量５３１、５３２、５４１及び５４２に含まれた絶縁層は、酸化膜、ポリイミドのいずれでもよい。

絶縁素子５０Ａが絶縁容量で構成される場合、送信回路４０は、被変調信号に基づいた差動電圧を絶縁素子５０Ａに供給する。これにより、絶縁素子５０Ａは、絶縁容量５３１、５３２、５４１及び５４２の電界結合によって、送信回路４０から増幅回路６１へ信号を伝送することができる。

なお、第１実施形態の第１変形例では、絶縁容量部が第１基板ＳＵＢ１及び第２基板ＳＵＢ２のそれぞれに設けられる場合について例示したが、これに限定されない。絶縁容量部は、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の一方に実装されてもよいし、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の両方に実装されてもよい。第１実施形態の第１変形例で説明された構成は、他の実施形態及び変形例に対して組み合わされてもよい。

（絶縁素子５０の第２変形例）
第１実施形態では、絶縁素子５０が第１基板ＳＵＢ１及び第２基板ＳＵＢ２の両方に設けられる場合について例示したが、これに限定されない。通信装置１において、絶縁素子５０は、第１基板ＳＵＢ１と第２基板ＳＵＢ２とのそれぞれと異なる基板に設けられてもよい。

図２４は、第１実施形態の第２変形例に係る通信装置１Ｆの構成の一例を示すブロック図である。図２４に示すように、通信装置１Ｆは、通信装置１に対して、第３基板ＳＵＢ３が追加された構成を有する。第３基板ＳＵＢ３は、第１基板ＳＵＢ１もしくは第２基板ＳＵＢ２の何れか一方と電気的に接続されている。そして、第３基板ＳＵＢ３には、絶縁素子５０が実装されている。この場合、第１基板ＳＵＢ１に実装された送信回路４０と第３基板ＳＵＢ３に実装された絶縁素子５０との間が、例えば、ワイヤーボンディングによって接続される。同様に、第２基板ＳＵＢ２に実装された受信回路６０と第３基板ＳＵＢ３に実装された絶縁素子５０との間が、例えば、ワイヤーボンディングによって接続される。

絶縁素子５０を形成する工程のコストは、厚い酸化膜を形成する工程を含むため高い。これに対して、第１実施形態の第２変形例では、第３基板ＳＵＢ３に絶縁素子５０を形成するため、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の両方に絶縁素子５０を形成する場合よりも製造コストが抑制され得る。第１実施形態の第２変形例で説明された構成は、他の実施形態及び変形例に対して組み合わされてもよい。

（その他の変形例など）
上記実施形態は、可能な範囲で組み合わされてもよい。第５実施形態は、第１～第４実施形態のいずれと組み合わされてもよい。

上記実施形態では、入力信号ＶＩＮが“Ｌ”レベルのときに絶縁素子５０に信号を伝送せず、入力信号ＶＩＮが“Ｈ”レベルのときに絶縁素子５０にキャリア信号ＣＳを伝送する場合について例示したが、これに限定されない。通信装置１は、入力信号ＶＩＮが“Ｈ”レベルのときに絶縁素子５０に信号を伝送せず、入力信号ＶＩＮが“Ｌ”レベルのときに絶縁素子５０にキャリア信号ＣＳを伝送するように構成されてもよい。また、送信回路４０において、ブースト回路ＢＣは、ブースト信号ＶＢＳＴが“Ｌ”レベルのときに容量ＣＣの充電速度を上昇させるような構成を有していてもよいし、シャント回路ＳＣは、シャント信号ＶＳＨＴが“Ｌ”レベルのときに容量ＣＣに蓄積された電荷を放電させるような構成を有していてもよい。

第３実施形態では、変調回路３０Ｂが、３個のインバータ回路、４個の論理積回路、1個の論理和回路、２個の否定論理和回路で構成される場合について例示したが、これに限定されない。変調回路３０Ｂは、第３実施形態で説明したのと同等の論理出力をすることが可能であれば、その他の回路構成であってもよい。同様に、第４実施形態では、変調回路３０Ｃは、第４実施形態で説明したのと同等の論理出力をすることが可能であれば、その他の回路構成であってもよい。

本明細書において、絶縁デバイス（絶縁トランス又は絶縁容量）が第１基板ＳＵＢ１及び第２基板ＳＵＢ２のそれぞれに設けられた構成は、“ダブル絶縁方式”と呼ばれてもよい。本明細書において、絶縁デバイス（絶縁トランス又は絶縁容量）が第１基板ＳＵＢ１及び第２基板ＳＵＢ２の一方に設けられた構成は、“シングル絶縁方式”と呼ばれてもよい。本明細書において、バッファ８５、９１、９４及び３０１のそれぞれは、“遅延素子”と呼ばれてもよい。

本明細書において“Ｈ”レベルの電圧は、２値でデータを判定する際に、閾値以上の電圧に対応する。“Ｌ”レベルの電圧は、２値でデータを判定する際に、閾値よりも低い電圧に対応する。本明細書において、“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。入力回路１０は、“入力バッファ回路”と呼ばれてもよい。出力回路７０は、“出力バッファ回路”と呼ばれてもよい。

本明細書において、“導電型”は、“Ｎ型”又は“Ｐ型”に対応する。例えば、第１導電型のトランジスタは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの一方に対応し、第２導電型のトランジスタは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの他方に対応する。一端及び他端は、“第１端”及び“第２端”と呼ばれてもよい。接地ノードは、電源ノードと呼ばれてもよい。定電流源の一端は、入力端及び出力端の一方に対応し、定電流源の他端は、入力端及び出力端の他方に対応する。上記実施形態において、定電流源は、１つのトランジスタで構成されてもよいし、複数のトランジスタにより構成されてもよいし、２つのトランジスタを含むカレントミラー回路により構成されてもよい。

本明細書において、トランジスタのサイズは、プレーナ型ＭＯＳＦＥＴの場合、例えば、ゲート幅を用いて比較される。本明細書において、トランジスタのサイズは、ＦｉｎＦＥＴの場合、例えば、フィンの本数を用いて比較される。本明細書において、トランジスタのサイズは、Ｎａｎｏｓｈｅｅｔ構造のトランジスタの場合、例えば、半導体層であるＮａｎｏｓｈｅｅｔの積層数を用いて比較される。

なお、上記各実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下に限られるものではない。

（付記１）
発振回路と第１の変調回路とを有する第１の基板と、
上記第１の基板と絶縁され、第１の受信回路と第１の出力回路とを有する第２の基板と、
上記第１の変調回路と上記第１の受信回路との間に接続された第１の絶縁素子と、
を備え、
上記発振回路は、高周波数帯のキャリア信号を出力し、
上記第１の変調回路は、少なくとも１つの遅延回路を有し、外部から入力された第１の入力信号が第１の論理レベルである場合に、上記キャリア信号に基づいた第１の被変調信号を出力し、上記少なくとも１つの遅延回路を用いて、上記第１の被変調信号を出力する期間の長さを上記第１の入力信号が上記第１の論理レベルである期間よりも短く又は長く調整し、
上記第１の受信回路は、上記第１の被変調信号に基づいた第１の電気信号を上記第１の絶縁素子を介して受信し、上記第１の電気信号を復調し、
上記第１の出力回路は、上記第１の受信回路により復調された上記第１の電気信号に基づいた第１の出力信号を外部に出力する、
通信装置。

（付記２）
上記第１の出力信号が上記第１の論理レベルである期間の長さは、上記第１の入力信号が上記第１の論理レベルである期間の長さと略等しい、
付記１に記載の通信装置。

（付記３）
上記第１の変調回路は、第１の論理回路を有し、上記少なくとも１つの遅延回路は、上記第１の入力信号に基づいた信号が入力される第１の遅延回路を含み、
上記第１の遅延回路の出力信号は、
入力された上記信号が第２の論理レベルから上記第１の論理レベルに遷移した場合に、第１時間遅延してから上記第２の論理レベルから上記第１の論理レベルに遷移し、
入力された上記信号が上記第１の論理レベルから上記第２の論理レベルに遷移した場合に、直ちに上記第１の論理レベルから上記第２の論理レベルに遷移し、
上記第１の論理回路は、上記第１の遅延回路の上記出力信号と、上記キャリア信号との論理積演算の結果を、上記第１の被変調信号として出力する、
付記１又は付記２に記載の通信装置。

（付記４）
上記第１の変調回路は、第２の論理回路を有し、上記少なくとも１つの遅延回路は、上記第１の入力信号に基づいた信号が入力される第２の遅延回路及び第３の遅延回路を含み、
上記第２の遅延回路の出力信号は、
入力された上記信号が第２の論理レベルから上記第１の論理レベルに遷移した場合に、第２時間遅延してから上記第２の論理レベルから上記第１の論理レベルに遷移し、
入力された上記信号が上記第１の論理レベルから上記第２の論理レベルに遷移した場合に、直ちに上記第１の論理レベルから上記第２の論理レベルに遷移し、
上記第３の遅延回路の出力信号は、
入力された上記信号が上記第２の論理レベルから上記第１の論理レベルに遷移した場合に、第３時間遅延してから上記第２の論理レベルから上記第１の論理レベルに遷移し、
入力された上記信号が上記第１の論理レベルから上記第２の論理レベルに遷移した場合に、直ちに上記第１の論理レベルから上記第２の論理レベルに遷移し、
上記第２の論理回路は、上記第１の入力信号に基づいた上記信号と、上記キャリア信号に基づいた信号との論理積演算の結果を、上記第１の被変調信号として出力し、
上記第１の変調回路は、上記第１の被変調信号を出力する前に、上記第２時間と上記第３時間との差に基づいた長さの上記第１の論理レベルの信号を出力する、
付記１又は付記２に記載の通信装置。

（付記５）
上記第１の変調回路が上記第１の被変調信号を出力する上記期間の長さは、上記第１の出力信号が上記第１の論理レベルである期間よりも短い、
付記３又は付記４に記載の通信装置。

（付記６）
上記第１の変調回路は、第３の論理回路を有し、上記少なくとも１つの遅延回路は、上記第１の入力信号に基づいた信号が入力される第４の遅延回路を含み、
上記第４の遅延回路の出力信号は、
入力された上記信号が第２の論理レベルから上記第１の論理レベルに遷移した場合に、直ちに上記第２の論理レベルから上記第１の論理レベルに遷移し、
入力された上記信号が上記第１の論理レベルから上記第２の論理レベルに遷移した場合に、第４時間遅延してから上記第１の論理レベルから上記第２の論理レベルに遷移し、
上記第３の論理回路は、上記第４の遅延回路の上記出力信号と、上記キャリア信号との論理積演算の結果を、上記第１の被変調信号として出力する、
付記１又は付記２に記載の通信装置。

（付記７）
上記第１の変調回路は、第４の論理回路を有し、上記少なくとも１つの遅延回路は、上記第１の入力信号に基づいた信号が入力される第５の遅延回路及び第６の遅延回路を含み、
上記第５の遅延回路の出力信号は、
入力された上記信号が第２の論理レベルから上記第１の論理レベルに遷移した場合に、第５時間遅延してから上記第２の論理レベルから上記第１の論理レベルに遷移し、
入力された上記信号が上記第１の論理レベルから上記第２の論理レベルに遷移した場合に、直ちに上記第１の論理レベルから上記第２の論理レベルに遷移し、
上記第６の遅延回路の出力信号は、
入力された上記信号が上記第２の論理レベルから上記第１の論理レベルに遷移した場合に、直ちに上記第２の論理レベルから上記第１の論理レベルに遷移し、
入力された上記信号が上記第１の論理レベルから上記第２の論理レベルに遷移した場合に、第６時間遅延してから上記第１の論理レベルから上記第２の論理レベルに遷移し、
上記第４の論理回路は、上記第６の遅延回路の上記出力信号と、上記キャリア信号に基づいた信号との論理積演算の結果を、上記第１の被変調信号として出力し、
上記第１の変調回路は、上記第１の被変調信号を出力する前に、上記第５時間に基づいた長さの上記第１の論理レベルの信号を出力する、
付記１又は付記２に記載の通信装置。

（付記８）
上記第１の変調回路が上記第１の被変調信号を出力する上記期間の長さは、上記第１の出力信号が上記第１の論理レベルである期間よりも長い、
付記６又は付記７に記載の通信装置。

（付記９）
上記第１の基板は、上記第１の変調回路と上記第１の絶縁素子との間に接続された第１の送信回路をさらに有し、
上記第１の送信回路は、第１乃至第３の容量と、上記第１の被変調信号が入力される第１のインバータ回路と、上記第１の被変調信号の反転信号が入力される第２のインバータ回路と、上記第１のインバータ回路の出力端と上記第１の容量の一方電極との間に並列に接続された第１のトランジスタ及び第１の抵抗と、上記第２のインバータ回路の出力端と上記第２の容量の一方電極との間に並列に接続された第２のトランジスタ及び第２の抵抗とを有し、
上記第３の容量の一方電極は、上記第１の容量の他方電極に接続され、上記第３の容量の他方電極は、上記第２の容量の他方電極に接続され、上記第１のトランジスタ及び上記第２のトランジスタのそれぞれのゲート端に、ブースト信号が入力され、
上記第１の絶縁素子は、上記第３の容量の上記一方電極の電圧と上記第３の容量の上記他方電極の電圧とに基づいて上記第１の電気信号を出力し、
上記第１の変調回路は、上記第１の入力信号が上記第１の論理レベルの逆論理レベルから上記第１の論理レベルに遷移してから第７時間経過するまで上記第１の論理レベルの上記ブースト信号を生成し、上記第１の被変調信号が出力されていない期間において上記第１の論理レベルの逆論理レベルの上記ブースト信号を生成する、
付記１乃至付記８のいずれかに記載の通信装置。

（付記１０）
上記第１の基板は、上記第１の変調回路と上記第１の絶縁素子との間に接続された第１の送信回路をさらに有し、
上記第１の送信回路は、第１乃至第３の容量と、上記第１の被変調信号が入力され、上記第１の容量の一方電極に電気的に接続された第１のインバータ回路と、上記第１の被変調信号の反転信号が入力され、上記第２の容量の一方電極に電気的に接続された第２のインバータ回路と、第３のトランジスタとを有し、
上記第３の容量の一方電極は、上記第１の容量の他方電極に接続され、上記第３の容量の他方電極は、上記第２の容量の他方電極に接続され、
上記第１の絶縁素子は、上記第３の容量の上記一方電極の電圧と上記第３の容量の上記他方電極の電圧とに基づいて上記第１の電気信号を出力し、
上記第３のトランジスタの一端は、上記第１の容量の上記他方電極に接続され、上記第３のトランジスタの他端は、上記第２の容量の上記他方電極に接続され、上記第３のトランジスタのゲート端に、シャント信号が入力され、
上記第１の変調回路は、上記第１の被変調信号が出力される期間において上記第２の論理レベルの上記シャント信号を生成し、上記第１の被変調信号の出力が完了すると、上記シャント信号を上記第２の論理レベルから上記第１の論理レベルに遷移させる、
付記１乃至付記８のいずれかに記載の通信装置。

（付記１１）
上記第１の受信回路は、増幅回路と全波整流回路とを有し、
上記増幅回路は、上記第１の電気信号を差動増幅回路を用いて増幅して、上記全波整流回路に出力し、
上記全波整流回路は、上記増幅回路の出力を差動増幅回路とカレントミラー回路とを用いて全波整流して包絡線検波し、上記第１の受信回路により復調された上記第１の電気信号として上記第１の出力回路に出力する、
付記１乃至付記１０のいずれかに記載の通信装置。

（付記１２）
上記増幅回路は、上記全波整流回路への出力信号にオフセット電圧を付加する、
付記１１に記載の通信装置。

（付記１３）
上記第１の絶縁素子を含むＮ個（Ｎは２以上の整数）の絶縁素子をさらに備え、
上記第１の基板は、上記第１の変調回路を含むＮ個の変調回路を有し、
上記第２の基板は、上記第１の受信回路を含むＮ個の受信回路と、上記第１の出力回路を含むＮ個の出力回路とを有し、
第ｋの入力信号（ｋは２以上Ｎ以下の整数）は、第ｋの変調回路と、第ｋの絶縁素子と、第ｋの受信回路と、第ｋの出力回路とによって伝送され、第ｋの出力信号として外部に出力され、
上記発振回路は、上記第１の入力信号乃至上記第Ｎの入力信号の少なくとも１つが上記第１の論理レベルである場合に、上記第１の変調回路乃至上記第Ｎの変調回路のそれぞれに上記キャリア信号を供給し、上記第１の入力信号乃至上記第Ｎの入力信号の全てが上記第１の論理レベルの逆論理レベルである場合に、上記第１の変調回路乃至上記第Ｎの変調回路のそれぞれへの上記キャリア信号の供給を停止する、
付記１乃至付記１２のいずれかに記載の通信装置。

（付記１４）
上記第１の変調回路に供給される上記キャリア信号の位相と、上記第ｋの変調回路に供給される上記キャリア信号の位相とが異なる、
付記１３に記載の通信装置。

（付記１５）
上記第１の絶縁素子は、絶縁容量又は絶縁トランスである、
付記１乃至付記１４のいずれかに記載の通信装置。

（付記１６）
上記少なくとも１つの遅延回路は、入力信号を受ける第３のインバータ回路と、上記第３のインバータ回路の出力信号を遅延させて出力する第１の遅延素子と、上記第３のインバータ回路の出力信号と上記第１の遅延素子の出力信号との否定論理和演算の結果を出力する第５の論理回路を含む、
付記３、付記４、及び付記７のいずれかに記載の通信装置。

（付記１７）
上記少なくとも１つの遅延回路は、入力信号を受ける第４のインバータ回路と、上記第４のインバータ回路の出力信号を遅延させて出力する第２の遅延素子と、上記第４のインバータ回路の出力信号と上記第２の遅延素子の出力信号との否定論理積演算の結果を出力する第６の論理回路を含む、
付記６又は付記７に記載の通信装置。

（付記１８）
上記発振回路は、リングオシレータを含む、
付記１乃至付記１７のいずれかに記載の通信装置。

（付記１９）
上記第１の絶縁素子は、上記第1の基板及び上記第２の基板の一方、又は上記第１の基板及び上記第２の基板の両方に設けられる、
付記１乃至付記１８のいずれかに記載の通信装置。

（付記２０）
上記第１の基板もしくは上記第２の基板の何れか一方と電気的に接続された第３の基板をさらに備え、
上記第１の絶縁素子は、上記第３の基板に設けられる、
付記１乃至付記１９のいずれかに記載の通信装置。

（付記２１）
上記第１の変調回路は、上記第１の被変調信号の逆論理レベルである逆相信号を出力し、上記第１の電気信号は、上記第１の被変調信号と上記逆相信号とに基づいた差動信号が上記第１の絶縁素子を介して伝送された信号に対応する、
付記１乃至付記２０のいずれかに記載の通信装置。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…通信装置、１０…入力回路、２０…発振回路、３０…変調回路、４０…送信回路、５０…絶縁素子、５１，５２…絶縁トランス、５３，５４…絶縁容量部、６０…受信回路、６１…増幅回路、６２…全波整流回路、７０…出力回路、８０…論理和回路、８１…否定論理積回路、８２～８４，８６，９０…インバータ、８５…バッファ、９１…バッファ、９２…否定論理和回路、９３…インバータ、９４…バッファ、９５…ＮＡＮＤ回路、３０１…バッファ、３０２…インバータ、３０３，３０４…論理積回路、３０６，３０７…インバータ、３１０…否定論理和回路、３１１…インバータ、３１２…論理積回路、３１３…論理和回路、３１４…ＮＯＲ回路、５１１～５１４…コイル、５１５…絶縁層、５２１～５２４…コイル、５２５…絶縁層、５３１，５３２，５４１，５４２…絶縁容量、６１１～６１４…ダイオード、６１５…バイアス回路、６１６，６２１，６２２…定電流源、ＣＳ…キャリア信号、ＲＤＣ…立ち上がり遅延回路、ＦＤＣ…立ち下がり遅延回路、ＩＢＩＡＳ…バイアス電流、ＭＮ…ＮＭＯＳトランジスタ、ＭＰ…ＰＭＯＳトランジスタ、ＰＷ…電源回路、ＲＡ，ＲＢ…抵抗、ＳＵＢ…基板、ＶＩＮ，ＶＩＮｄｒ，ＶＩＮｄｆ…入力信号

Claims (13)

1. 発振回路と第１の変調回路とを有する第１の基板と、
   前記第１の基板と絶縁され、第１の受信回路と第１の出力回路とを有する第２の基板と、
   前記第１の変調回路と前記第１の受信回路との間に接続された第１の絶縁素子と、
   を備え、
   前記発振回路は、高周波数帯のキャリア信号を出力し、
   前記第１の変調回路は、少なくとも１つの遅延回路を有し、外部から入力された第１の入力信号が第１の論理レベルである場合に、前記キャリア信号に基づいた第１の被変調信号を出力し、前記少なくとも１つの遅延回路を用いて、前記第１の被変調信号を出力する期間の長さを前記第１の入力信号が前記第１の論理レベルである期間よりも短く又は長く調整し、
   前記第１の受信回路は、前記第１の被変調信号に基づいた第１の電気信号を前記第１の絶縁素子を介して受信し、前記第１の電気信号を復調し、
   前記第１の出力回路は、前記第１の受信回路により復調された前記第１の電気信号に基づいた第１の出力信号を外部に出力する、
   通信装置。
2. 前記第１の出力信号が前記第１の論理レベルである期間の長さは、前記第１の入力信号が前記第１の論理レベルである期間の長さと略等しい、
   請求項１に記載の通信装置。
3. 前記第１の変調回路は、第１の論理回路を有し、前記少なくとも１つの遅延回路は、前記第１の入力信号に基づいた信号が入力される第１の遅延回路を含み、
   前記第１の遅延回路の出力信号は、
   入力された前記信号が第２の論理レベルから前記第１の論理レベルに遷移した場合に、第１時間遅延してから前記第２の論理レベルから前記第１の論理レベルに遷移し、
   入力された前記信号が前記第１の論理レベルから前記第２の論理レベルに遷移した場合に、直ちに前記第１の論理レベルから前記第２の論理レベルに遷移し、
   前記第１の論理回路は、前記第１の遅延回路の前記出力信号と、前記キャリア信号との論理積演算の結果を、前記第１の被変調信号として出力する、
   請求項１に記載の通信装置。
4. 前記第１の変調回路は、第２の論理回路を有し、前記少なくとも１つの遅延回路は、前記第１の入力信号に基づいた信号が入力される第２の遅延回路及び第３の遅延回路を含み、
   前記第２の遅延回路の出力信号は、
   入力された前記信号が第２の論理レベルから前記第１の論理レベルに遷移した場合に、第２時間遅延してから前記第２の論理レベルから前記第１の論理レベルに遷移し、
   入力された前記信号が前記第１の論理レベルから前記第２の論理レベルに遷移した場合に、直ちに前記第１の論理レベルから前記第２の論理レベルに遷移し、
   前記第３の遅延回路の出力信号は、
   入力された前記信号が前記第２の論理レベルから前記第１の論理レベルに遷移した場合に、第３時間遅延してから前記第２の論理レベルから前記第１の論理レベルに遷移し、
   入力された前記信号が前記第１の論理レベルから前記第２の論理レベルに遷移した場合に、直ちに前記第１の論理レベルから前記第２の論理レベルに遷移し、
   前記第２の論理回路は、前記第１の入力信号に基づいた前記信号と、前記キャリア信号に基づいた信号との論理積演算の結果を、前記第１の被変調信号として出力し、
   前記第１の変調回路は、前記第１の被変調信号を出力する前に、前記第２時間と前記第３時間との差に基づいた長さの前記第１の論理レベルの信号を出力する、
   請求項１に記載の通信装置。
5. 前記第１の変調回路は、第３の論理回路を有し、前記少なくとも１つの遅延回路は、前記第１の入力信号に基づいた信号が入力される第４の遅延回路を含み、
   前記第４の遅延回路の出力信号は、
   入力された前記信号が第２の論理レベルから前記第１の論理レベルに遷移した場合に、直ちに前記第２の論理レベルから前記第１の論理レベルに遷移し、
   入力された前記信号が前記第１の論理レベルから前記第２の論理レベルに遷移した場合に、第４時間遅延してから前記第１の論理レベルから前記第２の論理レベルに遷移し、
   前記第３の論理回路は、前記第４の遅延回路の前記出力信号と、前記キャリア信号との論理積演算の結果を、前記第１の被変調信号として出力する、
   請求項１に記載の通信装置。
6. 前記第１の変調回路は、第４の論理回路を有し、前記少なくとも１つの遅延回路は、前記第１の入力信号に基づいた信号が入力される第５の遅延回路及び第６の遅延回路を含み、
   前記第５の遅延回路の出力信号は、
   入力された前記信号が第２の論理レベルから前記第１の論理レベルに遷移した場合に、第５時間遅延してから前記第２の論理レベルから前記第１の論理レベルに遷移し、
   入力された前記信号が前記第１の論理レベルから前記第２の論理レベルに遷移した場合に、直ちに前記第１の論理レベルから前記第２の論理レベルに遷移し、
   前記第６の遅延回路の出力信号は、
   入力された前記信号が前記第２の論理レベルから前記第１の論理レベルに遷移した場合に、直ちに前記第２の論理レベルから前記第１の論理レベルに遷移し、
   入力された前記信号が前記第１の論理レベルから前記第２の論理レベルに遷移した場合に、第６時間遅延してから前記第１の論理レベルから前記第２の論理レベルに遷移し、
   前記第４の論理回路は、前記第６の遅延回路の前記出力信号と、前記キャリア信号に基づいた信号との論理積演算の結果を、前記第１の被変調信号として出力し、
   前記第１の変調回路は、前記第１の被変調信号を出力する前に、前記第５時間に基づいた長さの前記第１の論理レベルの信号を出力する、
   請求項１に記載の通信装置。
7. 前記第１の基板は、前記第１の変調回路と前記第１の絶縁素子との間に接続された第１の送信回路をさらに有し、
   前記第１の送信回路は、第１乃至第３の容量と、前記第１の被変調信号が入力される第１のインバータ回路と、前記第１の被変調信号の反転信号が入力される第２のインバータ回路と、前記第１のインバータ回路の出力端と前記第１の容量の一方電極との間に並列に接続された第１のトランジスタ及び第１の抵抗と、前記第２のインバータ回路の出力端と前記第２の容量の一方電極との間に並列に接続された第２のトランジスタ及び第２の抵抗とを有し、
   前記第３の容量の一方電極は、前記第１の容量の他方電極に接続され、前記第３の容量の他方電極は、前記第２の容量の他方電極に接続され、前記第１のトランジスタ及び前記第２のトランジスタのそれぞれのゲート端に、ブースト信号が入力され、
   前記第１の絶縁素子は、前記第３の容量の前記一方電極の電圧と前記第３の容量の前記他方電極の電圧とに基づいて前記第１の電気信号を出力し、
   前記第１の変調回路は、前記第１の入力信号が前記第１の論理レベルの逆論理レベルから前記第１の論理レベルに遷移してから第７時間経過するまで前記第１の論理レベルの前記ブースト信号を生成し、前記第１の被変調信号が出力されていない期間において前記第１の論理レベルの逆論理レベルの前記ブースト信号を生成する、
   請求項１乃至請求項６のいずれかに記載の通信装置。
8. 前記第１の基板は、前記第１の変調回路と前記第１の絶縁素子との間に接続された第１の送信回路をさらに有し、
   前記第１の送信回路は、第１乃至第３の容量と、前記第１の被変調信号が入力され、前記第１の容量の一方電極に電気的に接続された第１のインバータ回路と、前記第１の被変調信号の反転信号が入力され、前記第２の容量の一方電極に電気的に接続された第２のインバータ回路と、第３のトランジスタとを有し、
   前記第３の容量の一方電極は、前記第１の容量の他方電極に接続され、前記第３の容量の他方電極は、前記第２の容量の他方電極に接続され、
   前記第１の絶縁素子は、前記第３の容量の前記一方電極の電圧と前記第３の容量の前記他方電極の電圧とに基づいて前記第１の電気信号を出力し、
   前記第３のトランジスタの一端は、前記第１の容量の前記他方電極に接続され、前記第３のトランジスタの他端は、前記第２の容量の前記他方電極に接続され、前記第３のトランジスタのゲート端に、シャント信号が入力され、
   前記第１の変調回路は、前記第１の被変調信号が出力される期間において前記第１の論理レベルの逆論理レベルの前記シャント信号を生成し、前記第１の被変調信号の出力が完了すると、前記シャント信号を前記第１の論理レベルの逆論理レベルから前記第１の論理レベルに遷移させる、
   請求項１乃至請求項６のいずれかに記載の通信装置。
9. 前記第１の受信回路は、増幅回路と全波整流回路とを有し、
   前記増幅回路は、前記第１の電気信号を差動増幅回路を用いて増幅して、前記全波整流回路に出力し、前記全波整流回路への出力信号にオフセット電圧を付加し、
   前記全波整流回路は、前記増幅回路の出力を差動増幅回路とカレントミラー回路とを用いて全波整流して包絡線検波し、前記第１の受信回路により復調された前記第１の電気信号として前記第１の出力回路に出力する、
   請求項１乃至請求項６のいずれかに記載の通信装置。
10. 前記第１の絶縁素子を含むＮ個（Ｎは２以上の整数）の絶縁素子をさらに備え、
    前記第１の基板は、前記第１の変調回路を含むＮ個の変調回路を有し、
    前記第２の基板は、前記第１の受信回路を含むＮ個の受信回路と、前記第１の出力回路を含むＮ個の出力回路とを有し、
    第ｋの入力信号（ｋは２以上Ｎ以下の整数）は、第ｋの変調回路と、第ｋの絶縁素子と、第ｋの受信回路と、第ｋの出力回路とによって伝送され、第ｋの出力信号として外部に出力され、
    前記発振回路は、前記第１の入力信号乃至前記第Ｎの入力信号の少なくとも１つが前記第１の論理レベルである場合に、前記第１の変調回路乃至前記第Ｎの変調回路のそれぞれに前記キャリア信号を供給し、前記第１の入力信号乃至前記第Ｎの入力信号の全てが前記第１の論理レベルの逆論理レベルである場合に、前記第１の変調回路乃至前記第Ｎの変調回路のそれぞれへの前記キャリア信号の供給を停止する、
    請求項１乃至請求項６のいずれかに記載の通信装置。
11. 前記第１の変調回路に供給される前記キャリア信号の位相と、前記第ｋの変調回路に供給される前記キャリア信号の位相とが異なる、
    請求項１０に記載の通信装置。
12. 前記第１の絶縁素子は、前記第1の基板及び前記第２の基板の一方、又は前記第１の基板及び前記第２の基板の両方に設けられる、
    請求項１乃至請求項６のいずれかに記載の通信装置。
13. 前記第１の基板もしくは前記第２の基板の何れか一方と電気的に接続された第３の基板をさらに備え、
    前記第１の絶縁素子は、前記第３の基板に設けられる、
    請求項１乃至請求項６のいずれかに記載の通信装置。