JP2024064806A - 半導体集積回路 - Google Patents

Abstract

【課題】発振周波数のばらつきが小さいオシレータを備える半導体集積回路を提供する。【解決手段】第１オシレータ１１０は、第１周波数を有する第１クロック信号ＣＫ１を生成する。第２オシレータ１２０は、第１周波数より低い第２周波数を有する第２クロック信号ＣＫ２を生成する。第１オシレータ１１０は、第２オシレータ１２０に比べて相対的に高い周波数精度を有している。第２オシレータ１２０は、第１クロック信号ＣＫ１を利用してキャリブレーション可能である。第１オシレータ１１０は、非キャリブレーション期間において停止可能である。【選択図】図１

Description

本開示は、オシレータを備える半導体集積回路に関する。

半導体集積回路において、さまざまな用途において、クロック信号が利用される。クロック信号を生成するオシレータとして、弛張型のオシレータが広く採用される。弛張型のオシレータは、キャパシタと、キャパシタを充電する電流源と、キャパシタを放電するスイッチ、キャパシタの電圧をしきい値と比較するコンパレータを含む。キャパシタを定電流で充電すると、キャパシタの電圧は、一定のスロープで上昇していく。そしてコンパレータによって、キャパシタの電圧がしきい値に達したことが検出されると、スイッチをオンして、キャパシタを放電し、再びキャパシタの充電を再開する。

特開２０１９－１３４６２２号公報

この形式のオシレータの発振周波数は、キャパシタの容量と、キャパシタを充電する電流量によって規定される。半導体集積回路において、キャパシタの容量や電流量の製造ばらつきは避けられず、発振周波数がばらつきを持つこととなる。

発振周波数のばらつきを小さくするために、半導体集積回路の製造工程において、トリミングが行われる。具体的には、テスターを用いてオシレータの発振周波数を測定し、目標とする周波数に近づくように、コンパレータのしきい値電圧を調節する。この場合、コンパレータのしきい値の設定値を保持するためのＲＯＭ（Read Only Memory）が必要となり、チップ面積の増大や、製造コストの上昇などの問題をもたらす。

本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、発振周波数のばらつきが小さいオシレータを備える半導体集積回路の提供にある。

本開示のある態様の半導体集積回路は、第１周波数を有する第１クロック信号を生成する第１オシレータと、第１周波数より低い第２周波数を有する第２クロック信号を生成する第２オシレータと、を備える。第１オシレータは、第２オシレータに比べて相対的に高い周波数精度を有している。第２オシレータは、第１クロック信号を利用してキャリブレーション可能であり、第１オシレータは、非キャリブレーション期間において停止可能である。

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本開示のある態様によれば、オシレータの発振周波数のばらつきを抑制できる。

図１は、実施形態に係る半導体集積回路の回路図である。 図２は、第２オシレータの回路図である。 図３は、実施例１に係る第２オシレータの回路図である。 図４は、図３の第２オシレータの動作を説明する図である。 図５は、実施例２に係る第２オシレータの回路図である。 図６は、図５の第２オシレータの動作を説明する図である。 図７は、半導体集積回路のブロック図である。 図８は、半導体集積回路の回路図である。

（実施の形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

一実施形態に係る半導体集積回路は、第１周波数を有する第１クロック信号を生成する第１オシレータと、第１周波数より低い第２周波数を有する第２クロック信号を生成する第２オシレータと、を備える。第１オシレータは、第２オシレータに比べて相対的に高い周波数精度を有している。第２オシレータは、第１クロック信号を利用してキャリブレーション可能であり、第１オシレータは、非キャリブレーション期間において停止可能である。

周波数精度が高い第１オシレータが生成する第１クロック信号を利用して、第２オシレータをキャリブレーションすることで、第２オシレータの発振周波数の精度を高めることができる。周波数精度が高い第１オシレータは、第２オシレータに比べて消費電力が大きいが、第２オシレータのキャリブレーション期間以外は、第１オシレータを停止できるように構成することで、消費電力の増加を抑制できる。

一実施形態において、第２オシレータは、第２周波数が第１周波数の１／Ｋ倍（Ｋは、８以上の整数）となるようにキャリブレーション可能であってもよい。これにより、高精度なキャリブレーションが可能となる。好ましくはＫは１６以上、より好ましくは３２以上であり、大きければ大きいほど、第２周波数の精度は高くなる。

一実施形態において、第２オシレータは、キャパシタと、キャパシタを充電する電流源と、キャパシタに生ずるランプ信号を、しきい値電圧と比較するコンパレータと、しきい値電圧を調節するキャリブレーション回路と、を含んでもよい。

一実施形態において、キャリブレーション回路は、アップ信号に応答してカウントアップし、ダウン信号に応答してカウントダウンする第１カウンタと、第１カウンタのカウント値をしきい値電圧に変換するＤ／Ａコンバータと、第２クロック信号の周期が、第１クロック信号の周期の所定数Ｋ倍の時間より長いとき、それらの時間差の間、第１クロック信号をアップ信号として出力し、第２クロック信号の周期が、第１クロック信号ＣＫ１の周期の所定数Ｋ倍の時間より短いとき、第２クロック信号ＣＫ２をダウン信号として出力する。

一実施形態において、制御部は、第１クロック信号をカウントし、カウント値が所定数Ｋに達すると、第１制御信号をアサートし、第２クロック信号によってリセットされる第２カウンタと、第１制御信号がアサートされる間、第１クロック信号をアップ信号として出力し、第１制御信号がネゲートされる間、第２クロック信号をダウン信号として出力する論理回路と、を含んでもよい。

一実施形態において、論理回路は、第１クロック信号と第１制御信号の論理積をアップ信号として出力する第１ＡＮＤゲートを含んでもよい。

論理回路は、第１クロック信号と第１制御信号の反転信号の論理積をダウン信号として出力する第２ＡＮＤゲートを含んでもよい。

一実施形態において、キャリブレーション回路は、トリガ信号に応答してカウント動作を行い、リセット信号に応答してカウント値がリセットされる第３カウンタと、第３カウンタのカウント値をしきい値電圧に変換するＤ／Ａコンバータと、第２クロック信号のエッジから第１クロック信号のＫ周期の経過後であって、次に第２クロック信号のエッジが発生するまでの間、第１クロック信号をトリガ信号として出力する制御部と、を備えてもよい。

一実施形態において、制御部は、第１クロック信号をカウントし、カウント値が所定値Ｋに達すると、第４制御信号をアサートし、第２クロック信号に応答してリセットされる第４カウンタと、第４制御信号がアサートされる期間、第１クロック信号をトリガ信号として出力する論理回路と、を含んでもよい。

一実施形態において、論理回路は、第４制御信号と第１クロック信号の論理積を出力するＡＮＤゲートであってもよい。

一実施形態において、制御部は、第２クロック信号をカウントし、カウント値が所定値に達すると、リセット信号を出力する第５カウンタをさらに含んでもよい。

一実施形態において、半導体集積回路は、第２クロック信号をカウントして所定時間を測定するタイマー回路をさらに備えてもよい。

一実施形態において、第２オシレータは、タイマー回路の測定周期ごとにキャリブレーションされてもよい。

一実施形態において、タイマー回路は、第２クロック信号のＭ周期である第１期間においてアサートされ、第２クロック信号のＮ周期である第２期間においてネゲートされるイネーブル信号を生成してもよい。

一実施形態において、半導体集積回路は、ロジック回路をさらに備えてもよい。第１クロック信号は、ロジック回路の動作クロックであってもよい。

一実施形態において、半導体集積回路は、第２オシレータを複数備えてもよい。複数の第２オシレータは、共通の第１オシレータが生成する第１クロック信号を利用してキャリブレーション可能であってもよい。

（実施の形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図１は、実施形態に係る半導体集積回路１００の回路図である。半導体集積回路１００は、第１オシレータ１１０、第２オシレータ１２０およびタイマー回路１３０を備える。

第１オシレータ１１０は、第１周波数ｆ１を有する第１クロック信号ＣＫ１を生成する。

第２オシレータ１２０は、第１周波数ｆ１より低い第２周波数ｆ２を有する第２クロック信号ＣＫ２を生成する。第２オシレータ１２０は常時動作し、第２クロック信号ＣＫ２は、半導体集積回路１００の他の回路ブロックにおいて常に利用可能となっている。

タイマー回路１３０は、第２クロック信号ＣＫ２をカウントすることにより、予め設定された時間を測定する。タイマー回路１３０は、複数の時間を測定可能であってもよい。

第１オシレータ１１０は、第２オシレータ１２０に比べて相対的に高い周波数精度を有している。それと引き換えに、第１オシレータ１１０の回路面積は第２オシレータ１２０のそれよりも大きく、また第１オシレータ１１０の消費電力は、第２オシレータ１２０のそれよりも大きい。第１オシレータ１１０および第２オシレータ１２０はいずれも、キャパシタを定電流で充電した後に放電する弛張型のオシレータである。少なくとも、第１オシレータ１１０の定電流源およびキャパシタは、第２オシレータ１２０の定電流源およびキャパシタよりもばらつきが小さい構成を有している。

第２オシレータ１２０は、第１クロック信号ＣＫ１を利用してキャリブレーション可能である。具体的には、第２オシレータ１２０は、第２周波数ｆ２が第１周波数ｆ１の１／Ｋ倍（Ｋは、８以上の整数）となるように、言い換えると、第２クロック信号ＣＫ２の周期Ｔｐ２が、第１クロック信号ＣＫ１の周期ＴｐのＫ倍となるように、キャリブレーション可能である。

第１オシレータ１１０は、動作状態と停止状態が切りかえ可能であり、非キャリブレーション期間において停止可能となっている。

たとえば第２オシレータ１２０には、キャリブレーション期間においてアサート（たとえばハイ）となるキャリブレーション信号ＣＡＬが入力される。第２オシレータ１２０は、キャリブレーション信号ＣＡＬがアサートされる間、キャリブレーションされ、キャリブレーション信号ＣＡＬがネゲートされる間は、直前のキャリブレーション期間において調節された第２周波数ｆ２で発振する。

このキャリブレーション信号ＣＡＬは、第１オシレータ１１０にも供給されており、第１オシレータ１１０は、キャリブレーション信号ＣＡＬがアサートされているキャリブレーション期間だけ発振し、キャリブレーション信号ＣＡＬがネゲート（ロー）されている非キャリブレーション期間は停止する。

キャリブレーション信号ＣＡＬは、タイマー回路１３０によって生成することができる。たとえばタイマー回路１３０は、第２クロック信号ＣＫ２をカウントし、第１所定数Ａをカウントする間、キャリブレーション信号ＣＡＬをハイとし、続いて第２所定数Ｂをカウントする間、キャリブレーション信号ＣＡＬをローとする動作を繰り返す。

以上が半導体集積回路１００の基本構成である。

この半導体集積回路１００によれば、第２オシレータ１２０を製造工程においてトリミングせずに、半導体集積回路１００の動作中に、周波数精度の高い第１クロック信号ＣＫ１を利用してキャリブレーションすることにより、第２周波数ｆ２の周波数精度を高めることができる。

また第１オシレータ１１０は、動作中の消費電力が大きいが、キャリブレーション期間中だけ動作させることにより、半導体集積回路１００全体の消費電力に占める割合を小さくできる。

本開示は、図１のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本開示の範囲を狭めるためではなく、本開示や本発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。

図２は、第２オシレータ１２０の回路図である。第２オシレータ１２０は、キャパシタＣ１、電流源ＣＳ１、コンパレータＣＯＭＰ１、キャリブレーション回路１４０、放電スイッチＳＷ１、遅延回路１２２を備える。

キャパシタＣ１の一端は接地される。電流源ＣＳ１は、キャパシタＣ１の他端と接続され、キャパシタＣ１に定電流Ｉｃを供給する。放電スイッチＳＷ１は、キャパシタＣ１と並列に接続される。放電スイッチＳＷ１がオフの期間、キャパシタＣ１に発生する電圧（キャパシタ電圧）Ｖｃ１は、式（１）にしたがって一定の傾きで上昇する。
Ｖｃ１＝Ｉｃ×ｔ／Ｃ１ …（１）

コンパレータＣＯＭＰ１は、キャパシタ電圧Ｖｃ１を、しきい値電圧Ｖ_ＴＨと比較し、比較結果を示す二値の比較信号ＣＯＭＰを生成する。たとえば比較信号ＣＯＭＰは、Ｖｃ１＞Ｖ_ＴＨのときにハイ、Ｖｃ１＜Ｖ_ＴＨのときにローとなる。

キャパシタ電圧Ｖｃ１が、０Ｖからしきい値電圧Ｖ_ＴＨまで上昇するのに要する時間は、式（２）で表される。
Ｔｂ＝Ｃ１×Ｖ_ＴＨ／Ｉｃ …（２）

遅延回路１２２は、比較信号ＣＯＭＰを受け、比較信号ＣＯＭＰのポジティブエッジから所定時間Ｔａの間、ハイとなるパルス信号を生成する。このパルス信号が、第２クロック信号ＣＫ２として出力される。遅延回路１２２は、ワンショットマルチバイブレータ回路であってもよい。

第２クロック信号ＣＫ２がハイの期間、放電スイッチＳＷ１がオンとなり、キャパシタＣ１の電荷が放電され、キャパシタ電圧Ｖｃ１は０Ｖにリセットされる。第２クロック信号ＣＫ２がローに戻ると、放電スイッチＳＷ１がオフとなり、キャパシタＣ１が再び充電される。

第２クロック信号ＣＫ２は、ハイ区間がＴａ、ロー区間がＴｂである周期信号であり、第２クロック信号ＣＫ２の周期Ｔｐ２は、Ｔａ＋Ｔｂである。

キャリブレーション回路１４０は、キャリブレーション期間中にアクティブとなり、第１クロック信号ＣＫ１と第２クロック信号ＣＫ２の周期（周波数）の関係にもとづいて、しきい値電圧Ｖ_ＴＨを調節する。

図３は、実施例１に係る第２オシレータ１２０Ａの回路図である。

キャリブレーション回路１４０Ａは、第１カウンタ１４２、Ｄ／Ａコンバータ１４４、制御部１５０を備える。

第１カウンタ１４２は、アップ信号ＵＰに応答してカウントアップし、ダウン信号ＤＮに応答してカウントダウンする。Ｄ／Ａコンバータ１４４は、第１カウンタ１４２のカウント値ｃ１をしきい値電圧Ｖ_ＴＨ１に変換する。

制御部１５０は、第２クロック信号ＣＫ２の周期が、第１クロック信号ＣＫ１の周期の所定数Ｋ倍の時間より長いとき、それらの時間差の間、第１クロック信号ＣＫ１をアップ信号ＵＰとして出力し、第２クロック信号ＣＫ２の周期が、第１クロック信号ＣＫ１の周期の所定数Ｋ倍の時間より短いとき、第２クロック信号ＣＫ２をダウン信号ＵＰとして出力する。

制御部１５０は、第２カウンタ１５２、論理回路１５４、第３ＡＮＤゲートＡＮＤ３を含む。第３ＡＮＤゲートＡＮＤ３は、キャリブレーション信号ＣＡＬと第１クロック信号ＣＫ１の論理積を生成し、キャリブレーション信号ＣＡＬがハイの期間だけ、第１クロック信号ＣＫ１を通過させる（ゲーティング）。

第２カウンタ１５２は、第１クロック信号ＣＫ１をカウントし、カウント値が所定数Ｋに達すると、第１制御信号ｃｎｔ１をアサート（たとえばハイ）する。第２カウンタ１５２は、第２クロック信号ＣＫ２によってリセットされる。

論理回路１５４は、第１制御信号ｃｎｔ１がアサートされる間、第１クロック信号ＣＫ１をアップ信号ＵＰとして出力し、第１制御信号がネゲートされる間、第２クロック信号ＣＫ２をダウン信号ＤＮとして出力する。

論理回路１５４は、第１ＡＮＤゲートＡＮＤ１および第２ＡＮＤゲートＡＮＤ２を含む。第１ＡＮＤゲートＡＮＤ１は、第３ＡＮＤゲートＡＮＤ３を通過した第１クロック信号ＣＫ１と第１制御信号ｃｎｔ１の論理積を、アップ信号ＵＰとして出力する。第２ＡＮＤゲートＡＮＤ２は、第２クロック信号ＣＫ２と第１制御信号ｃｎｔ１の反転信号の論理積をダウン信号ＤＮとして出力する。

以上が第２オシレータ１２０Ａの構成である。続いてその動作を説明する。

図４は、図３の第２オシレータ１２０Ａの動作を説明する図である。この例ではＡ＝６、Ｂ＝２４９４であり、第２クロック信号ＣＫ２の６周期の間がキャリブレーション期間となり、キャリブレーション信号ＣＡＬがアサートされる。

キャリブレーション期間の間、制御部１５０によってしきい値電圧Ｖ_ＴＨの調整が行われる。この例ではＫ＝１２８であり、第２クロック信号ＣＫ２の１サイクル目において、第２クロック信号ＣＫ２の周期が、第１クロック信号ＣＫ１の１２８周期分より長かったとする。この場合、第２クロック信号ＣＫ２のポジティブエッジが出力されるまで、第１クロック信号ＣＫ１のポジティブエッジの度にダウン信号ＤＮとして出力され、しきい値電圧Ｖ_ＴＨが低下し、最適値に近づく。この動作は第２クロック信号ＣＫ２の周期が、第１クロック信号ＣＫ１の１２８周期分より短くなるまで継続される。反対に第２クロック信号ＣＫ２の周期が、第１クロック信号ＣＫ１の１２８周期分より短かったとする。この場合、第２クロック信号ＣＫ２のポジティブエッジがアップ信号ＵＰとして出力され、しきい値電圧Ｖ_ＴＨが１カウント分上昇し、最適値に近づく。この動作は第２クロック信号ＣＫ２の周期が、第１クロック信号ＣＫ１の１２８周期分より長くなるまで継続される。

図５は、実施例２に係る第２オシレータ１２０Ｂの回路図である。

キャリブレーション回路１４０Ｂは、第３カウンタ１４６、Ｄ／Ａコンバータ１４４、制御部１６０を備える。

第３カウンタ１４６は、トリガ信号ＴＲＧに応答してカウント動作（カウントアップ動作またはカウントダウン動作のいずれか一方）を行い、リセット信号ＲＳＴに応答してカウント値ｃ３がリセットされる。

Ｄ／Ａコンバータ１４４は、第３カウンタ１４６のカウント値ｃ３をしきい値電圧Ｖ_ＴＨに変換する。

制御部１６０は、第２クロック信号ＣＫ２のエッジ（たとえばポジティブエッジ）から第１クロック信号ＣＫ１のＫ周期の経過後であって、次に第２クロック信号ＣＫ２のエッジ（ポジティブエッジ）が発生するまでの間、第１クロック信号ＣＫ１をトリガ信号ＴＲＧとして出力する。

制御部１６０は、第４カウンタ１６２、論理回路１６４、第３ＡＮＤゲートＡＮＤ３を含む。

第４カウンタ１６２は、第１クロック信号ＣＫ１をカウントし、そのカウント値ｃ４が所定値Ｋに達すると、第４制御信号ｃｎｔ４をアサートする。第４カウンタ１６２は、第２クロック信号ＣＫ２に応答してリセットされる。

論理回路１６４は、第４制御信号ｃｎｔ４がアサートされる期間、第１クロック信号ＣＫ１をトリガ信号ＴＲＧとして出力する。たとえば論理回路１６４は、第３ＡＮＤゲートＡＮＤ３を通過した第１クロック信号ＣＫ１と第４制御信号ｃｎｔ４の論理積を生成するＡＮＤゲートを含む。

制御部１５０はさらに、第５カウンタ１６６を含む。第５カウンタ１６６は、第２クロック信号ＣＫ２をカウントし、カウント値が所定値に達すると、リセット信号ＲＳＴを出力する。このリセット信号ＲＳＴは、キャリブレーション信号ＣＡＬと同じ信号であってもよく、第５カウンタ１６６は、図１のタイマー回路１３０の一部であってもよい。

以上が第２オシレータ１２０Ｂの構成である。続いてその動作を説明する。

図６は、図５の第２オシレータ１２０Ｂの動作を説明する図である。図４と同様に、Ａ＝６、Ｂ＝２４９４であり、第２クロック信号ＣＫ２の６周期の間がキャリブレーション期間となり、キャリブレーション信号ＣＡＬがアサートされる。

キャリブレーション期間の間、制御部１６０によってしきい値電圧Ｖ_ＴＨの調整が行われる。この例では、第３カウンタ１４６はカウントダウン動作を行う。リセット信号ＲＳＴがアサートされると、第３カウンタ１４６のカウント値ｃ３がリセットされる。この例ではＫ＝１２８であり、第２クロック信号ＣＫ２の１サイクル目において、第２クロック信号ＣＫ２の周期が、第１クロック信号ＣＫ１の１２８周期分より長かったとする。この場合、第２クロック信号ＣＫ２のポジティブエッジが出力されるまで、第１クロック信号ＣＫ１のポジティブエッジの度に制御信号ｃｎｔ４がアサートされ、トリガ信号ＴＲＧとして第３カウンタ１４６に供給される。これにより、第３カウンタ１４６のカウント値ｃ３が低下し、しきい値電圧Ｖ_ＴＨが低下する。

第２クロック信号ＣＫ２の２サイクル目においても、第２クロック信号ＣＫ２の周期は、第１クロック信号ＣＫ１の１２８周期分より長かったとする。この場合、第２クロック信号ＣＫ２のポジティブエッジが出力されるまで、第１クロック信号ＣＫ１のポジティブエッジの度に制御信号ｃｎｔ４がアサートされ、トリガ信号ＴＲＧとして第３カウンタ１４６に供給される。これにより、第３カウンタ１４６のカウント値ｃ３が低下し、しきい値電圧Ｖ_ＴＨが低下する。

それ以降も同じ動作を繰り返すと、最終的に第２クロック信号ＣＫ２の周期は、第１クロック信号ＣＫ１の周期のＫ倍（１２８倍）に収束する。

以上が第２オシレータ１２０Ｂの動作である。

続いて、半導体集積回路１００の用途の例を説明する。

図７は、半導体集積回路１００Ｃのブロック図である。半導体集積回路１００Ｃは、図１の半導体集積回路１００に加えて、ロジック回路１７０と、その周辺回路を備える。

ロジック回路１７０は、タイマー回路１３０が生成するイネーブル信号ＥＮに応じて、間欠的に動作する。タイマー回路１３０は、第２クロック信号ＣＫ２のＭ周期である第１期間においてイネーブル信号ＥＮをアサート（ハイ）し、第２クロック信号ＣＫ２のＮ周期である第２期間においてイネーブル信号ＥＮをネゲート（ロー）する。

このイネーブル信号ＥＮは、第１オシレータ１１０や第２オシレータ１２０に対するキャリブレーション信号ＣＡＬを兼ねることができる。

ロジック回路１７０は、第１クロック信号ＣＫ１を動作クロックとして動作する。たとえばこの例では、ロジック回路１７０の周辺回路として温度監視回路１８０とその電源回路１９０が設けられる。

温度監視回路１８０は、半導体集積回路１００Ｃの温度をしきい値と比較する。たとえば温度監視回路１８０は、抵抗Ｒ１～Ｒ３、サーミスタＲｔ、コンパレータ１８２を含む。

電源回路１９０は、イネーブル信号ＥＮに応じてオンとなる。たとえば電源回路１９０は、トランジスタ１９２およびエラーアンプ１９４を含むボルテージフォロア回路である。

エラーアンプ１９４は、イネーブル信号ＥＮに応じて、オン、オフが切りかえ可能である。

以上が半導体集積回路１００Ｃの構成である。

タイマー回路１３０によって、間欠的にイネーブル信号ＥＮがアサートされる。したがって電源回路１９０は、間欠的にオンとなり、温度監視回路１８０は、間欠的に動作する。ロジック回路１７０は、イネーブル信号ＥＮがアサートされている期間において、温度監視回路１８０の出力を取り込む。

この構成では、第１オシレータ１１０が停止すると、ロジック回路１７０が動作しなくなる。したがって、第１オシレータ１１０は、キャリブレーション期間またはロジック回路１７０の動作期間において、動作状態であればよい。

図８は、半導体集積回路１００Ｄの回路図である。半導体集積回路１００Ｄは、ひとつの第１オシレータ１１０と、複数の第２オシレータ１２０＿１～１２０＿ｎ（ここではｎ＝２）を備える。第２オシレータ１２０はそれぞれ、共通の第１クロック信号ＣＫ１に応じてキャリブレーション可能となっている。

図８に示すように、複数の第２オシレータ１２０を備える回路システムでは、第２オシレータ１２０が１個の場合に比べて、より本開示に係る技術の効果が顕著となる。

本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではない。本発明の範囲は、請求の範囲によって規定されるものであり、したがって、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。

（付記）
本明細書には以下の技術が開示される。

（項目１）
第１周波数を有する第１クロック信号を生成する第１オシレータと、
前記第１周波数より低い第２周波数を有する第２クロック信号を生成する第２オシレータと、
を備え、
前記第１オシレータは、前記第２オシレータに比べて相対的に高い周波数精度を有しており、
前記第２オシレータは、前記第１クロック信号を利用してキャリブレーション可能であり、前記第１オシレータは、非キャリブレーション期間において停止可能である、半導体集積回路。

（項目２）
前記第２オシレータは、前記第２周波数が前記第１周波数の１／Ｋ倍（Ｋは、８以上の整数）となるようにキャリブレーション可能である、項目１に記載の半導体集積回路。

（項目３）
前記第２オシレータは、
キャパシタと、
前記キャパシタを充電する電流源と、
前記キャパシタに生ずるランプ信号を、しきい値電圧と比較するコンパレータと、
前記しきい値電圧を調節するキャリブレーション回路と、
を含む、項目１または２に記載の半導体集積回路。

（項目４）
前記キャリブレーション回路は、
アップ信号に応答してカウントアップし、ダウン信号に応答してカウントダウンする第１カウンタと、
前記第１カウンタのカウント値を前記しきい値電圧に変換するＤ／Ａコンバータと、
前記第２クロック信号の周期が、前記第１クロック信号の周期の所定数Ｋ倍の時間より長いとき、それらの時間差の間、前記第１クロック信号を前記アップ信号として出力し、前記第２クロック信号の周期が、前記第１クロック信号の周期の所定数Ｋ倍の時間より短いとき、前記第２クロック信号をダウン信号として出力する制御部と、
を含む、項目３に記載の半導体集積回路。

（項目５）
前記制御部は、
前記第１クロック信号をカウントし、カウント値が前記所定数Ｋに達すると、第１制御信号をアサートし、前記第２クロック信号によってリセットされる第２カウンタと、
前記第１制御信号がアサートされる間、前記第１クロック信号を前記アップ信号として出力し、前記第１制御信号がネゲートされる間、前記第２クロック信号を前記ダウン信号として出力する論理回路と、
を含む、項目４に記載の半導体集積回路。

（項目６）
前記論理回路は、
前記第１クロック信号と前記第１制御信号の論理積を前記アップ信号として出力する第１ＡＮＤゲートを含む、項目５に記載の半導体集積回路。

（項目７）
前記論理回路は、
前記第２クロック信号と前記第１制御信号の反転信号の論理積を前記ダウン信号として出力する第２ＡＮＤゲートを含む、項目５または６に記載の半導体集積回路。

（項目８）
前記キャリブレーション回路は、
トリガ信号に応答してカウント動作を行い、リセット信号に応答してカウント値がリセットされる第３カウンタと、
前記第３カウンタの前記カウント値を前記しきい値電圧に変換するＤ／Ａコンバータと、
前記第２クロック信号のエッジから前記第１クロック信号のＫ周期の経過後であって、次に前記第２クロック信号のエッジが発生するまでの間、前記第１クロック信号を前記トリガ信号として出力する制御部と、
を備える、項目３に記載の半導体集積回路。

（項目９）
前記制御部は、
前記第１クロック信号をカウントし、カウント値が所定値Ｋに達すると、第４制御信号をアサートし、前記第２クロック信号に応答してリセットされる第４カウンタと、
前記第４制御信号がアサートされる期間、前記第１クロック信号を前記トリガ信号として出力する論理回路と、
を含む、項目８に記載の半導体集積回路。

（項目１０）
前記論理回路は、前記第４制御信号と前記第１クロック信号の論理積を出力するＡＮＤゲートである、項目９に記載の半導体集積回路。

（項目１１）
前記制御部は、
前記第２クロック信号をカウントし、カウント値が所定値に達すると、前記リセット信号を出力する第５カウンタをさらに含む、項目７に記載の半導体集積回路。

（項目１２）
前記第２クロック信号をカウントして所定時間を測定するタイマー回路をさらに備える、項目１から８のいずれかに記載の半導体集積回路。

（項目１３）
前記第２オシレータは、前記タイマー回路の測定周期ごとにキャリブレーションされる、項目９に記載の半導体集積回路。

（項目１４）
前記タイマー回路は、前記第２クロック信号のＭ周期である第１期間においてアサートされ、前記第２クロック信号のＮ周期である第２期間においてネゲートされるイネーブル信号を生成する、項目９または１０に記載の半導体集積回路。

（項目１５）
ロジック回路をさらに備え、
前記第１クロック信号は、前記ロジック回路の動作クロックである、項目１１に記載の半導体集積回路。

（項目１６）
前記第２オシレータを複数備え、
複数の前記第２オシレータは、共通の前記第１オシレータが生成する前記第１クロック信号を利用してキャリブレーション可能である、項目１から１２のいずれかに記載の半導体集積回路。

１００ 半導体集積回路
１１０ 第１オシレータ
１２０ 第２オシレータ
１３０ タイマー回路
Ｃ１ キャパシタ
ＣＳ１ 電流源
ＳＷ１ 放電スイッチ
ＣＯＭＰ１ コンパレータ
１２２ 遅延回路
１４０ キャリブレーション回路
１４２ 第１カウンタ
１４４ Ｄ／Ａコンバータ
１４６ 第３カウンタ
１５０ 制御部
１５２ 第２カウンタ
１５４ 論理回路
ＡＮＤ１ 第１ＡＮＤゲート
ＡＮＤ２ 第２ＡＮＤゲート
ＡＮＤ３ 第３ＡＮＤゲート
１６０ 制御部
１６２ 第４カウンタ
１６４ 論理回路
１６６ 第５カウンタ
ＣＫ１ 第１クロック信号
ＣＫ２ 第２クロック信号
１７０ ロジック回路
１８０ 温度監視回路
Ｒ１,Ｒ２,Ｒ３ 抵抗
Ｒｔ サーミスタ
１８２ コンパレータ
１９０ 電源回路
１９２ トランジスタ
１９４ エラーアンプ

Claims (16)

1. 第１周波数を有する第１クロック信号を生成する第１オシレータと、
   前記第１周波数より低い第２周波数を有する第２クロック信号を生成する第２オシレータと、
   を備え、
   前記第１オシレータは、前記第２オシレータに比べて相対的に高い周波数精度を有しており、
   前記第２オシレータは、前記第１クロック信号を利用してキャリブレーション可能であり、前記第１オシレータは、非キャリブレーション期間において停止可能である、半導体集積回路。
2. 前記第２オシレータは、前記第２周波数が前記第１周波数の１／Ｋ倍（Ｋは、８以上の整数）となるようにキャリブレーション可能である、請求項１に記載の半導体集積回路。
3. 前記第２オシレータは、
   キャパシタと、
   前記キャパシタを充電する電流源と、
   前記キャパシタに生ずるランプ信号を、しきい値電圧と比較するコンパレータと、
   前記しきい値電圧を調節するキャリブレーション回路と、
   を含む、請求項１または２に記載の半導体集積回路。
4. 前記キャリブレーション回路は、
   アップ信号に応答してカウントアップし、ダウン信号に応答してカウントダウンする第１カウンタと、
   前記第１カウンタのカウント値を前記しきい値電圧に変換するＤ／Ａコンバータと、
   前記第２クロック信号の周期が、前記第１クロック信号の周期の所定数Ｋ倍の時間より長いとき、それらの時間差の間、前記第１クロック信号を前記アップ信号として出力し、前記第２クロック信号の周期が、前記第１クロック信号の周期の所定数Ｋ倍の時間より短いとき、前記第２クロック信号をダウン信号として出力する制御部と、
   を含む、請求項３に記載の半導体集積回路。
5. 前記制御部は、
   前記第１クロック信号をカウントし、カウント値が前記所定数Ｋに達すると、第１制御信号をアサートし、前記第２クロック信号によってリセットされる第２カウンタと、
   前記第１制御信号がアサートされる間、前記第１クロック信号を前記アップ信号として出力し、前記第１制御信号がネゲートされる間、前記第２クロック信号を前記ダウン信号として出力する論理回路と、
   を含む、請求項４に記載の半導体集積回路。
6. 前記論理回路は、
   前記第１クロック信号と前記第１制御信号の論理積を前記アップ信号として出力する第１ＡＮＤゲートを含む、請求項５に記載の半導体集積回路。
7. 前記論理回路は、
   前記第２クロック信号と前記第１制御信号の反転信号の論理積を前記ダウン信号として出力する第２ＡＮＤゲートを含む、請求項５に記載の半導体集積回路。
8. 前記キャリブレーション回路は、
   トリガ信号に応答してカウント動作を行い、リセット信号に応答してカウント値がリセットされる第３カウンタと、
   前記第３カウンタの前記カウント値を前記しきい値電圧に変換するＤ／Ａコンバータと、
   前記第２クロック信号のエッジから前記第１クロック信号のＫ周期の経過後であって、次に前記第２クロック信号のエッジが発生するまでの間、前記第１クロック信号を前記トリガ信号として出力する制御部と、
   を備える、請求項３に記載の半導体集積回路。
9. 前記制御部は、
   前記第１クロック信号をカウントし、カウント値が所定値Ｋに達すると、第４制御信号をアサートし、前記第２クロック信号に応答してリセットされる第４カウンタと、
   前記第４制御信号がアサートされる期間、前記第１クロック信号を前記トリガ信号として出力する論理回路と、
   を含む、請求項８に記載の半導体集積回路。
10. 前記論理回路は、前記第４制御信号と前記第１クロック信号の論理積を出力するＡＮＤゲートである、請求項９に記載の半導体集積回路。
11. 前記制御部は、
    前記第２クロック信号をカウントし、カウント値が所定値に達すると、前記リセット信号を出力する第５カウンタをさらに含む、請求項９に記載の半導体集積回路。
12. 前記第２クロック信号をカウントして所定時間を測定するタイマー回路をさらに備える、請求項１または２に記載の半導体集積回路。
13. 前記第２オシレータは、前記タイマー回路の測定周期ごとにキャリブレーションされる、請求項１２に記載の半導体集積回路。
14. 前記タイマー回路は、前記第２クロック信号のＭ周期である第１期間においてアサートされ、前記第２クロック信号のＮ周期である第２期間においてネゲートされるイネーブル信号を生成する、請求項１２に記載の半導体集積回路。
15. ロジック回路をさらに備え、
    前記第１クロック信号は、前記ロジック回路の動作クロックである、請求項１または２に記載の半導体集積回路。
16. 前記第２オシレータを複数備え、
    複数の前記第２オシレータは、共通の前記第１オシレータが生成する前記第１クロック信号を利用してキャリブレーション可能である、請求項１または２に記載の半導体集積回路。

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