JP2024055284A - セラミック電子部品およびその製造方法 - Google Patents

Abstract

【課題】 誘電体層の焼成を不要とすることができるセラミック電子部品およびその製造方法を提供する。【解決手段】 セラミック電子部品は、複数の誘電体層と複数の内部電極層とが交互に積層された積層体を備え、前記複数の誘電体層のうち少なくともいずれかは、ペロブスカイト構造を有するセラミックを主成分とする単結晶の誘電体層であることを特徴とする。【選択図】 図４

Description

本発明は、セラミック電子部品およびその製造方法に関する。

携帯電話を代表とする高周波通信用システムにおいて、積層セラミックコンデンサなどのセラミック電子部品が用いられている。このようなセラミック電子部品は、誘電体層と内部電極層とが交互に積層された構造を有している。この構造は、例えば、セラミック粉末を含む誘電体グリーンシートと、金属粉末を含む内部電極パターンとを同時に焼成することで、得ることができる（例えば、特許文献１参照）。

特開２０１４－０２９９７８号公報

しかしながら、この手法では、内部電極層の材料を選択するうえでの自由度が低くなる。

本発明は、上記課題に鑑みなされたものであり、誘電体層の焼成を不要とすることができるセラミック電子部品およびその製造方法を提供することを目的とする。

本発明に係るセラミック電子部品は、複数の誘電体層と複数の内部電極層とが交互に積層された積層体を備え、前記複数の誘電体層のうち少なくともいずれかは、ペロブスカイト構造を有するセラミックを主成分とする単結晶の誘電体層であることを特徴とする。

上記セラミック電子部品において、前記単結晶の主成分は、チタン酸バリウム、ジルコン酸カルシウム、チタン酸カルシウム、チタン酸ストロンチウム、チタン酸マグネシウム、ペロブスカイト構造を形成するＢａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)のいずれかであってもよい。

上記セラミック電子部品において、前記複数の前記誘電体層のうち、５０％以上の層数の前記誘電体層が単結晶であってもよい。

上記セラミック電子部品において、前記誘電体層の１層あたりの平均厚みは、０．００５μｍ以上３μｍ以下であってもよい。

上記セラミック電子部品において、前記内部電極層の１層あたりの平均厚みは、０．００５μｍ以上３μｍ以下であってもよい。

上記セラミック電子部品において、前記複数の内部電極層は、前記積層体の２端面に交互に露出して外部電極に接続されていてもよい。

本発明に係るセラミック電子部品の製造方法は、ペロブスカイト構造を有するセラミックを主成分とする単結晶誘電体層と、内部電極層とを交互に積層する工程を含むことを特徴とする。

上記セラミック電子部品の製造方法において、前記単結晶誘電体層上に、前記内部電極層の主成分金属の粉末を含む内部電極パターンを印刷し、前記内部電極パターンを焼成することによって、前記内部電極層を形成してもよい。

上記セラミック電子部品の製造方法において、前記単結晶誘電体層上に、真空成膜法により前記内部電極層を形成してもよい。

上記セラミック電子部品の製造方法において、前記単結晶誘電体層を、ＣＶＤ法、蒸着法、レーザーアブレーション法による薄膜合成によって作製するか、水熱合成法・蓚酸法・クエン酸法・固相合成法により得られるチタン酸バリウム粒子を加工して作製してもよい。

本発明によれば、誘電体層の焼成を不要とすることができるセラミック電子部品およびその製造方法を提供することができる。

積層セラミックコンデンサの部分断面斜視図である。 図１のＡ－Ａ線断面図である。 図１のＢ－Ｂ線断面図である。 誘電体層の構造を例示する図である。 （ａ）および（ｂ）は誘電体層のひび割れを例示する図である。 積層セラミックコンデンサの製造方法のフローを例示する図である。 （ａ）および（ｂ）は積層工程を例示する図である。

以下、図面を参照しつつ、実施形態について説明する。

（実施形態）
図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ－Ａ線断面図である。図３は、図１のＢ－Ｂ線断面図である。図１～図３で例示するように、積層セラミックコンデンサ１００は、略直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂと、を備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａと外部電極２０ｂとは、互いに離間している。

積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、金属を主成分とする内部電極層１２とが、交互に積層された構成を有する。言い換えると、積層チップ１０は、互いに対向する複数の内部電極層１２と、複数の内部電極層１２の間に各々挟まれた誘電体層１１と、を備えている。各内部電極層１２が延伸される方向の端縁は、積層チップ１０の外部電極２０ａが設けられた第１端面と、外部電極２０ｂが設けられた第２端面とに対して、交互に露出している。外部電極２０ａに接続される内部電極層１２は、外部電極２０ｂには接続されていない。外部電極２０ｂに接続される内部電極層１２は、外部電極２０ａには接続されていない。したがって、各内部電極層１２が、外部電極２０ａと外部電極２０ｂとに、交互に導通する。また、誘電体層１１と内部電極層１２との積層体において、積層方向の最上層には内部電極層１２が配置され、積層方向の最下層にも内部電極層１２が配置され、当該積層体の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３は、誘電体層１１と組成が同じであっても、異なっていても構わない。

図２で例示するように、外部電極２０ａに接続された内部電極層１２と外部電極２０ｂに接続された内部電極層１２とが対向する領域は、積層セラミックコンデンサ１００において静電容量を生じる領域である。そこで、当該静電容量を生じる領域を、容量部１４と称する。すなわち、容量部１４は、異なる外部電極に接続された隣接する内部電極層同士が対向する領域である。

外部電極２０ａに接続された内部電極層１２同士が、外部電極２０ｂに接続された内部電極層１２を介さずに対向する領域を、エンドマージン１５と称する。また、外部電極２０ｂに接続された内部電極層１２同士が、外部電極２０ａに接続された内部電極層１２を介さずに対向する領域も、エンドマージン１５である。すなわち、エンドマージンは、同じ外部電極に接続された内部電極層が異なる外部電極に接続された内部電極層を介さずに対向する領域である。エンドマージン１５は、静電容量を生じない領域である。エンドマージン１５は、容量部１４の誘電体層１１と同じ組成であってもよく、異なる組成であってもよい。

図３で例示するように、積層チップ１０において、積層チップ１０の２側面から内部電極層１２に至るまでの領域をサイドマージン１６と称する。すなわち、サイドマージン１６は、上記積層構造において積層された複数の内部電極層１２が２側面側に延びた端部を覆うように設けられた領域である。サイドマージン１６も、静電容量を生じない領域である。サイドマージン１６は、容量部１４の誘電体層１１と同じ組成であってもよく、異なる組成であってもよい。

このような構成において、誘電体層は、例えば、セラミック粉末を含む誘電体材料に対し熱処理を行い、セラミック粉末を焼結させることで焼成することができる。しかしながら、積層チップを得るためには誘電体層および内部電極層を同時に焼成する必要がある。この場合、酸化物であるセラミック粉末と、内部電極層を構成する金属粉末とに対して同時に熱処理することになるため、内部電極層の材料を選択するうえでの自由度が低くなる。例えば、セラミック粉末を焼結させるためには高温が必要となることから、高温でも酸化しにくい金属を用いる必要があり、制約が多くなる。そこで、本実施形態に係る積層セラミックコンデンサ１００は、誘電体層の焼成を省略することができる構成を有している。

具体的には、誘電体層１１は、結晶粒界を有する多結晶の構造を有しているのではなく、図４で例示するように、単結晶の構造を有している。図４では、ハッチを省略してある。このような構成を有することで、誘電体層１１の焼成が不要となる。それにより、内部電極層１２の材料を選択するうえでの自由度が高くなる。例えば、比較的低温で焼成可能な材料を、内部電極層１２の主成分として用いることができる。または、焼成する必要が無い導電性薄膜などを用いることができる。また、誘電体層１１の焼成が不要であることから、誘電体層１１と内部電極層１２との間における相互拡散が抑制される。それにより、誘電体層１１の成分変化が抑制される。なお、誘電体層１１が単結晶構造を有することは、誘電体層１１の全体が単結晶構造となっていることを意味している。

内部電極層１２の材料を選択するうえでの自由度が高くなることで、内部電極層１２の主成分として、Ｎｉ，銅（Ｃｕ），スズ（Ｓｎ）等の卑金属、白金（Ｐｔ），パラジウム（Ｐｄ），銀（Ａｇ），金（Ａｕ）などの貴金属、２種類以上の金属の合金以外の材料を用いることができるようになる。例えば、内部電極層１２は、導電性セラミックを主成分としてもよい。または、内部電極層１２は、カーボンブラック、カーボンナノチューブ、グラフェンなどのカーボン材料を主成分としてもよい。または、内部電極層１２は、導電性セラミック以外の導電性酸化物材料を主成分としてもよい。または、内部電極層１２は、導電性を有する半導体材料を主成分としてもよい。

また、内部電極層１２を誘電体層１１と同時に焼成する必要が無いことから、内部電極層１２に焼結を遅れさせるための共材（セラミック粒子）を添加しなくてもよい。したがって、内部電極層１２は、セラミック粒子を含んでいなくてもよい。例えば、内部電極層１２を、スパッタリングなどの真空成膜法で形成することもできる。図４の例では、内部電極層１２は複数の結晶粒４１が粒界４２を介して並ぶ構成を有しているが、真空成膜法で形成した内部電極層１２は、粒界の無い構成を有していてもよい。

単結晶構造を有する誘電体層１１の主成分として、一般式ＡＢＯ_３で表されるペロブスカイト構造を有するセラミック材料を用いることができる。当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ_３－αを含んでいてもよい。例えば、当該セラミック材料として、ＢａＴｉＯ_３（チタン酸バリウム），ＣａＺｒＯ_３（ジルコン酸カルシウム），ＣａＴｉＯ_３（チタン酸カルシウム），ＳｒＴｉＯ_３（チタン酸ストロンチウム），ＭｇＴｉＯ_３（チタン酸マグネシウム），ペロブスカイト構造を形成するＢａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等のうち少なくとも１つから選択して用いることができる。Ｂａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３は、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸バリウム、チタン酸ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよびチタン酸ジルコン酸バリウムカルシウムなどである。

誘電体層１１には、添加物が添加されていてもよい。誘電体層１１への添加物として、マグネシウム(Ｍｇ）、マンガン(Ｍｎ）、モリブデン（Ｍｏ）、バナジウム(Ｖ）、クロム(Ｃｒ）、希土類元素(イットリウム(Ｙ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホロミウム（Ｈｏ）、エルビウム（Ｅｒ)、ツリウム（Ｔｍ）およびイッテルビウム（Ｙｂ）)の酸化物、または、コバルト(Ｃｏ）、ニッケル(Ｎｉ）、リチウム（Ｌｉ）、ホウ素（Ｂ）、ナトリウム（Ｎａ）、カリウム（Ｋ）もしくはケイ素（Ｓｉ）を含む酸化物、または、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫもしくはＳｉを含むガラスが挙げられる。

単結晶の誘電体層１１には、図５（ａ）または図５（ｂ）で例示するように、ひび割れに起因する隙間３０が形成されることがある。ただし、この隙間３０は、焼結によって生じる結晶粒界とは異なるものである。誘電体層１１で観察される欠陥が隙間３０であるか結晶粒界であるかは、ＳＥＭ（走査型電子顕微鏡）またはＴＥＭ（透過型電子顕微鏡）による断面観察で確認することができる。隙間３０は、図５（ａ）で例示するように、積層方向に延びるように形成されていてもよい。または、隙間３０は、図５（ｂ）で例示するように、誘電体層１１が延伸する方向に延びるように形成されていてもよい。

積層チップ１０に含まれる複数の誘電体層１１のうち、少なくとも１層が単結晶構造を有していればよい。例えば、単結晶構造になっていない誘電体層が含まれていてもよい。例えば、単結晶構造の作製の過程で形成される結晶粒界を有するような誘電体層が一部に含まれていてもよい。例えば、積層チップ１０に含まれる複数の誘電体層１１のうち、５０％以上の誘電体層が単結晶構造を有していることが好ましい。

誘電体層１１の１層あたりの平均厚みは、例えば、０．００５μｍ以上３μｍ以下であり、好ましくは０．０１μｍ以上１μｍ以下である。なお、誘電体層１１の１層あたりの平均厚みは、異なる１０箇所で測定された厚みの平均値とすることができる。積層チップ１０を断面加工し、その露出面をＳＥＭ観察することで得られる。

内部電極層１２の１層あたりの平均厚みは、例えば、０．００５μｍ以上３μｍ以下であり、０．０１μｍ以上１μｍ以下である。なお、内部電極層１２の１層あたりの平均厚みは、異なる１０箇所で測定された厚みの平均値とすることができる。積層チップ１０を断面加工し、その露出面をＳＥＭ観察することで得られる。

積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２５ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．１１０ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．１ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。

積層セラミックコンデンサ１００において、内部電極層１２の積層数は、例えば、１００層以上１０，０００層以下程度である。また、積層セラミックコンデンサ１００において、内部電極層１２の積層密度は、５００層／ｍｍ以上、５０，０００層／ｍｍ以下程度である。

続いて、積層セラミックコンデンサ１００の製造方法について説明する。図６は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。

（原料粉末作製工程）
まず、誘電体層１１として用いることができる単結晶誘電体層を作製する。単結晶誘電体層は、ＣＶＤ法、蒸着法、レーザーアブレーション法による薄膜合成によって作製することができる。または、水熱合成法・蓚酸法・クエン酸法・固相合成法により得られるチタン酸バリウム粒子を加工して作製することができる。

（積層工程）
次に、図７（ａ）で例示するように、単結晶誘電体層５１の表面に、有機バインダを含む内部電極形成用の金属導電ペーストをスクリーン印刷によって印刷することで、内部電極パターン５２を配置する。内部電極形成用の金属導電ペーストは、内部電極層１２の主成分金属の粉末を含んでいる。単結晶誘電体層５１上に内部電極パターン５２が印刷されたものを、以下、積層単位と称する。

カバーシートを所定数（例えば２～１０層）だけ積層し、その上に、図７（ｂ）で例示するように、内部電極層１２と誘電体層１１とが互い違いになるように、かつ内部電極層１２が誘電体層１１の長さ方向の両端面に端縁が交互に露出して極性の異なる一対の外部電極２０ａ，２０ｂに交互に引き出されるように、積層単位を積層していく。次に、積層された積層単位の上にカバーシートを所定数（例えば２～１０層）だけ積層し、熱圧着する。

（塗布工程）
このようにして得られたセラミック積層体を、Ｎ_２雰囲気で脱バインダ処理した後に、外部電極２０ａ，２０ｂとなる金属ペーストをディップ法などで塗布する。例えば、金属ペーストは、積層体において、内部電極パターン５２が露出する２端面に塗布する。

（焼成工程）
その後、酸素分圧１０^－５～１０^－１２ａｔｍの還元雰囲気中で１１００℃～１３００℃で５分～２０分焼成する。このようにして、積層チップ１０と外部電極２０ａ，２０ｂとを同時焼成することができる。

（再酸化処理工程）
その後、Ｎ_２ガス雰囲気中において６００℃～１０００℃で再酸化処理を行ってもよい。

（めっき処理工程）
その後、めっき処理により、外部電極２０ａ，２０ｂに、めっき層を形成してもよい。それにより、積層セラミックコンデンサ１００が完成する。

また、上記では、外部電極２０ａ，２０ｂと、内部電極層１２とを同時に焼成しているが、それに限られない。例えば、内部電極層１２を焼成した後に、外部電極２０ａ，２０ｂを焼き付けてもよい。

また、内部電極層１２は、焼成以外の手法で形成してもよい。例えば、スパッタリング、化学蒸着、物理蒸着などのように、真空成膜法によって形成してもよい。この場合、焼成の工程を省略することができるようになる。

なお、上記各実施形態は、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、それに限られない。例えば、上記各実施形態の構成は、バリスタやサーミスタなどの、他の積層セラミック電子部品に適用することもできる。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 積層チップ
１１ 誘電体層
１２ 内部電極層
１３ カバー層
１４ 容量部
１５ エンドマージン
１６ サイドマージン
２０ａ，２０ｂ 外部電極
４１ 結晶粒
４２ 粒界
５１ 単結晶誘電体層
５２ 内部電極パターン
１００ 積層セラミックコンデンサ

Claims (10)

1. 複数の誘電体層と複数の内部電極層とが交互に積層された積層体を備え、
   前記複数の誘電体層のうち少なくともいずれかは、ペロブスカイト構造を有するセラミックを主成分とする単結晶の誘電体層であることを特徴とするセラミック電子部品。
2. 前記単結晶の主成分は、チタン酸バリウム、ジルコン酸カルシウム、チタン酸カルシウム、チタン酸ストロンチウム、チタン酸マグネシウム、ペロブスカイト構造を形成するＢａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)のいずれかであることを特徴とする請求項１に記載のセラミック電子部品。
3. 前記複数の前記誘電体層のうち、５０％以上の層数の前記誘電体層が単結晶であることを特徴とする請求項１または請求項２に記載のセラミック電子部品。
4. 前記誘電体層の１層あたりの平均厚みは、０．００５μｍ以上３μｍ以下であることを特徴とする請求項１または請求項２に記載のセラミック電子部品。
5. 前記内部電極層の１層あたりの平均厚みは、０．００５μｍ以上３μｍ以下であることを特徴とする請求項１または請求項２に記載のセラミック電子部品。
6. 前記複数の内部電極層は、前記積層体の２端面に交互に露出して外部電極に接続されていることを特徴とする請求項１または請求項２に記載のセラミック電子部品。
7. ペロブスカイト構造を有するセラミックを主成分とする単結晶誘電体層と、内部電極層とを交互に積層する工程を含むことを特徴とするセラミック電子部品の製造方法。
8. 前記単結晶誘電体層上に、前記内部電極層の主成分金属の粉末を含む内部電極パターンを印刷し、前記内部電極パターンを焼成することによって、前記内部電極層を形成することを特徴とする請求項７に記載のセラミック電子部品の製造方法。
9. 前記単結晶誘電体層上に、真空成膜法により前記内部電極層を形成することを特徴とする請求項７に記載のセラミック電子部品の製造方法。
10. 前記単結晶誘電体層を、ＣＶＤ法、蒸着法、レーザーアブレーション法による薄膜合成によって作製するか、水熱合成法・蓚酸法・クエン酸法・固相合成法により得られるチタン酸バリウム粒子を加工して作製することを特徴とする請求項７または請求項８に記載のセラミック電子部品の製造方法。
    

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