JP2024043943A - 記憶装置 - Google Patents

Abstract

【課題】 高いデータリテンション特性を有する記憶装置を提供する。【解決手段】第１選択トランジスタは、第１配線と接続されている。第１メモリセルトランジスタ及び第２メモリセルトランジスタは、第１選択トランジスタと第２選択トランジスタとの間で直列に接続されている。第１ワード線は、第１メモリセルトランジスタと接続されている。第２ワード線は、第２メモリセルトランジスタと接続されている。第１配線に第１電圧が印加されている第１期間中に第１ワード線及び第２ワード線に並行して第１電圧より低い第２電圧が印加される。第１配線に第１電圧より高い第３電圧が印加されている第２期間中に、第１ワード線に第２電圧が印加され、第２ワード線に第２電圧より高く第３電圧より低い第４電圧が印加される。第１配線に第３電圧が印加されている第３期間中に、第１ワード線に第４電圧が印加され、第２ワード線に第２電圧が印加される。【選択図】 図１１

Description

実施形態は、概して記憶装置に関する。

メモリセルが３次元に配置された記憶装置が知られている。記憶装置は、より高いデータリテンション特性、より短い動作時間を有することを求められる。

特開２０１６－０５１４８５号公報

高いデータリテンション特性を有する記憶装置を提供しようとするものである。

一実施形態による記憶装置は、第１配線と、第１選択トランジスタと、第２選択トランジスタと、第１メモリセルトランジスタと、第２メモリセルトランジスタと、第１ワード線と、第２ワード線と、を含む。

上記第１選択トランジスタは、上記第１配線と接続されている。上記第１メモリセルトランジスタ及び第２メモリセルトランジスタは、上記第１選択トランジスタと上記第２選択トランジスタとの間で直列に接続されている。上記第１ワード線は、上記第１メモリセルトランジスタと接続されている。上記第２ワード線は、上記第２メモリセルトランジスタと接続されている。上記第１配線に第１電圧が印加されている第１期間中に上記第１ワード線及び上記第２ワード線に並行して上記第１電圧より低い第２電圧が印加される。上記第１配線に上記第１電圧より高い第３電圧が印加されている第２期間中に、上記第１ワード線に上記第２電圧が印加され、上記第２ワード線に上記第２電圧より高く上記第３電圧より低い第４電圧が印加される。上記第１配線に上記第３電圧が印加されている第３期間中に、上記第１ワード線に上記第４電圧が印加され、上記第２ワード線に上記第２電圧が印加される。

第１実施形態の記憶装置の構成要素及び構成要素の接続の例を示す図。 第１実施形態の記憶装置の１つのブロックの構成要素及び構成要素の接続を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部のｙｚ面に沿った断面の構造を示す図。 第１実施形態の記憶装置のデータを書き込まれたメモリセルトランジスタの閾値電圧の分布を示す図。 第１実施形態の記憶装置の電圧生成回路から出力される電圧を示す図。 第１実施形態の記憶装置のドライバ及びロウデコーダ、並びに関連する機能ブロックの例を示す図。 第１実施形態の記憶装置のデータ消去のフローを示す図。 第１実施形態の記憶装置のデータ消去の間の一状態を示す図。 第１実施形態の記憶装置のデータ消去の間の一状態を示す図。 第１実施形態の記憶装置のデータ消去の間の一状態を示す図。 第１実施形態の記憶装置のデータ消去の間にソース線に印加される電圧を時間に沿って示す図。 第１実施形態の記憶装置の一部のデータ消去直後の状態を概略的に示す図。 第１実施形態の第１変形例の記憶装置のデータ消去の間の一状態を示す図。 第１実施形態の第１変形例の記憶装置のデータ消去の間の一状態を示す図。 第１実施形態の第１変形例の記憶装置のデータ消去の間の一状態を示す図。 第１実施形態の第１変形例の記憶装置のデータ消去の間にソース線に印加される電圧の波形を示す図。 第１実施形態の第２変形例の記憶装置のデータ消去のフローを示す図。

以下に実施形態が図面を参照して記述される。或る実施形態、相違する実施形態、及び相違する変形例での略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。或る記述に後続する記述では、記述済みの点と異なる点が主に記述される。よって、或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。

本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。

以下の記述に、ｘｙｚ直交座標系が用いられる。以下の記述において、「下」との記述及びその派生語並びに関連語は、ｚ軸上のより小さい座標の位置を指し、「上」との記述及びその派生語並びに関連語は、ｚ軸上のより大きい座標の位置を指す。

１．第１実施形態
１．１．構成（構造）
図１は、第１実施形態の記憶装置の構成要素及び構成要素の接続の例を示す。記憶装置１は、メモリセルを使用してデータを記憶する装置である。記憶装置１は、外部のメモリコントローラによって制御される。記憶装置１は、例えばメモリコントローラから受け取られたコマンドＣＭＤ及びアドレス情報ＡＤＤに基づいて動作する。記憶装置１は、書き込まれるデータＤＡＴを受け取り、記憶装置１に記憶されているデータを出力する。記憶装置１は、例えば、１つの半導体チップとして構成される。

記憶装置１は、メモリセルアレイ１０、ロウデコーダ１１、レジスタ１２、シーケンサ１３、電圧生成回路１４、ドライバ１５、及びセンスアンプ１７等の構成要素を含む。

メモリセルアレイ１０は、配列されたメモリセルの集合である。メモリセルアレイ１０は、複数のメモリブロック（ブロック）ＢＬＫを含む。各ブロックＢＬＫは、複数のメモリセルトランジスタＭＴ（図示せず）を含む。メモリセルアレイ１０には、ワード線ＷＬ（図示せず）及びビット線ＢＬ（図示せず）などの配線も位置する。

ロウデコーダ１１は、ブロックＢＬＫを選択するための回路である。ロウデコーダ１１は、レジスタ１２から受け取られたブロックアドレスに基づいて選択された１つのブロックＢＬＫにドライバ１５から供給される電圧を転送する。

レジスタ１２は、記憶装置１によって受け取られたコマンドＣＭＤ及びアドレス情報ＡＤＤを保持する回路である。コマンドＣＭＤは、シーケンサ１３にデータリード、データ書込み、及びデータ消去を含む種々の動作を指示する。アドレス情報ＡＤＤは、メモリセルアレイ１０中のアクセスの対象を指定する。

シーケンサ１３は、記憶装置１全体の動作を制御する回路である。シーケンサ１３は、レジスタ１２から受け取られたコマンドＣＭＤに基づいて、ロウデコーダ１１、ドライバ１５、及びセンスアンプ１７を制御して、データリード、データ書込み、データ消去を含む種々の動作を実行する。

電圧生成回路１４は、複数の相違する大きさの電圧を生成する回路である。電圧生成回路１４は、記憶装置１の外部から電源電圧を受け取り、電源電圧から複数の電圧を生成する。電圧生成回路１４は、生成された電圧を、メモリセルアレイ１０及びドライバ１５等の構成要素に供給する。

ドライバ１５は、記憶装置１の動作に必要な種々の電圧をいくつかの構成要素に印加する回路である。ドライバ１５は、電圧生成回路１４から、複数の電圧を受け取り、複数の電圧のうちの選択されたものを１以上のロウデコーダ１１に供給する。

センスアンプ１７は、メモリセルアレイ１０に記憶されているデータに基づく信号を出力する回路である。センスアンプ１７は、メモリセルトランジスタＭＴの状態をセンスし、センスされた状態に基づいてリードデータを生成する。センスアンプ１７は、書込みデータに基づく電圧をビット線ＢＬに印加する。

１．１．２．メモリセルアレイ
図２は、第１実施形態の記憶装置の１つのブロックＢＬＫの構成要素及び構成要素の接続を示す。複数のブロックＢＬＫ、例えば全てのブロックＢＬＫは、図２に示されている構成要素及び接続を含む。

１つのブロックＢＬＫは、複数のストリングユニットＳＵを含む。図２は、５つのストリングユニットＳＵ＿０～ＳＵ＿４の例を示す。

図２に示されているように、ｍ本のビット線ＢＬ＿０～ＢＬ＿ｍ－１は、各々、各ブロックＢＬＫにおいて、ストリングユニットＳＵ＿０～ＳＵ＿４の各々からの１つのＮＡＮＤストリングＮＳと接続されている。ｍは正の整数である。

各ＮＡＮＤストリングＮＳは、１つの選択ゲートトランジスタＳＴ、ｎ個のメモリセルトランジスタＭＴ（ＭＴ＿０～ＭＴ＿ｎ－１）、及び１つの選択ゲートトランジスタＤＴ（ＤＴ０、ＤＴ１、ＤＴ２、ＤＴ３、又はＤＴ４）を含む。ｎは正の整数であり、偶数である。メモリセルトランジスタＭＴは、データを不揮発に記憶する素子である。メモリセルトランジスタＭＴは、制御ゲート電極又はゲート電極（ワード線ＷＬ）、及び周囲から絶縁された電荷蓄積膜を含み、電荷蓄積膜中の電荷に基づいてデータを不揮発に記憶する。メモリセルトランジスタＭＴは、電荷蓄積膜に電子を注入されることによって、データを書き込まれる。

選択ゲートトランジスタＳＴ、メモリセルトランジスタＭＴ＿０～ＭＴ＿ｎ－１、及び選択ゲートトランジスタＤＴは、この順で、ソース線ＳＬと１つのビット線ＢＬとの間に直列に接続されている。

相違する複数のビット線ＢＬとそれぞれ接続されている複数のＮＡＮＤストリングＮＳは１つのストリングユニットＳＵを構成する。各ストリングユニットＳＵにおいて、メモリセルトランジスタＭＴ＿０～ＭＴ＿ｎ－１の制御ゲート電極は、ワード線ＷＬ＿０～ＷＬ＿ｎ－１とそれぞれ接続されている。１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、セルユニットＣＵと称される。

選択ゲートトランジスタＤＴ０～ＤＴ４はストリングユニットＳＵ＿０～ＳＵ＿４にそれぞれ属する。図２において、選択ゲートトランジスタＤＴ２、ＤＴ３、及びＤＴ４は図示を省略されている。ストリングユニットＳＵ＿０の複数のＮＡＮＤストリングＮＳの各々の選択ゲートトランジスタＤＴ０のゲートは選択ゲート線ＳＧＤＬ０に接続されている。同様に、ストリングユニットＳＵ＿１、ＳＵ＿２、ＳＵ＿３、及びＳＵ＿４のそれぞれの複数のＮＡＮＤストリングＮＳの各々の選択ゲートトランジスタＤＴ１、ＤＴ２、ＤＴ３、及びＤＴ４のゲートは選択ゲート線ＳＧＤＬ１、ＳＧＤＬ２、ＳＧＤＬ３、及びＳＧＤＬ４に接続されている。

選択ゲートトランジスタＳＴのゲートは選択ゲート線ＳＧＳＬに接続されている。

各ブロックＢＬＫは、図２に示されている回路が実現される限り、どのような構造を有していてもよい。例として、各ブロックＢＬＫは、図３に示されている構造を有することができる。

図３は、第１実施形態の記憶装置のメモリセルアレイの一部のｙｚ面に沿った断面の構造を示す。図３に示されているように、メモリセルアレイ１０は、半導体２１、導電体２２、８個の導電体２３、導電体２４及び２７、絶縁体３３～３６、並びにメモリピラーＭＰを含む。絶縁体３３～３６は、例えば、酸化シリコンを含むか、酸化シリコンからなる。

半導体２１は、ｘｙ面に沿って広がり、板状の形状を有する。半導体２１は、ソース線ＳＬの少なくとも一部として機能する。半導体２１は、例えば、リンをドープされたシリコンを含むか、リンをドープされたシリコンからなり、ｎ型の導電型を有する。

絶縁体３３は、半導体２１の上面上に位置する。

導電体２２は、絶縁体３３の上面上に位置する。導電体２２は、ｘｙ面に沿って広がり、板状の形状を有する。導電体２２は、選択ゲート線ＳＧＳＬの少なくとも一部として機能する。導電体２２は、例えば、タングステンを含むか、タングステンからなる。

複数の絶縁体３４及び複数の導電体２３は、導電体２２の上面上に、ｚ軸に沿って１つずつ交互に位置する。よって、導電体２３は、互いに間隔を有してｚ軸に沿って並ぶ。絶縁体３４及び導電体２３は、ｘｙ面に沿って広がり、板状の形状を有する。複数の導電体２３は、半導体２１の側から順に、それぞれワード線ＷＬ＿０～ＷＬ＿ｎ－１の少なくとも一部として機能する。導電体２３は、例えば、タングステンを含むか、タングステンからなる。

絶縁体３５は、最上の導電体２３の上面上に位置する。

導電体２４は、絶縁体３５の上面上に位置する。導電体２４は、選択ゲート線ＳＧＤＬ＿０～ＳＧＤＬ＿４の１つの少なくとも一部として機能する。導電体２４は、タングステンを含むか、タングステンからなる。

絶縁体３６は、導電体２４の上面上に位置する。

導電体２６は、絶縁体３６の上面上に位置する。導電体２６は、線状の形状を有し、ｙ軸に沿って延びる。導電体２６は、１つのビット線ＢＬの少なくとも一部として機能する。図３に示されているｙｚ面とは異なるｙｚ面においても導電体２６が設けられており、よって、導電体２６は、ｘ軸に沿って間隔を有して並ぶ。導電体２６は、例えば、銅を含むか、銅からなる。

メモリピラーＭＰは、ｚ軸に沿って延び、柱の形状を有する。メモリピラーＭＰは、絶縁体３３～３６及び導電体２２～２４からなる積層構造中に位置し、絶縁体３３～３６及び導電体２２～２４を貫通又は通過する。メモリピラーＭＰの上面は、最上の導電体２４よりも上方に位置する。メモリピラーＭＰの下面は、半導体２１に接する。メモリピラーＭＰと導電体２２とが接している部分は、選択ゲートトランジスタＳＴとして機能する。メモリピラーＭＰと１つの導電体２３とが接する部分は、１つのメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体２４とが接する部分は、１つの選択ゲートトランジスタＤＴとして機能する。

メモリピラーＭＰは、例えば、コア５０、半導体５１、トンネル絶縁体５３、電荷蓄積膜５４、ブロック絶縁体５５、及び導電体２５を含む。コア５０は、ｚ軸に沿って延び、柱の形状を有する。コア５０は、絶縁体からなり、例えば、酸化シリコンを含むか、酸化シリコンからなる。

半導体５１は、コア５０の表面を覆う。半導体５１は、下面において、半導体２１と接する。半導体５１は、メモリセルトランジスタＭＴ並びに選択ゲートトランジスタＤＴ及びＳＴのチャネル（電流経路）として機能する。半導体５１は、例えば、シリコンを含むか、シリコンからなる。

トンネル絶縁体５３は、半導体５１の側面を囲み、筒状の形状を有する。トンネル絶縁体５３は、例えば、酸化シリコンを含むか、酸化シリコンからなる。

電荷蓄積膜５４は、トンネル絶縁体５３の側面を囲み、筒状の形状を有する。電荷蓄積膜５４は、例えば、窒化シリコンを含むか、窒化シリコンからなる。

ブロック絶縁体５５は、電荷蓄積膜５４の側面を囲み、筒状の形状を有する。ブロック絶縁体５５の側面は、導電体２３によって囲まれている。ブロック絶縁体５５は、例えば、酸化シリコンを含むか、酸化シリコンからなる。

メモリピラーＭＰの構造は、図３に示されている例に限られない。例えば、メモリピラーＭＰの底面を含む部分が半導体２１中に位置していてもよい。また、トンネル絶縁体５３、電荷蓄積膜５４、及び電荷蓄積膜５４の組が、半導体２１中で、側面において部分的に開口していてもよい。この開口中に半導体２１の材料が位置することによって、半導体２１は、半導体５１と接する。

導電体２５は、コア５０及び半導体５１の上面上に位置する。導電体２５は、例えば、リンをドープされたシリコンを含むか、リンをドープされたシリコンからなる。

１つのメモリピラーＭＰと１つの導電体２５は、導電体２７によって接続されている。

図３に示されている構造の周囲は、任意の構造を有することが可能である。例えば、半導体２１は、半導体の基板の上方に位置し、基板の上面を含む領域にロウデコーダ１１、ドライバ１５、及び（又は）センスアンプ１７等の回路が形成されている。回路は、基板の上面のうちの、後述のメモリピラーＭＰが設けられる下方に設けられていてもよいし、基板の上面のうちの、メモリピラーＭＰが設けられる領域の下方とは別の領域に設けられていてもよい。

記憶装置１は、図３に示されている構造がｘｙ面に沿って反転された上側構造を基板の上方において含んでいてもよい。すなわち、記憶装置１は、基板と、基板の上面を含む領域に形成されるとともに回路を含んだ下側構造を含む。別の基板上に図３に示されている構造が形成され、形成された構造がｘｙ面に関して反転された構造が、上側構造として、下側構造に接合される。その後、上側構造の形成に使用された基板が除去される。

メモリセルアレイ１０は、半導体５１に正孔を供給できる構成を有する。正孔が供給できる限り、そのための構成はどのようなものであってもよい。以下に、一例が記述される。半導体５１は、以下に記述される不純物を含む。半導体５１の半導体２１の側の端を含む部分は、例えば、不純物としてリンをドープされている。リンを含んでいることにより、半導体５１の半導体２１の側の端を含む部分は、ｎ型の導電型を有する。ドープされる不純物の他の例は、ヒ素を含む。

リンは、例えば、以下のように分布している。すなわち、半導体５１のうちの半導体２１との界面（半導体５１の下面）から導電体２２の中央又はその近傍までの部分は、高濃度、例えば、１×１０^１９ａｔｏｍｓ／ｃｍ^３以上の濃度のリンを含む。半導体５１のうちの導電体２２の中央より上方の部分は、より低い濃度のリンを含む。このような不純物の濃度分布により、選択ゲートトランジスタＳＴは、半導体５１の中でＧＩＤＬ（Gate Induced Drain Leakage）電流を発生させることができる。ＧＩＤＬ電流は、電子と正孔の対を生成する。生成された正孔は、電荷蓄積膜５４に入ると、電荷蓄積膜５４にデータ書込みによって取り込まれた電子と再結合し得る。再結合により、電荷蓄積膜５４から負の電荷が消失する。負電荷の消失により、メモリセルトランジスタＭＴの閾値電圧が低下する。すなわち、メモリセルトランジスタＭＴに記憶されていたデータが消去される。

また、選択ゲートトランジスタＳＴのチャネルは、上側において、低濃度のリンを含む。これにより、選択ゲートトランジスタＳＴは、データ書込み及びデータ読出しにおいて、ソース線ＳＬ（半導体２１）とメモリセルトランジスタＭＴ＿０の接続及び非接続を制御するスイッチとしても機能する。

図４は、第１実施形態の記憶装置１のデータを書き込まれたメモリセルトランジスタＭＴの閾値電圧の分布を示す。図４は、各メモリセルトランジスタＭＴが３ビットのデータを記憶している例を示す。各メモリセルトランジスタＭＴの閾値電圧は、その電荷蓄積膜５４中の電子及び正孔の量に基づいて、記憶されているデータに応じた大きさを有する。図４の例では、各メモリセルトランジスタＭＴは、８つの状態のうちの閾値電圧に応じた１つのステートにあることが可能である。８つのステートは、それぞれ、“０”、“１”、“２”、“３”、“４”、“５”、“６”、“７”、及び“８”ステートと称される。“０”、“１”、“２”、“３”、“４”、“５”、“６”、“７”、及び“８”ステートにあるメモリセルトランジスタＭＴは、この順でより高い閾値電圧を有する。“０”ステートは、データ消去によってメモリセルトランジスタＭＴが移されるステートである。“０”ステートにあるメモリセルトランジスタＭＴは、例えば、負の閾値電圧を有し、例えば、正孔を多く含む。

データ書込みによって、書込み対象のメモリセルトランジスタＭＴは、書き込まれるデータに基づいて、“０”ステートに維持されるか、“１”、“２”、“３”、“４”、“５”、“６”、“７”、及び“８”のいずれかに移される。“０”ステートに維持されるメモリセルトランジスタＭＴは、データ書込みによっても閾値電圧を上昇されないが、以下、データ書込みによってメモリセルトランジスタＭＴを“０”ステートにとどめることもデータ書込みに含まれる。

８つのステートが設けられているため、８つのステートによって、８つの相違するデータ割り当てられること、すなわち、各ステートに３ビットのデータが割り当てられることが可能である。８つのステートの３ビットデータのうちの３つのビットの値の組合せは、各ステートに固有である。それが満たされる限り、各ステートに、任意の値の組合せの３ビットのデータが割り当てられることが可能である。或る同じ３ビットデータを記憶する複数のメモリセルトランジスタＭＴであっても、メモリセルトランジスタＭＴの特性のばらつき等に起因して、互いに相違する閾値電圧を有し得る。このため、各ステートにおいて、閾値電圧は分布している。

データの書込みは、書込み対象のメモリセルトランジスタＭＴの電荷蓄積膜に電子を注入することにより行われる。電荷蓄積膜においてより多くの電子を含んだメモリセルトランジスタＭＴは、より高い閾値電圧を有する。データの消去は、消去対象のメモリセルトランジスタＭＴの電荷蓄積膜中の電子を除去することにより行われる。電子の除去により、消去対象のメモリセルトランジスタＭＴの閾値電圧は低下する。

１．１．３．ドライバ及びロウデコーダ
図５は、第１実施形態の記憶装置１の電圧生成回路１４から出力される電圧を示す。図５に示されているように、電圧生成回路１４は、接地電圧（共通電圧）Ｖｓｓ、低消去電圧Ｖｅｒａｌ、高消去電圧Ｖｅｒａｈ、選択電圧Ｖｓｇｅ、及び消去電圧Ｖｗｌｅｒａを出力する。電圧生成回路１４は、例えば、複数のサブ電圧生成回路を含み、各サブ回路は接地電圧Ｖｓｓ、低消去電圧Ｖｅｒａｌ、高消去電圧Ｖｅｒａｈ、選択電圧Ｖｓｇｅ、及び消去電圧Ｖｗｌｅｒａを生成及び出力する。接地電圧Ｖｓｓ、電圧Ｖｗｌｅｒａ、及び選択電圧Ｖｓｇｅはドライバ１５に供給される。低消去電圧Ｖｅｒａｌ及び高消去電圧Ｖｅｒａｈはメモリセルアレイ１０に供給される。

接地電圧Ｖｓｓは、例えば、０Ｖ又は０Ｖ近傍の正の大きさを有する。

高消去電圧Ｖｅｒａｈは、０Ｖより高い。高消去電圧Ｖｅｒａｈは、高消去電圧Ｖｅｒａｈと接地電圧Ｖｓｓとの差の大きさの電圧がメモリセルトランジスタＭＴの制御ゲート電極と、半導体５１の間に印加されることにより、電荷蓄積膜５４のうちのメモリセルトランジスタＭＴに含まれる部分に正孔を注入できる大きさを有する。以下、電荷蓄積膜５４のうちの或るメモリセルトランジスタＭＴに含まれる部分は、単にメモリセルトランジスタＭＴの電荷蓄積膜５４と称される場合がある。電荷蓄積膜５４のうちの或るメモリセルトランジスタＭＴに含まれる部分は、単にメモリセルトランジスタＭＴの電荷蓄積膜５４と称される場合がある。

低消去電圧Ｖｅｒａｌは、０Ｖより高く、高消去電圧Ｖｅｒａｈより低い。低消去電圧Ｖｅｒａｌは、低消去電圧Ｖｅｒａｌと接地電圧Ｖｓｓとの差の大きさの電圧がメモリセルトランジスタＭＴの制御ゲート電極と半導体５１の間に印加されることにより、メモリセルトランジスタＭＴの電荷蓄積膜５４に正孔を注入できる大きさを有する。低消去電圧Ｖｅｒａｌは、高消去電圧Ｖｅｒａｈより低いため、低消去電圧Ｖｅｒａｌの印加による正孔を注入する力は、高消去電圧Ｖｅｒａｈの印加による正孔を注入する力より弱い。

電圧Ｖｗｌｅｒａは、０Ｖより高く、高消去電圧Ｖｅｒａｈより低い。低消去電圧Ｖｅｒａｌは、高消去電圧Ｖｅｒａｈと電圧Ｖｗｌｅｒａの差の大きさの電圧がメモリセルトランジスタＭＴの制御ゲート電極と半導体５１の間に印加されても、メモリセルトランジスタＭＴの電荷蓄積膜５４に正孔が注入されることを抑制できる大きさを有する。電圧Ｖｗｌｅｒａは、低消去電圧Ｖｅｒａｌの大きさに近い大きさを有する。電圧Ｖｗｌｅｒａは、例えば、低消去電圧Ｖｅｒａｌの大きさの８０％以上１２０％以下の大きさを有する。電圧Ｖｗｌｅｒａは、例えば、低消去電圧Ｖｅｒａｌと実質的に同じ大きさを有する。或る２つの物理量が「実質的に同じ大きさ」を有することは、２つの要素の物理量が同じ大きさであることを意図されているものの、製造上の誤差及び（又は）素子の性能のばらつきなどに起因して完全に同一ではない状態を含む。

選択電圧Ｖｓｇｅは、０Ｖより高く、高消去電圧Ｖｅｒａｈより低い。選択電圧ｓｇｅは、ソース線ＳＬに高消去電圧Ｖｅｒａｈが印可されている間に選択ゲートトランジスタＳＴに印加されていると、選択ゲートトランジスタＳＴにおいてＧＩＤＬ電流が発生することを可能にする大きさを有する。

１．１．４．ドライバ及びロウデコーダ
図６は、第１実施形態の記憶装置のドライバ及びロウデコーダ、並びに関連する機能ブロックの例を示す。

図６に示されているように、ドライバ１５は、１つのブロックＢＬＫに含まれるストリングユニットＳＵの数と同じ数のドライバＳＧＤｄｒｖ（ＳＧＤｄｒｖ０～ＳＧＤｄｒｖ４）、及び１つのドライバＳＧＳｄｒｖを含む。ドライバ１５は、また、１つのＮＡＮＤストリングＮＳに含まれるワード線ＷＬと同じ数のドライバＣＧｄｒｖ（ＣＧｄｒｖ＿０～ＣＧｄｒｖ＿７）を含む。

ドライバＳＧＤｄｒｖ０～ＳＧＤｄｒｖ４、ＳＧＳｄｒｖ、及びＣＧｄｒｖ＿０～ＣＧｄｒｖ＿ｎ－１の各々は、電圧生成回路１４から電圧を受け取る。ドライバＳＧＤｄｒｖ０～ＳＧＤｄｒｖ３、ＳＧＳｄｒｖ、及びＣＧｄｒｖ＿０～ＣＧｄｒｖ＿ｎ－１は、受け取られた電圧のうちシーケンサ１３によって指示されている１つを、それぞれ、配線ＳＧＤ０～ＳＧＤ３、ＳＧＳ、及びＣＧ＿０～ＣＧ＿ｎ－１に供給する。

ロウデコーダ１１は、例えば、ブロックＢＬＫの数と同じ数のブロックデコーダ１１Ａ（１１Ａ０、１１Ａ１、…）を含む。各ブロックデコーダ１１Ａは、１つのブロックＢＬＫと対応付けられている。各ブロックデコーダ１１Ａは、対応付けられたブロックＢＬＫの配線ＳＧＤ０～ＳＧＤ３、ＳＧＳ、及びＣＧ＿０～ＣＧ＿ｎ－１と接続されている。各ブロックデコーダ１１Ａは、アドレス情報ＡＤＤ中のブロックアドレスに基づいて選択される。選択されたブロックデコーダ１１Ａは、配線ＳＧＤ０～ＳＧＤ３、ＳＧＳ、及びＣＧ＿０～ＣＧ＿ｎ－１を、このブロックデコーダ１１Ａと接続された選択ゲート線ＳＧＤＬ０～ＳＧＤＬ３、選択ゲート線ＳＧＳＬ、及びワード線ＷＬ＿０～ＷＬ＿ｎ－１に、それぞれ接続する。ブロックデコーダ１１Ａによる接続により、配線ＳＧＤ０～ＳＧＤ３、ＳＧＳ、及びＣＧ＿０～ＣＧ＿ｎ－１の電圧が、それぞれ、選択ゲート線ＳＧＤＬ０～ＳＧＤＬ３、選択ゲート線ＳＧＳＬ、及びワード線ＷＬ＿０～ＷＬ＿ｎ－１に転送される。

１．２．動作
図７は、第１実施形態の記憶装置１のデータ消去のフローを示す。図７は、データ消去対象の１つのブロックＢＬＫについて示す。データ消去対象のブロックＢＬＫは、選択ブロックＢＬＫｓと称される場合がある。図７のフローは、記憶装置１が、選択ブロックＢＬＫｓを指定するデータ消去を指示するコマンドを受け取ると開始する。データ消去は、選択ブロックＢＬＫｓ中のデータ消去の対象の全セルユニットＣＵに対して並行して行われる。フロー中のいくつかのステップは、後に詳述される。

シーケンサ１３は、全セルユニットデータ消去を行う（Ｓｔ１）。全セルユニットデータ消去は、選択ブロックＢＬＫｓ中のデータ消去対象の全てのセルユニットＣＵ及び関連する配線にデータの消去のための電圧を印加することを含む。全セルユニットデータ消去は、後述の、選択ブロックＢＬＫｓ中のデータ消去対象の全セルユニットＣＵのうちの特定のセルユニットＣＵ及び関連する配線にデータ消去のための電圧を印加することとの対比として命名されている。よって、全セルユニットデータ消去は、必ずしも、選択ブロックＢＬＫｓ中の全セルユニットＣＵを対象とすることを要求しない。記述の簡略化の目的で、「選択ブロックＢＬＫｓ中のデータ消去対象の全セルユニットＣＵ」は、以下、単に、「選択ブロックＢＬＫｓ中の全セルユニットＣＵ」と称される場合がある。以下の記述は、選択ブロックＢＬＫｓ中の全セルユニットＣＵが、選択ブロックＢＬＫｓ中のデータ消去対象の全セルユニットＣＵである例に基づく。

シーケンサ１３は、第１グループセルユニットデータ消去を行う（Ｓｔ２）。第１グループセルユニットデータ消去は、選択ブロックＢＬＫｓ中の全セルユニットＣＵのうちの特定のセルユニットＣＵ及び関連する配線にデータの消去のための電圧を印加することを指す。選択ブロックＢＬＫｓ中の全セルユニットＣＵは、第１グループ及び第２グループに分けられる。第１グループは、偶数のアドレスを有するワード線ＷＬ（ＷＬ＿２ｋ）と接続されたセルユニットＣＵの組であり、第２グループは、奇数のアドレス（ＷＬ＿２ｋ＋１）を有するワード線ＷＬと接続されたセルユニットＣＵの組である（ｋは、０以上の正の整数）。よって、第１グループセルユニットＣＵと第２グループセルユニットＣＵは、１つずつ、ｚ軸に沿って交互に並ぶ。第１グループが奇数のアドレスを有するワード線ＷＬと接続されたセルユニットＣＵの組で、第２グループが偶数のアドレスを有するワード線ＷＬと接続されたセルユニットＣＵの組であってもよい。以下、第１グループセルユニットＣＵのメモリセルトランジスタＭＴは、第１グループメモリセルトランジスタＭＴと称される場合がある。第２グループセルユニットＣＵのメモリセルトランジスタＭＴは、第２グループメモリセルトランジスタＭＴと称される場合がある。

第１グループセルユニットデータ消去では、第１グループセルユニットＣＵ及び関連する配線にデータ消去のための電圧が印加され、他方、第２グループのセルユニットＣＵには、データ消去のための電圧は印加されない。

シーケンサ１３は、第２グループセルユニットデータ消去を行う（Ｓｔ３）。第２グループセルユニットデータ消去は、選択ブロックＢＬＫｓ中の全セルユニットＣＵのうちの特定のセルユニットＣＵ及び関連する配線にデータの消去のための電圧を印加することを指す。第２グループセルユニットデータ消去では、第２グループセルユニットＣＵ及び関連する配線にデータ消去のための電圧が印加され、他方、第１グループセルユニットＣＵには、データ消去のための電圧は印加されない。

ステップＳｔ３の終了により、図７のフローは終了する。

１．２．１．全セルユニットデータ消去
図８は、第１実施形態の記憶装置１のデータ消去の間の一状態を示す。図８は、選択ブロックＢＬＫｓの全セルユニットデータ消去の間に配線に印加されている電圧を示す。

図８に示されているように、ソース線ＳＬは、低消去電圧Ｖｅｒａｌを受け続ける。選択ゲート線ＳＧＤＬ及びＳＧＳＬは、選択電圧Ｖｓｇｅを受け続ける。ビット線ＢＬは、任意の電圧を受け、例えば、接地電圧Ｖｓｓを受け続ける。ソース線ＳＬ及び選択ゲート線ＳＧＳＬに、このような電圧が印加されている状態で、選択ブロックＢＬＫｓの全セルユニットＣＵとそれぞれ接続されたワード線ＷＬに接地電圧Ｖｓｓが印加される。「選択ブロックＢＬＫｓの全セルユニットＣＵとそれぞれ接続されたワード線ＷＬ」及び同種の構成要素は、「選択ブロックＢＬＫｓの全ワード線ＷＬ」と称される場合がある。以下、選択ブロックＢＬＫｓ中の或る１つのＮＡＮＤストリングＮＳについて記述される。しかしながら、以下の１つのＮＡＮＤストリングＮＳについて記述される現象が、選択ブロックＢＬＫｓ中の他の、例えば、全てのＮＡＮＤストリングＮＳにおいて生じる。

図８に示されている電圧の印加により、半導体５１中で正孔が発生する。発生した正孔は、半導体５１中で拡散する。

図８に示されている電圧の印加により、ＮＡＮＤストリングＮＳ中の全てのメモリセルトランジスタＭＴにおいて、制御ゲート電極と半導体５１の間に低い電位差（Ｖｅｒａｌ－Ｖｓｓ）が生じる。この電位差Ｖｅｒａｌによって、半導体５１中の正孔が、電荷蓄積膜５４のうちの、選択ブロックＢＬＫｓ中の各ワード線ＷＬと面する部分に入り込む。入り込んだ正孔は、電荷蓄積膜５４中の電子と再結合する。再結合により、電荷蓄積膜５４中の電子が消失し、電荷蓄積膜５４中の電子の量が減少する。これにより、ＮＡＮＤストリングＮＳ中の全メモリセルトランジスタＭＴの閾値電圧が下がり、ひいては、データが消去される。さらに正孔が入り込むことにより、正孔は電子と再結合せずに、電荷蓄積膜５４中にとどまる。正孔の増加により、メモリセルトランジスタＭＴの閾値電圧は下がる。

制御ゲート電極と半導体５１に低消去電圧Ｖｅｒａｌ－接地電圧Ｖｓｓの大きさの電圧を印加することによるデータ消去は、以下、弱消去と称される場合がある。

１．２．２．第１グループセルユニットデータ消去
図９は、第１実施形態の記憶装置１のデータ消去の間の一状態を示す。図９は、選択ブロックＢＬＫｓの第１グループセルユニットデータ消去の間に配線に印加されている電圧を示す。

第１グループセルユニットデータ消去において、全セルユニットデータ消去と同じく、選択ゲート線ＳＧＤＬ及び選択ゲート線ＳＧＳＬは選択電圧Ｖｓｇｅを受け続け、ビット線ＢＬは任意の電圧を受け続ける。一方、第１グループセルユニットデータ消去において、ソース線ＳＬは、高消去電圧Ｖｅｒａｈを受け続ける。

このような電圧が印加されている状態で、選択ブロックＢＬＫｓ中の第１グループセルユニットＣＵとそれぞれ接続されたワード線ＷＬに接地電圧Ｖｓｓが印加される。「選択ブロックＢＬＫｓ中の第１グループセルユニットＣＵとそれぞれ接続されたワード線ＷＬ」は、「第１グループワード線ＷＬ」と称される場合がある。同じく、「選択ブロックＢＬＫｓ中の第２グループセルユニットＣＵとそれぞれ接続されたワード線ＷＬ」は、「第２グループワード線ＷＬ」と称される場合がある。第２グループワード線ＷＬは、低消去電圧Ｖｅｒａｌを受け続ける。

図９に示されている電圧の印加により、半導体５１中で正孔が発生する。発生した正孔は、半導体５１中で拡散する。

図９に示されている電圧の印加により、ＮＡＮＤストリングＮＳ中の第１グループメモリセルトランジスタＭＴにおいて、制御ゲート電極と半導体５１の間に高い電位差（Ｖｅｒａｈ－Ｖｓｓ）が生じる。この電位差Ｖｅｒａｈによって、半導体５１中の正孔が、電荷蓄積膜５４のうちの、第１グループメモリセルトランジスタＭＴ中の部分に入り込む。入り込んだ正孔により、第１グループメモリセルトランジスタＭＴの閾値電圧が下がり、ひいては、データが消去される。さらに正孔が入り込むことにより、正孔は電子と再結合せずに、電荷蓄積膜５４中にとどまる。正孔の増加により、第１グループメモリセルトランジスタＭＴの閾値電圧は下がる。

制御ゲート電極と半導体５１に高消去電圧Ｖｅｒａｈ－接地電圧Ｖｓｓの大きさの電圧を印加することによる正孔の注入及びデータ消去は、以下、強消去と称される場合がある。

第１グループセルユニットデータ消去の間、第２グループメモリセルトランジスタＭＴにおいて、制御ゲート電極と半導体５１の間には、低い電位差（Ｖｅｒａｈ－Ｖｗｌｅｒａ）しか生じない。よって、電荷蓄積膜５４のうちの第２グループメモリセルトランジスタＭＴの部分への正孔の入り込みは抑制されている。

１．２．３．第２グループセルユニットデータ消去
図１０は、第１実施形態の記憶装置１のデータ消去の間の一状態を示す。図１０は、選択ブロックＢＬＫｓの第２グループセルユニットデータ消去の間に配線に印加されている電圧を示す。

第２グループセルユニットデータ消去において、第１グループセルユニットデータ消去と同じく、選択ゲート線ＳＧＤＬ及び選択ゲート線ＳＧＳＬは選択電圧Ｖｓｇｅを受け続け、ビット線ＢＬは任意の電圧を受け続け、ソース線ＳＬは高消去電圧Ｖｅｒａｈを受け続ける。

図１０に示されている電圧の印加により、半導体５１中で正孔が発生する。発生した正孔は、半導体５１中で拡散する。

図１０に示されている電圧の印加により、ＮＡＮＤストリングＮＳ中第２グループメモリセルトランジスタＭＴにおいて、制御ゲート電極と半導体５１の間に高い電位差（Ｖｅｒａｈ－Ｖｓｓ）が生じる。すなわち、第２グループメモリセルトランジスタＭＴに対して強消去が行われる。この結果、第２グループメモリセルトランジスタＭＴ閾値電圧は下がる。

第２グループセルユニットデータ消去の間、第１グループメモリセルトランジスタＭＴにおいて、制御ゲート電極と半導体５１の間には、低い電位差（Ｖｅｒａｈ－Ｖｗｌｅｒａ）しか生じない。よって、電荷蓄積膜５４のうちの第１グループメモリセルトランジスタＭＴの部分への正孔の入り込みは抑制されている。

１．２．４．データ消去の間の電圧の波形
図１１は、第１実施形態の記憶装置のデータ消去の間にソース線に印加される電圧の波形を時間に沿って示す。

図１１に示されているように、時刻ｔ１から時刻ｔ２に亘って、ソース線ＳＬに低消去電圧Ｖｅｒａｌが印加される。時刻ｔ２は、時刻ｔ１から期間ΔＴ１後の時刻である。時刻ｔ１から時刻ｔ２までの間、第１グループワード線ＷＬ（ＷＬ＿２ｋ）及び第２グループワード線ＷＬ（ＷＬ＿２ｋ＋１）は、電圧Ｖｓｓを印加される。時刻ｔ１から時刻ｔ２の期間の電圧の印加は、図８を参照して上記されている全セルユニットデータ消去の間に生じる。

時刻ｔ３から時刻ｔ４に亘って、ソース線ＳＬに高消去電圧Ｖｅｒａｈが印加される。時刻ｔ４は、時刻ｔ３から期間ΔＴ２後の時刻である。また、時刻ｔ３から時刻ｔ４に亘って、第１グループワード線ＷＬ（ＷＬ＿２ｋ）は、電圧Ｖｗｌｅｒａを印加される。一方、時刻ｔ３から時刻ｔ４の間、第２グループワード線ＷＬ（ＷＬ＿２ｋ＋１）は、電圧Ｖｓｓを印加される。時刻ｔ３から時刻ｔ４までの期間の電圧の印加は、図９を参照して上記されている第１グループセルユニットデータ消去の間に生じる。期間ΔＴ２は、期間ΔＴ１より短い。すなわち、全セルユニットデータ消去の期間、換言すると、図８の状態が生じている期間は、第１グループセルユニットデータ消去の期間、換言すると、図９の状態が生じている期間より短い。

時刻ｔ５から時刻ｔ６に亘って、ソース線ＳＬに高消去電圧Ｖｅｒａｈが印加される。時刻ｔ６は、時刻ｔ５から期間ΔＴ３後の時刻である。また、時刻ｔ５から時刻ｔ６に亘って、第２グループワード線ＷＬ（ＷＬ＿２ｋ＋１）は、電圧Ｖｗｌｅｒａを印加される。一方、時刻ｔ５から時刻ｔ６の間、第１グループワード線ＷＬ（ＷＬ＿２ｋ）は、電圧Ｖｓｓを印加される。時刻ｔ５から時刻ｔ６までの期間の電圧の印加は、図１０を参照して上記されている第２グループセルユニットデータ消去の間に生じる。期間ΔＴ３は、期間ΔＴ１より短い。すなわち、全セルユニットデータ消去の期間、換言すると、図８の状態が生じている期間は、第２グループセルユニットデータ消去の期間、換言すると、図１０の状態が生じている期間より短い。期間ΔＴ３は、期間ΔＴ２と同じであってもよいし、異なっていてもよい。

時刻ｔ６の後に、時刻ｔ１から時刻ｔ６までの動作が繰り返されてもよい。すなわち、データ消去は、複数の消去ループを含み得る。各消去ループは、図８～図１０を参照して上記されているデータ消去のための電圧印加と、消去ベリファイとを含む。消去ベリファイは、データ消去のための電圧印加によって、データ消去対象のメモリセルトランジスタＭＴが求められる電圧より低い閾値電圧を有するかの確認を指す。或るループでの消去ベリファイがフェイルの場合、次の消去ループが行われ得る。後続の消去ループでは、先行する消去ループで使用される電圧より若干高い電圧が使用され得る。

ただし、第１実施形態は、１つの消去ループが全セルユニットＣＵに対する弱消去と、第１及び第２グループセルユニットＣＵの各々に対する強消去を含むため、１つの消去ループで、メモリセルトランジスタＭＴが求められる電圧より低い閾値電圧を有する可能性が高い。すなわち、消去ベリファイが行われたとした場合に消去ベリファイをパスする可能性が高い。このため、第１実施形態では、１つの消去ループの実行で、データ消去が完了する可能性が非常に高く、第２の消去ループが行われる必要性は低い。もちろん、第２及びそれ以降の消去ループが行われてもよい。この場合、或る消去ループでの高消去電圧Ｖｅｒａｈ及び低消去電圧Ｖｅｒａｌは、１つ前の高消去電圧Ｖｅｒａｈ及び低消去電圧Ｖｅｒａｌよりそれぞれ、ΔＶ１及びΔＶ２高い。

１．２．５．データ消去直後の状態
図１２は、第１実施形態の記憶装置１の一部のデータ消去直後の状態を概略的に示す。図１２は、データ消去を施された直後のメモリセルトランジスタＭＴ中の正孔及び電子の分布を示す。

図１２に示されているように、電荷蓄積膜５４のうちのワード線ＷＬと面する部分５４Ａは、高濃度の正孔を含んでいる。各部分５４Ａが高濃度の正孔を含むため、各メモリセルトランジスタＭＴは、負の閾値電圧を有する。

電荷蓄積膜５４のうちのワード線ＷＬと面しない部分５４Ｂ、すなわち、電荷蓄積膜５４のうちのワード線ＷＬ間の領域と面する部分５４Ｂも、正孔を含んでいる。部分５４Ｂは、中心のサブ部分５４Ｂ１とそれ以外のサブ部分５４Ｂ２からなる。サブ部分５４Ｂ２は、中程度の濃度（中濃度）の正孔を含んでいる。部分５４Ｂの正孔濃度は、部分５４Ａの正孔濃度より低い。

部分５４Ａ及びサブ部分５４Ｂ２以外の部分は、サブ部分５４Ｂ１を含め、低い濃度の正孔のみ含んでおり、又はほとんど正孔を含んでいない。

正孔の濃度と閾値電圧の大きさは相関している。図８～図１０を参照して上記されているデータ消去のための電圧の印加の期間（図１１のΔＴ１、ΔＴ２、及びΔＴ３）は、データ消去直後の各メモリセルトランジスタＭＴが求められる大きさの負の閾値電圧を有するようにあらかじめ設定されている。この結果、図１２に示されている正孔の分布が得られる。部分５４Ａの正孔濃度は、メモリセルトランジスタＭＴの閾値電圧の大きさを決定する支配的な要素である。加えて、サブ部分５４Ｂ２の正孔も、サブ部分５４Ｂ２の両隣のメモリセルトランジスタＭＴの閾値電圧の大きさに影響する。部分５４Ａが高濃度の正孔を含むとともにサブ部分５４Ｂ２も中濃度の正孔を含むことに基づいて、各メモリセルトランジスタＭＴは、求められる（又は、設計に従った）大きさの閾値電圧を有する。

このような正孔の濃度分布は、概略、以下の過程を経て形成される。すなわち、全セルユニットデータ消去によって、電荷蓄積膜５４のうちのサブ部分５４Ｂ２を除く部分に、広く中濃度の正孔が入り込む。続く第１グループセルユニットデータ消去によって、正孔は、電荷蓄積膜５４のうちの第１グループメモリセルトランジスタＭＴ中の部分に入り込み、電荷蓄積膜５４のうちの第１グループメモリセルトランジスタＭＴ中の部分の正孔濃度が上昇する。第１グループセルユニットデータ消去の間、電荷蓄積膜５４のうちの第２グループメモリセルトランジスタＭＴの部分への正孔の入り込みは抑制されており、よって、電荷蓄積膜５４のうちの第２グループメモリセルトランジスタＭＴの部分の正孔濃度の上昇は抑制されている。続く第２グループセルユニットデータ消去によって、正孔は、電荷蓄積膜５４のうちの第２グループメモリセルトランジスタＭＴ中の部分に入り込み、電荷蓄積膜５４のうちの第２グループメモリセルトランジスタＭＴ中の部分の正孔濃度が上昇する。第２グループセルユニットデータ消去の間、電荷蓄積膜５４のうちの第１グループメモリセルトランジスタＭＴの部分への正孔の入り込みは抑制されており、よって、電荷蓄積膜５４のうちの第１グループメモリセルトランジスタＭＴの部分の正孔濃度の上昇は抑制されている。

低消去電圧Ｖｅｒａｌは、後続の第１及び第２グループセルユニットデータ消去を経て電荷蓄積膜５４が、図１２に示されているような正孔濃度を有することを可能にする大きさを有する。すなわち、低消去電圧Ｖｅｒａｌが高過ぎると、全セルユニットデータ消去は、高消去電圧Ｖｅｒａｈが使用されているケースに近づく。これは、サブ部分５４Ｂ２の形成を阻害して、部分５４Ｂにも一様に中濃度の正孔が入り込むことを意味する。

一方、低消去電圧Ｖｅｒａｌが低過ぎると、全セルユニットデータ消去の間に、電荷蓄積膜５４に、少量の正孔しか注入されない。この結果、第１及び第２グループセルユニットデータ消去の間に、電荷蓄積膜５４とワード線ＷＬの間に大きな電位が形成される。この電位差は、ワード線ＷＬからブロック絶縁体５５を介して、電子を電荷蓄積膜５４に入り込ませる。電子は、各ワード線ＷＬの角の周辺、すなわち、電荷蓄積膜５４の部分５４Ｂの両端の周辺に位置する。この電子は、周囲の正孔を引き寄せ、引き寄せられた正孔は、データを書き込まれたメモリセルトランジスタＭＴ中の電子と再結合し得る。このことは、メモリセルトランジスタＭＴのデータリテンション特性を悪化させる。また、引き寄せられた正孔は、“０”ステートのメモリセルトランジスタＭＴの正孔を減少させる。このことは、“０”ステートのメモリセルトランジスタＭＴのデータリテンション特性を悪化させる。このような電子の入り込みは、高電位の電荷蓄積膜５４と、低電位のワード線ＷＬと、その隣の高電位のワード線ＷＬの存在によって、電界の偏りが大きいことに起因すると考えられる。このため、全セルユニットデータ消去の間に電荷蓄積膜５４に注入される正孔が少ないと、電荷蓄積膜５４とワード線ＷＬとの電位差が大きく、電子が電荷蓄積膜５４に入り込みやすい。

以上の事項に基づいて、低消去電圧Ｖｅｒａｌは、全セルユニットデータ消去の間に、多過ぎずかつ少な過ぎない正孔が電荷蓄積膜５４に入り込むことを可能にする大きさを有する。低消去電圧Ｖｅｒａｌは、例えば、高消去電圧Ｖｅｒａｈの６５％以上８５％以下の大きさを有する。高消去電圧Ｖｅｒａｈが２０Ｖの例に基づくと、低消去電圧Ｖｅｒａｌは、１３Ｖ～１７Ｖの大きさを有する。

１．３．利点（効果）
第１実施形態によれば、以下に記述されるように、短い時間でデータを消去でき、高いデータリテンション特性を有し、データ消去状態で低い閾値電圧を有するメモリセルトランジスタを実現する記憶装置が提供されることが可能である。

データ消去の２つの方法が知られている。第１の方法は、ソース線ＳＬに高消去電圧Ｖｅｒａｈを印加し、その間に選択ブロックＢＬＫｓの全ワード線ＷＬに接地電圧Ｖｓｓを印加することを含む。第２の方法は、ソース線ＳＬに高消去電圧Ｖｅｒａｈを印可し、その間に第１及び第２グループワード線ＷＬにそれぞれ接地電圧Ｖｓｓ及び高消去電圧Ｖｅｒａｈを印加すること、次いで第１及び第２グループワード線ＷＬにそれぞれ高消去電圧Ｖｅｒａｈ及び接地電圧Ｖｓｓを印加することを含む。

第１の方法の実行の結果、電荷蓄積膜５４の部分５４Ａは高濃度の正孔を含むとともに、部分５４Ｂは、その中心も含めて一様に中濃度の正孔を含む。第１の方法の後、データ消去後に或る書込み対象のメモリセルトランジスタＭＴｓにデータが書き込まれると、以下の現象が生じ得る。すなわち、メモリセルトランジスタＭＴｓの隣のメモリセルトランジスタＭＴｎがデータ書込み後に“０”ステートにある場合、電荷蓄積膜５４のうちのメモリセルトランジスタＭＴｓとＭＴｎの間の広い領域に中濃度の正孔が存在している。この正孔は、メモリセルトランジスタＭＴｓ中の電子に引かれて、メモリセルトランジスタＭＴｓ中に移動し、電子と再結合し得る。これは、メモリセルトランジスタＭＴｓのデータリテンション特性を悪化させる。正孔の移動はまた、メモリセルトランジスタＭＴｎの閾値電圧を上昇させ、すなわち、メモリセルトランジスタＭＴｎのデータリテンション特性を悪化させる。

第２の方法により、電荷蓄積膜５４の部分５４Ａは高濃度の正孔を含むとともに、部分５４Ｂは、その両端でのみ中濃度の正孔を含み、その他の部分では正孔をほとんど含まない。すなわち、電荷蓄積膜５４は、部分５４Ａの両脇の小さい領域でのみ中濃度の正孔を含み、部分５４Ａ間のほとんどの領域で正孔をほとんど含まない。このため、部分５４Ａ間の正孔が、データを書き込まれたメモリセルトランジスタＭＴｓ中の電子と再結合しづらい。すなわち、メモリセルトランジスタＭＴｓのデータリテンション特性は高い。

しかしながら、第２の方法では、部分５４Ａ間の正孔が少ないため、データ消去状態の、ひいては“０”ステートのメモリセルトランジスタＭＴの閾値電圧が低くなりづらい。このため、求められる閾値電圧が達成できない場合がある。また、第２の方法では、データ消去の間に、電荷蓄積膜５４の高電位とワード線ＷＬの低電位の電位差によって、低消去電圧Ｖｅｒａｌの大きさについて図１２を参照して上記されているように、ワード線ＷＬからブロック絶縁体５５を介して、電子が電荷蓄積膜５４に入り込む。第２の方法では、データ消去の開始の時点で電荷蓄積膜５４に正孔はほとんど存在せず、電荷蓄積膜５４の電位は低い。このため、データ消去のための電圧の印加によって生じる電荷蓄積膜５４とワード線ＷＬとの電位差が大きく、電子が入り込みやすい。このことは、“０”ステートのメモリセルトランジスタＭＴのデータリテンション特性を悪化させる。

第１実施形態によれば、選択ブロックＢＬＫｓの全セルユニットＣＵに対して弱消去が行われ、第２グループセルユニットＣＵへの電圧印加が抑制されつつ第１グループセルユニットＣＵに対して強消去が行われ、第１グループセルユニットＣＵへの電圧印加が抑制されつつ第２グループセルユニットＣＵに対して強消去が行われる。全セルユニットＣＵに対する消去のための電圧印加により、第２の方法と異なり、部分５４Ｂにも正孔が入り込む。一方、全セルユニットＣＵに対する弱消去により、正孔の中濃度の領域は、部分５４Ｂのうちの中央以外のサブ部分５４Ｂ２に形成される。続く第１又は第２グループセルユニットＣＵへの強消去により、部分５４Ａは、十分に高濃度な、すなわち、第１及び第２の方法の使用の場合と同様の高濃度の正孔を含む状態になる。部分５４Ａの高濃度の正孔と、部分５４Ｂのうちのサブ部分５４Ｂ２の中濃度の正孔により、データ消去状態の及び“０”ステートのメモリセルトランジスタＭＴは、低い閾値電圧を有することが可能である。

また、全セルユニットデータ消去の終了により電荷蓄積膜５４はすでに中濃度の正孔を含んでいる。このため、第１及び第２グループセルユニットデータ消去で形成される、複数のワード線ＷＬと電荷蓄積膜５４とのそれぞれの間の電界の大きさ及び偏りは小さい。大きさ及び偏りの大きな電界による電荷蓄積膜５４に電子が入り込むことは抑制される。よって、第２の方法のような電荷蓄積膜５４に入り込んだ電子によるデータリテンション特性の劣化は抑制される。

以上より、記憶装置１は、高いデータリテンション特性を有するとともに、データ消去状態（及び“０”ステート）で低い閾値電圧を有するメモリセルトランジスタＭＴを有することができる。

また、第１実施形態の記憶装置１は、第２の方法でデータ消去に要する時間より短い時間でデータ消去を完了できる。第２の方法では、第１消去ループは、図１１を参照して上記されている時刻ｔ３～ｔ６の期間を要する。第２の方法では、第１消去ループのみでデータ消去が完了する（すなわち、消去ベリファイにパスする）ことは起こりづらいため、第２消去ループが必要なケースが多い。この場合、時刻ｔ３～時刻ｔ６の期間が、２回繰り返されることになる。この２回の繰返しの合計時間は、第１実施形態の時刻ｔ１～時刻ｔ６の期間より長い。一方、図１１を参照して上記されているように、第１実施形態では、データ消去は、第１ループで完了する可能性が高い。よって、記憶装置１がデータ消去に要する時間は、第２の方法によってデータ消去に要する時間より短い。

１．４．変形例
半導体２１は、ヒ素をドープされたシリコンを含むか、ヒ素をドープされたシリコンからなっていてｐ型の導電型を有していても良い。この場合、図３を参照して上記されている、ＧＩＤＬ電流を生成するための構成は必要なく、すなわち、半導体５１は図３を参照して上記されている分布のリンを含んでいなくてよい。この場合、全セルユニットデータ消去の間（図８を参照）、第１グループセルユニットデータ消去（図９を参照）、及び第２グループセルユニットデータ消去の間（図１０を参照）、選択ゲート線ＳＧＳＬは、電圧Ｖｓｇを受ける。電圧Ｖｓｇは、０Ｖより高く、選択ゲートトランジスタＳＴをオンさせる大きさを有し、電圧生成回路１４から供給される。

ＧＩＤＬ電流は、選択ゲートトランジスタＳＴからに代えて、又は選択ゲートトランジスタＳＴからに加えて、選択ゲートトランジスタＤＴから供給されてもよい。この場合、各選択ゲートトランジスタＤＴは、図３を参照して上記されている選択ゲートトランジスタＳＴと同様に、ＧＩＤＬ電流を生成できる構成を有する。すなわち、半導体５１及び導電体２５の組の導電体２７の側の端を含む部分は、リン（又はヒ素）を含み、ｎ型の導電型を有する。リンは、例えば、以下のように分布している。すなわち、半導体５１及び導電体２５の組のうちの導電体２５の上面から導電体２４の中央又はその近傍までの部分は、高濃度、例えば、１×１０^１９ａｔｏｍｓ／ｃｍ^３以上の濃度のリンを含む。半導体５１及び導電体２５の組のうちの導電体２４の中央より下方の部分は、より低い濃度のリンを含む。このような不純物の濃度分布により、選択ゲートトランジスタＤＴは、上側の部分において、ＧＩＤＬ電流を発生できるとともに、下側の部分において、ビット線ＢＬ（導電体２６）とメモリセルトランジスタＭＴ＿ｎ－１の接続及び非接続を制御するスイッチとしても機能できる。

データ消去の間に選択ゲートトランジスタＤＴにおいてＧＩＤＬ電流を生成するためには、図１３～図１６に示されているように、各ビット線ＢＬに、電圧生成回路１４によって高消去電圧Ｖｅｒａｈ又は低消去電圧Ｖｅｒａｌが印加される。図１３～図１５は、第１実施形態の第１変形例の記憶装置１のデータ消去の間の一状態を示す。図１６は、第１実施形態の記憶装置の或る動作の間の配線の電圧の波形を示す。図１３～図１６は、ＧＩＤＬ電流が、選択ゲートトランジスタＤＴ及びＳＴの両方で生成される例を示す。

図１３は、選択ブロックＢＬＫｓの全セルユニットデータ消去の間に配線に印加されている電圧を示し、図８に類似する。図１３に示されているように、選択ゲート線ＳＧＳＬに加えて、選択ゲート線ＳＧＤＬも選択電圧Ｖｓｇｅを受け続ける。ソース線ＳＬに加えて、全ビット線ＢＬも、低消去電圧Ｖｅｒａｌを受け続ける。

図１４は、選択ブロックＢＬＫｓの第１グループセルユニットデータ消去の間に配線に印加されている電圧を示し、図９に類似する。図１４に示されているように、選択ゲート線ＳＧＳＬに加えて、選択ゲート線ＳＧＤＬも選択電圧Ｖｓｇｅを受け続ける。ソース線ＳＬに加えて、全ビット線ＢＬも、高消去電圧Ｖｅｒａｈを受け続ける。

図１５は、選択ブロックＢＬＫｓの第２グループセルユニットデータ消去の間に配線に印加されている電圧を示し、図１０に類似する。図１６に示されているように、選択ゲート線ＳＧＳＬに加えて、選択ゲート線ＳＧＤＬも選択電圧Ｖｓｇｅを受け続ける。ソース線ＳＬに加えて、全ビット線ＢＬも、高消去電圧Ｖｅｒａｈを受け続ける。

図１６は、第１実施形態の第１変形例の記憶装置１のデータ消去の間にソース線に印加される電圧の波形を時間に沿って示し、図１１に類似する。図１６に示されているように、時刻ｔ１から時刻ｔ２に亘って、選択ブロックＢＬＫｓの全ビット線ＢＬに低消去電圧Ｖｅｒａｌが印加される。時刻ｔ３から時刻ｔ４に亘って、選択ブロックＢＬＫｓの全ビット線ＢＬに高消去電圧Ｖｅｒａｈが印加される。時刻ｔ５から時刻ｔ６に亘って、選択ブロックＢＬＫｓの全ビット線ＢＬに高消去電圧Ｖｅｒａｈが印加される。ソース線ＳＬに電圧が印加される期間とビット線ＢＬに印加される期間は、必ずしも一致していなくてもよい。少なくとも、図１３～図１５を参照して上記されている状態が生成されればよい。

ＧＩＤＬ電流が選択ゲートトランジスタＤＴのみで生成される例は、図１１を参照してなされている記述と図１６を参照してなされている記述から類推可能であるため、記述は省略される。

図８～図１０を参照して上記されているように、データ消去は、消去ベリファイ、及び（又は）第２ループを含んでいてもよい。さらに、全セルユニットデータ、第１グループセルユニットデータ消去、及び第２グループセルユニットデータ消去の１つ以上が、２回以上、行われてもよい。図１７は、それらの例を示し、第１実施形態の第２変形例の記憶装置１のデータ消去のフローを示す。

図１７に示されているように、ステップＳｔ１の後、シーケンサ１３は、消去ベリファイを行う（Ｓｔ１１）。消去ベリファイは、任意の基準で行われることが可能である。例えば、全ワード線ＷＬに、消去ベリファイ電圧が印加されることによって、１又は複数のＮＡＮＤストリングが導通するか（ＮＡＮＤストリング中の全メモリセルトランジスタＭＴがオンするか）否かが判断される。

消去ベリファイがフェイルの場合（Ｓｔ１２＿Ｎｏ）、シーケンサ１３は、全セルユニットデータ消去を行う（Ｓｔ１３）。ステップＳｔ１３は、ステップＳｔ１と同じである。ステップＳｔ１３での低消去電圧Ｖｅｒａｌは、ステップＳｔ１での低消去電圧Ｖｅｒａｌと同じであってもよいし、ステップＳｔ１での低消去電圧ＶｅｒａｌよりΔＶｖ１高くてもよい。ΔＶｖ１は、ステップＳｔ１１での消去ベリファイの結果に基づいて決定された大きさを有することが可能である。ステップＳｔ１３は、ステップＳｔ２に継続する。消去ベリファイがパスの場合（Ｓｔ１２＿Ｙｅｓ）、フローは、ステップＳｔ２に移行する。

ステップＳｔ２の後、シーケンサ１３は、消去ベリファイを行う（Ｓｔ２１）。消去ベリファイは、ステップＳｔ１２での消去ベリファイと同じく、任意の基準で行われることが可能である。例えば、ステップＳｔ２１での消去ベリファイ電圧は、ステップＳｔ１１での消去ベリファイ電圧より低い。

消去ベリファイがフェイルの場合（Ｓｔ２２＿Ｎｏ）、シーケンサ１３は、第１グループセルユニットデータ消去を行う（Ｓｔ２３）。ステップＳｔ２３は、ステップＳｔ２と同じである。ステップＳｔ２３での高消去電圧Ｖｅｒａｈは、ステップＳｔ２での高消去電圧Ｖｅｒａｈと同じであってもよいし、ステップＳｔ２での高消去電圧ＶｅｒａｈよりΔＶｖ２高くてもよい。ΔＶｖ２は、ステップＳｔ２１での消去ベリファイの結果に基づいて決定された大きさを有することが可能である。ステップＳｔ２３でステップＳｔ２での高消去電圧ＶｅｒａｈよりΔＶｖ２高い場合、ステップＳｔ２３での電圧ＶｗｌｅｒａはステップＳｔ２での電圧ＶｗｌｅｒａよりΔＶｖ２高くてもよい。ステップＳｔ２３は、ステップＳｔ３に継続する。消去ベリファイがパスの場合（Ｓｔ２２＿Ｙｅｓ）、フローは、ステップＳｔ３に移行する。

ステップＳｔ３の後、シーケンサ１３は、消去ベリファイを行う（Ｓｔ３１）。消去ベリファイは、ステップＳｔ１２での消去ベリファイと同じく、任意の基準で行われることが可能である。例えば、ステップＳｔ３１での消去ベリファイ電圧は、ステップＳｔ１１での消去ベリファイ電圧より低い。ステップＳｔ３１での消去ベリファイ電圧は、ステップＳｔ２１での消去ベリファイ電圧と同じであってもよいし、異なっていてもよい。

消去ベリファイがフェイルの場合（Ｓｔ３２＿Ｎｏ）、シーケンサ１３は、第２グループセルユニットデータ消去を行う（Ｓｔ３３）。ステップＳｔ３３は、ステップＳｔ３と同じである。ステップＳｔ３３での高消去電圧Ｖｅｒａｈは、ステップＳｔ３での高消去電圧Ｖｅｒａｈと同じであってもよいし、ステップＳｔ３での高消去電圧ＶｅｒａｈよりΔＶｖ３高くてもよい。ΔＶｖ３は、ステップＳｔ３１での消去ベリファイの結果に基づいて決定された大きさを有することが可能である。ステップＳｔ３３でステップＳｔ３での高消去電圧ＶｅｒａｈよりΔＶｖ３高い場合、ステップＳｔ３３での電圧ＶｗｌｅｒａはステップＳｔ３での電圧ＶｗｌｅｒａよりΔＶｖ２高くてもよい。ΔＶｖ３は、ΔＶｖ２と同じであってもよいし、異なっていてもよい。ステップＳｔ３３が終了すると、又は、消去ベリファイがパスすると（Ｓｔ３２＿Ｙｅｓ）、図１７のフローは終了する。

ステップＳｔ１１、Ｓｔ１２、及びＳｔ１３の組、ステップＳｔ２１、Ｓｔ２２、及びＳｔ２３の組、及びステップＳｔ３１、Ｓｔ３２、及びＳｔ３３の組の１つ又は２つのみが行われてもよい。さらに、図７を参照して上記されているように、図１７のフローを１つの消去ループとして、第２及びそれ以降の消去ループが行われてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

ＭＴ…メモリセルトランジスタ
ＷＬ…ワード線
ＢＬ…ビット線
ＳＵ…ストリングユニット
ＮＳ…ＮＡＮＤストリング
ＳＴ…選択ゲートトランジスタ
ＭＴ…メモリセルトランジスタ
ＤＴ…選択ゲートトランジスタ
ＣＵ…セルユニット
ＳＧＤＬ…選択ゲート線
ＳＧＳＬ…選択ゲート線
ＳＬ…ソース線

Claims (14)

1. 第１配線と、
   前記第１配線と接続された第１選択トランジスタと、
   第２選択トランジスタと、
   前記第１選択トランジスタと前記第２選択トランジスタとの間で直列に接続された第１メモリセルトランジスタ及び第２メモリセルトランジスタと、
   前記第１メモリセルトランジスタと接続された第１ワード線と、
   前記第２メモリセルトランジスタと接続された第２ワード線と、
   を備え、
   前記第１配線に第１電圧が印加されている第１期間中に前記第１ワード線及び前記第２ワード線に並行して前記第１電圧より低い第２電圧が印加され、
   前記第１配線に前記第１電圧より高い第３電圧が印加されている第２期間中に、前記第１ワード線に前記第２電圧が印加され、前記第２ワード線に前記第２電圧より高く前記第３電圧より低い第４電圧が印加され、
   前記第１配線に前記第３電圧が印加されている第３期間中に、前記第１ワード線に前記第４電圧が印加され、前記第２ワード線に前記第２電圧が印加される、
   記憶装置。
2. 前記第２期間中に、前記第１ワード線への前記第２電圧の前記印加と並行して前記第２ワード線に前記第４電圧が印加され、
   前記第３期間中に、前記第１ワード線への前記第４電圧の前記印加と並行して前記第２ワード線に前記第２電圧が印加される、
   請求項１に記載の記憶装置。
3. 前記第２期間は、前記第１期間に後続し、
   前記第３期間は、前記第２期間に後続する、
   請求項１に記載の記憶装置。
4. 第２期間及び前記第３期間は、前記第１期間より短い、
   請求項１に記載の記憶装置。
5. 前記第１電圧は、前記第３電圧の６５％以上８５％以下である、
   請求項１に記載の記憶装置。
6. 前記第４電圧は、前記第１電圧の８０％以上１２０％以下である、
   請求項１に記載の記憶装置。
7. 前記第１メモリセルトランジスタを含んだ複数の第１メモリセルトランジスタと、
   前記第２メモリセルトランジスタを含んだ複数の第２メモリセルトランジスタと、
   前記第１ワード線を含み、各々が、前記複数の第１メモリセルトランジスタの１つと接続された複数の第１ワード線と、
   前記第２ワード線を含み、各々が、前記複数の第２メモリセルトランジスタの１つと接続された複数の第２ワード線と、
   を備え、
   前記第１期間中に前記複数の第１ワード線及び前記複数の第２ワード線に並行して前記第２電圧が印加され、
   前記第２期間中に、前記複数の第１ワード線に前記第２電圧が印加され、前記複数の第２ワード線に前記第４電圧が印加され、
   前記第３期間中に、前記複数の第１ワード線に前記第４電圧が印加され、前記複数の第２ワード線に前記第２電圧が印加される、
   請求項１に記載の記憶装置。
8. 前記第２期間中に、前記複数の第１ワード線への前記第２電圧の前記印加と並行して前記複数の第２ワード線に前記第４電圧が印加され、
   前記第３期間中に、前記複数の第１ワード線への前記第４電圧の前記印加と並行して前記複数の第２ワード線に前記第２電圧が印加される、
   請求項７に記載の記憶装置。
9. 前記第２期間は、前記第１期間に後続し、
   前記第３期間は、前記第２期間に後続する、
   請求項７に記載の記憶装置。
10. 前記第２期間及び前記第３期間は、前記第１期間より短い、
    請求項７に記載の記憶装置。
11. 前記第１電圧は、前記第３電圧の６５％以上８５％以下である、
    請求項７に記載の記憶装置。
12. 前記第４電圧は、前記第１電圧の８０％以上１２０％以下である、
    請求項７に記載の記憶装置。
13. 前記複数の第１メモリセルトランジスタと前記複数の第２メモリセルトランジスタは、前記第１選択トランジスタと前記第２選択トランジスタとの間に１つずつ交互に直列に接続されている、
    請求項７に記載の記憶装置。
14. 前記複数の第１ワード線と前記複数の第２ワード線は、１つずつ交互に並ぶ、
    請求項１３に記載の記憶装置。