JP2024035163A - イメージセンサ - Google Patents

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杜原 權
Doowon Kwon
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Do Yeon Kim
京太 林
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Abstract

【課題】集積度及び電気的特性が向上したイメージセンサを提供することである。【解決手段】本発明の実施形態によるイメージセンサは、第１面及び上記第１面に対向する第２面を有する下部基板と、上記第１面上に配置される下部回路素子と、上記第１面上で上記下部回路素子と連結される下部配線構造物と、上記第２面上の下部ボンディングパッドと、上記下部ボンディングパッドと上記下部配線構造物との間で上記下部基板を貫通する下部ボンディングビアと、上記第１面上に配置されて上記下部ボンディングビアに接するランディング構造物、上記下部ボンディングパッド上で上記下部ボンディングパッドとボンディングされる上部ボンディングパッドと、上記上部ボンディングパッド上に配置され、光電変換素子を含む上部基板と、を含み、上記ランディング構造物の少なくとも一部は、上記下部回路素子と水平方向に重なる。【選択図】図６ａ

Description

本発明は、イメージセンサに関する。
イメージセンサは、光を受け入れて電気信号を生成する半導体基盤のセンサであり、複数のピクセルを有するピクセルアレイ、及び上記ピクセルアレイを駆動してイメージを生成するためのロジック回路などを含むことができる。上記ピクセルのそれぞれは、フォトダイオード、フォトダイオードで生成された電荷を電気信号に変換するピクセル回路を含むことができる。
本発明が達成しようとする技術的課題の一つは、集積度及び電気的特性が向上したイメージセンサを提供することである。
本発明の例示的な実施形態によるイメージセンサは、第１基板、上記第１基板上の第１回路素子、及び上記第１回路素子と連結される第１配線構造物を含む第１チップ構造物と；上記第１チップ構造物上に配置され、上記第１チップ構造物と向かい合う第１面及び上記第１面に対向する第２面を有する第２基板、上記第１面と上記第１チップ構造物との間の第２回路素子、上記第２回路素子と上記第１チップ構造物との間で第２回路素子と連結される第２配線構造物、上記第２基板を貫通する下部ボンディングビア、及び上記下部ボンディングビア上の下部ボンディングパッドを含む第２チップ構造物と；上記第２基板の上記第２面上に配置され、光電変換素子を含む第３基板、上記第２面と上記第３基板との間に配置される第３回路素子、上記第３回路素子と上記第２チップ構造物との間で上記第３回路素子と連結される第３配線構造物、上記第３配線構造物と連結される上部ボンディングビア、及び上記上部ボンディングビア下で上記下部ボンディングパッドとボンディングされる上部ボンディングパッドを含む第３チップ構造物と；を含み、上記第２チップ構造物は、上記下部ボンディングビアの下端と接触するランディング構造物をさらに含み、上記ランディング構造物は、上記第２回路素子のそれぞれのゲート電極と同じ物質を含むことができる。
本発明の例示的な実施形態によるイメージセンサは、第１面及び上記第１面に対向する第２面を有する下部基板と；上記第１面上に配置される下部回路素子と；上記第１面上で上記下部回路素子と連結される下部配線構造物と；上記第２面上の下部ボンディングパッドと；上記下部ボンディングパッドと上記下部配線構造物との間で上記下部基板を貫通する下部ボンディングビアと；上記第１面上に配置され、上記下部ボンディングビアに接するランディング構造物と；上記下部ボンディングパッド上で上記下部ボンディングパッドとボンディングされる上部ボンディングパッドと；上記上部ボンディングパッド上に配置され、光電変換素子を含む上部基板と；を含み、上記ランディング構造物の少なくとも一部は、上記下部回路素子と水平方向に重なることができる。
本発明の例示的な実施形態によるイメージセンサは、第１基板、上記第１基板上の第１回路素子、及び上記第１回路素子と連結される第１配線構造物を含む第１チップ構造物と；上記第１チップ構造物上に配置され、上記第１チップ構造物と向かい合う第１面及び上記第１面に対向する第２面を有する第２基板、上記第１面と上記第１チップ構造物との間の第２回路素子、上記第２回路素子と上記第１チップ構造物との間で上記第２回路素子と連結される第２配線構造物、上記第２基板を貫通する下部ボンディングビア、及び上記下部ボンディングビア上の下部ボンディングパッドを含む第２チップ構造物と；上記第２基板の上記第２面上に配置され、光電変換素子を含む第３基板、上記第２面と上記第３基板との間に配置される第３回路素子、上記第３回路素子と上記第２チップ構造物との間で上記第３回路素子と連結される第３配線構造物、上記第３配線構造物と連結される上部ボンディングビア、及び上記上部ボンディングビア下で上記下部ボンディングパッドとボンディングされる上部ボンディングパッドを含む第３チップ構造物と；を含み、上記下部ボンディングビアの下端は、上記第２回路素子のゲート電極の下面よりも高いレベルに位置することができる。
ランディング構造物がパターニング工程によってゲート電極とともに形成されることで、集積度及び電気的特性が改善されたイメージセンサが提供されることができる。
本発明の多様かつ有益な長所及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解されることができる。
本発明の例示的な実施形態によるイメージセンサを概略的に示したブロック図である。 本発明の例示的な実施形態によるイメージセンサを概略的に示した斜視図である。 本発明の例示的な実施形態によるイメージセンサのピクセル回路の一例を簡略的に図示した図面である。 本発明の例示的な実施形態によるイメージセンサのピクセル回路の他の例を簡略的に図示した図面である。 例示的な実施形態によるイメージセンサを概略的に示した平面図である。 例示的な実施形態によるイメージセンサを概略的に示した平面図である。 例示的な実施形態によるイメージセンサを概略的に示した断面図である。 例示的な実施形態によるイメージセンサを概略的に示した断面図である。 例示的な実施形態によるイメージセンサの一部分を拡大した部分拡大図である。 例示的な実施形態によるイメージセンサの一部分を拡大した部分拡大図である。 例示的な実施形態によるイメージセンサを概略的に示した平面図である。 例示的な実施形態によるイメージセンサを概略的に示した断面図である。 例示的な実施形態によるイメージセンサを概略的に示した断面図である。 例示的な実施形態によるイメージセンサを概略的に示した断面図である。 例示的な実施形態によるイメージセンサの製造方法を概略的に示したフローチャートである。 例示的な実施形態によるイメージセンサの製造方法を説明するための断面図である。 例示的な実施形態によるイメージセンサの製造方法を説明するための断面図である。 例示的な実施形態によるイメージセンサの製造方法を説明するための断面図である。 例示的な実施形態によるイメージセンサの製造方法を説明するための断面図である。 例示的な実施形態によるイメージセンサの製造方法を説明するための断面図である。 例示的な実施形態によるイメージセンサの製造方法を説明するための断面図である。 例示的な実施形態によるイメージセンサの製造方法を説明するための断面図である。 例示的な実施形態によるイメージセンサの製造方法を説明するための断面図である。 例示的な実施形態によるイメージセンサの製造方法を説明するための断面図である。 例示的な実施形態によるイメージセンサの製造方法を説明するための断面図である。 例示的な実施形態によるイメージセンサの製造方法を説明するための断面図である。
以下において、「上」、「上部」、「上面」、「下」、「下部」、「下面」、「側面」、「上端」、及び「下端」などの用語は、図面符号で表記されて別に呼ばれる場合を除いて、図面に基づいて指称するものと理解されることができる。『上部』、『中間』、及び『下部』などのような用語は、他の用語、例えば、『第１』、『第２』、及び『第３』などの用語に代わって明細書の構成要素を説明するために使用されてもよい。『第１』、『第２』、『第３』などの用語は、多様な構成要素を説明するために使用されることができるが、これらの構成要素は上記用語によって限定されるものではなく、『第１構成要素』は『第２構成要素』と名付けられることができる。
図１を参照して、本発明の例示的な実施形態によるイメージセンサについて説明する。図１は、本発明の例示的な実施形態によるイメージセンサを概略的に示したブロック図である。
図１を参照すると、イメージセンサ１は、ピクセルアレイ１０及びロジック回路２０などを含むことができる。
ピクセルアレイ１０は、複数の行及び複数の列に沿ってアレイ状に配置される複数のピクセルＰＸを含むことができる。複数のピクセルＰＸのそれぞれは、光に応答して電荷を生成する少なくとも１つの光電変換素子、及び光電変換素子が生成した電荷に対応するピクセル信号を生成するピクセル回路などを含むことができる。光電変換素子は、半導体物質で形成されるフォトダイオード、及び／又は有機物質で形成される有機フォトダイオードなどを含むことができる。例えば、上記ピクセル回路は、フローティングディフュージョン、転送トランジスタ、リセットトランジスタ、駆動トランジスタ、及び選択トランジスタなどを含むことができる。
実施形態によって複数のピクセルＰＸの構成は変わることができる。一例において、複数のピクセルＰＸのそれぞれは、有機物質を含む有機フォトダイオードを含むか、又は、デジタルピクセルで実現されてもよい。複数のピクセルＰＸがデジタルピクセルで実現される場合、複数のピクセルＰＸのそれぞれは、デジタルピクセル信号を出力するためのアナログ－デジタルコンバータを含むことができる。
ロジック回路２０は、ピクセルアレイ１０を制御するための回路を含むことができる。一例において、ロジック回路２０は、ロウドライバ２１、リードアウト回路２２、カラムドライバ２３、コントロールロジック２４などを含むことができる。ロウドライバ２１は、ピクセルアレイ１０をロウ（ＲＯＷ）ライン単位で駆動することができる。例えば、ロウドライバ２１は、ピクセル回路の転送トランジスタを制御する転送制御信号、リセットトランジスタを制御するリセット制御信号、選択トランジスタを制御する選択制御信号などを生成して上記ピクセルアレイ１０にロウライン単位で入力することができる。
リードアウト回路２２は、相関二重サンプラー（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｅｒ，ＣＤＳ）、アナログ－デジタルコンバータ（Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ，ＡＤＣ）などを含むことができる。上記相関二重サンプラーは、複数のピクセルＰＸ及びカラムラインを介して連結されることができる。上記相関二重サンプラーは、ロウドライバ２１のロウライン選択信号によって選択されるロウラインに連結される複数のピクセルＰＸから、カラムラインを介してピクセル信号を読み込むことができる。上記アナログ－デジタルコンバータは、相関二重サンプラーが検出したピクセル信号をデジタルピクセル信号に変換してカラムドライバ２３に伝達することができる。
カラムドライバ２３は、デジタルピクセル信号を仮に格納することができるラッチ、又はバッファ回路と増幅回路などを含むことができ、リードアウト回路２２から受信したデジタルピクセル信号を処理することができる。
ロウドライバ２１、上記リードアウト回路２２、及び上記カラムドライバ２３は、コントロールロジック２４によって制御されることができる。コントロールロジック２４は、ロウドライバ２１、リードアウト回路２２、及びカラムドライバ２３の動作タイミングを制御するためのタイミングコントローラなどを含むことができる。
複数のピクセルＰＸのうち、横方向に同じ位置に配置されるピクセルＰＸは、同じカラムラインを共有することができる。一例として、縦方向に同じ位置に配置されるピクセルＰＸは、ロウドライバ２１によって同時に選択され、カラムラインを介してピクセル信号を出力することができる。
一実施形態において、リードアウト回路２２は、カラムラインを介してロウドライバ２１が選択した複数のピクセルＰＸからピクセル信号を同時に得ることができる。ピクセル信号は、リセット電圧及びピクセル電圧を含むことができ、上記ピクセル電圧は、上記ピクセルＰＸのそれぞれにおいて光に反応して生成された電荷がリセット電圧に反映された電圧とすることができる。
図１に加えて、図２を参照して、本発明の例示的な実施形態によるイメージセンサ１の一例について説明する。図２は、本発明の例示的な実施形態によるイメージセンサ１を概略的に示した斜視図である。
図１及び図２を参照すると、例示的な実施形態によるイメージセンサ１は、順次積層された複数のチップを含むことができる。例えば、上記複数のチップは、上部チップＣＨ＿Ｕ、上部チップＣＨ＿Ｕ下の第１下部チップＣＨ＿Ｌ１、及び上記第１下部チップＣＨ＿Ｌ１下の第２下部チップＣＨ＿Ｌ２を含むことができる。
第１下部チップＣＨ＿Ｌ１及び上部チップＣＨ＿Ｕは、ピクセルアレイ１０を含むことができ、第２下部チップＣＨ＿Ｌ２は、ロジック回路２０を含むことができる。
ピクセルアレイ１０を構成する複数のピクセル（図１のＰＸ）のそれぞれの構成要素（ｅｌｅｍｅｎｔｓ）は、第１下部チップＣＨ＿Ｌ１と上部チップＣＨ＿Ｕに分けて配置されることができる。例えば、上部チップＣＨ＿Ｕは、第１ピクセル領域ＰＡ１を含むことができ、第１下部チップＣＨ＿Ｌ１は、第１ピクセル領域ＰＡ１と垂直に重なる第２ピクセル領域ＰＡ２を含むことができる。
上部チップＣＨ＿Ｕは、上記ピクセルアレイ１０の少なくとも一側に配置されるパッド領域ＰＡＤをさらに含むことができる。
次に、図１及び図２に加えて、図３ａを参照して、本発明の例示的な実施形態によるイメージセンサ１のピクセル回路の一例について説明する。図３ａは、本発明の例示的な実施形態によるイメージセンサのピクセル回路の一例を簡略的に図示した図面である。
図１及び図２に加えて、図３ａを参照すると、複数のピクセル（図１のＰＸ）のそれぞれは、光電変換素子ＰＤ及びピクセル回路を含むことができ、上記ピクセル回路は、転送トランジスタＴＸ、リセットトランジスタＲＸ、選択トランジスタＳＸ、及び駆動トランジスタＤＸなどを含むことができる。また、上記ピクセル回路は、光電変換素子ＰＤで生成された電荷が蓄積されるフローティングディフュージョン領域ＦＤをさらに含むことができる。
以下において、光電変換素子ＰＤは、光電変換素子ＰＤの一例であるフォトダイオードと称して説明する。
フォトダイオードＰＤは、外部から入射した光に反応して電荷を生成及び蓄積することができる。フォトダイオードＰＤは、実施形態によってフォトトランジスタ、フォトゲート、埋込フォトダイオードなどに代えてもよい。
転送トランジスタＴＸは、転送ゲートＴＧに入力される転送制御信号によってターン－オン、又は、ターン－オフされることができる。転送トランジスタＴＸは、フォトダイオードＰＤで生成された電荷をフローティングディフュージョン領域ＦＤに移動させることができる。フローティングディフュージョン領域ＦＤは、フォトダイオードＰＤで生成された電荷を格納することができる。フローティングディフュージョン領域ＦＤに蓄積された電荷の量によって駆動トランジスタＤＸが出力する電圧が変わることができる。
リセットトランジスタＲＸは、フローティングディフュージョン領域ＦＤに蓄積された電荷を除去してフローティングディフュージョン領域ＦＤの電圧をリセットさせることができる。リセットトランジスタＲＸのドレイン電極はフローティングディフュージョン領域ＦＤと連結され、ソース電極は電源電圧ＶＤＤに連結されることができる。リセットトランジスタＲＸがターンオンされると、リセットトランジスタＲＸのソース電極と連結された電源電圧ＶＤＤが上記フローティングディフュージョン領域ＦＤに印加され、リセットトランジスタＲＸがフローティングディフュージョン領域ＦＤに蓄積された電荷が除去されることができる。
駆動トランジスタＤＸは、ソースフォロアバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）として動作することができる。駆動トランジスタＤＸは、フローティングディフュージョン領域ＦＤの電圧変化を増幅し、これをカラムラインＣＯＬ１、ＣＯＬ２のいずれかに出力することができる。
選択トランジスタＳＸは、複数のピクセルＰＸのうち、行単位で読み出すピクセルＰＸを選択することができる。選択トランジスタＳＸがターンオンされると、駆動トランジスタＤＸの電圧がカラムラインＣＯＬ１、ＣＯＬ２のいずれかに出力されることができる。一例として、選択トランジスタＳＸがターンオンされると、カラムラインＣＯＬ１、ＣＯＬ２を介してリセット電圧又はピクセル電圧が出力されることができる。
それぞれの複数のピクセルＰＸは、接地電圧の入力を受けることができる接地領域ＧＮＤをさらに含むことができる。よって、それぞれの複数のピクセルＰＸは、接地領域ＧＮＤ、フォトダイオードＰＤ、転送トランジスタＴＸ、リセットトランジスタＲＸ、選択トランジスタＳＸ、及び駆動トランジスタＤＸを含むことができる。
それぞれの複数のピクセルＰＸにおいて、接地領域ＧＮＤ、フォトダイオードＰＤ、及び転送ゲートＴＧを含む転送トランジスタＴＸは、図２における上記上部チップＣＨ＿Ｕの第１ピクセル領域ＰＡ１内に配置されることができ、リセットトランジスタＲＸ、選択トランジスタＳＸ、及び駆動トランジスタＤＸは、図２における第１下部チップＣＨ＿Ｌ１の上記第２ピクセル領域ＰＡ２内に配置されることができる。
次に、図３ｂを参照して、本発明の例示的な実施形態によるイメージセンサ１のピクセル回路の他の例について説明する。図３ｂは、本発明の例示的な実施形態によるイメージセンサのピクセル回路の他の例を簡略的に図示した図面である。
図１及び図２に加えて、図３ｂを参照すると、互いに隣接した２つ以上のピクセルが、ピクセル回路に含まれるトランジスタの少なくとも一部を共有することができる。例えば、互いに隣接した４つのピクセルは、リセットトランジスタＲＸ、駆動トランジスタＤＸ１、ＤＸ２、及び選択トランジスタＳＸを共有することができる。
それぞれの互いに隣接した４つのピクセル、フォトダイオードＰＤ１－ＰＤ４、接地領域ＧＮＤ、転送ゲートＴＧ１－ＴＧ４を有する転送トランジスタＴＸ１－ＴＸ４、及びフローティングディフュージョン領域ＦＤ１－ＦＤ４を含むことができる。
一例において、上記４つのピクセルのうちの１番目のピクセルが配置される第１領域ＰＡ１ａは、接地領域ＧＮＤ、第１フォトダイオードＰＤ１、第１フローティングディフュージョン領域ＦＤ１、及び第１転送ゲートＴＧ１を有する第１転送トランジスタＴＸ１を含むことができる。第１領域ＰＡ１ａにおいて、第１フォトダイオードＰＤ１は、第１転送トランジスタＴＸ１を介して、第１フローティングディフュージョン領域ＦＤ１に連結されることができる。同様に、上記４つのピクセルのうちの２番目から４番目のピクセルが配置される第２から第４領域ＰＡ１ｂ－ＰＡ１ｄの第２から第４フォトダイオードＰＤ２－ＰＤ４は、第２から第４転送ゲートＴＧ２－ＴＧ４をそれぞれ含む第２から第４転送トランジスタＴＸ２－ＴＸ４を介して、第２から第４フローティングディフュージョン領域ＦＤ２－ＦＤ４に連結されることができる。
互いに隣接した４つのピクセルにおいて、第１から第４フローティングディフュージョン領域ＦＤ１－ＦＤ４は、配線などで互いに連結して、１つのフローティングディフュージョン領域ＦＤとして動作することができ、かかる上記第１から第４フローティングディフュージョン領域ＦＤ１－ＦＤ４を互いに連結した上記１つのフローティングディフュージョン領域ＦＤに上記第１から第４転送トランジスタＴＸ１－ＴＸ４を共通に連結することができる。
上記ピクセル回路は、リセットトランジスタＲＸ、第１及び第２駆動トランジスタＤＸ１、ＤＸ２、及び選択トランジスタＳＸを含むことができる。リセットトランジスタＲＸはリセット制御信号ＲＧによって制御され、選択トランジスタＳＸは選択制御信号ＳＥＬによって制御されることができる。例えば、４つのピクセルＰＸのそれぞれは、転送トランジスタＴＸに加えて１つのトランジスタをさらに含むことができる。４つのピクセルに含まれる４つのトランジスタのうち２つは、互いに並列に連結されて第１及び第２駆動トランジスタＤＸ１、ＤＸ２を提供し、残りの２つのトランジスタのうち１つは、選択トランジスタＳＸとして提供され、残りの１つは、リセットトランジスタＲＸを提供するように構成されることができる。
図３ｂを参照して説明した上記ピクセル回路は、１つの実施形態であるだけで、必ずしもこのような形態に限定されるものではない。例えば、４つのトランジスタのうち１つを駆動トランジスタとして割り当てた後、それ以外の１つを選択トランジスタとして割り当てることができる。また、残りの２つを互いに直列に連結して第１及び第２リセットトランジスタに割り当てることで、ピクセルの変換利得を調整できるイメージセンサを実現することができる。或いは、上記ピクセルＰＸのそれぞれに含まれるトランジスタの数によってピクセル回路が変わることができる。
次に、図４、図５、図６ａ、図６ｂ、図７ａ、及び図７ｂを参照して、本発明による例示的な実施形態によるイメージセンサ１について説明する。
図４及び図５は、例示的な実施形態によるイメージセンサを概略的に示した平面図である。図４は、図２の上部チップＣＨ＿Ｕの第１ピクセル領域ＰＡ１の一部である単位領域を図示した平面図であり、図５は、図２の第１下部チップＣＨ＿Ｌ１の第２ピクセル領域ＰＡ２の一部である単位領域を図示した平面図である。
図６ａ及び図６ｂは、例示的な実施形態によるイメージセンサを概略的に示した断面図である。図６ａは、図４及び図５の切断線Ｉ－Ｉ’に沿った断面図を図示し、図６ｂは、図４及び図５の切断線ＩＩ－ＩＩ’に沿った断面図を図示する。
図７ａ及び図７ｂは、例示的な実施形態によるイメージセンサの一部分を拡大した部分拡大図である。図７ａは、図６ａの‘Ａ’領域を拡大して図示し、図７ｂは、図６ｂの‘Ｂ’領域を拡大して図示する。
図４、図５、図６ａ、図６ｂ、図７ａ、及び図７ｂを参照すると、例示的な実施形態によるイメージセンサ１は、第１基板１０１を含む第１チップ構造物１００、第２基板２０１を含む第２チップ構造物２００、及び第３基板３０１を含む第３チップ構造物３００を含むことができる。第２チップ構造物２００は第１チップ構造物１００上に配置され、第３チップ構造物３００は第２チップ構造物２００上に配置されることができる。例示的な実施形態において、第１チップ構造物１００はロジックチップとすることができ、第２及び第３チップ構造物２００、３００は複数のピクセルＰＸを含むイメージセンサチップとすることができる。第１チップ構造物１００は、図２の第２下部チップＣＨ＿Ｌ２とすることができ、第２チップ構造物２００は、図２の第１下部チップＣＨ＿Ｌ１とすることができ、第３チップ構造物３００は、図２の上部チップＣＨ＿Ｕであることがある。図２及び図３で説明したように、第２チップ構造物２００は、リセットトランジスタＲＸ、選択トランジスタＳＸ、及び駆動トランジスタＤＸを含むことができ、第３チップ構造物３００は、転送トランジスタＴＸを含むことができる。
実施形態によって、第１チップ構造物１００は、ロジックチップ及びメモリチップを含む積層チップ構造物であってもよい。
例示的な実施形態によるイメージセンサ１の第１チップ構造物１００は、第１基板１０１に加えてさらに、第１基板１０１内で活性領域を限定する第１素子分離膜１０７、第１基板１０１上の第１回路素子１１０、第１回路素子１１０と連結される第１配線構造物１２０、第１配線構造物１２０上の第１ボンディング構造物１３０、及び第１基板１０１上で第１回路素子１１０及び第１配線構造物１２０を覆う第１絶縁層１８０を含むことができる。
第１基板１０１は、半導体基板とすることができる。例えば、第１基板１０１は半導体物質で形成された基板、例えば、単結晶シリコン基板とすることができる。第１回路素子１１０は、第１ゲート電極１１５及び第１ソース／ドレイン領域１１３を含むトランジスタなどのような素子を含むことができる。
第１配線構造物１２０は、第１回路素子１１０に電気的信号を印加することができる。第１配線構造物１２０は、第１ソース／ドレイン領域１１３に連結され、図示されていない領域で第１ゲート電極１１５と連結されてもよい。第１配線構造物１２０は、複数の層で配置される下部配線ライン１２１、１２３と下部配線ライン１２１、１２３との間、又は下部配線ライン１２１、１２３と第１基板１０１との間に配置される下部ビア１２２、１２４を含むことができる。下部ビア１２２、１２４は、柱状を有し、第１基板１０１に向かって幅が減少する傾斜した側面を有することができる。
例示的な実施形態において、第１配線構造物１２０は、第１基板１０１上の第１下部配線ライン１２１、第１下部配線ライン１２１と第１基板１０１との間の第１下部ビア１２２、第１下部配線ライン１２１上の第２下部配線ライン１２３、及び第１下部配線ライン１２１と第２下部配線ライン１２３との間の第２下部ビア１２４を含むことができる。但し、実施形態によって、第１配線構造物１２０を構成する配線ラインの数、ビアの数、及び配線ラインの配置関係は、多様に変更されることができる。
第１ボンディング構造物１３０は、第１配線構造物１２０上で第１配線構造物１２０と連結されることができる。第１ボンディング構造物１３０は、銅（Ｃｕ）などのような金属物質を含むことができる。第１ボンディング構造物１３０は、下部ボンディングパッド１３１、及び第１ボンディングパッド１３１と連結される第１ボンディングビア１３２を含むことができる。第１ボンディングパッド１３１及び第１ボンディングビア１３２は、シングルダマシン工程によって別途形成されることができるが、デュアルダマシン工程によって一体形成されてもよい。第１チップ構造物１００の第１ボンディングパッド１３１は、第２チップ構造物２００とのボンディング層として機能することができ、第２チップ構造物２００との電気的連結経路を提供することもできる。第１ボンディングパッド２３１は、複数個であってもよく、例えば、第１ボンディングパッド２３１の一部は、図６ａに図示されたように、下部の第１配線構造物１２０と連結されることなく、ボンディングのためにだけ配置されてもよい。
第１絶縁層１８０は、第１回路素子１１０及び第１配線構造物１２０を覆いながら第１ボンディング構造物１３０の一部を覆うことができる。第１絶縁層１８０は、第１ボンディングパッド１３１の下面及び側面を覆いながら第１ボンディングパッド１３１の上面を露出させることができる。例えば、第１絶縁層１８０の上面は、第１ボンディングパッド１３１の上面と実質的に共面をなすことができる。例示的な実施形態において、第１絶縁層１８０は、上面から所定の厚さのボンディング絶縁層を含むことができる。上記ボンディング絶縁層は、第２チップ構造物２００のボンディング絶縁層との誘電体－誘電体ボンディングのための層とすることができる。上記ボンディング絶縁層は、第１ボンディングパッド２３１の拡散防止層として機能することができ、例えば、ＳｉＯ、ＳｉＮ、ＳｉＣＮ、ＳｉＯＣ、ＳｉＯＮ、及びＳｉＯＣＮの少なくとも１つを含むことができる。
例示的な実施形態によるイメージセンサ１の第２チップ構造物２００は、第１チップ構造物１００と向かい合う第１面Ｓ１、及び第１面Ｓ１に対向する第２面Ｓ２を有する第２基板２０１、第２基板２０１内で活性領域ＡＣＴを限定する第２素子分離膜２０７、第２基板２０１の第１面Ｓ１上の第２回路素子２１０、第２回路素子２１０と連結される第２配線構造物２２０、第２基板２０１の第１面Ｓ１上の第２下部ボンディング構造物２３０、第２基板２０１の第２面Ｓ２上の第２上部ボンディング構造物２４０、第２基板２０１の第１面Ｓ１上の第２下部絶縁層２８０、及び第２基板２０１の第２面Ｓ２上の第２上部絶縁層２９０を含むことができる。
第２基板２０１は、半導体基板とすることができる。例えば、第２基板２０１は、半導体物質で形成された基板、例えば、単結晶シリコン基板とすることができる。本明細書において、第２基板２０１は、『下部基板』と称されることができる。
図５及び図６ａを参照すると、活性領域ＡＣＴは、第２基板２０１内で第２素子分離膜２０７によって定義されることができる。第２ソース／ドレイン領域２１７は、活性領域ＡＣＴ内に形成されたドーピング領域とすることができる。例示的な実施形態において、第２素子分離膜２０７によって分けられる領域の一部は、トランジスタを形成しない領域であるダミー活性領域とすることができる。例えば、上記ダミー活性領域は、ランディング構造物２４５又は第３ボンディングビア２４２が形成される領域に隣接した領域を含むことができる。
第２回路素子２１０は、第２ゲート電極２１５及び第２ソース／ドレイン領域２１７を含むトランジスタなどのような素子を含むことができる。第２ゲート電極２１５は、半導体物質、例えば、シリコン、ゲルマニウム、又はこれらの組み合わせを含むことができる。第２ゲート電極２１５は、ｎ型又はｐ型にドープされた層を含むことができるが、これとは異なり、ドープされていない層を含んでもよい。例示的な実施形態において、第２回路素子２１０は、第１中間素子２１１、第２中間素子２１２、及び第３中間素子２１３を含むことができる。第１中間素子２１１は、図３ｂの駆動トランジスタＤＸ１、ＤＸ２のいずれかとすることができ、第２中間素子２１２は、図３ｂのリセットトランジスタＲＸとすることができ、第３中間素子２１３は、図３ｂの選択トランジスタＳＸとすることができる。但し、第２回路素子２１０の種類及び配置関係は、これとは異なり、多様に変更されることができる。本明細書において、第２回路素子２１０は、『下部回路素子』と称されることができる。
第２配線構造物２２０は、第２基板２０１と第１チップ構造物１００との間に配置されることができる。第２配線構造物２２０は、第２回路素子２１０に電気的信号を印加することができる。第２配線構造物２２０は、第２ソース／ドレイン領域２１７に連結され、図示されていない領域で第２ゲート電極２１５と連結されてもよい。第２配線構造物２２０は、複数の層で配置される中間配線ライン２２１、２２３、２２５、及び中間配線ライン２２１、２２３、２２５の間、又は中間配線ライン２２１、２２３、２２５と第２基板２０１との間に配置される中間ビア２２２、２２４、２２６を含むことができる。中間ビア２２２、２２４、２２６は、柱状を有し、第２基板２０１に向かって幅が減少する傾斜した側面を有することができる。この場合、中間ビア２２２、２２４、２２６の上記側面が傾斜した方向は、下部ビア１２２、１２４の上記側面が傾斜した方向とは異なることがある。但し、実施形態によって、中間ビア２２２、２２４、２２６及び下部ビア１２２、１２４は、一定の幅を有して垂直に延長される側面を有してもよい。
例示的な実施形態において、第２配線構造物２２０は、第２基板２０１の第１面Ｓ１上の第１中間配線ライン２２１、第１中間配線ライン２２１と第２基板２０１との間の第１中間ビア２２２、第１中間配線ライン２２１下の第２中間配線ライン２２３、第１中間配線ライン２２１と第２中間配線ライン２２３との間の第２中間ビア２２４、第２中間配線ライン２２３下の第３中間配線ライン２２５、及び第２中間配線ライン２２３と第３中間配線ライン２２５との間の第３中間ビア２２６を含むことができる。但し、実施形態によって、第２配線構造物２２０を構成する配線ラインの数及びビアの数は、多様に変更されることができる。本明細書において、第２配線構造物２２０は、『下部配線構造物』と称されてもよい。
例示的な実施形態において、第２チップ構造物２００は、第１及び第２絶縁ライナー２８１、２８２をさらに含むことができる。第１絶縁ライナー２８１は、第２基板２０１の第１面Ｓ１上にコンフォーマル（ｃｏｎｆｏｒｍａｌ）に形成されることができる。第２絶縁ライナー２８２は、第１絶縁ライナー２８１及び第２ゲート電極２１５と第２下部絶縁層２８０との間に配置されることができる。第２絶縁ライナー２８２は、ランディング構造物２４５と第２下部絶縁層２８０との間に配置されることができる。例えば、第１絶縁ライナー２８１は、シリコン酸化物又は低誘電体物質を含み、第２絶縁ライナー２８２は、シリコン窒化物を含むことができる。第１絶縁ライナー２８１の一部は、第２回路素子２１０のゲート誘電層の役割を果たすことができ、第１及び第２絶縁ライナー２８２は、第２配線構造物２２０のエッチング停止層の役割を果たすことができる。
第２下部ボンディング構造物２３０は、第２配線構造物２２０下で第２配線構造物２２０と連結されることができる。第２下部ボンディング構造物２３０は、第１チップ構造物１００とのボンディングのための構造物とすることができる。第２下部ボンディング構造物２３０は、銅（Ｃｕ）などのような金属物質を含むことができる。第２下部ボンディング構造物２３０は、第２ボンディングパッド２３１、及び第２ボンディングパッド２３１と連結される第２ボンディングビア２３２を含むことができる。第２ボンディングパッド２３１及び第２ボンディングビア２３２は、シングルダマシン工程によって別途形成されることができるが、デュアルダマシン工程によって一体形成されてもよい。第２チップ構造物２００の第２ボンディングパッド２３１は、第１チップ構造物１００の第１ボンディングパッド１３１に接することができる。第２ボンディングパッド２３１は、ボンディング層として機能することができ、第１チップ構造物１００との電気的連結経路を提供することもできる。第２ボンディングパッド２３１は、複数個であってもよく、例えば、第２ボンディングパッド２３１の一部は、図６ａに図示されたように、上部の第２配線構造物２２０と連結されることなく、ボンディングのためにだけ配置されてもよい。
第２下部絶縁層２８０は、第２基板２０１の第１面Ｓ１上で第２回路素子２１０及び第２配線構造物２２０を覆いながら第２下部ボンディング構造物２３０の一部を覆うことができる。第２下部絶縁層２８０は、第２ボンディングパッド２３１の上面及び側面を覆いながら第２ボンディングパッド２３１の下面を露出させることができる。例えば、第２下部絶縁層２８０の下面は、第２ボンディングパッド２３１の下面と実質的に共面をなすことができる。例示的な実施形態において、第２下部絶縁層２８０は、下面から所定の厚さのボンディング絶縁層を含むことができる。上記ボンディング絶縁層は、第１チップ構造物１００のボンディング絶縁層との誘電体－誘電体ボンディングのための層とすることができる。
第２上部ボンディング構造物２４０は、第３チップ構造物３００とのボンディングのための構造物とすることができる。第２上部ボンディング構造物２４０は、第２基板２０１の第２面Ｓ２上の第３ボンディングパッド２４１、第２基板２０１の第１面Ｓ１上に配置されるランディング構造物２４５、及び第３ボンディングパッド２４１とランディング構造物２４５との間に配置される第３ボンディングビア２４２を含むことができる。第３ボンディングパッド２４１は、銅（Ｃｕ）などの金属物質を含むことができ、第３ボンディングビア２４２は、銅（Ｃｕ）、タングステン（Ｗ）などの金属物質を含むことができる。第３ボンディングパッド２４１は、第３ボンディングビア２４２と同じ金属物質を含むことができるが、これに限定されるものではない。
第３ボンディングパッド２４１は、第２基板２０１の第２面Ｓ２上で第２基板２０１から離隔して配置されることができる。第３ボンディングビア２４２は、第２基板２０１を貫通する貫通ビアとすることができる。第３ボンディングビア２４２の上端は第３ボンディングパッド２４１に接し、第３ボンディングビア２４２の下端はランディング構造物２４５に接することができる。本明細書において、『下端』とは、第１基板１０１に向かう方向への一端（ｏｎｅ ｅｎｄ）を意味し、『上端』とは、第１基板１０１から遠ざかる方向への一端を意味することができる。第３ボンディングビア２４２の上記上端は、第２基板２０１の第２面Ｓ２よりも高いレベルに位置することができ、第３ボンディングビア２４２の上記下端は、第１中間ビア２２２の下端よりも高いレベルに位置することができる。本明細書において、『レベル』とは、第１基板１０１の上面からの距離を意味することができる。第３ボンディングビア２４２の下端は、第２ゲート電極２１５の下面よりも高いレベルに位置することができる。第３ボンディングビア２４２は、一定の幅を有して垂直に延長する側面を有する柱状とすることができるが、実施形態によって、上記上端から上記下端に向かうにつれて幅が減少する形状であり、傾斜した側面を有する柱状であってもよい。本明細書において、第３ボンディングパッド２４１は、『下部ボンディングパッド』と称されることができ、第３ボンディングビア２４２は、『下部ボンディングビア』と称されることができる。
例示的な実施形態において、第２上部ボンディング構造物２４０は、第３ボンディングビア２４２と第２基板２０１との間の絶縁スペーサ２４４をさらに含むことができる。第３ボンディングビア２４２は、絶縁スペーサ２４４によって第２基板２０１から離隔することができる。絶縁スペーサ２４４の外側面は、第２基板２０１によって取り囲まれ、絶縁スペーサ２４４の下面は、ランディング構造物２４５によって覆われることができる。絶縁スペーサ２４４の下面は、第２基板２０１の第１面Ｓ１と共面をなすことができる。
ランディング構造物２４５は、図５に図示されたように、第３ボンディングビア２４２よりも大きい平面積を有することができる。例示的な実施形態において、ランディング構造物２４５は、第３ボンディングパッド２４１よりも大きい平面積を有することができるが、これに限定されず、第３ボンディングパッド２４１よりも小さい平面積を有してもよい。
ランディング構造物２４５は、第１中間配線ライン２２１よりも高いレベルに位置することができる。即ち、ランディング構造物２４５は、第１中間配線ライン２２１よりも第２基板２０１に近く配置されることができる。ランディング構造物２４５の下面は、第１中間ビア２２２の下端よりも高いレベルに位置することができる。ランディング構造物２４５は、第２回路素子２１０の少なくとも一部と水平方向に重なる部分を含むことができる。例示的な実施形態において、ランディング構造物２４５は、第２回路素子２１０の第２ゲート電極２１５と実質的に同じレベルで第２回路素子２１０と並んで配置されることができる。これによって、第１基板１０１と垂直な垂直方向で、ランディング構造物２４５の長さは、第２回路素子２１０の第２ゲート電極２１５の長さと実質的に同一とすることができる。
ランディング構造物２４５は、半導体物質を含むことができる。ランディング構造物２４５は、第２回路素子２１０のそれぞれの第２ゲート電極２１５と同じ物質を含むことができる。ランディング構造物２４５は、例えば、多結晶シリコンを含むことができる。
ランディング構造物２４５は、第２回路素子２１０の第２ゲート電極２１５と同じ工程で形成され、パターニングによって第２回路素子２１０と分けられる領域とすることができる。これによって、ランディング構造物２４５は、第２ゲート電極２１５と同じ物質を有して同じ高さを有することができる。
例示的な実施形態において、ランディング構造物２４５は、第２回路素子２１０から離隔して配置されることができるが、これに限定されない。
図５、図６ａ、及び図６ｂを参照すると、ランディング構造物２４５は、第１中間配線ライン２２１とは異なるレベル、即ち、第１中間配線ライン２２１よりも高いレベルに配置されるため、第１中間配線ライン２２１の配線自由度を向上させることができる。上記配線自由度は、例えば、配線配置のためのレイアウト段階での配線同士の間の密接度、又は配線形成のための工程段階での工程マージンなどを意味することができる。これによって、集積度が向上したイメージセンサ１が提供されることができる。
例示的な実施形態によるイメージセンサ１において、ランディング構造物２４５を第１中間配線ライン２２１とは異なるレベルに配置させることで、中間配線ライン２２１と同じレベルにランディング構造物２４５を形成して発生し得る寄生キャパシタンスを減少させることができる。即ち、第１中間配線ライン２２１と同じレベルに配置され、図５のランディング構造物２４５の領域に該当する平面積を有するランディング配線の代わり、本実施形態によるランディング構造物２４５を用いることによって、電気的特性が向上したイメージセンサ１が提供されることができる。また、第３ボンディングビア２４２の下端が第１中間配線ライン２２１よりも高いレベルに配置されることによって、第３ボンディングビア２４２と第２配線構造物２２０との寄生キャパシタンスが減少することができる。これによって、電気的特性が向上したイメージセンサ１が提供されることができる。
第２上部絶縁層２９０は、第２基板２０１の第２面Ｓ２上で第２基板２０１を覆うことができる。第２上部絶縁層２９０は、第３ボンディングパッド２４１の下面及び上面を覆いながら第３ボンディングパッド２４１の上面を露出させることができる。例えば、第２上部絶縁層２９０の上面は、第３ボンディングパッド２４１の上面と実質的に共面をなすことができる。例示的な実施形態において、第３下部絶縁層２９０は、上面から所定の厚さのボンディング絶縁層を含むことができる。上記ボンディング絶縁層は、第３チップ構造物３００のボンディング絶縁層との誘電体－誘電体ボンディングのための層とすることができる。
例示的な実施形態によるイメージセンサ１の第３チップ構造物３００は、第２チップ構造物２００に向かう第３面、及び上記第３面に対向する第４面を有する第３基板３０１に加えて、上記第３面に配置され、活性領域を限定する第３素子分離膜３０７、第３基板３０１の上記第３面上に配置される第３回路素子３１０、第３回路素子３１０と連結される第３配線構造物３２０、第３配線構造物３２０下の第３ボンディング構造物３４０、及び第３基板３０１の上記第３面と上記第２チップ構造物２００との間で第３回路素子３１０及び第３配線構造物３２０を覆う第３絶縁層３８０を含むことができる。
例示的な実施形態において、第３チップ構造物３００は、第３基板３０１の上記第４面上に配置される水平絶縁層３９１、水平絶縁層３９１上のグリッドパターン３９２、水平絶縁層３９１及びグリッドパターン３９２を覆うカラーフィルタ３９３、及びカラーフィルタ３９３上のマイクロレンズ３９５をさらに含むことができる。
第３基板３０１は、半導体基板とすることができる。例えば、上記第３基板３０１は、半導体物質で形成された基板、例えば、単結晶シリコン基板とすることができる。第３基板３０１の上記第３面は、第３絶縁層３８０と接触することができる。
第３基板３０１内には、光電変換素子ＰＤが配置されることができる。光電変換素子ＰＤは、入射光に対応する電荷を生成及び蓄積することができる。例えば、光電変換素子ＰＤは、フォトダイオード、フォトトランジスタ、フォトゲート、埋込フォトダイオード（ｐｉｎｎｅｄ ｐｈｏｔｏ ｄｉｏｄｅ；ＰＰＤ）、及びこれらの組み合わせを含むことができる。本明細書において、第３基板３０１は、『上部基板』と称されてもよい。
例示的な実施形態において、第３チップ構造物３００は、分離構造物ＰＩをさらに含むことができる。分離構造物ＰＩは、それぞれの光電変換素子ＰＤを取り囲むように配置されることができる。分離構造物ＰＩの少なくとも一部は、第３基板３０１を貫通することができる。分離構造物ＰＩは、第３素子分離膜３０７と連結されることができる。分離構造物ＰＩは、多結晶シリコンの分離パターン、及び上記分離パターンの側面を取り囲むシリコン酸化物の分離絶縁層を含むことができるが、分離構造物ＰＩをなす物質及び層の数は、これに限定されず、多様に変更されることができる。
第３素子分離膜３０７は、第３基板３０１の上記第３面に配置され、活性領域を限定することができる。上記活性領域の一部は、フローティングディフュージョン領域ＦＤを含むことができる。フローティングディフュージョン領域ＦＤは、図３ｂのフローティングディフュージョン領域ＦＤと同一又は類似の機能を行うことができる。
第３回路素子３１０は、第３ゲート電極３１５、及び第３ゲート電極と第３基板３０１との間のゲート誘電層３１３を含むことができる。第３回路素子３１０は、隣接した光電変換素子ＰＤから隣接したフローティングディフュージョン領域ＦＤに電荷を転送することができる。例示的な実施形態において、第３回路素子３１０は、図３ｂの転送トランジスタＴＸとすることができる。本明細書において、第３回路素子３１０は、『上部回路素子』と称されてもよい。
第３配線構造物３２０は、第３回路素子３１０に電気的信号を印加することができる。第３配線構造物３２０は、互いに異なる高さレベルに位置する上部配線ライン３２１、３２３、及び上部ビア３２２、３２４を含むことができる。上部ビア３２２、３２４は、柱状を有することができる。上部ビア３２２、３２４は、第３基板３０１に向かって幅が減少する傾斜した側面を有することができるが、これとは異なり、一定の幅を有して垂直に延長される側面を有してもよい。
例示的な実施形態において、第３配線構造物３２０は、第３基板３０１の上記第３面上の第１上部配線ライン３２１、第１上部配線ライン３２１と第３基板３０１との間の第１上部ビア３２２、第１上部配線ライン３２１下の第２上部配線ライン３２３、及び上記第１上部配線ライン３２１と上記第２上部配線ライン３２３との間の第２上部ビア３２４を含むことができる。但し、実施形態によって、第３配線構造物３２０を構成する配線ラインの数及びビアの数は、多様に変更されることができる。本明細書において、第３配線構造物３２０は、『上部配線構造物』と称されてもよい。
第３ボンディング構造物３４０は、第３配線構造物３２０下で第３配線構造物３２０と連結されることができる。第３ボンディング構造物３４０は、第２チップ構造物２００とのボンディングのための構造物とすることができる。第３ボンディング構造物３４０は、第４ボンディングパッド３４１、及び第４ボンディングパッド３４１と連結される第４ボンディングビア３４２を含むことができる。第４ボンディングパッド３４１は、銅（Ｃｕ）などの金属物質を含むことができ、第４ボンディングビア３４２は、銅（Ｃｕ）、タングステン（Ｗ）などの金属物質を含むことができる。第４ボンディングパッド３４１は、第４ボンディングビア３４２と同じ金属物質を含むことができるが、これに限定されるものではない。本明細書において、第４ボンディングパッド３４１は、『上部ボンディングパッド』と称され、第４ボンディングビア３４２は、『上部ボンディングビア』と称されることができる。
第４ボンディングパッド３４１は、第３ボンディングパッド２４１に接することができる。第４ボンディングパッド３４１は、ボンディング層として機能することができ、第２チップ構造物２００との電気的連結経路を提供することもできる。
第３絶縁層３８０は、第３基板３０１の上記第３面上で第３回路素子３１０及び第３配線構造物３２０を覆いながら第３ボンディング構造物３４０の一部を覆うことができる。第３絶縁層３８０は、第４ボンディングパッド３４１の上面及び側面を覆いながら第４ボンディングパッド３４１の下面を露出させることができる。例示的な実施形態において、第３絶縁層３８０は、下面から所定の厚さのボンディング絶縁層を含むことができる。
水平絶縁層３９１は、第３基板３０１の上記第４面上で第３基板３０１を覆うことができる。水平絶縁層３９１は、分離構造物ＰＩを覆うことができる。
例示的な実施形態において、水平絶縁層３９１は、順次積層された複数の層を含むことができる。水平絶縁層３９１は、シリコンで形成されることができる第３基板３０１の上記第４面での急激な屈折率変化によって発生し得る光の反射を防止できる反射防止層を含むことができる。例えば、水平絶縁層３９１は、アルミニウム酸化物層、ハフニウム酸化物層、シリコン酸窒化物層、シリコン酸化物層、及びシリコン窒化物層の少なくとも２つ以上の層を含むことができる。例えば、水平絶縁層３９１は、順次積層された第１から４層を含むことができる。上記第１層はアルミニウム酸化物層であり、それぞれの上記第２及び第４層はハフニウム酸化物層であり、上記第３層はシリコン酸化物層とすることができる。
グリッドパターン３９２は、水平絶縁層３９１上に配置されることができる。平面において、グリッドパターン３９２は、複数のピクセルＰＸの間に配置されることができる。グリッドパターン３９２の少なくとも一部は、分離構造物ＰＩと垂直に重なることができる。グリッドパターン３９２は、絶縁性物質、例えば、低屈折率（ｌｏｗ ｒｅｆｒａｃｔｉｖｅ ｉｎｄｅｘ，ＬＲＩ）物質、例えば、Ｓｉ、Ａｌ、又はこれらの組み合わせを含む酸化物又は窒化物とすることができる。また、グリッドパターン３９２は、多孔性構造のシリコン酸化物又は網状構造のシリカナノ粒子を含んでもよい。
カラーフィルタ３９３は、水平絶縁層３９１上に配置されて水平絶縁層３９１及びグリッドパターン３９２を覆うことができる。カラーフィルタ３９３は、特定の波長の光を通過させて光電変換素子ＰＤに至らせることができる。それぞれのカラーフィルタ３９３は、それぞれのピクセルＰＸと垂直に重なることができる。カラーフィルタ３９３は、例えば、樹脂に金属又は金属酸化物を含む顔料（ｐｉｇｍｅｎｔ）を混合した物質で形成されることができる。
カラーフィルタ３９３は、互いに異なるカラーを含む第１から第３カラーフィルタ３９３ａ、３９３ｂ、３９３ｃを含むことができる。第１から第３カラーフィルタ３９３ａ、３９３ｂ、３９３ｃは、第１色（ｃｏｌｏｒ）の第１カラーフィルタ１６０ａ、上記第１色とは異なる第２色の第２カラーフィルタ１６０ｂ、及び上記第１及び第２色とは異なる第３色の第３カラーフィルタ１６０ｃを含むことができる。例えば、上記第１色は緑色（ｇｒｅｅｎ ｃｏｌｏｒ）とすることができ、上記第２色は赤色（ｒｅｄ ｃｏｌｏｒ）とすることができ、上記第３色は青色（ｂｌｕｅ ｃｏｌｏｒ）とすることができる。
マイクロレンズ３９５は、カラーフィルタ３９３上に配置されることができる。それぞれのマイクロレンズ３９５は、第１チップ構造物１００から遠ざかる方向に凸状とすることができる。マイクロレンズ３９５は、入射する光を光電変換素子ＰＤ内に集光させることができる。マイクロレンズ３９５は、透明なフォトレジスト物質又は透明な熱硬化性樹脂物質で形成されることができる。例えば、マイクロレンズ３９５は、ＴＭＲ系列の樹脂（Ｔｏｋｙｏ Ｏｈｋａ Ｋｏｇｏ，Ｃｏ．製品）又はＭＦＲ系列の樹脂（Ｊａｐａｎ Ｓｙｎｔｈｅｔｉｃ Ｒｕｂｂｅｒ Ｃｏｒｐｏｒａｔｉｏｎ製品）で形成されることができるが、これらの物質に限定されるものではない。
例示的な実施形態において、マイクでレンズ３９５のそれぞれは、それぞれのカラーフィルタ３９３と垂直に重なることができる。
次に、上述したイメージセンサの構成要素の多様な変形例について説明する。
図８は、例示的な実施形態によるイメージセンサを概略的に示した平面図である。図８は、図５に対応する領域を図示した平面図である。
図９ａ及び図９ｂは、例示的な実施形態によるイメージセンサを概略的に示した断面図である。図９ａは、図８の切断線ＩＩ－ＩＩ’に沿った断面図を図示し、図９ｂは、図８の切断線ＩＩＩ－ＩＩＩ’に沿った断面図を図示する。
図８から図９ｂを参照すると、例示的な実施形態によるイメージセンサ２は、図４から図７ｂのイメージセンサ２とは異なるランディング構造物２４５’、及び第２配線構造物２２０’を含むことができる。
ランディング構造物２４５’は、パッド部分２４５ＰＰ、及びパッド部分２４５ＰＰから延長される連結部分２４５ＣＰを含むことができる。パッド部分２４５ＰＰは、図４から図７ｂで説明したランディング構造物と同一又は類似の特徴を有することができる。連結部分２４５ＣＰは、パッド部分２４５ＰＰと第２回路素子２１０の少なくとも一部、例えば、第１中間素子２１１を連結することができる。連結部分２４５ＣＰは、第１中間素子２１１の第２ゲート電極２１５と一体的に連結されることができる。例示的な実施形態において、パッド部分２４５ＰＰ、連結部分２４５ＣＰ、及び第１中間素子２１１のゲート電極２１５は、実質的に同じレベルに配置され、垂直方向に同じ長さを有することができる。例えば、第１中間素子は、図３ｂの駆動トランジスタＤＸとすることができる。
第２配線構造物２２０’は、図４から図７ｂとは異なる構造の第１中間配線ライン２２１’及び第１中間ビア２２２’を含むことができる。平面において、第１中間配線ライン２２１’及び第１中間ビア２２２’は、第１中間素子２１１と重ならないこともある。第１中間素子２１１は、連結部分２４５ＣＰによって第３チップ構造物３００と電気的に連結されることによって、パッド部分２４５ＰＰと第１中間素子２１１との間の別途の配線構造物が省略されることができる。これによって、図４から図７ｂのイメージセンサ１と比較して、第２配線構造物２２０’の上記配線自由度が比較的向上するか、又は、上記寄生キャパシタンスが比較的減少するなどのような集積度及び電気的特性が改善されたイメージセンサ２が提供されることができる。
図１０は、例示的な実施形態によるイメージセンサを概略的に示した断面図である。図１０は、図６ａに対応する断面を図示する。
図１０を参照すると、例示的な実施形態によるイメージセンサ３において、第３ボンディングビア２４２は、第２素子分離膜２０７に接することができる。図６ａと比較して、ランディング構造物２４５と隣接した領域で第２基板２０１内に第２素子分離膜２０７が配置されることができる。例示的な実施形態において、第２素子分離膜２０７は、ランディング構造物２４５の全体と平面で重なるように形成されることができるが、これに限定されるものではない。第２素子分離膜２０７は、絶縁スペーサ２４４とともに、第３ボンディングビア２４２と第２基板２０１を離隔させることができる。
図１１は、例示的な実施形態によるイメージセンサの製造方法を概略的に示したフローチャートである。
図１２ａから図１２ｇは、例示的な実施形態によるイメージセンサの製造方法を説明するための断面図である。図１２ａから図１２ｇは、図６ａに対応する領域を図示する。
図１１及び図１２ａを参照すると、第１チップ構造物１００及び第２チップ構造物２００をボンディングさせることができる（Ｓ１０１）。
第１チップ構造物１００を形成することができる。第１チップ構造物１００を形成するとは、第１基板１０１を準備し、第１基板１０１上で活性領域を限定する第１素子分離膜１０７を形成し、第１基板１０１上に第１回路素子１１０を形成し、第１基板１０１上で第１回路素子１１０と電気的に連結される第１配線構造物１２０、第１配線構造物１２０上の第１ボンディング構造物１３０、及び第１回路素子１１０及び第１配線構造物１２０を覆う第１絶縁層１８０を形成することを含むことができる。平坦化工程を行うことで、第１絶縁層１８０の上面と第１ボンディング構造物１３０の第１ボンディングパッド１３１の上面とが実質的に共面をなすようになる。
第２チップ構造物２００を形成することができる。第２チップ構造物２００を形成するとは、第２基板２０１を準備し、第２基板２０１上で活性領域ＡＣＴを限定する第２素子分離膜２０７を形成し、第２基板２０１上に第２回路素子２１０及びランディング構造物２４５を形成し、第２基板２０１上で第２回路素子２１０と電気的に連結される第２配線構造物２２０、第２配線構造物２２０上の第２下部ボンディング構造物２３０、及び第２回路素子２１０及び第２配線構造物２２０を覆う第２下部絶縁層２８０を形成することを含むことができる。
第２基板２０１上に第１絶縁ライナー２８１を形成した後、半導体物質層を蒸着し、パターニング工程を行うことで、第２回路素子２１０及びランディング構造物２４５が形成されることができる。これによって、ランディング構造物２４５は、第２回路素子２１０の第２ゲート電極２１５と同じ物質を含み、第２回路素子２１０の高さと実質的に同じ長さの高さを有することができる。例示的な実施形態において、ランディング構造物２４５は、第２ゲート電極２１５から離隔することができるが、実施形態によって、上記パターニング工程の工程条件を調整して第２ゲート電極２１５と一体的に連結されるように形成されてもよい。
平坦化工程によって、第２下部絶縁層２８０の上面と第２下部ボンディング構造物２３０の第２ボンディングパッド２３１の上面とが実質的に共面をなすようになる。
次に、第１チップ構造物１００上で第２チップ構造物２００を裏返してボンディング工程を行うことで、第１チップ構造物１００及び第２チップ構造物２００を接合させることができる。上記ボンディング工程は、第１チップ構造物１００の第１ボンディングパッド１３１及び第２チップ構造物２００の第２ボンディングパッド２３１を接合させるＣｕ－Ｃｕボンディング工程を含むことができる。また、実施形態によって、上記ボンディング工程は、第１絶縁層１８０と第２下部絶縁層２８０との間の誘電体－誘電体ボンディング工程をさらに含むことができる。
図１１及び図１２ｂを参照すると、第２チップ構造物２００内に延長する開口部ＯＰを形成することができる（Ｓ１０２）。
第２基板２０１の一部を除去するグラインディング工程を行った後、第２上部絶縁層２９０の一部及び第１マスクＭ１を順次蒸着することができる。第１マスクＭ１を用いてエッチング工程を行うことで、第２上部絶縁層２９０及び第２基板２０１を貫通する開口部ＯＰを形成することができる。開口部ＯＰを形成した後、第１マスクＭ１を除去することができる。
図１２ｃを参照すると、第２チップ構造物２００上に予備絶縁スペーサ２４４’を形成することができる。
第２上部絶縁層２９０及び開口部ＯＰをコンフォーマルに覆う絶縁物質層を蒸着することで、予備絶縁スペーサ２４４’を形成することができる。上記絶縁物質層は、例えば、シリコン酸化物を含むことができるが、これに限定されない。予備絶縁スペーサ２４４’は、開口部ＯＰの側壁及び底面を覆うことができる。
図１２ｄを参照すると、予備絶縁スペーサ２４４’の一部を除去することができる。
別途のマスク層を用いた異方性エッチング工程を行うことで、開口部ＯＰの底面に配置される予備絶縁スペーサ２４４’の一部を除去することができる。上記異方性エッチング工程によって第１絶縁ライナー２８１も同時に除去され、ランディング構造物２４５が露出するようになる。実施形態によって、上記異方性エッチング工程によってランディング構造物２４５の一部が同時に除去されてもよい。
図１１及び図１２ｅを参照すると、開口部ＯＰ内に絶縁スペーサ２４４及び下部ボンディングビア２４２を形成することができる（Ｓ１０２）。
開口部ＯＰの内部及び予備絶縁スペーサ２４４’上に金属物質層を蒸着し、平坦化工程を行うことで、絶縁スペーサ２４４及び下部ボンディングビア２４２を形成することができる。例示的な実施形態において、絶縁スペーサ２４４は、上記平坦化工程によって第２上部絶縁層２９０上に配置される部分が除去され、残存する予備絶縁スペーサ２４４’部分であって、開口部ＯＰの側壁を取り囲む予備絶縁スペーサ２４４’部分を意味することができる。実施形態によって、上記平坦化工程によって第２上部絶縁層２９０上の予備絶縁スペーサ２４４’部分が全部除去されずに残存してもよい。下部ボンディングビア２４２は、第２予備絶縁スペーサ２４４’上に配置された上記金属物質層部分が上記平坦化工程によって除去され、開口部ＯＰ内に残存する上記金属物質層部分を意味することができる。上記金属物質層は、例えば、銅（Ｃｕ）又はタングステン（Ｗ）を含むことができる。実施形態によって、ランディング構造物２４５の一部を同時に除去しながら開口部ＯＰが形成された場合、下部ボンディングビア２４２の下端は、ランディング構造物２４５内に所定の深さだけに延長されることができる。
図１１及び図１２ｆを参照すると、下部ボンディングビア２４２上に下部ボンディングパッド２４１を形成することができる（Ｓ１０３）。
下部ボンディングビア２４２及び絶縁スペーサ２４４を覆う第２上部絶縁層２９０をさらに形成し、エッチング工程を行って下部ボンディングビア２４２を露出させる開口部内に金属物質を蒸着して下部ボンディングパッド２４１を形成することができる。上記金属物質は、例えば、銅（Ｃｕ）を含むことができる。
但し、実施形態によって、図１２ｅ及び図１２ｆでの説明とは異なり、下部ボンディングビア２４２及び下部ボンディングパッド２４１は、１つの蒸着工程によって形成されてもよい。
図１１及び図１２ｇを参照すると、第２チップ構造物２００及び第３チップ構造物３００をボンディングすることができる（Ｓ１０４）。
第３チップ構造物３００を形成することができる。第３チップ構造物３００を形成するとは、第３基板３０１を準備し、第３基板３０１内に分離構造物ＰＩ及び光電変換素子ＰＤを形成し、第２基板３０１の活性領域を限定する第３素子分離膜３０７を形成し、第３基板３０１上に第３回路素子３１０、第３回路素子３１０と連結される第３配線構造物３２０、及び第３配線構造物３２０を覆う第３絶縁層３８０を形成し、第３ボンディング構造物３４０を形成することを含むことができる。分離構造物ＰＩ、光電変換素子ＰＤ、及び第３素子分離膜３０７を形成する順序は、多様に変形されることができる。
次に、第３チップ構造物３００の第３ボンディング構造物、及び第２チップ構造物２００の第２上部ボンディング構造物を用いてボンディング工程を行うことで、第２チップ構造物２００及び第３チップ構造物３００をボンディングすることができる。
次に、図６ａ及び図６ｂを参照すると、第３基板３０１の一部を除去するグラインディング工程を行い、水平絶縁層３９１、グリッドパターン３９２、カラーフィルタ３９３、及びマイクロレンズ３９５を形成することでイメージセンサ１を形成することができる。
図１３ａから図１３ｄは、例示的な実施形態によるイメージセンサの製造方法を説明するための断面図である。図１３ａから図１３ｄは、図６ａに対応する領域を図示する。図１３ａから図１３ｄは、図１１のＳ１０２段階、又は図１２ｂから図１２ｅ段階に対応する段階の変形例を説明するための図面である。
図１３ａを参照すると、第２基板２０１を貫通する開口部ＯＰを形成することができる。図１２ａでの説明と同一又は類似するように、第１チップ構造物１００及び第２チップ構造物２００をボンディングした後、第２基板２０１上に第２マスク層Ｍ２を形成し、第２マスク層Ｍ２を用いたエッチング工程を行って第２基板２０１の一部を除去することで開口部ＯＰを形成することができる。次に、第２マスク層Ｍ２を除去することができる。
図１３ｂを参照すると、予備絶縁スペーサ２４４”を形成することができる。
第２基板２０１を覆って開口部ＯＰを埋めるように絶縁物質を蒸着することで、予備絶縁スペーサ２４４”を形成することができる。予備絶縁スペーサ２４４”は、開口部ＯＰを完全に埋めるように形成されることができる。予備絶縁スペーサ２４４”は、例えば、シリコン酸化物を含むことができる。
図１３ｃを参照すると、第３マスク層Ｍ３を用いてランディング構造物２４５を露出させることができる。
予備絶縁スペーサ２４４”上にフォトレジスト物質を蒸着して露光工程を行うことで第３マスク層Ｍ３を形成し、第３マスク層Ｍ３を用いてエッチング工程を行うことで予備絶縁スペーサ２４４”の一部を除去し、ランディング構造物２４５を露出させることができる。上記エッチング工程を行って予備絶縁スペーサ２４４”において開口部ＯＰに対応する領域の一部を除去し、第１絶縁ライナー２８１を同時に除去することでランディング構造物２４５を露出させることができる。
図１３ｄを参照すると、下部ボンディングビア２４２を形成することができる。
露出したランディング構造物２４５と連結されるように上記開口部ＯＰに対応する領域内に金属物質を蒸着し、平坦化工程を行うことで、下部ボンディングビア２４２を形成することができる。
次に、図１２ｆ及び図１２ｇでの説明と同一又は類似するように後続工程を行うことで、イメージセンサ１を形成することができる。
本発明は、上述した実施形態及び添付の図面によって限定されるものではなく、添付の特許請求の範囲によって限定される。したがって、特許請求の範囲に記載された本発明の技術的思想から逸脱しない範囲内で、当技術分野の通常の知識を有する者によって様々な形態の置換、変形及び変更、実施形態の組み合わせが可能であり、これも本発明の範囲に属するといえる。
１００：第１チップ構造物
１１０：第１回路素子
１２０：第１配線構造物
１３０：第１ボンディング構造物
２００：第２チップ構造物
２１０：第２回路素子
２３０：第２下部ボンディング構造物
２４０：第２上部ボンディング構造物
２４１：下部ボンディングパッド
２４２：下部ボンディングビア
３００：第３チップ構造物
３１０：第３回路素子
３４０：第３ボンディング構造物

Claims (10)

  1. 第１基板、前記第１基板上の第１回路素子、及び前記第１回路素子と連結される第１配線構造物を含む第１チップ構造物と、
    前記第１チップ構造物上に配置され、前記第１チップ構造物と向かい合う第１面及び前記第１面に対向する第２面を有する第２基板、前記第１面と前記第１チップ構造物との間の第２回路素子、前記第２回路素子と前記第１チップ構造物との間で第２回路素子と連結される第２配線構造物、前記第２基板を貫通する下部ボンディングビア、及び前記下部ボンディングビア上の下部ボンディングパッドを含む第２チップ構造物と、
    前記第２基板の前記第２面上に配置され、光電変換素子を含む第３基板、前記第２面と前記第３基板との間に配置される第３回路素子、前記第３回路素子と前記第２チップ構造物との間で前記第３回路素子と連結される第３配線構造物、前記第３配線構造物と連結される上部ボンディングビア、及び前記上部ボンディングビア下で前記下部ボンディングパッドとボンディングされる上部ボンディングパッドを含む第３チップ構造物と、を含み、
    前記第２チップ構造物は、前記下部ボンディングビアの下端と接触するランディング構造物をさらに含み、
    前記第２回路素子は、ゲート電極を含み、
    前記ランディング構造物は、前記第２回路素子のそれぞれの前記ゲート電極と同じ物質を含む、イメージセンサ。
  2. 前記ランディング構造物は、多結晶シリコンを含む、請求項１に記載のイメージセンサ。
  3. 前記第２配線構造物は、複数のレベルに配置される中間配線ライン及び中間ビアを含み、
    前記中間配線ラインは、前記第２回路素子と最も隣接したレベルに位置する第１中間配線ラインを含み、
    前記ランディング構造物は、前記第１中間配線ラインよりも高いレベルに位置する、請求項１に記載のイメージセンサ。
  4. 前記中間ビアは、前記第１中間配線ラインと前記第２回路素子のうち第２回路素子を連結する第１中間ビアを含み、
    前記ランディング構造物の下面は、前記第１中間ビアの下端よりも高いレベルに位置する、請求項３に記載のイメージセンサ。
  5. 前記ランディング構造物は、前記第２回路素子の少なくとも一部と水平に重なる部分を含む、請求項１に記載のイメージセンサ。
  6. 前記ランディング構造物は、前記第２回路素子から離隔して配置される、請求項１に記載のイメージセンサ。
  7. 前記第２回路素子は、第１中間素子、第２中間素子、及び第３中間素子を含み、
    前記ランディング構造物は、前記第１中間素子に延長される連結部分をさらに含み、
    前記ランディング構造物の前記連結部分は、前記第１中間素子のゲート電極と一体的に連結される、請求項１に記載のイメージセンサ。
  8. 前記第２配線構造物は、複数のレベルに配置される中間配線ライン及び中間ビアを含み、
    前記中間配線ラインは、前記第２回路素子と最も隣接したレベルに位置する第１中間配線ラインを含み、
    前記中間ビアは、前記第１中間配線ラインと前記第２及び第３中間素子のうち１つを連結する第１中間ビアを含み、
    平面において、前記第１中間配線ライン及び前記第１中間ビアは、前記第１中間素子と重ならない、請求項７に記載のイメージセンサ。
  9. 第１面及び前記第１面に対向する第２面を有する下部基板と、
    前記第１面上に配置される下部回路素子と、
    前記第１面上で前記下部回路素子と連結される下部配線構造物と、
    前記第２面上の下部ボンディングパッドと、
    前記下部ボンディングパッドと前記下部配線構造物との間で前記下部基板を貫通する下部ボンディングビアと、
    前記第１面上に配置され、前記下部ボンディングビアに接するランディング構造物と、
    前記下部ボンディングパッド上で前記下部ボンディングパッドとボンディングされる上部ボンディングパッドと、
    前記上部ボンディングパッド上に配置され、光電変換素子を含む上部基板と、を含み、
    前記ランディング構造物の少なくとも一部は、前記下部回路素子と水平方向に重なる、イメージセンサ。
  10. 前記ランディング構造物の垂直方向への高さは、前記下部回路素子の前記垂直方向への高さと実質的に同一である、請求項９に記載のイメージセンサ。
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