KR20240030755A - 이미지 센서 - Google Patents

이미지 센서 Download PDF

Info

Publication number
KR20240030755A
KR20240030755A KR1020220110185A KR20220110185A KR20240030755A KR 20240030755 A KR20240030755 A KR 20240030755A KR 1020220110185 A KR1020220110185 A KR 1020220110185A KR 20220110185 A KR20220110185 A KR 20220110185A KR 20240030755 A KR20240030755 A KR 20240030755A
Authority
KR
South Korea
Prior art keywords
substrate
circuit elements
bonding
image sensor
wiring
Prior art date
Application number
KR1020220110185A
Other languages
English (en)
Inventor
장민호
권두원
김도연
임경태
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220110185A priority Critical patent/KR20240030755A/ko
Priority to US18/203,677 priority patent/US20240072091A1/en
Priority to CN202311100420.2A priority patent/CN117641963A/zh
Priority to JP2023138764A priority patent/JP2024035163A/ja
Publication of KR20240030755A publication Critical patent/KR20240030755A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08123—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting directly to at least two bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Geometry (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

본 발명의 실시예들에 따른 이미지 센서는, 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 하부 기판, 상기 제1 면 상에 배치되는 하부 회로 소자들, 상기 제1 면 상에서 상기 하부 회로 소자들과 연결되는 하부 배선 구조물, 상기 제2 면 상의 하부 본딩 패드, 상기 하부 본딩 패드와 상기 하부 배선 구조물 사이에서 상기 하부 기판을 관통하는 하부 본딩 비아, 상기 제1 면 상에 배치되고 상기 하부 본딩 비아와 접하는 랜딩 구조물, 상기 하부 본딩 패드 상에서 상기 하부 본딩 패드와 본딩되는 상부 본딩 패드, 및 상기 상부 본딩 패드 상에 배치되고 광전 변환 소자들을 포함하는 상부 기판을 포함하고, 상기 랜딩 구조물의 적어도 일부는 상기 하부 회로 소자들과 수평 방향으로 중첩된다.

Description

이미지 센서{IMAGE SENSOR}
본 발명은 이미지 센서에 관한 것이다.
이미지 센서는 빛을 받아들여 전기 신호를 생성하는 반도체 기반의 센서로서, 복수의 픽셀들을 갖는 픽셀 어레이와, 상기 픽셀 어레이를 구동하고 이미지를 생성하기 위한 로직 회로 등을 포함할 수 있다. 상기 픽셀들 각각은 포토 다이오드, 포토 다이오드에서 생성된 전하를 전기 신호로 변환하는 픽셀 회로를 포함할 수 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 전기적 특성이 향상된 이미지 센서를 제공하는 것이다.
본 발명의 예시적인 실시예들에 따른 이미지 센서는, 제1 기판, 상기 제1 기판 상의 제1 회로 소자들, 및 상기 제1 회로 소자들과 연결되는 제1 배선 구조물을 포함하는 제1 칩 구조물, 상기 제1 칩 구조물 상에 배치되고 상기 제1 칩 구조물과 마주보는 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 제2 기판, 상기 제1 면과 상기 제1 칩 구조물 사이의 제2 회로 소자들, 상기 제2 회로 소자들과 상기 제1 칩 구조물 사이에서 제2 회로 소자들과 연결되는 제2 배선 구조물, 상기 제2 기판을 관통하는 하부 본딩 비아, 및 상기 하부 본딩 비아 상의 하부 본딩 패드를 포함하는 제2 칩 구조물, 및 상기 제2 기판의 상기 제2 면 상에 배치되고 광전 변환 소자들을 포함하는 제3 기판, 상기 제2 면과 상기 제3 기판 사이에 배치되는 제3 회로 소자들, 상기 제3 회로 소자들과 상기 제2 칩 구조물 사이에서 상기 제3 회로 소자들과 연결되는 제3 배선 구조물, 상기 제3 배선 구조물과 연결되는 상부 본딩 비아, 및 상기 상부 본딩 비아 아래에서 상기 하부 본딩 패드와 본딩되는 상부 본딩 패드를 포함하는 제3 칩 구조물을 포함하고, 상기 제2 칩 구조물은, 상기 하부 본딩 비아의 하단과 접촉하는 랜딩 구조물을 더 포함하고, 상기 랜딩 구조물은 상기 제2 회로 소자들 각각의 게이트 전극과 동일한 물질을 포함할 수 있다.
본 발명의 예시적인 실시예들에 따른 이미지 센서는, 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 하부 기판, 상기 제1 면 상에 배치되는 하부 회로 소자들, 상기 제1 면 상에서 상기 하부 회로 소자들과 연결되는 하부 배선 구조물, 상기 제2 면 상의 하부 본딩 패드, 상기 하부 본딩 패드와 상기 하부 배선 구조물 사이에서 상기 하부 기판을 관통하는 하부 본딩 비아, 상기 제1 면 상에 배치되고 상기 하부 본딩 비아와 접하는 랜딩 구조물, 상기 하부 본딩 패드 상에서 상기 하부 본딩 패드와 본딩되는 상부 본딩 패드, 및 상기 상부 본딩 패드 상에 배치되고 광전 변환 소자들을 포함하는 상부 기판을 포함하고, 상기 랜딩 구조물의 적어도 일부는 상기 하부 회로 소자들과 수평 방향으로 중첩될 수 있다.
본 발명의 예시적인 실시예들에 따른 이미지 센서는, 제1 기판, 상기 제1 기판 상의 제1 회로 소자들, 및 상기 제1 회로 소자들과 연결되는 제1 배선 구조물을 포함하는 제1 칩 구조물, 상기 제1 칩 구조물 상에 배치되고 상기 제1 칩 구조물과 마주보는 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 제2 기판, 상기 제1 면과 상기 제1 칩 구조물 사이의 제2 회로 소자들, 상기 제2 회로 소자들과 상기 제1 칩 구조물 사이에서 상기 제2 회로 소자들과 연결되는 제2 배선 구조물, 상기 제2 기판을 관통하는 하부 본딩 비아, 및 상기 하부 본딩 비아 상의 하부 본딩 패드를 포함하는 제2 칩 구조물, 및 상기 제2 기판의 상기 제2 면 상에 배치되고 광전 변환 소자들을 포함하는 제3 기판, 상기 제2 면과 상기 제3 기판 사이에 배치되는 제3 회로 소자들, 상기 제3 회로 소자들과 상기 제2 칩 구조물 사이에서 상기 제3 회로 소자들과 연결되는 제3 배선 구조물, 상기 제3 배선 구조물과 연결되는 상부 본딩 비아, 및 상기 상부 본딩 비아 아래에서 상기 하부 본딩 패드와 본딩되는 상부 본딩 패드를 포함하는 제3 칩 구조물을 포함하고, 상기 하부 본딩 비아의 하단은 상기 제2 회로 소자들의 게이트 전극의 하면보다 높은 레벨에 위치할 수 있다.
랜딩 구조물이 패터닝 공정을 통해 게이트 전극과 함께 형성됨에 따라, 집적도 및 전기적 특성이 개선된 이미지 센서가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 예시적인 실시예에 따른 이미지 센서를 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 예시적인 실시예에 따른 이미지 센서를 개략적으로 나타낸 사시도이다.
도 3a는 본 발명의 예시적인 실시예에 따른 이미지 센서의 픽셀 회로의 일 예를 간략하게 도시한 도면이다.
도 3b는 본 발명의 예시적인 실시예에 따른 이미지 센서의 픽셀 회로의 다른 예를 간략하게 도시한 도면이다.
도 4 및 도 5는 예시적인 실시예들에 따른 이미지 센서를 개략적으로 나타낸 평면도들이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 이미지 센서를 개략적으로 나타낸 단면도들이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 이미지 센서의 일부분을 확대한 부분 확대도들이다.
도 8은 예시적인 실시예들에 따른 이미지 센서를 개략적으로 나타낸 평면도이다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 이미지 센서를 개략적으로 나타낸
단면도들이다.
도 10은 예시적인 실시예들에 따른 이미지 센서를 개략적으로 나타낸 단면도이다.
도 11은 예시적인 실시예들에 따른 이미지 센서의 제조 방법을 개략적으로 나타낸 흐름도이다.
도 12a 내지 도 12g는 예시적인 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
도 13a 내지 도 13d는 예시적인 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
이하에서, '상', '상부', '상면', '하', '하부', '하면', '측면','상단', '하단' 등의 용어는 도면부호로 표기되어 별도로 지칭되는 경우를 제외하고, 도면을 기준으로 지칭하는 것으로 이해될 수 있다. "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다. "제1", "제2" 및 "제3"등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
도 1을 참조하여, 본 발명의 예시적인 실시예에 따른 이미지 센서를 설명하기로 한다. 도 1은 본 발명의 예시적인 실시예에 따른 이미지 센서를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 이미지 센서(1)는 픽셀 어레이(10)와 로직 회로(20) 등을 포함할 수 있다.
픽셀 어레이(10)는 복수의 행들과 복수의 열들을 따라서 어레이 형태로 배치되는 복수의 픽셀들(PX)을 포함할 수 있다. 복수의 픽셀들(PX) 각각은 빛에 응답하여 전하를 생성하는 적어도 하나의 광전 변환 소자, 및 광전 변환 소자가 생성한 전하에 대응하는 픽셀 신호를 생성하는 픽셀 회로 등을 포함할 수 있다. 광전 변환 소자는 반도체 물질로 형성되는 포토 다이오드, 및/또는 유기 물질로 형성되는 유기 포토 다이오드 등을 포함할 수 있다. 예를 들어, 상기 픽셀 회로는 플로팅 디퓨전, 전송 트랜지스터, 리셋 트랜지스터, 구동 트랜지스터, 및 선택 트랜지스터 등을 포함할 수 있다.
실시예들에 따라 복수의 픽셀들(PX)의 구성은 달라질 수 있다. 일 예에서, 복수의 픽셀들(PX) 각각은 유기 물질을 포함하는 유기 포토 다이오드를 포함하거나, 또는 디지털 픽셀로 구현될 수도 있다. 복수의 픽셀들(PX)이 디지털 픽셀로 구현되는 경우, 복수의 픽셀들(PX) 각각은 디지털 픽셀 신호를 출력하기 위한 아날로그-디지털 컨버터를 포함할 수 있다.
로직 회로(20)는 픽셀 어레이(10)를 제어하기 위한 회로들을 포함할 수 있다. 일 예에서, 로직 회로(20)는 로우 드라이버(21), 리드아웃 회로(22), 칼럼 드라이버(23), 컨트롤 로직(24) 등을 포함할 수 있다. 로우 드라이버(21)는 픽셀 어레이(10)를 로우(ROW) 라인들 단위로 구동할 수 있다. 예를 들어, 로우 드라이버(21)는 픽셀 회로의 전송 트랜지스터를 제어하는 전송 제어 신호, 리셋 트랜지스터를 제어하는 리셋 제어 신호, 선택 트랜지스터를 제어하는 선택 제어 신호 등을 생성하여 상기 픽셀 어레이(10)에 로우 라인 단위로 입력할 수 있다.
리드아웃 회로(22)는 상관 이중 샘플러(Correlated Double Sampler, CDS), 아날로그-디지털 컨버터(Analog-to-Digital Converter, ADC) 등을 포함할 수 있다. 상기 상관 이중 샘플러들은, 복수의 픽셀들(PX)과 칼럼 라인들을 통해 연결될 수 있다. 상기 상관 이중 샘플러들은 로우 드라이버(21)의 로우 라인 선택 신호에 의해 선택되는 로우 라인에 연결되는 복수의 픽셀들(PX)로부터, 칼럼 라인들을 통해 픽셀 신호를 읽어올 수 있다. 상기 아날로그-디지털 컨버터는 상관 이중 샘플러가 검출한 픽셀 신호를 디지털 픽셀 신호로 변환하여 칼럼 드라이버(23)에 전달할 수 있다.
칼럼 드라이버(23)는 디지털 픽셀 신호를 임시로 저장할 수 있는 래치 또는 버퍼 회로와 증폭 회로 등을 포함할 수 있으며, 리드아웃 회로(22)로부터 수신한 디지털 픽셀 신호를 처리할 수 있다.
로우 드라이버(21), 상기 리드아웃 회로(22) 및 상기 칼럼 드라이버(23)는 컨트롤 로직(24)에 의해 제어될 수 있다. 컨트롤 로직(24)은 로우 드라이버(21), 리드아웃 회로(22) 및 칼럼 드라이버(23)의 동작 타이밍을 제어하기 위한 타이밍 컨트롤러 등을 포함할 수 있다.
복수의 픽셀들(PX) 중에서 가로 방향으로 같은 위치에 배치되는 픽셀들(PX)은 동일한 칼럼 라인을 공유할 수 있다. 일례로, 세로 방향으로 같은 위치에 배치되는 픽셀들(PX)은 로우 드라이버(21)에 의해 동시에 선택되며 칼럼 라인들을 통해 픽셀 신호를 출력할 수 있다.
일 실시예에서 리드아웃 회로(22)는 칼럼 라인들을 통해 로우 드라이버(21)가 선택한 복수의 픽셀들(PX)로부터 픽셀 신호를 동시에 획득할 수 있다. 픽셀 신호는 리셋 전압과 픽셀 전압을 포함할 수 있으며, 상기 픽셀 전압은 상기 픽셀들(PX) 각각에서 빛에 반응하여 생성된 전하가 리셋 전압에 반영된 전압일 수 있다.
도 1과 함께, 도 2를 참조하여, 본 발명의 예시적인 실시예에 따른 이미지 센서(1)의 일 예에 대하여 설명하기로 한다. 도 2는 본 발명의 예시적인 실시예에 따른 이미지 센서(1)를 개략적으로 나타낸 사시도이다.
도 1 및 도 2를 참조하면, 예시적인 실시예에 따른 이미지 센서(1)는 차례로 적층된 복수의 칩들을 포함할 수 있다. 예를 들어, 상기 복수의 칩들은 상부 칩(CH_U), 상부 칩(CH_U) 아래의 제1 하부 칩(CH_L1), 및 상기 제1 하부 칩(CH_L1) 아래의 제2 하부 칩(CH_L2)을 포함할 수 있다.
제1 하부 칩(CH_L1) 및 상부 칩(CH_U)은 픽셀 어레이(10)를 포함할 수 있고, 제2 하부 칩(CH_L2)은 로직 회로(20)를 포함할 수 있다.
픽셀 어레이(10)를 구성하는 복수의 픽셀들(도 1의 PX) 각각의 구성요소들(elements)은 제1 하부 칩(CH_L1)과 상부 칩(CH_U)에 나뉘어 배치될 수 있다. 예를 들어, 상부 칩(CH_U)은 제1 픽셀 영역(PA1)을 포함할 수 있고, 제1 하부 칩(CH_L1)은 제1 픽셀 영역(PA1)과 수직하게 중첩하는 제2 픽셀 영역(PA2)을 포함할 수 있다.
상부 칩(CH_U)은 상기 픽셀 어레이(10)의 적어도 일 측에 배치되는 패드 영역(PAD)을 더 포함할 수 있다.
다음으로, 도 1 및 도 2와 함께, 도 3a를 참조하여, 본 발명의 예시적인 실시예에 따른 이미지 센서(1)의 픽셀 회로의 일 예를 설명하기로 한다. 도 3a는 본 발명의 예시적인 실시예에 따른 이미지 센서의 픽셀 회로의 일 예를 간략하게 도시한 도면이다.
도 1 및 도 2와 함께, 도 3a를 참조하면, 복수의 픽셀들(도 1의 PX) 각각은 광전 변환 소자(PD)와 픽셀 회로를 포함할 수 있고, 상기 픽셀 회로는 전송 트랜지스터(TX)와 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 구동 트랜지스터(DX) 등을 포함할 수 있다. 또한 상기 픽셀 회로는, 광전 변환 소자(PD)에서 생성된 전하가 축적되는 플로팅 디퓨전 영역(FD)을 더 포함할 수 있다.
이하에서, 광전 변환 소자(PD)는 광전 변환 소자(PD)의 일 예인 포토 다이오드로 지칭하여 설명하기로 한다.
포토 다이오드(PD)는 외부에서 입사된 빛에 반응하여 전하를 생성 및 축적할 수 있다. 포토 다이오드(PD)는 실시예들에 따라 포토 트랜지스터, 포토 게이트, 핀드 포토 다이오드 등으로 대체될 수도 있다.
전송 트랜지스터(TX)는 전송 게이트(TG)에 입력되는 전송 제어 신호에 의해 턴-온 되거나, 턴-오프 될 수 있다. 전송 트랜지스터(TX)는 포토 다이오드(PD)에서 생성된 전하를 플로팅 디퓨전 영역(FD)으로 이동시킬 수 있다. 플로팅 디퓨전 영역(FD)은 포토 다이오드(PD)에서 생성된 전하를 저장할 수 있다. 플로팅 디퓨전 영역(FD)에 축적된 전하의 양에 따라 구동 트랜지스터(DX)가 출력하는 전압이 달라질 수 있다.
리셋 트랜지스터(RX)는 플로팅 디퓨전 영역(FD)에 축적된 전하를 제거하여 플로팅 디퓨전 영역(FD)의 전압을 리셋시킬 수 있다. 리셋 트랜지스터(RX)의 드레인 전극은 플로팅 디퓨전 영역(FD)과 연결되며 소스 전극은 전원 전압(VDD)에 연결될 수 있다. 리셋 트랜지스터(RX)가 턴 온되면, 리셋 트랜지스터(RX)의 소스 전극과 연결된 전원 전압(VDD)이 상기 플로팅 디퓨전 영역(FD)에 인가되며, 리셋 트랜지스터(RX)가 플로팅 디퓨전 영역(FD)에 축적된 전하가 제거될 수 있다.
구동 트랜지스터(DX)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier)로 동작할 수 있다. 구동 트랜지스터(DX)는 플로팅 디퓨전 영역(FD)의 전압 변화를 증폭하고, 이를 칼럼 라인들(COL1, COL2) 중 하나로 출력할 수 있다.
선택 트랜지스터(SX)는 복수의 픽셀들(PX) 중 행 단위로 읽어낼 픽셀들(PX)을 선택할 수 있다. 선택 트랜지스터(SX)가 턴 온될 때, 구동 트랜지스터(DX)의 전압이 칼럼 라인들(COL1, COL2) 중 하나로 출력될 수 있다. 일례로, 선택 트랜지스터(SX)가 턴 온될 때, 칼럼 라인들(COL1, COL2)을 통해 리셋 전압 또는 픽셀 전압이 출력될 수 있다.
각각의 복수의 픽셀들(PX)은 접지 전압을 입력 받을 수 있는 접지 영역(GND)을 더 포함할 수 있다. 따라서, 각각의 복수의 픽셀들(PX)은 접지 영역(GND), 포토 다이오드(PD), 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 구동 트랜지스터(DX)를 포함할 수 있다.
각각의 복수의 픽셀들(PX)에서, 접지 영역(GND), 포토 다이오드(PD), 및 전송 게이트(TG)를 포함하는 전송 트랜지스터(TX)는 도 2에서의 상기 상부 칩(CH_U)의 제1 픽셀 영역(PA1) 내에 배치될 수 있고, 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 구동 트랜지스터(DX)는 도 2에서의 제1 하부 칩(CH_L1)의 상기 제2 픽셀 영역(PA2) 내에 배치될 수 있다.
다음으로, 도 3b를 참조하여, 본 발명의 예시적인 실시예에 따른 이미지 센서(1)의 픽셀 회로의 다른 예를 설명하기로 한다. 도 3b는 본 발명의 예시적인 실시예에 따른 이미지 센서의 픽셀 회로의 다른 예를 간략하게 도시한 도면이다.
도 1 및 도 2와 함께, 도 3b를 참조하여, 서로 인접한 둘 이상의 픽셀들이, 픽셀 회로에 포함되는 트랜지스터들 중 적어도 일부를 공유할 수 있다. 예를 들어, 서로 인접한 네 개의 픽셀들은 리셋 트랜지스터(RX), 구동 트랜지스터들(DX1, DX2) 및 선택 트랜지스터(SX)를 공유할 수 있다.
각각의 서로 인접한 네 개의 픽셀들은 포토 다이오드(PD1-PD4), 접지 영역(GND), 전송 게이트(TG1-TG4)를 갖는 전송 트랜지스터(TX1-TX4), 및 플로팅 디퓨전 영역(FD1-FD4)을 포함할 수 있다.
일 예에서, 상기 네 개의 픽셀들 중 첫 번째 픽셀이 배치되는 제1 영역(PA1a)은 접지 영역(GND), 제1 포토 다이오드(PD1), 제1 플로팅 디퓨전 영역(FD1), 및 제1 전송 게이트(TG1)를 갖는 제1 전송 트랜지스터(TX1)를 포함할 수 있다. 제1 영역(PA1a)에서, 제1 포토 다이오드(PD1)는 제1 전송 트랜지스터(TX1)를 통해, 제1 플로팅 디퓨전 영역(FD1)에 연결될 수 있다. 이와 마찬가지로, 상기 네 개의 픽셀들 중 두 번째 내지 네 번째 픽셀들이 배치되는 제2 내지 제4 영역들(PA1b-PA1d)의 제2 내지 제4 포토 다이오드들(PD2-PD4)은, 제2 내지 제4 전송 게이트들(TG2-TG4)을 각각 포함하는 제2 내지 제4 전송 트랜지스터들(TX2-TX4)을 통해, 제2 내지 제4 플로팅 디퓨전 영역(FD2-FD4)에 연결될 수 있다.
서로 인접한 네 개의 픽셀들에서, 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4)은 배선 등으로 서로 연결하여, 하나의 플로팅 디퓨전 영역(FD)으로 동작할 수 있으며, 이와 같은 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4)을 서로 연결한 상기 하나의 플로팅 디퓨전 영역(FD)에 상기 제1 내지 제4 전송 트랜지스터들(TX1-TX4)을 공통으로 연결할 수 있다.
상기 픽셀 회로는 리셋 트랜지스터(RX), 제1 및 제2 구동 트랜지스터들(DX1, DX2), 및 선택 트랜지스터(SX)를 포함할 수 있다. 리셋 트랜지스터(RX)는 리셋 제어 신호(RG)에 의해 제어되며, 선택 트랜지스터(SX)는 선택 제어 신호(SEL)에 의해 제어될 수 있다. 예를 들어, 네 개의 픽셀들(PX) 각각은 전송 트랜지스터(TX) 외에 하나의 트랜지스터를 더 포함할 수 있다. 네 개의 픽셀들에 포함되는 네 개의 트랜지스터들 중에서 두 개는 서로 병렬로 연결되어 제1 및 제2 구동 트랜지스터들(DX1, DX2)을 제공하고, 남은 두 개의 트랜지스터들 중 하나는 선택 트랜지스터(SX)로 제공되며, 나머지 하나는 리셋 트랜지스터(RX)를 제공하도록 구성될 수 있다.
도 3b를 참조하여 설명한 상기 픽셀 회로는 하나의 실시 예일뿐이며, 반드시 이와 같은 형태로 한정되는 것은 아니다. 예를 들어, 네 개의 트랜지스터들 중 하나를 구동 트랜지스터로 할당하고, 하나를 선택 트랜지스터로 할당할 수 있다. 또한, 나머지 두 개를 서로 직렬로 연결하여 제1 및 제2 리셋 트랜지스터들로 할당함으로써, 픽셀의 변환 이득을 조절할 수 있는 이미지 센서를 구현할 수 있다. 또는, 상기 픽셀들(PX) 각각에 포함되는 트랜지스터의 개수에 따라 픽셀 회로가 달라질 수 있다.
다음으로, 도 4, 도 5, 도 6a, 도 6b, 도 7a, 및 도 7b를 참조하여, 본 발명에 따른 예시적인 실시예들에 따른 이미지 센서(1)를 설명하기로 한다.
도 4 및 도 5는 예시적인 실시예들에 따른 이미지 센서를 개략적으로 나타낸 평면도들이다. 도 4는 도 2의 상부 칩(CH_U)의 제1 픽셀 영역(PA1)의 일부인 단위 영역을 도시한 평면도이고, 도 5는 도 2의 제1 하부 칩(CH_L1)의 제2 픽셀 영역(PA2)의 일부인 단위 영역을 도시한 평면도이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 이미지 센서를 개략적으로 나타낸 단면도들이다. 도 6a는 도 4 및 도 5의 절단선 Ⅰ-Ⅰ'을 따른 단면도를 도시하고, 도 6b는 도 4 및 도 5의 절단선 Ⅱ-Ⅱ'을 따른 단면도를 도시한다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 이미지 센서의 일부분을 확대한 부분 확대도들이다. 도 7a는 도 6a의 'A' 영역을 확대하여 도시하고, 도 7b는 도 6b의 'B' 영역을 확대하여 도시한다.
도 4, 도 5, 도 6a, 도 6b, 도 7a, 및 도 7b을 참조하면, 예시적인 실시예들에 따른 이미지 센서(1)는 제1 기판(101)을 포함하는 제1 칩 구조물(100), 제2 기판(201)을 포함하는 제2 칩 구조물(200), 및 제3 기판(301)을 포함하는 제3 칩 구조물(300)을 포함할 수 있다. 제2 칩 구조물(200)은 제1 칩 구조물(100) 상에 배치되고, 제3 칩 구조물(300)은 제2 칩 구조물(200) 상에 배치될 수 있다. 예시적인 실시예에서, 제1 칩 구조물(100)은 로직 칩일 수 있고, 제2 및 제3 칩 구조물들(200, 300)은 복수의 픽셀들(PX)을 포함하는 이미지 센서 칩일 수 있다. 제 1 칩 구조물(100)은 도 2의 제2 하부 칩(CH_L2)일 수 있고, 제2 칩 구조물(200)은 도 2의 제1 하부 칩(CH_L1)일 수 있고, 제3 칩 구조물(300)은 도 2의 상부 칩(CH_U)일 수 있다. 도 2 및 도 3에서 설명한 것과 유사하게, 제2 칩 구조물(200)은 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 구동 트랜지스터(DX)를 포함할 수 있고, 제3 칩 구조물(300)은 전송 트랜지스터(TX)를 포함할 수 있다.
실시예들에 따라, 제1 칩 구조물(100)은 로직 칩 및 메모리 칩을 포함하는 적층 칩 구조물일 수도 있다.
예시적인 실시예들에 따른 이미지 센서(1)의 제1 칩 구조물(100)은 제1 기판(101) 외에, 제1 기판(101) 내에서 활성 영역을 한정하는 제1 소자분리막(107), 제1 기판(101) 상의 제1 회로 소자들(110), 제1 회로 소자들(110)과 연결되는 제1 배선 구조물(120), 제1 배선 구조물(120) 상의 제1 본딩 구조물(130), 및 제1 기판(101) 상에서 제1 회로 소자들(110) 및 제1 배선 구조물(120)을 덮는 제1 절연층(180)을 포함할 수 있다.
제1 기판(101)은 반도체 기판일 수 있다. 예를 들어, 제1 기판(101)은 반도체 물질로 형성된 기판, 예를 들어 단결정 실리콘 기판일 수 있다. 제1 회로 소자들(110)은 제1 게이트 전극(115) 및 제1 소스/드레인 영역(113)을 포함하는 트랜지스터 등과 같은 소자를 포함할 수 있다.
제1 배선 구조물(120)은 제1 회로 소자들(110)에 전기적 신호를 인가할 수 있다. 제1 배선 구조물(120)은 제1 소스/드레인 영역(113)에 연결되고, 도시되지 않은 영역에서 제1 게이트 전극(115)과도 연결될 수 있다. 제1 배선 구조물(120)은 복수의 층으로 배치되는 하부 배선 라인들(121, 123)과 하부 배선 라인들(121, 123) 사이 또는 하부 배선 라인들(121, 123)과 제1 기판(101) 사이에 배치되는 하부 비아들(122, 124)을 포함할 수 있다. 하부 비아들(122, 124)은 기둥 형상을 가지며, 제1 기판(101)을 향하여 폭이 감소하는 경사진 측면을 가질 수 있다.
예시적인 실시예에서, 제1 배선 구조물(120)은 제1 기판(101) 상의 제1 하부 배선 라인(121), 제1 하부 배선 라인(121)과 제1 기판(101) 사이의 제1 하부 비아(122), 제1 하부 배선 라인(121) 상의 제2 하부 배선 라인(123), 및 제1 하부 배선 라인(121)과 제2 하부 배선 라인(123) 사이의 제2 하부 비아(124)를 포함할 수 있다. 다만, 실시예들에 따라, 제1 배선 구조물(120)을 구성하는 배선 라인의 개수, 비아의 개수, 및 배선 라인의 배치관계는 다양하게 변경될 수 있다.
제1 본딩 구조물(130)은 제1 배선 구조물(120) 상에서 제1 배선 구조물(120)과 연결될 수 있다. 제1 본딩 구조물(130)은 구리(Cu) 등과 같은 금속 물질을 포함할 수 있다. 제1 본딩 구조물(130)은 하부 본딩 패드(131) 및 제1 본딩 패드(131)와 연결되는 제1 본딩 비아(132)를 포함할 수 있다. 제1 본딩 패드(131) 및 제1 본딩 비아(132)는 싱글 다마신 공정에 의해 별도로 형성될 수 있으나, 듀얼 다마신 공정에 의해 일체로 형성될 수도 있다. 제1 칩 구조물(100)의 제1 본딩 패드(131)는 제2 칩 구조물(200)과의 본딩층으로 기능할 수 있으며, 제2 칩 구조물(200)과의 전기적 연결 경로를 제공할 수도 있다. 제1 본딩 패드(231)는 복수 개일 수 있고, 예를 들어 제1 본딩 패드(231)의 일부는 도 6a에 도시된 것처럼 하부의 제1 배선 구조물(120)과 연결되지 않고 본딩을 위해서만 배치될 수도 있다.
제1 절연층(180)은 제1 회로 소자들(110) 및 제1 배선 구조물(120)을 덮으면서 제1 본딩 구조물(130)의 일부를 덮을 수 있다. 제1 절연층(180)은 제1 본딩 패드(131)의 하면 및 측면을 덮으면서 제1 본딩 패드(131)의 상면을 노출시킬 수 있다. 예를 들어, 제1 절연층(180)의 상면은 제1 본딩 패드(131)의 상면과 실질적으로 공면을 이룰 수 있다. 예시적인 실시예에서, 제1 절연층(180)은 상면으로부터 소정 두께의 본딩 절연층을 포함할 수 있다. 상기 본딩 절연층은 제2 칩 구조물(200)의 본딩 절연층과의 유전체-유전체 본딩을 위한 층일 수 있다. 상기 본딩 절연층은 제1 본딩 패드(231)의 확산 방지층으로 기능할 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에 따른 이미지 센서(1)의 제2 칩 구조물(200)은 제1 칩 구조물(100)과 마주보는 제1 면(S1) 및 제1 면(S1)과 대향하는 제2 면(S2)을 갖는 제2 기판(201), 제2 기판(201) 내에서 활성 영역(ACT)을 한정하는 제2 소자분리막(207), 제2 기판(201)의 제1 면(S1) 상의 제2 회로 소자들(210), 제2 회로 소자들(210)과 연결되는 제2 배선 구조물(220), 제2 기판(201)의 제1 면(S1) 상의 제2 하부 본딩 구조물(230), 제2 기판(201)의 제2 면(S2) 상의 제2 상부 본딩 구조물(240), 제2 기판(201)의 제1 면(S1) 상의 제2 하부 절연층(280), 및 제2 기판(201)의 제2 면(S2) 상의 제2 상부 절연층(290)을 포함할 수 있다.
제2 기판(201)은 반도체 기판일 수 있다. 예를 들어, 제2 기판(201)은 반도체 물질로 형성된 기판, 예를 들어 단결정 실리콘 기판일 수 있다. 본 명세서에서, 제2 기판(201)은 "하부 기판"으로 지칭될 수 있다.
도 5 및 도 6a를 참조할 때, 활성 영역(ACT)은 제2 기판(201) 내에서 제2 소자분리막(207)에 의해 정의될 수 있다. 제2 소스/드레인 영역(217)은 활성 영역(ACT) 내에 형성된 도핑 영역일 수 있다. 예시적인 실시예에서, 제2 소자분리막(207)에 의해 구분되는 영역 중 일부는 트랜지스터를 형성하지 않는 영역인 더미 활성 영역일 수 있다. 예를 들어, 상기 더미 활성 영역은 랜딩 구조물(245) 또는 제3 본딩 비아(242)가 형성되는 영역과 인접한 영역을 포함할 수 있다.
제2 회로 소자들(210)은 제2 게이트 전극(215) 및 제2 소스/드레인 영역(217)을 포함하는 트랜지스터 등과 같은 소자를 포함할 수 있다. 제2 게이트 전극(215)은 반도체 물질, 예를 들어 실리콘, 게르마늄, 또는 이들의 조합을 포함할 수 있다. 제2 게이트 전극(215)은 n 형 또는 p 형으로 도핑된 층을 포함할 수 있으나, 이와 달리 도핑되지 않은 층을 포함할 수도 있다. 예시적인 실시예에서, 제2 회로 소자들(210)은 제1 중간 소자(211), 제2 중간 소자(212), 및 제3 중간 소자(213)를 포함할 수 있다. 제1 중간 소자(211)는 도 3b의 구동 트랜지스터들(DX1, DX2) 중 하나일 수 있고, 제2 중간 소자(212)는 도 3b의 리셋 트랜지스터(RX)일 수 있고, 제3 중간 소자(213)는 도 3b의 선택 트랜지스터(SX)일 수 있다. 다만, 제2 회로 소자들(210)의 종류 및 배치관계는 이와 달리 다양하게 변경될 수 있다. 본 명세서에서, 제2 회로 소자들(210)은 "하부 회로 소자들"로 지칭될 수 있다.
제2 배선 구조물(220)은 제2 기판(201) 및 제1 칩 구조물(100) 사이에 배치될 수 있다. 제2 배선 구조물(220)은 제2 회로 소자들(210)에 전기적 신호를 인가할 수 있다. 제2 배선 구조물(220)은 제2 소스/드레인 영역(217)에 연결되고, 도시되지 않은 영역에서 제2 게이트 전극(215)과도 연결될 수 있다. 제2 배선 구조물(220)은 복수의 층으로 배치되는 중간 배선 라인들(221, 223, 225), 및 중간 배선 라인들(221, 223, 225) 사이 또는 중간 배선 라인들(221, 223, 225)과 제2 기판(201) 사이에 배치되는 중간 비아들(222, 224, 226)을 포함할 수 있다. 중간 비아들(222, 224, 226)은 기둥 형상을 가지며, 제2 기판(201)을 향하여 폭이 감소하는 경사진 측면을 가질 수 있다. 이 경우, 중간 비아들(222, 224, 226)의 상기 측면이 경사진 방향은 하부 비아들(122, 124)의 상기 측면이 경사진 방향과 다를 수 있다. 다만, 실시예들에 따라, 중간 비아들(222, 224, 226) 및 하부 비아들(122, 124)은 폭이 일정하고 수직으로 연장되는 측면을 가질 수도 있다.
예시적인 실시예에서, 제2 배선 구조물(220)은 제2 기판(201)의 제1 면(S1) 상의 제1 중간 배선 라인(221), 제1 중간 배선 라인(221)과 제2 기판(201) 사이의 제1 중간 비아(222), 제1 중간 배선 라인(221) 아래의 제2 중간 배선 라인(223), 제1 중간 배선 라인(221)과 제2 중간 배선 라인(223) 사이의 제2 중간 비아(224), 제2 중간 배선 라인(223) 아래의 제3 중간 배선 라인(225), 및 제2 중간 배선 라인(223)과 제3 중간 배선 라인(225) 사이의 제3 중간 비아(226)를 포함할 수 있다. 다만, 실시예들에 따라, 제2 배선 구조물(220)을 구성하는 배선 라인의 개수 및 비아의 개수는 다양하게 변경될 수 있다. 본 명세서에서, 제2 배선 구조물(220)은 "하부 배선 구조물"로 지칭될 수도 있다.
예시적인 실시예에서, 제2 칩 구조물(200)은 제1 및 제2 절연 라이너들(281, 282)을 더 포함할 수 있다. 제1 절연 라이너(281)는 제2 기판(201)의 제1 면(S1) 상에 컨포멀하게 형성될 수 있다. 제2 절연 라이너(282)는 제1 절연 라이너(281) 및 제2 게이트 전극(215)과 제2 하부 절연층(280) 사이에 배치될 수 있다. 제2 절연 라이너(282)는 랜딩 구조물(245) 및 제2 하부 절연층(280) 사이에 배치될 수 있다. 예를 들어, 제1 절연 라이너(281)는 실리콘 산화물 또는 저유전체 물질을 포함하고, 제2 절연 라이너(282)는 실리콘 질화물을 포함할 수 있다. 제1 절연 라이너(281)의 일부는 제2 회로 소자들(210)의 게이트 유전층 역할을 할 수 있고, 제1 및 제2 절연 라이너(282)들은 제2 배선 구조물(220)의 식각 정지층 역할을 수행할 수 있다.
제2 하부 본딩 구조물(230)은 제2 배선 구조물(220) 아래에서 제2 배선 구조물(220)과 연결될 수 있다. 제2 하부 본딩 구조물(230)은 제1 칩 구조물(100)과의 본딩을 위한 구조물일 수 있다. 제2 하부 본딩 구조물(230)은 구리(Cu) 등과 같은 금속 물질을 포함할 수 있다. 제2 하부 본딩 구조물(230)은 제2 본딩 패드(231) 및 제2 본딩 패드(231)와 연결되는 제2 본딩 비아(232)를 포함할 수 있다. 제2 본딩 패드(231) 및 제2 본딩 비아(232)는 싱글 다마신 공정에 의해 별도로 형성될 수 있으나, 듀얼 다마신 공정에 의해 일체로 형성될 수도 있다. 제2 칩 구조물(200)의 제2 본딩 패드(231)는 제1 칩 구조물(100)의 제1 본딩 패드(131)와 접할 수 있다. 제2 본딩 패드(231)는 본딩층으로 기능할 수 있으며, 제1 칩 구조물(100)과의 전기적 연결 경로를 제공할 수도 있다. 제2 본딩 패드(231)는 복수 개일 수 있고, 예를 들어 제2 본딩 패드(231)의 일부는 도 6a에 도시된 것처럼 상부의 제2 배선 구조물(220)과 연결되지 않고 본딩을 위해서만 배치될 수도 있다.
제2 하부 절연층(280)은 제2 기판(201)의 제1 면(S1) 상에서 제2 회로 소자들(210) 및 제2 배선 구조물(220)을 덮으면서 제2 하부 본딩 구조물(230)의 일부를 덮을 수 있다. 제2 하부 절연층(280)은 제2 본딩 패드(231)의 상면 및 측면을 덮으면서 제2 본딩 패드(231)의 하면을 노출시킬 수 있다. 예를 들어, 제2 하부 절연층(280)의 하면은 제2 본딩 패드(231)의 하면과 실질적으로 공면을 이룰 수 있다. 예시적인 실시예에서, 제2 하부 절연층(280)은 하면으로부터 소정 두께의 본딩 절연층을 포함할 수 있다. 상기 본딩 절연층은 제1 칩 구조물(100)의 본딩 절연층과의 유전체-유전체 본딩을 위한 층일 수 있다.
제2 상부 본딩 구조물(240)은 제3 칩 구조물(300)과의 본딩을 위한 구조물일 수 있다. 제2 상부 본딩 구조물(240)은 제2 기판(201)의 제2 면(S2) 상의 제3 본딩 패드(241), 제2 기판(201)의 제1 면(S1) 상에 배치되는 랜딩 구조물(245), 및 제3 본딩 패드(241)와 랜딩 구조물(245) 사이에 배치되는 제3 본딩 비아(242)를 포함할 수 있다. 제3 본딩 패드(241)는 구리(Cu) 등의 금속 물질을 포함할 수 있으며, 제3 본딩 비아(242)는 구리(Cu), 텅스텐(W) 등의 금속 물질을 포함할 수 있다. 제3 본딩 패드(241)는 제3 본딩 비아(242)와 동일한 금속 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제3 본딩 패드(241)는 제2 기판(201)의 제2 면(S2) 상에서 제2 기판(201)과 이격되어 배치될 수 있다. 제3 본딩 비아(242)는 제2 기판(201)을 관통하는 관통 비아일 수 있다. 제3 본딩 비아(242)의 상단은 제3 본딩 패드(241)와 접하고, 제3 본딩 비아(242)의 하단은 랜딩 구조물(245)과 접할 수 있다. 본 명세서에서 "하단"은 제1 기판(101)을 향하는 방향으로의 일단(one end)을 의미하고, "상단"은 제1 기판(101)으로부터 멀어지는 방향으로의 일단을 의미할 수 있다. 제3 본딩 비아(242)의 상기 상단은 제2 기판(201)의 제2 면(S2)보다 높은 레벨에 위치할 수 있고, 제3 본딩 비아(242)의 상기 하단은 제1 중간 비아(222)의 하단보다 높은 레벨에 위치할 수 있다. 본 명세서에서 "레벨"은 제1 기판(101)의 상면으로부터의 거리를 의미할 수 있다. 제3 본딩 비아(242)의 하단은 제2 게이트 전극(215)의 하면보다 높은 레벨에 위치할 수 있다. 제3 본딩 비아(242)는 일정한 폭을 갖고 수직으로 연장하는 측면을 갖는 기둥 형상일 수 있으나, 실시예들에 따라 상기 상단으로부터 상기 하단으로 향할수록 폭이 감소하는 형상이며 경사진 측면을 갖는 기둥 형상일 수도 있다. 본 명세서에서, 제3 본딩 패드(241)는 "하부 본딩 패드"로 지칭될 수 있고, 제3 본딩 비아(242)는 "하부 본딩 비아"로 지칭될 수 있다.
예시적인 실시예에서, 제2 상부 본딩 구조물(240)은 제3 본딩 비아(242)와 제2 기판(201) 사이의 절연 스페이서(244)를 더 포함할 수 있다. 제3 본딩 비아(242)는 절연 스페이서(244)에 의해 제2 기판(201)과 이격될 수 있다. 절연 스페이서(244)의 외측면은 제2 기판(201)에 의해 둘러싸이고, 절연 스페이서(244)의 하면은 랜딩 구조물(245)에 의해 덮일 수 있다. 절연 스페이서(244)의 하면은 제2 기판(201)의 제1 면(S1)과 공면을 이룰 수 있다.
랜딩 구조물(245)은 도 5에 도시된 것처럼 제3 본딩 비아(242)보다 큰 평면적을 가질 수 있다. 예시적인 실시예에서, 랜딩 구조물(245)은 제3 본딩 패드(241)보다 큰 평면적을 가질 수 있으나, 이에 한정되지 않고 제3 본딩 패드(241)보다 작은 평면적을 가질 수도 있다.
랜딩 구조물(245)은 제1 중간 배선 라인(221)보다 높은 레벨에 위치할 수 있다. 즉, 랜딩 구조물(245)은 제1 중간 배선 라인(221)보다 제2 기판(201)에 가깝게 배치될 수 있다. 랜딩 구조물(245)의 하면은 제1 중간 비아(222)의 하단보다 높은 레벨에 위치할 수 있다. 랜딩 구조물(245)은 제2 회로 소자들(210)의 적어도 일부와 수평 방향으로 중첩되는 부분을 포함할 수 있다. 예시적인 실시예에서, 랜딩 구조물(245)은 제2 회로 소자들(210)의 제2 게이트 전극(215)과 실질적으로 동일한 레벨에서 제2 회로 소자들(210)과 나란하게 배치될 수 있다. 이에 따라, 제1 기판(101)과 수직인 수직 방향에서, 랜딩 구조물(245)의 길이는 제2 회로 소자들(210)의 제2 게이트 전극(215)의 길이와 실질적으로 동일할 수 있다.
랜딩 구조물(245)은 반도체 물질을 포함할 수 있다. 랜딩 구조물(245)은 제2 회로 소자들(210) 각각의 제2 게이트 전극(215)과 동일한 물질을 포함할 수 있다. 랜딩 구조물(245)은 예를 들어, 다결정 실리콘을 포함할 수 있다.
랜딩 구조물(245)은 제2 회로 소자들(210)의 제2 게이트 전극(215)과 동일한 공정에서 형성되고 패터닝에 의해 제2 회로 소자들(210)과 구분되는 영역일 수 있다. 이에 따라, 랜딩 구조물(245)은 제2 게이트 전극(215)과 동일한 물질을 갖고 동일한 높이를 가질 수 있다.
예시적인 실시예에서, 랜딩 구조물(245)은 제2 회로 소자들(210)과 이격되어 배치될 수 있으나, 이에 한정되지 않는다.
도 5, 도 6a, 및 도 6b를 참조하면, 랜딩 구조물(245)은 제1 중간 배선 라인(221)과 다른 레벨, 즉 제1 중간 배선 라인(221)보다 높은 레벨에 배치되므로, 제1 중간 배선 라인(221)의 배선 자유도를 향상시킬 수 있다. 상기 배선 자유도는 예를 들어, 배선 배치를 위한 레이아웃 단계에서의 배선들 간의 밀접도 또는 배선 형성을 위한 공정 단계에서의 공정 마진 등을 의미할 수 있다. 이에 따라, 집적도가 향상된 이미지 센서(1)가 제공될 수 있다.
예시적인 실시예들에 따른 이미지 센서(1)에서, 랜딩 구조물(245)을 제1 중간 배선 라인(221)과 다른 레벨에 배치시킴에 따라, 중간 배선 라인(221)과 같은 레벨에 랜딩 구조물(245)을 형성하여 발생할 수 있는 기생 커패시턴스를 감소시킬 수 있다. 즉, 제1 중간 배선 라인(221)과 동일한 레벨에 배치되고 도 5의 랜딩 구조물(245)의 영역에 해당하는 평면적을 갖는 랜딩 배선 대신, 본 실시예에 따른 랜딩 구조물(245)을 이용함에 따라 전기적 특성이 향상된 이미지 센서(1)가 제공될 수 있다. 또한, 제3 본딩 비아(242)의 하단이 제1 중간 배선 라인(221)보다 높은 레벨보다 높은 레벨에 배치됨에 따라 제3 본딩 비아(242)와 제2 배선 구조물(220) 과의 기생 커패시턴스가 감소될 수 있다. 이에 따라, 전기적 특성이 향상된 이미지 센서(1)가 제공될 수 있다.
제2 상부 절연층(290)은 제2 기판(201)의 제2 면(S2) 상에서 제2 기판(201)을 덮을 수 있다. 제2 상부 절연층(290)은 제3 본딩 패드(241)의 하면 및 상면을 덮으면서 제3 본딩 패드(241)의 상면을 노출시킬 수 있다. 예를 들어, 제2 상부 절연층(290)의 상면은 제3 본딩 패드(241)의 상면과 실질적으로 공면을 이룰 수 있다. 예시적인 실시예에서, 제3 하부 절연층(290)은 상면으로부터 소정 두께의 본딩 절연층을 포함할 수 있다. 상기 본딩 절연층은 제3 칩 구조물(300)의 본딩 절연층과의 유전체-유전체 본딩을 위한 층일 수 있다.
예시적인 실시예들에 따른 이미지 센서(1)의 제3 칩 구조물(300)은 제2 칩 구조물(200)을 향하는 제3 면 및 상기 제3 면과 대향하는 제4 면을 갖는 제3 기판(301) 외에, 상기 제3 면에 배치되며 활성 영역을 한정하는 제3 소자분리막(307), 제3 기판(301)의 상기 제3 면 상에 배치되는 제3 회로 소자들(310), 제3 회로 소자들(310)과 연결되는 제3 배선 구조물(320), 제3 배선 구조물(320) 아래의 제3 본딩 구조물(340), 제3 기판(301)의 상기 제3 면과 상기 제2 칩 구조물(200) 사이에서 제3 회로 소자들(310) 및 제3 배선 구조물(320)을 덮는 제3 절연층(380)을 포함할 수 있다.
예시적인 실시예에서, 제3 칩 구조물(300)은 제3 기판(301)의 상기 제4 면 상에 배치되는 수평 절연층(391), 수평 절연층(391) 상의 그리드 패턴(392), 수평 절연층(391) 및 그리드 패턴(392)을 덮는 컬러 필터들(393), 컬러 필터들(393) 상의 마이크로 렌즈들(395)을 더 포함할 수 있다.
제3 기판(301)은 반도체 기판일 수 있다. 예를 들어, 상기 제3 기판(301)은 반도체 물질로 형성된 기판, 예를 들어 단결정 실리콘 기판일 수 있다. 제3 기판(301)의 상기 제3 면은 제3 절연층(380)과 접촉할 수 있다.
제3 기판(301) 내에는 광전 변환 소자들(PD)이 배치될 수 있다. 광전 변환 소자들(PD)은 입사광에 대응하는 전하를 생성 및 축적할 수 있다. 예를 들어, 광전 변환 소자들(PD)은 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀드 포토 다이오드(pinned photo diode; PPD) 및 이들의 조합을 포함할 수 있다. 본 명세서에서, 제3 기판(301)은 "상부 기판"으로 지칭될 수도 있다.
예시적인 실시예에서, 제3 칩 구조물(300)은 분리 구조물(PI)을 더 포함할 수 있다. 분리 구조물(PI)은 각각의 광전 변환 소자들(PD)을 둘러싸도록 배치될 수 있다. 분리 구조물(PI)의 적어도 일부는 제3 기판(301)을 관통할 수 있다. 분리 구조물(PI)은 제3 소자분리막(307)과 연결될 수 있다. 분리 구조물(PI)은 다결정 실리콘의 분리 패턴과 상기 분리 패턴의 측면을 둘러싸는 실리콘 산화물의 분리 절연층을 포함할 수 있으나, 분리 구조물(PI)을 이루는 물질 및 층의 개수는 이에 한정되지 않고 다양하게 변경될 수 있다.
제3 소자분리막(307)은 제3 기판(301)의 상기 제3 면에 배치되며 활성 영역을 한정할 수 있다. 상기 활성 영역 중 일부는 플로팅 디퓨전 영역(FD)을 포함할 수 있다. 플로팅 디퓨전 영역(FD)은 도 3b의 플로팅 디퓨전 영역(FD)과 동일하거나 유사한 기능을 수행할 수 있다.
제3 회로 소자들(310)은 제3 게이트 전극(315) 및 제3 게이트 전극 및 제3 기판(301) 사이의 게이트 유전층(313)을 포함할 수 있다. 제3 회로 소자들(310)은 인접한 광전 변환 소자(PD)에서 인접한 플로팅 디퓨전 영역(FD)으로 전하를 전송할 수 있다. 예시적인 실시예에서, 제3 회로 소자들(310)은 도 3b의 전송 트랜지스터(TX)일 수 있다. 본 명세서에서, 제3 회로 소자들(310)은 "상부 회로 소자들"로 지칭될 수도 있다.
제3 배선 구조물(320)은 제3 회로 소자들(310)에 전기적 신호를 인가할 수 있다. 제3 배선 구조물(320)은 서로 다른 높이 레벨에 위치하는 상부 배선 라인들(321, 323) 및 상부 비아들(322, 324)을 포함할 수 있다. 상부 비아들(322, 324)은 기둥 형상을 가질 수 있다. 상부 비아들(322, 324)은 제3 기판(301)을 향하여 폭이 감소하는 경사진 측면을 가질 수 있으나, 이와 달리 일정한 폭을 갖고 수직으로 연장되는 측면을 가질 수도 있다.
예시적인 실시예에서, 제3 배선 구조물(320)은 제3 기판(301)의 상기 제3 면 상의 제1 상부 배선 라인(321), 제1 상부 배선 라인(321)과 제3 기판(301) 사이의 제1 상부 비아(322), 제1 상부 배선 라인(321) 아래의 제2 상부 배선 라인(323), 및 상기 제1 상부 배선 라인(321) 및 상기 제2 상부 배선 라인(323) 사이의 제2 상부 비아(324)를 포함할 수 있다. 다만, 실시예들에 따라, 제3 배선 구조물(320)을 구성하는 배선 라인의 개수 및 비아의 개수는 다양하게 변경될 수 있다. 본 명세서에서, 제3 배선 구조물(320)은 "상부 배선 구조물"로 지칭될 수도 있다.
제3 본딩 구조물(340)은 제3 배선 구조물(320) 아래에서 제3 배선 구조물(320)과 연결될 수 있다. 제3 본딩 구조물(340)은 제2 칩 구조물(200)과의 본딩을 위한 구조물일 수 있다. 제3 본딩 구조물(340)은 제4 본딩 패드(341) 및 제4 본딩 패드(341)와 연결되는 제4 본딩 비아(342)를 포함할 수 있다. 제4 본딩 패드(341)는 구리(Cu) 등의 금속 물질을 포함할 수 있으며, 제4 본딩 비아(342)는 구리(Cu), 텅스텐(W) 등의 금속 물질을 포함할 수 있다. 제4 본딩 패드(341)는 제4 본딩 비아(342)와 동일한 금속 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 본 명세서에서, 제4 본딩 패드(341)는 "상부 본딩 패드"로 지칭되고, 제4 본딩 비아(342)는 "상부 본딩 비아"로 지칭될 수 있다.
제4 본딩 패드(341)는 제3 본딩 패드(241)와 접할 수 있다. 제4 본딩 패드(341)는 본딩층으로 기능할 수 있으며, 제2 칩 구조물(200)과의 전기적 연결 경로를 제공할 수도 있다.
제3 절연층(380)은 제3 기판(301)의 상기 제3 면 상에서 제3 회로 소자들(310) 및 제3 배선 구조물(320)을 덮으면서 제3 본딩 구조물(340)의 일부를 덮을 수 있다. 제3 절연층(380)은 제4 본딩 패드(341)의 상면 및 측면을 덮으면서 제4 본딩 패드(341)의 하면을 노출시킬 수 있다. 예시적인 실시예에서, 제3 절연층(380)은 하면으로부터 소정 두께의 본딩 절연층을 포함할 수 있다.
수평 절연층(391)은 제3 기판(301)의 상기 제4 면 상에서 제3 기판(301)을 덮을 수 있다. 수평 절연층(391)은 분리 구조물(PI)을 덮을 수 있다.
예시적인 실시예에서, 수평 절연층(391)은 차례로 적층된 복수의 층들을 포함할 수 있다. 수평 절연층(391)은 실리콘으로 형성될 수 있는 제3 기판(301)의 상기 제4 면에서의 급격한 굴절률 변화에 의해 발생할 수 있는 빛의 반사를 방지할 수 있는 반사 방지층을 포함할 수 있다. 예를 들어, 수평 절연층(391)은 알루미늄 산화물층, 하프늄 산화물층, 실리콘 산질화물층, 실리콘 산화물층 및 실리콘 질화물층 중 적어도 두 개 이상의 층들을 포함할 수 있다. 예를 들어, 수평 절연층(391)은 차례로 적층된 제1 내지 4층들을 포함할 수 있다. 상기 제1 층은 알루미늄 산화물층이고, 각각의 상기 제2 및 제4 층들은 하프늄 산화물층이고, 상기 제3 층은 실리콘 산화물층일 수 있다.
그리드 패턴(392)은 수평 절연층(391) 상에 배치될 수 있다. 평면에서, 그리드 패턴(392)은 복수의 픽셀들(PX) 사이에 배치될 수 있다. 그리드 패턴(392)의 적어도 일부는 분리 구조물(PI)과 수직으로 중첩할 수 있다. 그리드 패턴(392)은 절연성 물질, 예를 들어, 저굴절률(low refractive index, LRI) 물질, 예를 들어, Si, Al 또는 이들의 조합을 포함하는 산화물 또는 질화물일 수 있다. 또한, 그리드 패턴(392)은 다공성 구조의 실리콘 산화물 또는 망상 구조의 실리카 나노 입자를 포함할 수도 있다.
컬러 필터들(393)은 수평 절연층(391) 상에 배치되어 수평 절연층(391) 및 그리드 패턴(392)을 덮을 수 있다. 컬러 필터들(393)은 특정 파장의 빛을 통과시키어 광전 변환 소자들(PD)에 도달하게 할 수 있다. 각각의 컬러 필터들(393)은 각각의 픽셀들(PX)과 수직하게 중첩할 수 있다. 컬러 필터들(393)은 예를 들어, 수지에 금속 또는 금속 산화물을 포함하는 안료(pigment)를 혼합한 물질로 형성될 수 있다.
컬러 필터들(393)은 서로 다른 컬러를 포함하는 제1 내지 제3 컬러 필터들(393a, 393b, 393c)을 포함할 수 있다. 제1 내지 제3 컬러 필터들(393a, 393b, 393c)은 제1 색(color)의 제1 컬러 필터들(160a), 상기 제1 색과 다른 제2 색의 제2 컬러 필터들(160b), 및 상기 제1 및 제2 색들과 다른 제3 색의 제3 컬러 필터들(160c)을 포함할 수 있다. 예를 들어, 상기 제1 색은 녹색(green color)일 수 있고, 상기 제2 색은 적색(red color)일 수 있고, 상기 제3 색은 청색(blue color)일 수 있다.
마이크로 렌즈들(395)은 컬러 필터들(393) 상에 배치될 수 있다. 각각의 마이크로 렌즈들(395)은 제1 칩 구조물(100)로부터 멀어지는 방향으로 볼록한 모양일 수 있다. 마이크로 렌즈들(395)은 입사하는 빛을 광전 변환 소자들(PD) 내로 집광시킬 수 있다. 마이크로 렌즈들(395)은 투명한 포토레지스트 물질 또는 투명한 열경화성 수지 물질로 형성될 수 있다. 예를 들어, 마이크로 렌즈들(395)은 TMR 계열의 수직(Tokyo Ohka Kogo, Co. 제품) 또는 MFR 계열의 수지(Japan Synthetic Rubber Corporation 제품)로 형성될 수 있지만, 이들 물질에 한정되는 것은 아니다.
예시적인 실시예에서, 마이크로 렌즈들(395) 각각은 각각의 컬러 필터들(393)과 수직으로 중첩될 수 있다.
다음으로, 상술한 이미지 센서의 구성요소들의 다양한 변형 예들을 설명하기로 한다.
도 8은 예시적인 실시예들에 따른 이미지 센서를 개략적으로 나타낸 평면도이다. 도 8은 도 5에 대응되는 영역을 도시하는 평면도이다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 이미지 센서를 개략적으로 나타낸
단면도들이다. 도 9a는 도 8의 절단선 Ⅱ-Ⅱ'을 따른 단면도를 도시하고, 도 9b는 도 8의 절단선 Ⅲ-Ⅲ'을 따른 단면도를 도시한다.
도 8 내지 도 9b를 참조하면, 예시적인 실시예들에 따른 이미지 센서(2)는, 도 4 내지 도 7b의 이미지 센서(2)와 다른 랜딩 구조물(245') 및 제2 배선 구조물(220')을 포함할 수 있다.
랜딩 구조물(245')은 패드 부분(245PP) 및 패드 부분(245PP)으로부터 연장되는 연결 부분(245CP)을 포함할 수 있다. 패드 부분(245PP)은 도 4 내지 도 7b에서 설명한 랜딩 구조물과 동일하거나 유사한 특징을 가질 수 있다. 연결 부분(245CP)은 패드 부분(245PP)과 제2 회로 소자들(210) 중 적어도 일부, 예를 들어 제1 중간 소자(211)를 연결할 수 있다. 연결 부분(245CP)은 제1 중간 소자(211)의 제2 게이트 전극(215)과 일체로 연결될 수 있다. 예시적인 실시예에서, 패드 부분(245PP), 연결 부분(245CP), 및 제1 중간 소자(211)의 게이트 전극(215)은 실질적으로 동일한 레벨에 배치되고, 수직 방향으로 동일한 길이를 가질 수 있다. 예를 들어, 제1 중간 소자는 도 3b의 구동 트랜지스터(DX)일 수 있다.
제2 배선 구조물(220')은 도 4 내지 도 7b와 다른 구조의 제1 중간 배선 라인(221') 및 제1 중간 비아(222')를 포함할 수 있다. 평면에서, 제1 중간 배선 라인(221') 및 제1 중간 비아(222')는 제1 중간 소자(211)와 중첩되지 않을 수 있다. 제1 중간 소자(211)는 연결 부분(245CP)에 의해 제3 칩 구조물(300)과 전기적으로 연결됨에 따라 패드 부분(245PP)과 제1 중간 소자(211) 사이의 별도의 배선 구조물이 생략될 수 있다. 이에 따라, 도 4 내지 도 7b의 이미지 센서(1)와 비교하여, 제2 배선 구조물(220')의 상기 배선 자유도가 상대적으로 향상되거나 상기 기생 커패시턴스가 상대적으로 감소하는 등 집적도 및 전기적 특성이 개선된 이미지 센서(2)가 제공될 수 있다.
도 10은 예시적인 실시예들에 따른 이미지 센서를 개략적으로 나타낸 단면도이다. 도 10은 도 6a에 대응되는 단면을 도시한다.
도 10을 참조하면, 예시적인 실시예들에 따른 이미지 센서(3)에서, 제3 본딩 비아(242)는 제2 소자분리막(207)과 접할 수 있다. 도 6a와 비교하여, 랜딩 구조물(245)과 인접한 영역에서 제2 기판(201) 내에 제2 소자분리막(207)이 배치될 수 있다. 예시적인 실시예에서, 제2 소자분리막(207)은 랜딩 구조물(245) 전체와 평면에서 중첩되도록 형성될 수 있으나, 이에 한정되는 것은 아니다. 제2 소자분리막(207)은 절연 스페이서(244)와 함께 제3 본딩 비아(242)와 제2 기판(201)을 이격시킬 수 있다.
도 11은 예시적인 실시예들에 따른 이미지 센서의 제조 방법을 개략적으로 나타낸 흐름도이다.
도 12a 내지 도 12g는 예시적인 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다. 도 12a 내지 도 12g는 도 6a에 대응되는 영역을 도시한다.
도 11 및 도 12a를 참조하면, 제1 칩 구조물(100)과 제2 칩 구조물(200)을 본딩시킬 수 있다(S101).
제1 칩 구조물(100)을 형성할 수 있다. 제1 칩 구조물(100)을 형성하는 것은, 제1 기판(101)을 준비하고, 제1 기판(101) 상에서 활성 영역을 한정하는 제1 소자분리막(107)을 형성하고, 제1 기판(101) 상에 제1 회로 소자들(110)을 형성하고, 제1 기판(101) 상에서 제1 회로 소자들(110)과 전기적으로 연결되는 제1 배선 구조물(120), 제1 배선 구조물(120) 상의 제1 본딩 구조물(130), 및 제1 회로 소자들(110) 및 제1 배선 구조물(120)을 덮는 제1 절연층(180)을 형성하는 것을 포함할 수 있다. 평탄화 공정을 수행하여 제1 절연층(180)의 상면과 제1 본딩 구조물(130)의 제1 본딩 패드(131)의 상면이 실질적으로 공면을 이루도록 할 수 있다.
제2 칩 구조물(200)을 형성할 수 있다. 제2 칩 구조물(200)을 형성하는 것은, 제2 기판(201)을 준비하고, 제2 기판(201) 상에서 활성 영역(ACT)을 한정하는 제2 소자분리막(207)을 형성하고, 제2 기판(201) 상에 제2 회로 소자들(210) 및 랜딩 구조물(245)을 형성하고, 제2 기판(201) 상에서 제2 회로 소자들(210)과 전기적으로 연결되는 제2 배선 구조물(220), 제2 배선 구조물(220) 상의 제2 하부 본딩 구조물(230), 및 제2 회로 소자들(210) 및 제2 배선 구조물(220)을 덮는 제2 하부 절연층(280)을 형성하는 것을 포함할 수 있다.
제2 기판(201) 상에 제1 절연 라이너(281)를 형성한 뒤, 반도체 물질층을 증착하고 패터닝 공정을 수행함으로써 제2 회로 소자들(210) 및 랜딩 구조물(245)이 형성될 수 있다. 이에 따라, 랜딩 구조물(245)은 제2 회로 소자들(210)의 제2 게이트 전극(215)과 동일한 물질을 포함하고, 제2 회로 소자들(210)의 높이와 실질적으로 동일한 길이의 높이를 가질 수 있다. 예시적인 실시예에서, 랜딩 구조물(245)은 제2 게이트 전극(215)과 이격될 수 있으나, 실시예들에 따라 상기 패터닝 공정의 공정 조건을 조절하여 제2 게이트 전극(215)과 일체로 연결되도록 형성될 수도 있다.
평탄화 공정을 수행하여 제2 하부 절연층(280)의 상면과 제2 하부 본딩 구조물(230)의 제2 본딩 패드(231)의 상면이 실질적으로 공면을 이루도록 할 수 있다.
다음으로, 제1 칩 구조물(100) 상에서 제2 칩 구조물(200)을 뒤집어서 본딩 공정을 수행함으로써 제1 칩 구조물(100)과 제2 칩 구조물(200)을 접합시킬 수 있다. 상기 본딩 공정은 제1 칩 구조물(100)의 제1 본딩 패드(131) 및 제2 칩 구조물(200)의 제2 본딩 패드(231)를 접합시키는 Cu-Cu 본딩 공정을 포함할 수 있다. 또한, 실시예들에 따라, 상기 본딩 공정은 제1 절연층(180)과 제2 하부 절연층(280) 간의 유전체-유전체 본딩 공정을 더 포함할 수 있다.
도 11 및 도 12b를 참조하면, 제2 칩 구조물(200) 내로 연장하는 개구부(OP)를 형성할 수 있다(S102).
제2 기판(201)의 일부를 제거하는 그라인딩 공정을 수행한 후, 제2 상부 절연층(290)의 일부 및 제1 마스크(M1)를 차례로 증착할 수 있다. 제1 마스크(M1)를 이용하여 식각 공정을 수행함에 따라 제2 상부 절연층(290) 및 제2 기판(201)을 관통하는 개구부(OP)를 형성할 수 있다. 개구부(OP)를 형성한 뒤, 제1 마스크(M1)를 제거할 수 있다.
도 12c를 참조하면, 제2 칩 구조물(200) 상에 예비 절연 스페이서(244')를 형성할 수 있다.
제2 상부 절연층(290) 및 개구부(OP)를 컨포멀하게 덮는 절연 물질층을 증착함에 따라 예비 절연 스페이서(244')를 형성할 수 있다. 상기 절연 물질층은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 한정되지 않는다. 예비 절연 스페이서(244')는 개구부(OP)의 측벽 및 바닥면을 덮을 수 있다.
도 12d를 참조하면, 예비 절연 스페이서(244')를 일부 제거할 수 있다.
별도의 마스크층을 이용한 이방성 식각 공정을 수행하여 개구부(OP)의 바닥면에 배치되는 예비 절연 스페이서(244')를 일부 제거할 수 있다. 상기 이방성 식각 공정에 의해 제1 절연 라이너(281)도 함께 제거되어 랜딩 구조물(245)이 노출될 수 있다. 실시예들에 따라, 상기 이방성 식각 공정에 의해 랜딩 구조물(245)의 일부가 함께 제거될 수도 있다.
도 11 및 도 12e를 참조하면, 개구부(OP) 내에 절연 스페이서(244) 및 하부 본딩 비아(242)를 형성할 수 있다(S102).
개구부(OP) 내부 및 예비 절연 스페이서(244') 상에 금속 물질층을 증착하고, 평탄화 공정을 수행함에 따라, 절연 스페이서(244) 및 하부 본딩 비아(242)를 형성할 수 있다. 예시적인 실시예에서, 절연 스페이서(244)는 상기 평탄화 공정을 통해 제2 상부 절연층(290) 상에 배치되는 부분이 제거되고 잔존하는 예비 절연 스페이서(244') 부분으로써, 개구부(OP)의 측벽을 둘러싸는 예비 절연 스페이서(244') 부분을 의미할 수 있다. 실시예들에 따라, 상기 평탄화 공정을 통해 제2 상부 절연층(290) 상의 예비 절연 스페이서(244') 부분이 전부 제거되지 않고 잔존할 수도 있다. 하부 본딩 비아(242)는 제2 예비 절연 스페이서(244') 상에 배치된 상기 금속 물질층 부분이 상기 평탄화 공정을 통해 제거되고 개구부(OP) 내에 잔존하는 상기 금속 물질층 부분을 의미할 수 있다. 상기 금속 물질층은 예를 들어, 구리(Cu) 또는 텅스텐(W)을 포함할 수 있다. 실시예들에 따라, 랜딩 구조물(245) 일부를 함께 제거하면서 개구부(OP)가 형성된 경우, 하부 본딩 비아(242)의 하단은 랜딩 구조물(245) 내로 소정 깊이만큼 연장될 수 있다.
도 11 및 도 12f를 참조하면, 하부 본딩 비아(242) 상에 하부 본딩 패드(241)를 형성할 수 있다(S103).
하부 본딩 비아(242) 및 절연 스페이서(244)를 덮는 제2 상부 절연층(290)을 더 형성하고, 식각 공정을 수행하여 하부 본딩 비아(242)를 노출시키는 개구부 내에 금속 물질을 증착하여 하부 본딩 패드(241)를 형성할 수 있다. 상기 금속 물질은 예를 들어, 구리(Cu)를 포함할 수 있다.
다만, 실시예들에 따라, 도 12e 및 도 12f에서 설명한 것과 달리, 하부 본딩 비아(242) 및 하부 본딩 패드(241)는 하나의 증착 공정에 의해 형성될 수도 있다.
도 11 및 도 12g를 참조하면, 제2 칩 구조물(200)과 제3 칩 구조물(300)을 본딩할 수 있다(S104).
제3 칩 구조물(300)을 형성할 수 있다. 제3 칩 구조물(300)을 형성하는 것은, 제3 기판(301)을 준비하고, 제3 기판(301) 내에 분리 구조물(PI) 및 광전 변환 소자들(PD)을 형성하고, 제2 기판(301)의 활성 영역을 한정하는 제3 소자분리막(307)을 형성하고, 제3 기판(301) 상에 제3 회로 소자들(310) 및 제3 회로 소자들(310)과 연결되는 제3 배선 구조물(320), 및 제3 배선 구조물(320)을 덮는 제3 절연층(380)을 형성하고, 제3 본딩 구조물(340)을 형성하는 것을 포함할 수 있다. 분리 구조물(PI), 광전 변환 소자들(PD) 및 제3 소자분리막(307)을 형성하는 순서는 다양하게 변형될 수 있다.
다음으로, 제3 칩 구조물(300)의 제3 본딩 구조물과 제2 칩 구조물(200)의 제2 상부 본딩 구조물을 이용하여 본딩 공정을 수행함으로써 제2 칩 구조물(200)과 제3 칩 구조물(300)을 본딩할 수 있다.
다음으로, 도 6a 및 도 6b를 참조하면, 제3 기판(301)의 일부를 제거하는 그라인딩 공정을 수행하고, 수평 절연층(391), 그리드 패턴(392), 컬러 필터들(393), 및 마이크로 렌즈들(395)을 형성함으로써 이미지 센서(1)를 형성할 수 있다.
도 13a 내지 도 13d는 예시적인 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다. 도 13a 내지 도 13d는 도 6a에 대응되는 영역을 도시한다. 도 13a 내지 도 13d는 도 11의 S102 단계 또는 도 12b 내지 도 12e 단계에 대응되는 단계의 변형예를 설명하기 위한 도면들이다.
도 13a를 참조하면, 제2 기판(201)을 관통하는 개구부(OP)를 형성할 수 있다.
도 12a에서 설명한 것과 동일하거나 유사하게 제1 칩 구조물(100)과 제2 칩 구조물(200)을 본딩한 후, 제2 기판(201) 상에 제2 마스크층(M2)을 형성하고, 제2 마스크층(M2)을 이용한 식각 공정을 수행하여 제2 기판(201)의 일부를 제거함으로써 개구부(OP)를 형성할 수 있다. 다음으로 제2 마스크층(M2)을 제거할 수 있다.
도 13b를 참조하면, 예비 절연 스페이서(244'')를 형성할 수 있다.
제2 기판(201)을 덮고 개구부(OP)를 채우도록 절연 물질을 증착함으로써, 예비 절연 스페이서(244'')를 형성할 수 있다. 예비 절연 스페이서(244'')는 개구부(OP)를 완전히 채우도록 형성될 수 있다. 예비 절연 스페이서(244'')는 예를 들어 실리콘 산화물을 포함할 수 있다.
도 13c를 참조하면, 제3 마스크층(M3)을 이용하여 랜딩 구조물(245)을 노출시킬 수 있다.
예비 절연 스페이서(244'') 상에 포토 레지스트 물질을 증착하고 노광 공정을 수행함으로써 제3 마스크층(M3)을 형성하고, 제3 마스크층(M3)을 이용하여 식각 공정을 수행함으로써 예비 절연 스페이서(244'')의 일부를 제거하고, 랜딩 구조물(245)을 노출시킬 수 있다. 상기 식각 공정을 수행하여 예비 절연 스페이서(244'') 중 개구부(OP)에 대응되는 영역 일부를 제거하고 제1 절연 라이너(281)를 함께 제거함으로써 랜딩 구조물(245)이 노출될 수 있다.
도 13d를 참조하면, 하부 본딩 비아(242)를 형성할 수 있다.
노출된 랜딩 구조물(245)과 연결되도록 상기 개구부(OP)에 대응되는 영역 내에 금속 물질을 증착하고 평탄화 공정을 수행함으로써 하부 본딩 비아(242)가 형성될 수 있다.
다음으로, 도 12f 및 도 12g에서 설명한 것과 동일하거나 유사하게 후속 공정을 수행함으로써 이미지 센서(1)가 형성될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 제1 칩 구조물 110: 제1 회로 소자들
120: 제1 배선 구조물 130: 제1 본딩 구조물
200: 제2 칩 구조물 210: 제2 회로 소자들
230: 제2 하부 본딩 구조물 240: 제2 상부 본딩 구조물
241: 하부 본딩 패드 242: 하부 본딩 비아
300: 제3 칩 구조물 310: 제3 회로 소자들
340: 제3 본딩 구조물

Claims (10)

  1. 제1 기판, 상기 제1 기판 상의 제1 회로 소자들, 및 상기 제1 회로 소자들과 연결되는 제1 배선 구조물을 포함하는 제1 칩 구조물;
    상기 제1 칩 구조물 상에 배치되고 상기 제1 칩 구조물과 마주보는 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 제2 기판, 상기 제1 면과 상기 제1 칩 구조물 사이의 제2 회로 소자들, 상기 제2 회로 소자들과 상기 제1 칩 구조물 사이에서 제2 회로 소자들과 연결되는 제2 배선 구조물, 상기 제2 기판을 관통하는 하부 본딩 비아, 및 상기 하부 본딩 비아 상의 하부 본딩 패드를 포함하는 제2 칩 구조물; 및
    상기 제2 기판의 상기 제2 면 상에 배치되고 광전 변환 소자들을 포함하는 제3 기판, 상기 제2 면과 상기 제3 기판 사이에 배치되는 제3 회로 소자들, 상기 제3 회로 소자들과 상기 제2 칩 구조물 사이에서 상기 제3 회로 소자들과 연결되는 제3 배선 구조물, 상기 제3 배선 구조물과 연결되는 상부 본딩 비아, 및 상기 상부 본딩 비아 아래에서 상기 하부 본딩 패드와 본딩되는 상부 본딩 패드를 포함하는 제3 칩 구조물을 포함하고,
    상기 제2 칩 구조물은, 상기 하부 본딩 비아의 하단과 접촉하는 랜딩 구조물을 더 포함하고,
    상기 랜딩 구조물은 상기 제2 회로 소자들 각각의 게이트 전극과 동일한 물질을 포함하는 이미지 센서.
  2. 제1 항에 있어서,
    상기 랜딩 구조물은 다결정 실리콘을 포함하는 이미지 센서.
  3. 제1 항에 있어서,
    상기 제2 배선 구조물은 복수의 레벨에 배치되는 중간 배선 라인들 및 중간 비아들을 포함하고,
    상기 중간 배선 라인들은 상기 제2 회로 소자들과 가장 인접한 레벨에 위치하는 제1 중간 배선 라인을 포함하고,
    상기 랜딩 구조물은 상기 제1 중간 배선 라인보다 높은 레벨에 위치하는 이미지 센서.
  4. 제3 항에 있어서,
    상기 중간 비아들은 상기 제1 중간 배선 라인과 상기 제2 회로 소자를 연결하는 제1 중간 비아를 포함하고,
    상기 랜딩 구조물의 하면은 상기 제1 중간 비아의 하단보다 높은 레벨에 위치하는 이미지 센서.
  5. 제1 항에 있어서,
    상기 랜딩 구조물은 상기 제2 회로 소자들의 적어도 일부와 수평으로 중첩되는 부분을 포함하는 이미지 센서.
  6. 제1 항에 있어서,
    상기 랜딩 구조물은 상기 제2 회로 소자들과 이격되어 배치되는 이미지 센서.
  7. 제1 항에 있어서,
    상기 제2 회로 소자들은 제1 중간 소자, 제2 중간 소자, 및 제3 중간 소자를 포함하고,
    상기 랜딩 구조물은 상기 제1 중간 소자로 연장되는 연결 부분을 더 포함하고,
    상기 랜딩 구조물의 상기 연결 부분은 상기 제1 중간 소자의 상기 게이트 전극과 일체로 연결되는 이미지 센서.
  8. 제7 항에 있어서,
    상기 제2 배선 구조물은 복수의 레벨에 배치되는 중간 배선 라인들 및 중간 비아들을 포함하고,
    상기 중간 배선 라인들은 상기 제2 회로 소자들과 가장 인접한 레벨에 위치하는 제1 중간 배선 라인을 포함하고,
    상기 중간 비아들은 상기 제1 중간 배선 라인과 상기 제2 회로 소자를 연결하는 제1 중간 비아를 포함하고,
    평면에서, 상기 제1 중간 배선 라인 및 상기 제1 중간 비아는 상기 제1 중간 소자와 중첩되지 않는 이미지 센서.
  9. 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 하부 기판;
    상기 제1 면 상에 배치되는 하부 회로 소자들;
    상기 제1 면 상에서 상기 하부 회로 소자들과 연결되는 하부 배선 구조물;
    상기 제2 면 상의 하부 본딩 패드;
    상기 하부 본딩 패드와 상기 하부 배선 구조물 사이에서 상기 하부 기판을 관통하는 하부 본딩 비아;
    상기 제1 면 상에 배치되고 상기 하부 본딩 비아와 접하는 랜딩 구조물;
    상기 하부 본딩 패드 상에서 상기 하부 본딩 패드와 본딩되는 상부 본딩 패드; 및
    상기 상부 본딩 패드 상에 배치되고 광전 변환 소자들을 포함하는 상부 기판을 포함하고,
    상기 랜딩 구조물의 적어도 일부는 상기 하부 회로 소자들과 수평 방향으로 중첩되는 이미지 센서.
  10. 제9 항에 있어서,
    상기 랜딩 구조물의 수직 방향으로의 높이는 상기 하부 회로 소자들의 상기 수직 방향으로의 높이와 동일한 이미지 센서.
KR1020220110185A 2022-08-31 2022-08-31 이미지 센서 KR20240030755A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020220110185A KR20240030755A (ko) 2022-08-31 2022-08-31 이미지 센서
US18/203,677 US20240072091A1 (en) 2022-08-31 2023-05-31 Image sensor including landing structure having same material as gate electrodes
CN202311100420.2A CN117641963A (zh) 2022-08-31 2023-08-29 包括具有与栅极电极相同材料的着陆结构的图像传感器
JP2023138764A JP2024035163A (ja) 2022-08-31 2023-08-29 イメージセンサ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220110185A KR20240030755A (ko) 2022-08-31 2022-08-31 이미지 센서

Publications (1)

Publication Number Publication Date
KR20240030755A true KR20240030755A (ko) 2024-03-07

Family

ID=89997845

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220110185A KR20240030755A (ko) 2022-08-31 2022-08-31 이미지 센서

Country Status (4)

Country Link
US (1) US20240072091A1 (ko)
JP (1) JP2024035163A (ko)
KR (1) KR20240030755A (ko)
CN (1) CN117641963A (ko)

Also Published As

Publication number Publication date
CN117641963A (zh) 2024-03-01
US20240072091A1 (en) 2024-02-29
JP2024035163A (ja) 2024-03-13

Similar Documents

Publication Publication Date Title
CN102110696B (zh) 固体摄像器件及其制造方法、固体摄像元件制造方法、半导体器件
CN100530665C (zh) 包括光吸收层的图像传感器集成电路器件及其制造方法
KR102587498B1 (ko) 이미지 센서
US10283540B2 (en) Image sensor and method for fabricating the same
US20100103288A1 (en) Image sensor
JP5159120B2 (ja) 光電変換装置およびその製造方法
US8716770B2 (en) Solid-state imaging apparatus that includes a local interconnect and method for manufacturing the same
KR20240030755A (ko) 이미지 센서
US11417699B2 (en) Image sensor and method of fabricating the same
CN114551485A (zh) 图像传感器及其制造方法
CN114388544A (zh) 图像传感器
TW202412512A (zh) 包括具有與閘極電極相同材料的著陸結構的影像感測器
KR101776611B1 (ko) 씨모스 이미지 센서의 단위 화소 어레이
US20230282668A1 (en) Image sensor
US11791362B2 (en) Image sensor and method of fabricating the same
US20220375983A1 (en) Image sensor
US20230057857A1 (en) Image sensor including a light blocking film
US20230187463A1 (en) Image sensor substrate and image sensor including the same
US20230076351A1 (en) Image sensor
US20220231063A1 (en) Image sensor
KR20230053478A (ko) 이미지 센서
KR20230134217A (ko) 이미지 센서 및 이미지 센서의 제조 방법
KR20240062818A (ko) 이미지 센서 및 이의 제조 방법
JP2023008847A (ja) イメージセンサー
KR20240001879A (ko) 이미지 센서 및 이미지 센서의 제조 방법