JP2024034305A - 記憶装置 - Google Patents

Abstract

【課題】 高い強度を有する架橋を含んだ記憶装置を提供する。【解決手段】 複数の第１導電体２２～２５は、互いに離れて第１軸に沿って並ぶ。メモリピラーＭＰは、第１軸に沿って複数の第１導電体を貫通し、半導体５１及び半導体を囲む膜５２を含む。第１部材ＳＬＴは、第１軸に沿って複数の第１導電体を貫通し、第１部分ＳＬＴｏと複数の第２部分ＳＬＴｔとを有する。第１部分は、第１軸と交わる第２軸に沿って延びる。複数の第２部分は、第１部分の上面上で第２軸に沿って間隔を有して並ぶ。複数の第２部分の第１軸及び第２軸と交わる第３軸上での長さは、第１部分の第３軸上での長さより短い。架橋は、第１部分の上面上かつ複数の第２部分のうちの隣り合う２つの間に位置し、第３軸上で、第１部分の上面上における第１部分の両端に亘って延びる。【選択図】 図４

Description

実施形態は、概して記憶装置に関する。

メモリセルが３次元に配置された記憶装置が知られている。

特開２０２２－５１１８０号公報 米国特許出願公開第２０１８／００４７７４８号明細書

高い強度を有する架橋を含んだ記憶装置を提供しようとするものである。

一実施形態による記憶装置は、複数の第１導電体と、メモリピラーと、第１部材と、を含む。

上記複数の第１導電体は、互いに離れて第１軸に沿って並ぶ。上記メモリピラーは、上記第１軸に沿って上記複数の第１導電体を貫通し、半導体及び上記半導体を囲む膜を含む。上記第１部材は、上記第１軸に沿って上記複数の第１導電体を貫通し、第１部分と複数の第２部分とを有する。上記第１部分は、上記第１軸と交わる第２軸に沿って延びる。上記複数の第２部分は、上記第１部分の上面上で上記第２軸に沿って間隔を有して並ぶ。上記複数の第２部分の上記第１軸及び上記第２軸と交わる第３軸上での長さは、上記第１部分の上記第３軸上での長さより短い。上記第１部材は、上記第１部分の上面上かつ上記複数の第２部分のうちの隣り合う２つの間に位置し、上記第３軸上で、上記第１部分の上面上における上記第１部材の両端に亘って延びる架橋をさらに有する。

第１実施形態の記憶装置の構成要素及び構成要素の接続の例を示す図。 第１実施形態の記憶装置の１つのブロックの構成要素及び構成要素の接続を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の平面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリピラーの断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す図。 第１実施形態の第１変形例の記憶装置のメモリセルアレイの一部の断面の構造の例を示す図。 第１実施形態の第２変形例の記憶装置のメモリセルアレイの一部の断面の構造の例を示す図。 第１実施形態の第２変形例の記憶装置のメモリセルアレイの一部の断面の構造の例を示す図。 第１実施形態の第３変形例の記憶装置のメモリセルアレイの一部の断面の構造の例を示す図。 第１実施形態の第３変形例の記憶装置のメモリセルアレイの一部の断面の構造の例を示す図。 第１実施形態の第４変形例の記憶装置のメモリセルアレイの一部の断面の構造の例を示す図。 第１実施形態の第４変形例の記憶装置のメモリセルアレイの一部の断面の構造の例を示す図。

以下に実施形態が図面を参照して記述される。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。

以下、ｘｙｚ直交座標系が用いられて、実施形態が記述される。図の縦軸のプラス方向は上側、マイナス方向は下側と称される場合がある。図の横軸のプラス方向は右側、マイナス方向は左側と称される場合がある。

１．第１実施形態
１．１．構成（構造）
１．１．１．記憶装置
図１は、第１実施形態の記憶装置の構成要素及び構成要素の接続の例を示す。記憶装置１は、メモリセルを使用してデータを記憶する装置である。記憶装置１は、例えば、外部のメモリコントローラによって制御される。記憶装置１は、例えばメモリコントローラから受け取られたコマンドＣＭＤ及びアドレス情報ＡＤＤに基づいて動作する。記憶装置１は、書き込まれるデータＤＡＴを受け取り、記憶装置１に記憶されているデータを出力する。記憶装置１は、例えば、１つの半導体チップとして構成される。

図１に示されているように、記憶装置１は、メモリセルアレイ１０、ロウデコーダ１１、レジスタ１２、シーケンサ１３、ドライバ１４、及びセンスアンプ１５等の構成要素を含む。

メモリセルアレイ１０は、メモリセルトランジスタの組の集合である。メモリセルアレイ１０は、複数のメモリブロック（ブロック）ＢＬＫ（ＢＬＫ＿０、ＢＬＫ＿１、…）を含む。各ブロックＢＬＫは、複数のメモリセルトランジスタＭＴ（図示せず）を含む。メモリセルアレイ１０には、ワード線ＷＬ（図示せず）及びビット線ＢＬ（図示せず）等の配線、メモリセルトランジスタＭＴに接続される配線も位置する。

ロウデコーダ１１は、ブロックＢＬＫを選択するための回路である。ロウデコーダ１１は、レジスタ１２から受け取られたブロックアドレスに基づいて選択された１つのブロックＢＬＫにドライバ１４から供給される電圧を転送する。

レジスタ１２は、記憶装置１によって受け取られたコマンドＣＭＤ及びアドレス情報ＡＤＤを保持する回路である。コマンドＣＭＤは、シーケンサ１３にデータリード、データ書込み、及びデータ消去を含む種々の動作を指示する。アドレス情報ＡＤＤは、メモリセルアレイ１０中のアクセスの対象を指定する。

シーケンサ１３は、記憶装置１の全体の動作を制御する回路である。シーケンサ１３は、レジスタ１２から受け取られたコマンドＣＭＤに基づいて、ロウデコーダ１１、ドライバ１４、及びセンスアンプ１５を制御して、データリード、データ書込み、データ消去を含む種々の動作を実行する。

ドライバ１４は、複数の相違する大きさの電圧を生成し、生成された電圧を幾つかの構成要素に印加する回路である。ドライバ１４は、生成された複数の電圧のうちの、シーケンサ１３による制御及びアドレス情報ＡＤＤに基づいて選択されたものをロウデコーダ１１に供給する。

センスアンプ１５は、メモリセルアレイ１０に記憶されているデータに基づく信号を出力する回路である。センスアンプ１５は、メモリセルトランジスタＭＴの状態をセンスし、センスされた状態に基づいてリードデータを生成し、又は、書込みデータをメモリセルトランジスタＭＴに転送する。

１．１．２．メモリセルアレイの回路構成
図２は、第１実施形態の記憶装置の１つのブロックＢＬＫの構成要素及び構成要素の接続を示す。複数のブロックＢＬＫ、例えば全てのブロックＢＬＫは、図２に示されている構成要素及び接続を含む。

１つのブロックＢＬＫは、複数のストリングユニットＳＵを含む。図２は、５つのストリングユニットＳＵ＿０～ＳＵ＿４の例を示す。

図２に示されているように、ｍ本のビット線ＢＬ＿０～ＢＬ＿ｍ－１は、各々、各ブロックＢＬＫにおいて、ストリングユニットＳＵ＿０～ＳＵ＿４の各々からの１つのＮＡＮＤストリングＮＳと接続されている。ｍは正の整数である。

各ＮＡＮＤストリングＮＳは、１つの選択ゲートトランジスタＳＴ、複数のメモリセルトランジスタＭＴ、及び１つの選択ゲートトランジスタＤＴ（ＤＴ０、ＤＴ１、ＤＴ２、ＤＴ３、又はＤＴ４）を含む。図２及び以下の記述は、各ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタＭＴ＿０～ＭＴ７を含む例に基づく。メモリセルトランジスタＭＴは、制御ゲート電極、及び周囲から絶縁されている電荷蓄積膜を含み、電荷蓄積膜中の電荷の量に基づいてデータを不揮発に記憶する素子である。選択ゲートトランジスタＳＴ、メモリセルトランジスタＭＴ、及び選択ゲートトランジスタＤＴは、この順で、ソース線ＳＬと１つのビット線ＢＬとの間に直列に接続されている。

相違する複数のビット線ＢＬとそれぞれ接続されている複数のＮＡＮＤストリングＮＳは１つのストリングユニットＳＵを構成する。各ストリングユニットＳＵにおいて、メモリセルトランジスタＭＴ＿０～ＭＴ＿７の制御ゲート電極は、ワード線ＷＬ＿０～ＷＬ＿７とそれぞれ接続されている。１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、セルユニットＣＵと称される。

選択ゲートトランジスタＤＴ０～ＤＴ４はストリングユニットＳＵ＿０～ＳＵ＿４にそれぞれ属する。図２において、選択ゲートトランジスタＤＴ２、ＤＴ３、及びＤＴ４は図示されていない。ストリングユニットＳＵ＿０の複数のＮＡＮＤストリングＮＳの各々の選択ゲートトランジスタＤＴ０のゲートは選択ゲート線ＳＧＤＬ０に接続されている。同様に、ストリングユニットＳＵ＿１、ＳＵ＿２、ＳＵ＿３、及びＳＵ＿４のそれぞれの複数のＮＡＮＤストリングＮＳの各々の選択ゲートトランジスタＤＴ１、ＤＴ２、ＤＴ３、及びＤＴ４のゲートは選択ゲート線ＳＧＤＬ１、ＳＧＤＬ２、ＳＧＤＬ３、及びＳＧＤＬ４に接続されている。

選択ゲートトランジスタＳＴのゲートは選択ゲート線ＳＧＳＬに接続されている。

１．１．３．メモリセルアレイの平面の構造
図３は、第１実施形態の記憶装置のメモリセルアレイの一部の平面の構造の例を示し、ｘｙ面に沿った構造を示す。図３は、１つのブロックＢＬＫ、すなわち、ストリングユニットＳＵ＿０～ＳＵ＿４を含む領域を示す。図３に示されている構造が、ｙ軸に沿って、繰り返し設けられている。

図３に示されているように、メモリセルアレイ１０は、部材（又は構造）ＳＬＴ、複数のメモリピラーＭＰ、複数のコンタクトプラグＣＶ、及び複数の導電体２７を含む。

各部材ＳＬＴは、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。各部材ＳＬＴは、隣り合うブロックＢＬＫの間の境界に位置する。各部材ＳＬＴは、自身を介して隣り合う後述の積層構造を分断する。各部材ＳＬＴは、導電体ＬＩ、絶縁体ＳＰ、及び架橋ＳＴＢを含む。導電体ＬＩは、ｘ軸に沿って延び、また、ｚ軸に沿って延びる。導電体ＬＩは、或る高さ（ｚ軸上での或る座標）において、ｘ軸に沿って間隔を有して並ぶ複数の部分（後述の第２部分ＳＬＴｔ中の部分）を有する。

絶縁体ＳＰは、部材ＳＬＴの縁を含む部分を占め、導電体ＬＩの表面を覆う。絶縁体ＳＰは、導電体ＬＩの側面、すなわち、ｘ軸に沿って延びる表面を覆う。絶縁体ＳＰは、例えば、酸化シリコンを含む。

架橋ＳＴＢは、ｘ軸に沿って間隔を有して並ぶ。複数の架橋ＳＴＢは、導電体ＬＩのうちのｘ軸に沿って間隔を有して並ぶ複数の部分と、ｘ軸に沿って１つずつ交互に並ぶ。換言すると、各架橋ＳＴＢは、ｘ軸に沿って間隔を有して並ぶ複数の導電体ＬＩの部分のうちの隣合う２つの間に位置する。各架橋ＳＴＢは、部材ＳＬＴの上辺から下辺に亘って延びる。各架橋ＳＴＢは、後述のように、部材ＳＬＴのｚ軸上での上端を含む領域に局所的に位置する。架橋ＳＴＢの間の領域には、導電体ＬＩの一部が位置する。架橋ＳＴＢは、絶縁体を含む。架橋ＳＴＢの構造については、後に詳述される。

メモリピラーＭＰは、内部にメモリセルトランジスタＭＴが形成される構造である。メモリピラーＭＰは、半導体を含み、さらに、導電体及び絶縁体の１つ以上を含む。メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、２つの部材ＳＬＴの間の領域において、千鳥配列に分布している。すなわち、複数のメモリピラーＭＰは、ｙ軸に沿う複数の列状に配置され、メモリピラーＭＰの各列は、ｙ軸に沿ってジグザグに配置されている。換言すると、以下の通りである。各列は、ｘ軸上での異なる座標に位置する２つのサブ列からなる。以下、ｘ軸上の座標は、ｘ軸座標と称される場合があり、ｙ軸上の座標は、ｙ軸座標と称される場合がある。一方のサブ列のメモリピラーＭＰの各々のｙ軸座標は、もう１つのサブ列のメモリピラーＭＰの隣り合う２つの間のｙ軸座標に位置する。各列は、例えば、２４個のメモリピラーＭＰを含む。

部材ＳＨＥは、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。隣り合う各２つの部材ＳＬＴの間に複数の部材ＳＨＥが位置する。図３は、４つの部材ＳＨＥの例を示す。各部材ＳＨＥは、自身を介して隣り合う後述の選択ゲート線ＳＧＤＬを分断する。部材ＳＬＴ及びＳＨＥの隣り合う２つによって区切られた各領域は、１つのストリングユニットＳＵが形成される領域である。部材ＳＨＥは、絶縁体を含む。部材ＳＨＥは、例えば、図３の上側から数えて、５番目、１０番目、１５番目、及び２０番目のメモリピラーＭＰの行と、それぞれ重なっている。

各導電体２７は、１つのビット線ＢＬとして機能する。導電体２７は、ｙ軸に沿って延び、ｘ軸に沿って並ぶ。各導電体２７は、ストリングユニットＳＵ毎に、少なくとも１つのメモリピラーＭＰと重なるように配置されている。図３は、２つの導電体２７が、１つのメモリピラーＭＰと重なるように配置されている例を示す。各メモリピラーＭＰは、このメモリピラーＭＰと重なる複数の導電体２７のうち１つの導電体２７と、コンタクトプラグＣＶを介して電気的に接続される。

１．１．４．メモリセル領域の断面構造
図４は、第１実施形態の記憶装置のメモリセルアレイの一部の断面の構造を示し、ｙｚ面に沿った構造を示す。具体的には、図４は、図３のＩＶ－ＩＶ線に沿った断面を示す。

図４に示されているように、メモリセルアレイ１０は、基板２０、導電体２１及び２２、８個の導電体２３、導電体２４、及び導電体２７、並びに絶縁体３０、３２、３３、３４、３５、３６、４１、４２、４３、及び４５を含む。

基板２０は、例えば、ｐ型の半導体の基板である。

絶縁体３０は、基板の上面上に位置する。絶縁体３０は、例えば、酸化シリコンを含む。基板２０及び絶縁体３０中には、図示せぬ回路が形成されることが可能である。回路は、例えば、ロウデコーダ１１、ドライバ１４、及び（又は）センスアンプ１５であり、図示せぬトランジスタを含む。

導電体２１は、絶縁体３０の上面上に位置する。導電体２１は、ｘｙ面に沿って広がり、板状の形状を有する。導電体２１は、ソース線ＳＬの少なくとも一部として機能する。導電体２１は、例えば、リンをドープされたシリコンを含む。

絶縁体３２は、導電体２１の上面上に位置する。絶縁体３２は、例えば、酸化シリコンを含む。

導電体２２は、絶縁体３２の上面上に位置する。導電体２２は、ｘｙ面に沿って広がり、板状の形状を有する。導電体２２は、選択ゲート線ＳＧＳＬの少なくとも一部として機能する。導電体２２は、例えば、タングステンを含む。導電体２２の表面上に、酸化アルミニウム等の他の材料が設けられていてもよい。

複数の絶縁体３３及び複数の導電体２３は、導電体２２の上面上に、ｚ軸に沿って１つずつ交互に位置する。よって、導電体２３は、互いに離れて又は間隔を有してｚ軸に沿って並ぶ。絶縁体３３及び導電体２３は、ｘｙ面に沿って広がり、板状の形状を有する。複数の導電体２３は、基板２０の側から順に、それぞれワード線ＷＬ＿０～ＷＬ＿３の少なくとも一部として機能する。導電体２３は、例えば、タングステンを含む。導電体２３の表面上に、酸化アルミニウム等の他の材料が設けられていてもよい。絶縁体３３は、例えば、酸化シリコンを含む。

絶縁体３４は、最上の導電体２３の上面上に位置する。絶縁体３４は、ｘｙ面に沿って広がり、板状の形状を有する。絶縁体３４は、例えば、酸化シリコンを含む。

複数の導電体２４及び複数の絶縁体３５は、絶縁体３４の上面上に、ｚ軸に沿って１つずつ交互に位置する。よって、導電体２４は、互いに離れて又は間隔を有してｚ軸に沿って並ぶ。導電体２４及び絶縁体３５は、ｘｙ面に沿って広がり、板状の形状を有する。複数の導電体２４は、基板２０の側から順に、それぞれワード線ＷＬ＿４～ＷＬ＿７の少なくとも一部として機能する。導電体２４は、例えば、タングステンを含む。導電体２４の表面上に、酸化アルミニウム等の他の材料が設けられていてもよい。絶縁体３５は、例えば、酸化シリコンを含む。

絶縁体３６は、最上の導電体２４の上面上に位置する。絶縁体３６は、ｘｙ面に沿って広がり、板状の形状を有する。絶縁体３６は、例えば、酸化シリコンを含む。

導電体２５は、絶縁体３６の上面上に位置する。導電体２５は、ｘｙ面に沿って広がり、板状の形状を有する。導電体２５は、選択ゲート線ＳＧＤＬ０～ＳＧＤＬ４のいずれかの少なくとも一部として機能する。導電体２５は、例えば、タングステンを含む。導電体２５の表面上に、酸化アルミニウム等の他の材料が設けられていてもよい。

絶縁体４１は、導電体２５の上面上に位置する。絶縁体４１は、ｘｙ面に沿って広がり、板状の形状を有する。絶縁体４１は、例えば、酸化シリコンを含む。

絶縁体４２は、絶縁体４１の上面上に位置する。絶縁体４２は、ｘｙ面に沿って広がり、板状の形状を有する。絶縁体４２は、例えば、酸化シリコンを含む。

絶縁体４３は、絶縁体４２の上面上に位置する。絶縁体４３は、ｘｙ面に沿って広がり、板状の形状を有する。絶縁体４３は、例えば、酸化シリコンを含む。

絶縁体４５は、絶縁体４３の上面上に位置する。絶縁体４５は、ｘｙ面に沿って広がり、板状の形状を有する。絶縁体４５は、例えば、酸化シリコンを含む。

導電体２７は、絶縁体４５の上面上に位置する。導電体２７は、線状の形状を有し、ｙ軸に沿って延びる。導電体２７は、１つのビット線ＢＬの少なくとも一部として機能する。図４に示されるｙｚ面とは異なるｙｚ面においても導電体２７が設けられており、よって、導電体２７は、ｘ軸に沿って、間隔を有して並ぶ。導電体２７は、例えば、銅を含む。

メモリピラーＭＰは、ｚ軸に沿って延びており、柱の形状を有する。メモリピラーＭＰは、導電体２１～２５、並びに絶縁体３２～３６、４１、及び４２からなる積層構造中に位置しており、導電体２２～２５、並びに絶縁体３２～３６、４１、及び４２の組を貫通している。メモリピラーＭＰは、導電体２１中に位置する下面を有する。メモリピラーＭＰの上面は、例えば、絶縁体４２の上面と並ぶ。

各メモリピラーＭＰは、上部メモリピラーＵＭＰ及び下部メモリピラーＬＭＰを含む。下部メモリピラーＬＭＰの上面と、上部メモリピラーＵＭＰの下面とは接している。上部メモリピラーＵＭＰは、導電体２４及び２５並びに絶縁体３５、３６、４１、及び４２の組を貫通しており、絶縁体３４中に位置する下面を有する。下部メモリピラーＬＭＰは、導電体２２及び２３並びに絶縁体３２及び３３の組を貫通している。下部メモリピラーＬＭＰは、絶縁体３４中に位置する上面と導電体２１中に位置する下面とを有する。

下部メモリピラーＬＭＰ及び上部メモリピラーＵＭＰの各々は、例えば、上面から下面に向かって減少するｘｙ断面積を有する。ｘｙ断面積は、ｘｙ面に沿う面の面積である。下部メモリピラーＬＭＰの上面のｘｙ断面積は、上部メモリピラーＵＭＰの下面のｘｙ断面積より大きい。このため、下部メモリピラーＬＭＰの側面と上部メモリピラーＵＭＰの側面の延長線とは、互いにずれており、一致しない。このような下部メモリピラーＬＭＰの側面と、上部メモリピラーＵＭＰの側面の延長とのずれは、図４に示されているｙｚ断面内に限らず、ｚ軸を含んだ他の断面において生じている。

各メモリピラーＭＰは、例えば、コア５０、半導体５１、及び積層体５２を含む。コア５０は、ｚ軸に沿って延び、柱の形状を有する。コア５０の上面は、導電体２５の層よりも上の層の中に位置しており、コア５０の下面は、少なくとも、導電体２２の層より下の層の中に位置する。コア５０の輪郭は、例えば、メモリピラーＭＰの輪郭に沿う。すなわち、コア５０は、上部メモリピラーＵＭＰに含まれる部分と下部メモリピラーＬＭＰに含まれる部分を含む。コア５０の上部メモリピラーＵＭＰに含まれる部分の下面と下部メモリピラーＬＭＰに含まれる部分の上面は接続されている。コア５０の上部メモリピラーＵＭＰに含まれる部分及び下部メモリピラーＬＭＰに含まれる部分の各々は、上面から下面に向かって減少するｘｙ断面積を有する。

半導体５１は、コア５０の表面を覆う。半導体５１は、例えば、シリコンを含む。積層体５２は、半導体５１の側面及び下面を覆う。積層体５２は、導電体２１中で開口している。開口は、例えば、メモリピラーＭＰの下面に位置する。開口中に半導体５１が部分的に位置しており、開口中で、半導体５１と導電体２１は接している。積層体５２の開口は、メモリピラーＭＰの側面に位置していてもよい。この場合、開口は、メモリピラーＭＰの側面のうちの導電体２１中に位置する。

メモリピラーＭＰと導電体２２とが対向する部分は、選択ゲートトランジスタＳＴとして機能する。メモリピラーＭＰと１つの導電体２３又は２４とが対向する部分は、１つのメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体２５とが対向する部分は、１つの選択ゲートトランジスタＤＴとして機能する。

部材ＳＨＥは、図４に示されている複数のメモリピラーＭＰのうちの１つのメモリピラーＭＰ中に部分的に位置する。部材ＳＨＥは、導電体２５を分断する。部材ＳＨＥの下面は、絶縁体３６の層の中に位置する。部材ＳＨＥは、絶縁体を含み、例えば、酸化シリコンを含む。

コンタクトプラグＣＶは、下面において１つのメモリピラーＭＰと接しており、上面において１つの導電体２７と接している。

部材ＳＬＴについて、図４に加えて図５及び図６も参照して、以下に記述される。図５は、第１実施形態の記憶装置のメモリセルアレイの一部の断面の構造を示し、ｙｚ面に沿った構造を示す。具体的には、図５は、図３のＶ－Ｖ線に沿った断面を示す。図６は、第１実施形態の記憶装置のメモリセルアレイの一部の断面の構造を示し、ｘｚ面に沿った構造を示す。具体的には、図６は、図３のＶＩ－ＶＩ線に沿った断面を示す。

図４に示されているように、部材ＳＬＴは、ｚ軸に沿って延びる。部材ＳＬＴは、導電体２２～２５を分断する。部材ＳＬＴは、導電体２１～２５、並びに絶縁体３２～３６、４１、４２、及び４３からなる積層構造の中に位置しており、導電体２２～２５、並びに絶縁体３２～３６、４１、４２、及び４３の組を貫通している。部材ＳＬＴの上面は、例えば、絶縁体４３の上面と並ぶ。

部材ＳＬＴは、第１部分ＳＬＴｏ及び複数の第２部分ＳＬＴｔを含む。第１部分ＳＬＴｏの上面と、第２部分ＳＬＴｔの下面とは接している。第１部分ＳＬＴｏと、第２部分ＳＬＴｔとは、連続しており、すなわち、別々の工程で形成されかつ互いに接続されている複数の要素の組ではなく、共通の工程によって形成された１つの物体である。

第１部分ＳＬＴｏは、導電体２２～２５、並びに絶縁体３２～３６、及び４１の組を貫通しており、導電体２１中に位置する下面を有する。第１部分ＳＬＴｏの上面は、例えば、絶縁体４１の上面と並ぶ。第１部分ＳＬＴｏは、例えば、上面から下面に向かって減少するｘｙ断面積を有し、例えば、上面から下面に向かって減少するｙ寸法を有する。ｙ寸法は、ｙ軸に沿った寸法（長さ）である。

各第２部分ＳＬＴｔは、絶縁体４２及び４３の組を貫通する。第２部分ＳＬＴｔの上面は、例えば、絶縁体４３の上面と並ぶ。第２部分ＳＬＴｔの下面は、例えば、絶縁体４１の上面と並ぶ。第２部分ＳＬＴｔの下面のｙ寸法は、第１部分ＳＬＴｏの上面のｙ寸法より小さい。例えば、第２部分ＳＬＴｔの側面（ｘｚ面に沿う表面）は、上面視で（ｘｙ面に沿った面の形状に関して）、第１部分ＳＬＴｏの側面（ｘｚ面に沿う表面）よりも内側に位置する。第１部分ＳＬＴｏの上面のうちの第２部分ＳＬＴｔが位置していない部分の上方には、絶縁体４２が部分的に位置するとともに絶縁体４３が部分的に位置する。

絶縁体ＳＰは、第１部分ＳＬＴｏの側面を含む領域及び第２部分ＳＬＴｔの側面を含む領域に亘って広がっている。絶縁体ＳＰは、さらに、第１部分ＳＬＴｏの上面上に位置する部分を有する。絶縁体ＳＰは、第１部分ＳＬＴｏの側面を含む領域、第１部分ＳＬＴｏの上面上の領域、及び第２部分ＳＬＴｔの側面を含む領域に亘って連続している。

導電体ＬＩは、第１部分ＳＬＴｏのうちの絶縁体ＳＰが位置していない領域及び第２部分ＳＬＴｔのうちの絶縁体ＳＰが位置していない領域に位置する。導電体ＬＩは、部材ＳＬＴのうちのｙ軸上での中央の領域に位置し、両方の側面（ｘｚ面に沿う表面）において絶縁体ＳＰと接する。導電体ＬＩは、例えば、第１部分ＳＬＴｏのうちの絶縁体ＳＰが位置していない領域及び第２部分ＳＬＴｔのうちの絶縁体ＳＰが位置していない領域を埋め込む。導電体ＬＩのうちの第１部分ＳＬＴｏ中の部分は、下面において、導電体２１と接している。導電体ＬＩは、ソース線ＳＬの一部として機能する。

図５に示されている領域は、架橋ＳＴＢが設けられている領域である。図５に示されているように、架橋ＳＴＢが設けられている領域のｚ軸に沿った下方の領域では、絶縁体ＳＰは、第１部分ＳＬＴｏの上面、より具体的には、導電体ＬＩのうちの第１部分ＳＬＴｏの上面を覆う。換言すると、絶縁体ＳＰは、架橋ＳＴＢの下面を覆う。絶縁体ＳＰの架橋ＳＴＢの下面を覆う部分は、絶縁体ＳＰのうちの第１部分ＳＬＴｏの側面を含む部分と連続している。

架橋ＳＴＢは、絶縁体４２及び絶縁体４３の組の一部である。換言すると、絶縁体４２及び４３の組は、第２部分ＳＬＴｔの間の部分に位置し、架橋ＳＴＢは、第２部分ＳＬＴｔの間の部分からなる。

図６に示されているように、第１部分ＳＬＴｏは、ｘ軸に沿って広がり、ｘ軸に沿って連続している。複数の第２部分ＳＬＴｔと複数の架橋ＳＴＢは、ｘ軸に沿って１つずつ交互に並ぶ。架橋ＳＴＢのｘ軸に沿って並ぶ側面（ｙｚ面に沿う表面）は、絶縁体ＳＰの一部によって覆われている。

各第２部分ＳＬＴｓ及び各架橋ＳＴＢは、ｘ軸に沿って任意の寸法を有し得る。複数の第２部分ＳＬＴｓが互いに相違するｘ寸法を有していてもよい。ｘ寸法は、ｘ軸に沿った寸法（長さ）である。複数の架橋ＳＴＢが互いに相違するｘ寸法を有していてもよい。したがって、架橋ＳＴＢは、ｘ軸に沿って等しい間隔で周期的に並んでいてもよいし、ランダムな間隔で並んでいてもよい。ただし、例えば、図６及び図３に示されている例のように、第２部分ＳＬＴｔのｘ寸法は、概して、架橋ＳＴＢのｘ寸法より長い。このため、１つの部材ＳＬＴに含まれる全ての第２部分ＳＬＴｔのそれぞれのｘ寸法の合計は、この部材ＳＬＴに含まれる全ての架橋ＳＴＢのｘ寸法の合計より小さい。

図７は、第１実施形態の記憶装置のメモリピラーの断面の構造の例を示す。具体的には、図７は、図４のＶＩＩ－ＶＩＩ線に沿った断面を示す。図７に示されているように、積層体５２は、例えばトンネル絶縁体５３、電荷蓄積膜５４、及びブロック絶縁体５５を含む。

トンネル絶縁体５３は、半導体５１の側面を囲む。電荷蓄積膜５４は、トンネル絶縁体５３の側面を囲む。ブロック絶縁体５５は、電荷蓄積膜５４の側面を囲む。導電体２３は、ブロック絶縁体５５の側面を囲む。

半導体５１は、メモリセルトランジスタＭＴ並びに選択ゲートトランジスタＤＴ及びＳＴのチャネル（電流経路）として機能する。トンネル絶縁体５３及びブロック絶縁体５５の各々は、例えば、酸化シリコンを含む。電荷蓄積膜５４は、電荷を蓄積する。電荷蓄積膜５４は、例えば、窒化シリコンを含む。

１．２．製造方法
図８～図３１は、各々、第１実施形態の記憶装置のメモリセルアレイの一部の製造工程中の断面の構造の例を示す。図８、図９、図１０、図１２、図１４、図１６、図１８、図１９、図２０、図２３、図２６、図２７、及び図２９は、製造工程中の構造を順に示す。図８、図９、図１０、図１２、図１４、図１６、図１８、図１９、図２０、図２３、図２６、図２７、及び図２９は、図４に示される断面の領域と同じ領域の断面を示す。

図２１、図２４、図２８、及び図３０は、それぞれ、図２０、図２３、図２７、及び図２９と同じステップについて示す。図２１、図２４、図２８、及び図３０は、図５に示される断面の領域と同じ領域の断面を示す。

図１１、図１３、図１５、図１７、図２２、図２５、及び図３１は、それぞれ、図１０、図１２、図１４、図１６、図２０、図２３、及び図２９と同じステップについて示す。図１１、図１３、図１５、図１７、図２２、図２５、及び図３１は、図６に示される断面の領域と同じ領域の断面を示す。

図８に示されているように、基板２０の上面上に、絶縁体３０、導電体２１、絶縁体３２、ＳＭ１、３３、ＳＭ２、及び絶縁体３４が形成される。すなわち、まず、基板２０の上面上に、絶縁体３０、導電体２１、絶縁体３２、及び絶縁体ＳＭ１が、この順に堆積される。絶縁体ＳＭ１は、導電体２２が形成される予定の領域を占める。絶縁体ＳＭ１は、例えば、窒化シリコンを含む。堆積の方法の例は、ＣＶＤ（Chemical Vapor Deposition）を含む。基板２０上に回路が形成される場合、回路は、絶縁体３０の形成前に形成される。

絶縁体ＳＭ１の上面上に、複数の絶縁体３３及び複数の絶縁体ＳＭ２が、１つずつ交互に堆積される。各絶縁体ＳＭ２は、導電体２２が形成される予定の領域を占める。絶縁体ＳＭ２は、例えば、窒化シリコンを含む。堆積の方法の例は、ＣＶＤを含む。

最上の絶縁体ＳＭ２の上面上に絶縁体３４の下側の部分が堆積される。堆積の方法の例は、ＣＶＤを含む。

図９に示されているように、絶縁体ＳＭ３が形成される。すなわち、まず、例えば、フォトリソグラフィー工程及びＲＩＥ（Reactive Ion Etching）等の異方性エッチングにより、下部メモリピラーＬＭＰが形成される予定の領域にメモリホールＬＭＨ（図示せず）が形成される。メモリホールＬＭＨは、絶縁体３４、ＳＭ２、３３、ＳＭ１、及び３２を貫き、下面において導電体２１中に位置する。次いで、メモリホールＬＭＨが、絶縁体ＳＭ３の材料により埋め込まれる。絶縁体ＳＭ３は、例えば、カーボン又はアモルファスシリコンを含む。

図１０及び図１１に示されているように、絶縁体ＳＭ４、３５、３６、ＳＭ５、及び４１が形成される。すなわち、まず、絶縁体３４の下側の部分の上面上及び絶縁体ＳＭ３の上面上に絶縁体３４の上側の部分が堆積される。堆積の方法の例は、ＣＶＤを含む。

絶縁体３４の上面上に、複数の絶縁体３５及び複数の絶縁体ＳＭ４が、１つずつ交互に堆積される。各絶縁体ＳＭ４は、導電体２４が形成される予定の領域を占める。絶縁体ＳＭ４は、例えば、窒化シリコンを含む。堆積の方法の例は、ＣＶＤを含む。

最上の絶縁体ＳＭ４の上面上に、絶縁体３６、ＳＭ５、及び４１が堆積される。絶縁体ＳＭ５は、導電体２５が形成される予定の領域を占める。堆積の方法の例は、ＣＶＤを含む。

図１２及び図１３に示されているように、例えば、フォトリソグラフィー工程及びＲＩＥ等の異方性エッチングにより、部材ＳＬＴの第１部分ＳＬＴｏが形成される予定の領域にスリットＳＬＩが形成される。スリットＳＬＩは、絶縁体４１、ＳＭ５、３６、ＳＭ４、３５、３４、ＳＭ２、３３、ＳＭ１、及び３２を貫き、下面において導電体２１中に位置する。スリットＳＬＩは、ｘ軸に沿って延びる。

図１４及び図１５に示されているように、スリットＳＬＩが絶縁体ＳＭ７により埋め込まれる。絶縁体ＳＭ７は、例えば、カーボン、アモルファスシリコン、又はボロンを含んだ酸化シリコン（ＢＳＧ（Boro-Silicate Glass））を含む。すなわち、スリットＳＬＩ中の表面上及び絶縁体４１の上面上に絶縁体ＳＭ７が堆積される。堆積の方法の例は、ＣＶＤを含む。次いで、絶縁体ＳＭ７のうちの絶縁体４１の上面上の部分が、例えば、ＣＭＰ（Chemical Mechanical Polishing）により除去される。この結果、絶縁体４１の上面及び絶縁体ＳＭ７の上面は、平坦になっている。

図１６及び図１７に示されているように、絶縁体４１の上面上及び絶縁体ＳＭ７の上面上に、絶縁体４２が堆積される。堆積の方法の例は、ＣＶＤを含む。絶縁体４２は、平坦な土台、すなわち、絶縁体４１の上面及び絶縁体ＳＭ７の上面の組の上に堆積される。このため、絶縁体４２は、ボイドをほとんど又は全く含まない。

図１８に示されているように、メモリホールＬＭＨ及びＵＭＨが形成される。すなわち、まず、例えば、フォトリソグラフィー工程及びＲＩＥ等の異方性エッチングにより、上部メモリピラーＵＭＰが形成される予定の領域にメモリホールＵＭＨが形成される。各メモリホールＵＭＨは、絶縁体４２、４１、ＳＭ５、３６、ＳＭ４、及び３５を貫き、下面において１つの絶縁体ＳＭ３の上面に接する。次いで、例えば、ウェットエッチングが行われて、メモリホールＵＭＨから進行する薬液によって、絶縁体ＳＭ３が除去される。絶縁体ＳＭ３の除去により、絶縁体ＳＭ３が位置していた領域にメモリホールＬＭＨが再び形成される。

図１９に示されているように、メモリピラーＭＰが形成される、すなわち、まず、メモリホールＵＭＨ及びＬＭＨの表面上に積層体５２、すなわち、トンネル絶縁体５３、電荷蓄積膜５４、及びブロック絶縁体５５が堆積される。堆積の方法の例は、ＣＶＤを含む。積層体５２のうち、メモリホールＬＭＨの下面上の一部、すなわち、導電体２１上の部分に開口が形成される。開口は、導電体２１に達する。

積層体５２の表面上に半導体５１が堆積される。半導体５１の一部は、積層体５２の開口を埋め込む。堆積の方法の例は、ＣＶＤを含む。半導体５１の表面上にコア５０が堆積されることにより、メモリホールＵＭＨ及びＬＭＨの中心がコア５０により埋め込まれる。堆積の例は、ＣＶＤを含む。その後、コア５０の上部が除去され、除去された部分に半導体５１が形成される。こうしてメモリピラーＭＰが形成される。半導体５１の上面は、絶縁体４２及び積層体５２の上面（すなわち、メモリピラーＭＰの上面）とともに、例えば、ＣＭＰにより平坦化される。

図２０、図２１、及び図２２に示されているように、絶縁体４３、トレンチＳＴＴ、及び架橋ＳＴＢが形成される。すなわち、まず、絶縁体４２の上面上、メモリピラーＭＰの上面上、及び絶縁体ＳＭ７の上面上に、絶縁体４３が堆積される。堆積の方法の例は、ＣＶＤを含む。図１９を参照して上記されているように、メモリピラーＭＰの上面及び絶縁体４２の上面は、平坦化されている。このため、絶縁体４３は、平坦な土台、すなわち、メモリピラーＭＰの上面及び絶縁体４２の上面の組の上に堆積される。よって、絶縁体４３は、ボイドをほとんど又は全く含まない。

例えば、フォトリソグラフィー工程及びＲＩＥ等の異方性エッチングにより、部材ＳＬＴの第２部分ＳＬＴｔが形成される予定の領域を含む領域にトレンチＳＴＴが形成される。トレンチＳＴＴは、絶縁体４３及び４２を貫き、絶縁体ＳＭ７に達する。トレンチＳＴＴのｙ寸法は、絶縁体ＳＭ７のｙ寸法より小さい。トレンチＳＴＴの形成のためのエッチングは、例えば、オーバーエッチングの条件で行われ得る。このため、トレンチＳＴＴの下面は、絶縁体４１の上面よりｚ軸に沿って若干下側に位置する。

絶縁体４２及び４３の組は、絶縁体ＳＭ７の上面上の部分のうちでトレンチＳＴＴが形成されない領域において部分的に残存する。この残存する部分は、架橋ＳＴＢとして機能する。すなわち、トレンチＳＴＴの形成により架橋ＳＴＢが形成される。

図２３、図２４、及び図２５に示されているように、絶縁体ＳＭ７が除去される。除去の方法の例は、ウェットエッチング又は気体による除去を含む。ウェットエッチングの薬液又は気体として、絶縁体ＳＭ７と、絶縁体４３及び４２の組と、に対して選択比を有するものが使用される。すなわち、薬液又は気体は、絶縁体ＳＭ７と反応し、絶縁体４３及び４２の組と反応しない。薬液又は気体は、トレンチＳＴＴにおいて絶縁体ＳＭ７に接し、絶縁体ＳＭ７を除去する。一方、薬液又は気体は、絶縁体４３及び４２の組を除去しない。このため、架橋ＳＴＢは、残存する。気体の例は、気相の（蒸気の）フッ酸を含む。

図２６に示されているように、絶縁体ＳＭ１、ＳＭ２、ＳＭ４、及びＳＭ５が、それぞれ、導電体２２、２３、２４、及び２５に置換される。すなわち、まず、絶縁体ＳＭ１、ＳＭ２、ＳＭ４、及びＳＭ５が除去される。除去の方法の例は、ウェットエッチングを含む。ウェットエッチングの薬液は、スリットＳＬＩにおいて、絶縁体ＳＭ１、ＳＭ２、ＳＭ４、及びＳＭ５に達し、絶縁体ＳＭ１、ＳＭ２、ＳＭ４、及びＳＭ５を除去する。この結果、絶縁体ＳＭ１、ＳＭ２、ＳＭ４、及びＳＭ５が位置していた領域に空間が形成される。次に、空間に、導電体２２、２３、２４、及び２５が形成される。導電体２２、２３、２４、及び２５の形成の方法の例は、ＣＶＤを含む。

図２７及び図２８に示されているように、絶縁体ＳＰが形成される。形成の方法の例は、ＣＶＤを含む。絶縁体ＳＰの原料ガスは、トレンチＳＴＴの開口から進行し、スリットＳＬＩ中へ進入する。この結果、トレンチＳＴＴの表面及びスリットＳＬＩの表面に絶縁体ＳＰが堆積される。すなわち、絶縁体ＳＰは、トレンチＳＴＴの側面、すなわち、架橋ＳＴＢの側面に形成される。また、原料ガスは、トレンチＳＴＴから架橋ＳＴＢの下方に進行し、架橋ＳＴＢの下面上に絶縁体ＳＰを形成する。また、原料ガスは、スリットＳＬＩの側面上及び底面上に絶縁体ＳＰを形成する。絶縁体ＳＰは、例えば、トレンチＳＴＴの側面（すなわち、架橋ＳＴＢの側面）上、絶縁体４２の下面（架橋ＳＴＢの下面を含む）上、及びスリットＳＬＩの側面上及び底面上に亘って連続している。

次いで、絶縁体ＳＰのうちのスリットＳＬＩの底面上の部分が除去される。除去により、導電体２１の一部が、スリットＳＬＩの底面で露出する。除去の方法の例は、ＲＩＥ等の異方性エッチングを含む。

図２９、図３０、及び図３１に示されているように、導電体ＬＩが形成される。すなわち、スリットＳＬＩ及びトレンチＳＴＴ中の絶縁体ＳＰの表面上に導電体ＬＩが堆積される。堆積の進行により、導電体ＬＩは、例えば、スリットＳＬＩ及びトレンチＳＴＴ中で絶縁体ＳＰが設けられていない領域を埋め込む。

図４、図５、及び図６に示されているように、部材ＳＨＥ、絶縁体４５、コンタクトプラグＣＶ、及び導電体２７が形成される。

１．３．利点（効果）
第１実施形態によれば、以下に記述されているように、内部でのボイドの形成を抑制又は防止された架橋を有する記憶装置が提供されることが可能である。

図２６を参照して上記されている工程で、絶縁体ＳＭ１、ＳＭ２、ＳＭ４、及びＳＭ５が除去された状態での構造を維持するために、以下の参考用の構造及び製造工程が考えられる。すなわち、架橋ＳＴＢと同様の機能を有する架橋１０１が設けられ得る。架橋１０１は、架橋ＳＴＢを含まない部材ＳＬＴに相当する部材１０２が形成され、架橋１０１が形成される予定の領域の部材１０２にトレンチ１０３が形成され、トレンチ１０３中に絶縁体１０４が堆積されることによって形成され得る。絶縁体１０４は、絶縁体１０４が堆積される対象の表面から厚さを増しながら堆積される。トレンチ１０３の側面からトレンチ１０３の中心に向かって絶縁体１０４が堆積されることによってトレンチ１０３の中心が埋め込まれる前にトレンチ１０３の開口が先に絶縁体１０４によって閉塞し得る。この場合、架橋１０１中に絶縁体１０４が存在しない領域（ボイド）が形成される。ボイドを含んだ架橋１０１の強度は低く、製造中の記憶装置の構造の維持に不十分な場合がある。

また、絶縁体１０４の上面を部分的に除去するエッチバック工程によって、ボイドが架橋１０１の上面において開口し、さらに、トレンチ１０３の底が部材１０２に達し得る。この結果、後続の導電体を形成する工程において、架橋１１０中に導電体の残渣が発生すると、この部分で意図しない電気的なショートを引き起こし得る。

第１実施形態によれば、架橋ＳＴＢは、内部にボイドをほとんど又は全く含まない。このため、強度の高い架橋ＳＴＢが実現され、製造工程中の構造の意図しない変形に起因する、意図されている構造との違いを抑制された構造を有する記憶装置１が実現されることが可能である。

架橋ＳＴＢが内部にボイドをほとんど又は全く含まないことは、架橋ＳＴＢがトレンチ中への絶縁体の堆積によって形成されないことに基づく。すなわち、架橋ＳＴＢは、平坦化された絶縁体４１及びＳＭ７のそれぞれの上面上に形成された絶縁体４２、及び平坦化されたメモリピラーＭＰ及び絶縁体４２のそれぞれの上面上に形成された絶縁体４３の一部からなる。このように平坦化された土台の上に形成された絶縁体４２及び４３は、内部にボイドをほとんど又は全く含まない。このため、架橋ＳＴＢも、内部にボイドをほとんど又は全く含まない。

また、架橋ＳＴＢにおいて参考用の記憶装置で形成されるトレンチ１０３を含まない。このため、トレンチ１０３に意図せずに形成される導電体による電気的ショートは生じない。

また、架橋ＳＴＢは、積層されている絶縁体４２及び４３の組の一部である。一般に、架橋は、製造中の記憶装置の構造の維持のために、或る厚さを有することが望まれるのに対し、製造途中で絶縁体ＳＭ７を覆うための絶縁体４２が、架橋ＳＴＢの下部としても機能する。よって、絶縁体４３が薄くても、架橋ＳＴＢに望まれる厚さを実現できる。このことは、メモリピラーＭＰの上方の絶縁体を薄く抑制することにつながり、これは、製造工程の簡略化、例えば、部材ＳＨＥ及び（又は）コンタクトプラグＣＶの形成の容易化をもたらす。

１．４．変形例
図２０、図２１、及び図２２を参照して上記されているように、部材ＳＬＴの第２部分ＳＬＴｔはトレンチＳＴＴ内に形成され、トレンチＳＴＴは、スリットＳＬＩの形成と異なる工程で形成される。このため、スリットＳＬＩ中に形成される第１部分ＳＬＴｏのｙ軸上での位置と、トレンチＳＴＴ中に形成される第２部分ＳＬＴｔのｙ軸上での位置は、ずれ得る。すなわち、図４は、第１部分ＳＬＴｏのｙ軸上での中央の座標と、第２部分ＳＬＴｓのｙ軸上での中央の座標とが一致していることを例として示すが、第１実施形態はこの例に限られない。図３２に示されているように、第１部分ＳＬＴｏのｙ軸上での中央の座標と、第２部分ＳＬＴｔのｙ軸上での中央の座標は、ずれていてもよい。図３２は、第１実施形態の第１変形例の記憶装置のメモリセルアレイの一部の断面の構造を示し、図４と同じ領域を示す。ずれは、図２０、図２１、及び図２２を参照して上記されている工程で使用される、トレンチＳＴＴの形成のためのフォトリソグラフィー工程のマスクの合わせずれに起因し得る。

上記されているメモリピラーＭＰの形状は一例であり、上記されている例に限られない。例えば、図３３及び図３４に示されているように、メモリピラーＭＰの上面は、絶縁体４１の上面と並んでいてもよい。図３３は、第１実施形態の第２変形例の記憶装置１のメモリセルアレイ１０の一部の断面の構造を示し、図４と同じ領域を示す。図３４は、第１実施形態の第２変形例の記憶装置１のメモリセルアレイ１０の一部の断面の構造を示し、図５と同じ領域を示す。部材ＳＬＴの第１部分ＳＬＴｏと第２部分ＳＬＴｔの境界は、絶縁体４２中に位置する。架橋ＳＴＢは、絶縁体４３の一部からなる。

第２変形例の記憶装置１の構造は、例えば、以下の工程により形成されることが可能である。すなわち、図１０及び図１１に示されている工程の後、スリットＳＬＩ及び絶縁体ＳＭ７が形成されることなく、図１８を参照して上記されている工程と同様にしてメモリホールＵＭＨが形成され、次いでメモリホールＬＭＨが形成される。ただし、絶縁体４２はまだ形成されていない。図１９を参照して上記されている工程と同様にして、メモリピラーＭＰが形成される。絶縁体４１の上面上及びメモリピラーＭＰの上面上に絶縁体４２が形成される。図１２及び図１３を参照して上記されている工程と同様にして、スリットＳＬＩが形成される。ただし、スリットＳＬＩは、絶縁体４２も貫く。図１４及び図１５を参照して上記されている工程と同様にして、絶縁体ＳＭ７が形成される。図２０、図２１、及び図２２を参照して上記されている工程と同様にして、絶縁体４３、トレンチＳＴＴ、及び架橋ＳＴＢが形成される。ただし、トレンチＳＴＴは、絶縁体４３中に形成される。この工程において、絶縁体４３のうちの絶縁体ＳＭ７の上方かつトレンチＳＴＴが形成されていない部分からなる架橋ＳＴＢが形成される。この後の工程は、図２３及びそれ以降の工程と同様である。すなわち、絶縁体ＳＭ７が除去され、絶縁体ＳＭ１、ＳＭ２、ＳＭ４、及びＳＭ５が、それぞれ、導電体２２、２３、２４、及び２５に置換され、スリットＳＬＩ及びトレンチＳＴＴ中に絶縁体ＳＰ及び導電体ＬＩが形成される。

図３５及び図３６に示されているように、第２変形例の絶縁体４２が設けられていなくてもよい。図３５は、第１実施形態の第３変形例の記憶装置１のメモリセルアレイ１０の一部の断面の構造を示し、図４と同じ領域を示す。図３６は、第１実施形態の第３変形例の記憶装置１のメモリセルアレイ１０の一部の断面の構造を示し、図５と同じ領域を示す。図３５及び図３６に示されているように、絶縁体４３は、絶縁体４１の上面上に位置する。また、部材ＳＬＴの第１部分ＳＬＴｏの上面は、絶縁体４１の上面及びメモリピラーＭＰの上面と並ぶ。

メモリピラーＭＰが、別々の工程で形成されるメモリホールＬＭＨ及びＵＭＨに形成される２つの部分、すなわち、下部メモリピラーＬＭＰ及び上部メモリピラーＵＭＰからなる例が、上記されている。メモリピラーＭＰが２つの部分に分かれていなくてもよい。この場合、メモリピラーＭＰは、コア５０の上部が除去された部分に半導体５１が形成された上部メモリピラーＵＭＰの上面を含む部分と同様の構造と、導電体２１中で積層体５２の底又は側面が開口している下部メモリピラーＬＭＰの下面を含む部分と同様の構造と、を有する。この構造の場合、例えば、メモリピラーＭＰのためのメモリホールの形成前に、スリットＳＬＩ及び絶縁体ＳＭ７が形成される。

さらに、メモリピラーＭＰは、３つ以上の部分から構成されていてもよい。この場合、例えば、図９の工程と同様に、メモリピラーＭＰの最上の部分以外の部分のためのメモリホールが形成され、形成されたメモリホール中に絶縁体ＳＭ３が形成される工程が繰り返される。その後、図１２及び図１３の工程と同様にスリットＳＬＩ及びその中に絶縁体ＳＭ７が形成され、図１８の工程と同様にメモリピラーＭＰの最上の部分のメモリホール（メモリホールＵＭＨに対応）が形成される。その後の工程は、図１９以降の工程と同じである。

図３７に示されているように、部材ＳＬＴは、導電体ＬＩを含むことなく厚い絶縁体ＳＰを含んでいる、又は、絶縁体ＳＰによって埋め込まれていてもよい。図３７は、第１実施形態の第４変形例の記憶装置１のメモリセルアレイ１０の一部の断面の構造を示し、図４と同じ領域を示す。図３７に示されているように、絶縁体ＳＰは、部材ＳＬＴのｙ軸上での中央を含む領域に位置しており、例えば、部材ＳＬＴの領域を（スリットＳＬＩ及びトレンチＳＴＴを）、埋め込む。

第４変形例において図４を参照して上記されているように導電体２２、２３、２４、及び（又は）２５の表面に別の材料が設けられている構造が、図３８に示されている。図３８は、第１実施形態の第４変形例の記憶装置１のメモリセルアレイ１０の一部の断面の構造を示し、部材ＳＬＴの上端の部分を拡大して示す。図３８に示されているように、導電体２４及び２５の各々の上面上及び下面上に絶縁体ＩＭが設けられている。導電体２２及び２３の各々の上面及び下面上にも絶縁体ＩＭは位置している。絶縁体ＩＭは、絶縁体３２～３６、４１～４３、及びＳＰとは異種の材料を含み、例えば、酸化アルミニウムであるある。絶縁体ＩＭは、例えば、図２６を参照して上記されている、絶縁体ＳＭ１、ＳＭ２、ＳＭ４、及びＳＭ５が除去された後の堆積により形成される。

絶縁体ＩＭはまた、絶縁体ＳＰと周囲の絶縁体の間にも位置し得る。すなわち、絶縁体ＩＭは、絶縁体ＳＰと絶縁体４３の間、絶縁体ＳＰと絶縁体４２の間、絶縁体ＳＰと絶縁体４１の間、絶縁体ＳＰと絶縁体３６の間、及び（又は）絶縁体ＳＰと絶縁体３５の間にも位置し得る。さらに、絶縁体ＩＭは、絶縁体４１、３６、及び３５と同様に、絶縁体ＳＰと絶縁体３４の間、絶縁体ＳＰと絶縁体３３の間、及び（又は）絶縁体ＳＰと絶縁体３２の間にも位置し得る。

各変形例は、明示的に又は自明的に排除されない限り、別の変形例と組み合わせられることが可能であり、別の変形例の記述としても当てはまる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０…メモリセルアレイ、
ＳＬＴ…部材、
ＳＴＢ…架橋、
ＭＰ…メモリピラー、
２０…基板、
２１、２２、２３、２４、２５、２７、ＬＩ…導電体、
３０、３２、３３、３４、３５、３６、４１、４２、４３、４５、ＳＰ…絶縁体、
ＳＬＴｏ…第１部分、
ＳＬＴｔ…第２部分

Claims (5)

1. 互いに離れて第１軸に沿って並ぶ複数の第１導電体と、
   前記第１軸に沿って前記複数の第１導電体を貫通し、半導体及び前記半導体を囲む膜を含んだメモリピラーと、
   前記第１軸に沿って前記複数の第１導電体を貫通し、第１部分と複数の第２部分とを有する第１部材であって、前記第１部分は、前記第１軸と交わる第２軸に沿って延び、前記複数の第２部分は、前記第１部分の上面上で前記第２軸に沿って間隔を有して並び、前記複数の第２部分の前記第１軸及び前記第２軸と交わる第３軸上での長さは、前記第１部分の前記第３軸上での長さより短い、第１部材と、
   を備え、
   前記第１部材は、前記第１部分の上面上かつ前記複数の第２部分のうちの隣り合う２つの間に位置し、前記第３軸上で、前記第１部分の上面上における前記第１部分の両端に亘って延びる架橋をさらに有する、
   記憶装置。
2. 前記メモリピラーの上面上の第１絶縁体をさらに備え、
   前記架橋は、前記第１絶縁体の一部を含み、前記第１絶縁体と連続している、
   請求項１に記載の記憶装置。
3. 前記第１部材は、第２導電体と、前記第２導電体の表面上の第２絶縁体と、を含む、
   請求項１に記載の記憶装置。
4. 前記第２絶縁体は、前記架橋の下面上及び側面上に位置する部分を有する、
   請求項３に記載の記憶装置。
5. 互いに離れて第１軸に沿って並ぶ複数の第１導電体と、
   前記第１軸に沿って前記複数の第１導電体を貫通し、半導体及び前記半導体を囲む膜を含んだメモリピラーと、
   前記第１軸に沿って前記複数の第１導電体を貫通し、第１部分と複数の第２部分とを有する第１部材であって、前記第１部分は、前記第１軸と交わる第２軸に沿って延び、前記複数の第２部分は、前記第１部分の上面上で前記第２軸に沿って間隔を有して並び、前記複数の第２部分の前記第１軸及び前記第２軸と交わる第３軸上での長さは、前記第１部分の前記第３軸上での長さより短く、前記第１部分と前記第２部分は、連続している、第１部材と、
   を備える記憶装置。