JP2024028124A - 高電子移動度トランジスタエピタキシャル構成 - Google Patents

高電子移動度トランジスタエピタキシャル構成 Download PDF

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Abstract

【課題】高電子移動度トランジスタ構成に、割れ目、反りや割れなどの欠陥が発生してしまうことを効果的に抑えることができる、高電子移動度トランジスタエピタキシャル構成を提供すること。【解決手段】高電子移動度トランジスタエピタキシャル構成は、基板、核形成層、バッファ層、第一窒化物層、第二窒化物層、チャネル層及び障壁層を含み、前記核形成層は、前記基板の上方に位置し、前記バッファ層は、前記核形成層の上方に位置し、前記第一窒化物層は、前記バッファ層の上方に位置すると共に前記バッファ層と接触し、前記第二窒化物層は、前記第一窒化物層の上方に位置すると共に前記第一窒化物層と接触し、前記第一窒化物層の膜厚は、前記第二窒化物層の膜厚よりも小さく、前記第二窒化物層は炭素ドーピングを有し、前記第一窒化物層における炭素濃度は、前記第二窒化物層における炭素濃度よりも小さく、前記チャネル層は、前記第二窒化物層の上方に位置する。【選択図】図１

Description

本発明は、半導体の技術に関し、特に、高電子移動度トランジスタに関する。
既知の高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ、ＨＥＭＴ）は、二次元電子ガス（ｔｗｏ ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎｇａｓ、２－ＤＥＧ）を有するトランジスタである。二次元電子ガスは、エネルギーギャップが異なる二つの材料間に位置する異質接合面と隣接する。高電子移動度トランジスタは、ドーピング領域をトランジスタのキャリアチャネルとして用いることなく、高電子移動性を有した二次元電子ガスをトランジスタのキャリアチャネルとして用いることから、高電子移動度トランジスタに、高破壊電圧、高電子移動度、低導通抵抗及び低入力容量などの特性を有しており、高電力半導体装置に幅広く適用され得る。
しかしながら、良く使われる高電子移動度トランジスタ構成は、各層に成分素材が異なるし、各層に成分素材における熱膨張率が異なることから、異なる温度が変化すると、材料間からの異なる応力によって表面に割れ目が形成されたり、反りや割れなどが発生したりするという問題があり、ひいては、高電子移動度トランジスタについて耐電圧に影響を与えてしまう。故に、如何にして高電子移動度トランジスタ構成において割れ目、反りや割れなどの欠陥を削減できるかは、解決すべき問題である。
このことに鑑み、本発明は、高電子移動度トランジスタ構成に、割れ目、反りや割れなどの欠陥が発生してしまうことを効果的に抑えることができる、高電子移動度トランジスタエピタキシャル構成を提供することを目的とする。
上記の目的を達成するために、本発明が提供する高電子移動度トランジスタエピタキシャル構成は、基板、核形成層、バッファ層、第一窒化物層、第二窒化物層、チャネル層及び障壁層を含み、前記核形成層は、前記基板の上方に位置し、前記バッファ層は、前記核形成層の上方に位置し、前記第一窒化物層は、前記バッファ層の上方に位置すると共に前記バッファ層と接触し、前記第二窒化物層は、前記第一窒化物層の上方に位置すると共に前記第一窒化物層と接触し、前記第一窒化物層の膜厚が前記第二窒化物層の膜厚よりも小さく、前記第二窒化物層は、炭素ドーピングを有し、前記第一窒化物層における炭素濃度が前記第二窒化物層における炭素濃度よりも小さく、前記チャネル層が前記第二窒化物層の上方に位置し、二次元電子ガスが前記チャネル層と前記障壁層との間における境界に沿って前記チャネル層に形成される。
本発明がさらに提供する高電子移動度トランジスタエピタキシャル構成は、基板、核形成層、バッファ層、第一窒化物層、第二窒化物層、チャネル層及び障壁層を含み、前記核形成層は、前記基板の上方に位置し、前記バッファ層は、前記核形成層の上方に位置し、前記第一窒化物層は、前記バッファ層の上方に位置すると共に前記バッファ層と接触し、前記第二窒化物層は、前記第一窒化物層の上方に位置すると共に前記第一窒化物層と接触し、前記チャネル層は、前記第二窒化物層の上方に位置し、前記二次元電子ガスは、前記チャネル層と前記障壁層との間に位置する境界に沿って前記チャネル層に形成され、前記高電子移動度トランジスタエピタキシャル構成における反り（ＢＯＷ）の絶対値が３０ｕｍ未満である。
本発明による効果は、前記第一窒化物層及び前記第二窒化物層の構成を設計することにより、前記高電子移動度トランジスタ構成に、割れ目、反りや割れなどの欠陥が発生してしまうことを効果的に抑えることができるということにある。
本発明の好ましい実施例に係る高電子移動度トランジスタエピタキシャル構成を示す模式図である。 本発明の好ましい実施例に係る高電子移動度トランジスタエピタキシャル方法を示すフローチャートである。 本発明の好ましい実施例に係る高電子移動度トランジスタエピタキシャル方法を示すフローチャートである。 比較例に係る高電子移動度トランジスタエピタキシャル構成を示す模式図である。
本発明を一層明確に説明するためには、好ましい実施例に基づいて図面を参照しながら以下に詳しく説明する。図１に示すように、本発明における好ましい実施例に係る高電子移動度トランジスタエピタキシャル構成１は、基板１０、核形成層２０、バッファ層３０、第一窒化物層４０、第二窒化物層５０、チャネル層６０及び障壁層７０を含む。
そのうち、前記基板１０は、例えば、シリコン（Ｓｉ）基板、ヒ化ガリウム（ＧａＡｓ）基板、窒化ガリウム（ＧａＮ）基板、炭化ケイ素（ＳｉＣ）基板又はサファイア（Ａｌ2Ｏ3）基板であってもよい。前記核形成層２０は、例えば窒化アルミニウム（ＡｌＮ）又は窒化アルミニウムガリウム（ＡｌＧａＮ）層であってもよい。本実施例において、前記バッファ層３０は、窒化アルミニウムガリウム（ＡｌＧａＮ）で構成され、前記バッファ層における表面にアルミニウム（Ａｌ）の濃度が２５±１０％であり、前記第一窒化物層４０及び前記第二窒化物層５０は、共に、窒化ガリウム（ＧａＮ）層である。前記チャネル層６０は、例えば、窒化アルミニウムガリウム（ＡｌＧａＮ）又は窒化ガリウム（ＧａＮ）によるチャネル層であってもよい。前記障壁層７０は、例えば窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムインジウム（ＡｌＩｎＮ）、又は、窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）による障壁層であってもよい。
本実施例において、前記高電子移動度トランジスタエピタキシャル構成１は、パッシベーション層８０及び第三窒化物層５２を含み、前記パッシベーション層８０は、例えば、窒化ケイ素（ＳｉＮ）又は窒化ガリウム（ＧａＮ）によるパッシベーション層であってもよい。前記第三窒化物層５２は、窒化ガリウム（ＧａＮ）層である。そのうち、前記第二窒化物層５０、前記第三窒化物層５２及び前記第一窒化物層４０Ｖ／III比の比例は、１：４：５である。図１に示すように、前記核形成層２０は、前記基板１０の上方に位置する。前記バッファ層３０は、前記核形成層２０の上方に位置する。前記第一窒化物層４０は、前記バッファ層３０の上方に位置すると共に、前記バッファ層３０と接触する。前記第二窒化物層５０は、前記第一窒化物層４０の上方に位置すると共に前記第一窒化物層４０と接触する。前記チャネル層６０は、前記第二窒化物層５０の上方に位置する。二次元電子ガスは、前記チャネル層６０と前記障壁層７０との間に位置する境界に沿って前記チャネル層６０に形成される。前記第三窒化物層５２は、前記第二窒化物層５０の上方に位置すると共に前記第二窒化物層５０と接触する。前記第三窒化物層５２は、前記第二窒化物層５０と前記チャネル層６０との間に位置し、前記チャネル層６０は、前記第三窒化物層５２の上方に位置する。前記パッシベーション層８０は、前記障壁層７０の上方に位置する。他の実施例においては、前記第三窒化物層５２を設置しなくてもよい。
本実施例においては、前記第一窒化物層４０の膜厚が前記第二窒化物層５０の膜厚よりも小さい。前記第二窒化物層５０の膜厚と前記第一窒化物層４０の膜厚との比例は、１以上であり６以下であるという範囲を満たし、好ましくは、前記第二窒化物層５０の膜厚と前記第一窒化物層４０の膜厚との比例が３である。前記第二窒化物層５０の膜厚と前記第一窒化物層４０の膜厚との総和は、１ｕｍ以下であり、好ましくは、前記第二窒化物層５０の膜厚と前記第一窒化物層４０の膜厚の総和が０．５ｕｍ以上であり１ｕｍ以下である。
本実施例においては、前記第二窒化物層５０に炭素ドーピングを有し、前記第一窒化物層４０における炭素濃度が前記第二窒化物層５０における炭素濃度よりも小さい。そのうち、前記第二窒化物層５０における炭素濃度と前記第一窒化物層４０における炭素濃度との比例が１０以上である。
本実施例において、前記第三窒化物層５２は、膜厚が２．５～３．５ｕｍである。前記第三窒化物層５２は、複数の第三窒化物膜を含む。前記第三窒化物層５２は、前記第三窒化物膜が互いに重なって形成された超格子層であって、隣接する二つの第三窒化物膜において炭素濃度が比較的大きいものと炭素濃度が比較的小さいものとの比例が１０以上であるという範囲を満たす。本実施例において、前記第三窒化物層５２に低ドーピング窒化物層５２１及び高ドーピング窒化物層５２２を含むことを例に説明するが、他の実施例において、前記第三窒化物層５２に一つ以上の低ドーピング窒化物層及び一つ以上の高ドーピング窒化物層を含むと共に、低ドーピング窒化物層と高ドーピング窒化物層とが互いに千鳥状に重なるように設置される。
本実施例において、前記高電子移動度トランジスタエピタキシャル構成１における反り（ＢＯＷ）の絶対値が３０ｕｍよりも小さい。そのうち、前記高電子移動度トランジスタエピタキシャル構成１は、８インチのウェハーである。前記反りは、数値がウェハーの湾曲度であり、正負がウェハーの湾曲方向であり、正値が上へ湾曲するウェハーの湾曲度であり、負値が下へ湾曲するウェハーの湾曲度である。前記パッシベーション層８０は、表面において平方センチメートル当たりに、直径が０．５ｕｍよりも大きい欠陥の数が１０個未満である。前記欠陥は、例として、例えば、六角欠陥、積層欠陥（ｂａｓａｌ ｓｔａｃｋｉｎｇ ｆａｕｌｔ）、穴欠陥などのエピタキシャル生産に良く見られる欠陥であり、しかも、前記欠陥に、例えば埃又は擦り傷など、外力により形成される欠陥を含まない。前記高電子移動度トランジスタエピタキシャル構成１は、前記パッシベーション層８０の外周縁から、内へ延びる最も長いひび長さが３ｍｍ以下である。例を挙げて説明すると、前記割れ目が、ウェハーにおける外周縁からウェハーへ延びる割れ目であってもよい。前記高電子移動度トランジスタエピタキシャル構成１の破壊電圧は、０．０９Ｖ／ｎｍ以上である。X線散乱法（Ｘ－ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ ｍｅｔｈｏｄ）により分析すると、前記高電子移動度トランジスタエピタキシャル構成は、（１０２）面における半値幅（ＦＷＨＭ）が７００ａｒｃｓｅｃ未満である。前記高電子移動度トランジスタエピタキシャル構成は、（００２）面の半値幅（ＦＷＨＭ）が６００ａｒｃｓｅｃ未満である。
図３は、示すように、本発明における好ましい実施例に係る高電子移動度トランジスタエピタキシャル方法を示すフローチャートであり、前記高電子移動度トランジスタエピタキシャル方法が上記に係る高電子移動度トランジスタエピタキシャル構成１を形成することに用いられる。前記高電子移動度トランジスタエピタキシャル方法は、以下のステップを含む。
ステップＳ０２は、基板１０を提供する。前記基板１０は、前記通りに、シリコン（Ｓｉ）基板、ヒ化ガリウム（ＧａＡｓ）基板、窒化ガリウム（ＧａＮ）基板、炭化ケイ素（ＳｉＣ）基板又はサファイア（Ａｌ2Ｏ3）による基板であってもよい。
ステップＳ０４は、前記基板１０に核形成層を形成する。前記核形成層２０は、有機金属気相成長法（ＭＯＣＶＤ）により前記基板１０に形成されるものであってもよい。前記核形成層２０は、例えば、窒化アルミニウム（ＡｌＮ）又は窒化アルミニウムガリウム（ＡｌＧａＮ）層であってもよい。
ステップＳ０６は、前記核形成層２０にバッファ層３０を形成する。前記バッファ層は、有機金属気相成長法（ＭＯＣＶＤ）により、前記核形成層２０に形成されるものであってもよい。前記バッファ層３０は、窒化アルミニウムガリウム（ＡｌＧａＮ）で構成される。前記バッファ層３０は、表面においてアルミニウム（Ａｌ）の濃度が２５±１０％である。
ステップＳ０８は、前記バッファ層３０に第一窒化物層４０を形成し、前記第一窒化物層４０が前記バッファ層３０と接触する。前記第一窒化物層４０は、有機金属気相成長法（ＭＯＣＶＤ）により前記バッファ層３０形成されるものであり、しかも、窒化ガリウム（ＧａＮ）層である。
ステップＳ１０は、前記第一窒化物層４０に第二窒化物層５０を形成し、前記第二窒化物層５０に炭素ドーピングを行う。前記第二窒化物層５０は、前記第一窒化物層４０と接触する。前記第二窒化物層５０は、有機金属気相成長法（ＭＯＣＶＤ）により、前記第一窒化物層に形成されるものであり、しかも、窒化ガリウム（ＧａＮ）層である。
そのうち、前記第二窒化物層５０は、成長温度が前記第一窒化物層４０の成長温度よりも低い。本実施例において、前記第一窒化物層４０と前記第二窒化物層５０とは、成長温度の温度差が摂氏１００度以上であり、前記第二窒化物層５０のＶ／III比が前記第一窒化物層４０のＶ／III比よりも小さい。前記第二窒化物層５０における炭素濃度と前記第一窒化物層４０における炭素濃度との比例が１０以上である。前記第一窒化物層４０の膜厚は、前記第二窒化物層５０の膜厚よりも小さい。前記第二窒化物層５０の膜厚と前記第一窒化物層４０の膜厚との比例は、１以上であり６以下であるという範囲を満たし、好ましくは、前記第二窒化物層５０の膜厚と前記第一窒化物層４０の膜厚との比例が３である。前記第二窒化物層５０の膜厚と前記第一窒化物層４０の膜厚との総和は、１ｕｍ以下であり、好ましくは、前記第二窒化物層５０の膜厚と前記第一窒化物層４０の膜厚との総和は、０．５ｕｍ以上であり１ｕｍ以下であり、つまり、前記第一窒化物層４０と前記第二窒化物層５０は、異なる温度、Ｖ／III気体流量比、厚さ、炭素ドーピング濃度などの成長条件によって形成される。
ステップＳ１２は、前記第二窒化物層５０の上方にチャネル層６０を形成し、前記第三窒化物層５２が前記第二窒化物層５０と接触すると共に前記チャネル層６０と前記第二窒化物層５０との間に位置する。前記チャネル層６０は、有機金属気相成長法（ＭＯＣＶＤ）により前記第二窒化物層５０に形成されるものであってもよい。前記チャネル層６０は、例えば、窒化アルミニウムガリウム（ＡｌＧａＮ）又は窒化ガリウム（ＧａＮ）によるチャネル層であってもよい。本実施例において、前記チャネル層６０は、厚さが１００～５００ｎｍにある。
ステップＳ１４は、前記チャネル層６０に障壁層７０を形成し、二次元電子ガスが前記チャネル層６０と前記障壁層７０との間に位置する境界に沿って前記チャネル層６０に形成される。前記障壁層７０は、有機金属気相成長法（ＭＯＣＶＤ）により、前記第二窒化物層５０に形成されるものであってもよい。前記障壁層７０は、例えば窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムインジウム（ＡｌＩｎＮ）、又は、窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）による障壁層であってもよい。
本実施例において、前記高電子移動度トランジスタエピタキシャル方法は、前記ステップＳ１０と前記ステップＳ１２との間に、前記第二窒化物層５０に第三窒化物層５２を形成するステップＳ１１をさらに含む。前記第三窒化物層５２は、有機金属気相成長法（ＭＯＣＶＤ）により、前記第二窒化物層５０に形成されるものであってもよい。前記第三窒化物層５２は、前記第二窒化物層５０と接触すると共に、前記チャネル層６０と前記第二窒化物層５０との間に位置する。前記第三窒化物層５２は、窒化ガリウム（ＧａＮ）層であってもよい。他の実施例に、図２に示すように、前記ステップＳ１１を実行しなくてもよい。
本実施例において、前記第二窒化物層５０は、成長温度が前記第三窒化物層５２の成長温度よりも小さい。好ましくは、前記第二窒化物層５０の成長温度が前記第一窒化物層４０及び前記第三窒化物層５２の成長温度よりも小さく、前記第二窒化物層５０の成長温度と前記第一窒化物層４０及び前記第三窒化物層５２の成長温度との温度差が摂氏１００度よりも大きい。前記第二窒化物層５０、前記第三窒化物層５２及び前記第一窒化物層４０Ｖ／III比の比例が１：４：５である。前記第三窒化物層５２は、膜厚が２．５～３．５ｕｍである。前記第三窒化物層５２は、複数の第三窒化物膜を含む。前記第三窒化物層５２は、前記第三窒化物膜が互いに重なるように設置して形成される超格子層であり、隣接する二つの第三窒化物膜において炭素濃度が比較的大きいものと炭素濃度が比較的小さいものとの比例が１０以上であるという範囲を満たす。
本実施例において、前記高電子移動度トランジスタエピタキシャル方法は、前記ステップＳ１４の後に、前記障壁層７０にパッシベーション層８０を形成するステップＳ１６をさらに含む。前記パッシベーション層８０は、有機金属気相成長法（ＭＯＣＶＤ）により前記障壁層７０に形成されるものであってもよい。前記障壁層は、例えば、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムインジウム（ＡｌＩｎＮ）、又は、窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）による障壁層であってもよい。
本実施例において、前記高電子移動度トランジスタエピタキシャル方法は、前記高電子移動度トランジスタエピタキシャル方法により形成される前記高電子移動度トランジスタエピタキシャル構成１を検測することを含み、前記高電子移動度トランジスタエピタキシャル構成１における反り（ＢＯＷ）の絶対値が３０ｕｍよりも小さい。そのうち、検測される前記高電子移動度トランジスタエピタキシャル構成１が８インチのウェハーである。前記反りは、数値がウェハーの湾曲度であり、正負がウェハーの湾曲方向であり、正値が上へ湾曲するウェハーの湾曲度であり、負値が下へ湾曲するウェハーの湾曲度である。前記パッシベーション層８０は、表面において、平方センチメートル当たりに、直径が０．５ｕｍよりも大きい欠陥の数が１０個未満である。前記欠陥は、例を挙げると、例えば六角欠陥、積層欠陥（ｂａｓａｌ ｓｔａｃｋｉｎｇ ｆａｕｌｔ）、穴欠陥などのエピタキシャル生産によく見られる欠陥であり、しかも、前記欠陥に、例えば埃又は擦り傷など、外力により形成される欠陥を含まない。前記高電子移動度トランジスタエピタキシャル構成１は、前記パッシベーション層８０の外周縁から内へ延びる最も長いひび長さが３ｍｍ以下である。例を挙げて説明すると、前記割れ目が８インチのウェハーにおける外周縁からウェハーへ延びる割れ目であってもよい。前記高電子移動度トランジスタエピタキシャル構成１は、破壊電圧が０．０９Ｖ／ｎｍ以上である。X線散乱法（Ｘ－ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ ｍｅｔｈｏｄ）により分析すると、前記高電子移動度トランジスタエピタキシャル構成は、（１０２）面における半値幅（ＦＷＨＭ）が７００ａｒｃｓｅｃ未満であり、前記高電子移動度トランジスタエピタキシャル構成は、（００２）面の半値幅（ＦＷＨＭ）が６００ａｒｃｓｅｃ未満である。
以下、比較例及び実施例を挙げて説明する。
〔比較例１〕
図４に示すように、比較例１に係る高電子移動度トランジスタエピタキシャル構成２は、上記の実施例に係る高電子移動度トランジスタエピタキシャル構成１とほぼ同じである構成を有し、同様に、基板１０、核形成層２０、バッファ層３０、チャネル層６０、障壁層７０及びパッシベーション層８０を含む。相違点は、比較例１に係る高電子移動度トランジスタエピタキシャル構成２に、第一窒化物層４０、第二窒化物層５０及び第三窒化物層５２を設置しない。
〔実施例１〕
図１に示すように、前記高電子移動度トランジスタエピタキシャル方法により、前記高電子移動度トランジスタ構成１を形成する。
そのうち、前記第一窒化物層４０の成長条件が以下の通りである。
成長温度は、摂氏１０５０度であり、窒素（Ｎ）／水素（Ｈ）の気体流量比が１：１である。前記第一窒化物層におけるエピタキシャル厚さが２５０ｎｍであり、前記第一窒化物層に炭素をドーピングしなかった。前記第一窒化物層は、背景の炭素濃度が５Ｅ１７ｃｍ-3よりも小さい。
前記第二窒化物層５０の成長条件が以下の通りである。
成長温度が摂氏９４０度であり、窒素（Ｎ）／水素（Ｈ）の気体流量比が６：４である。前記第二窒化物層におけるエピタキシャル厚さが７５０ｎｍであり、前記第二窒化物層に炭素をドーピングした。前記第二窒化物層は、炭素濃度が５Ｅ１８～５Ｅ１９ｃｍ-3にある。
前記第三窒化物層５２の成長条件が以下の通りである。
成長温度が摂氏１０５５度であり、窒素（Ｎ）／水素（Ｈ）の気体流量比が１：２である。前記第三窒化物層５２は、膜厚が２．５～３．５ｕｍである。前記第三窒化物層５２は、低ドーピング窒化物層５２１及び高ドーピング窒化物層５２２を含む。前記第三窒化物層５２は、低ドーピング窒化物層５２１と高ドーピング窒化物層５２２とが重なって形成された超格子層である。前記低ドーピング窒化物層５２１におけるエピタキシャル厚さは、１０～１００ｎｍであり、前記低ドーピング窒化物層５２１に炭素をドーピングしなかった。前記低ドーピング窒化物層５２１は、炭素濃度が１Ｅ１８ｃｍ-3よりも小さい。前記高ドーピング窒化物層５２２は、エピタキシャル厚さが１００～５００ｎｍであり、前記高ドーピング窒化物層５２２に炭素をドーピングした。前記高ドーピング窒化物層５２２は、炭素濃度が５Ｅ１８～５Ｅ１９ｃｍ-3にある。
再度説明するべきことは、前記第二窒化物層５０、前記第三窒化物層５２及び前記第一窒化物層４０Ｖ／III比の比例が１：４：５である。
下表１を参照すると、比較例１と実施例１に係る高電子移動度トランジスタエピタキシャル構成を検測した結果である。わかるように、前記第一窒化物層４０及び前記第二窒化物層５０を設置しなかった比較例１は、最も長いひび長さ、反り（ＢＯＷ）、（１０２）面の半値幅（ＦＷＨＭ）及び欠陥密度について、それらの現れがいずれも、実施例１に係る高電子移動度トランジスタエピタキシャル構成を検測した結果の現れよりも悪い。つまり、本実施例１は、前記第一窒化物層４０及び前記第二窒化物層５０を設置することにより、前記高電子移動度トランジスタ構成１に割れ目、反りや欠陥が生じてしまうことを効果的に避けることができる。しかも、前記高電子移動度トランジスタ構成のエピタキシャル品質を高めることができる。
また、比較例１に係る高電子移動度トランジスタ構成２に、前記第一窒化物層４０、前記第二窒化物層５０及び前記第三窒化物層５２を設置しなかった。表１から分かるように、比較例１に係る高電子移動度トランジスタ構成２は、破壊電圧についてその現れが明らかに、実施例１に係る高電子移動度トランジスタ構成１についてその破壊電圧の現れよりも悪い。つまり、本実施例１は、前記第一窒化物層４０、前記第二窒化物層５０及び前記第三窒化物層５２を設置することにより、前記高電子移動度トランジスタ構成１の耐電圧の現れを高めることができる。
以下、複数の比較例を挙げて説明する。
再度説明すべきことは、本実施例１に、前記チャネル層６０の厚さが１００～５００ｎｍであり、前記第三窒化物層５２の膜厚が２．５～３．５ｕｍであり、前記第一窒化物層４０と前記第二窒化物層５０との膜厚の総和に占める前記第一窒化物層４０の膜厚が２５％であり、前記第一窒化物層４０と前記第二窒化物層５０との膜厚の総和に占める前記第二窒化物層５０の膜厚が７５％である。つまり、前記第二窒化物層５０の膜厚と前記第一窒化物層４０の膜厚との比例が３である。
〔比較例２～５〕
比較例２～５は、実施例１のほうとほぼ同じである高電子移動度トランジスタ構成を有する。前記チャネル層６０は、厚さが１００～５００ｎｍであり、前記第三窒化物層５２は、膜厚が２．５～３．５ｕｍである。相違点は、第一窒化物層と第二窒化物層との膜厚の総和に占める比較例２に係る第一窒化物層の膜厚が０％であると共に、第一窒化物層と第二窒化物層との膜厚の総和に占める比較例２に係る第二窒化物層の膜厚が１００％である。第一窒化物層と第二窒化物層との膜厚の総和に占める比較例３に係る第一窒化物層の膜厚が５０％であり。第一窒化物層と第二窒化物層との膜厚の総和に占める比較例３に係る第二窒化物層の膜厚が５０％である。第一窒化物層と第二窒化物層との膜厚の総和に占める比較例４に係る第一窒化物層の膜厚が７５％であると共に、第一窒化物層と第二窒化物層との膜厚の総和に占める比較例４に係る第二窒化物層の膜厚が２５％である。第一窒化物層と第二窒化物層との膜厚の総和に占める比較例５に係る第一窒化物層の膜厚が１００％であると共に、第一窒化物層と第二窒化物層との膜厚総和に占める比較例５に係る第二窒化物層の膜厚が０％である。
下表２を参照すると、実施例１と比較例２～５に係る高電子移動度トランジスタエピタキシャル構成を検測した結果が以下の通りである。下表から分かるように、実施例１に係る高電子移動度トランジスタエピタキシャル構成は、比較例２～５に係る高電子移動度トランジスタエピタキシャル構成に比べると、良い耐電圧及び比較的低い欠陥密度を有する。故に、前記第二窒化物層５０の膜厚と前記第一窒化物層４０の膜厚との比例が３である場合に、高電子移動度トランジスタエピタキシャル構成１に、良い耐電圧及び比較的低い欠陥密度を有する。
要するに、本発明による効果は、前記第一窒化物層４０及び前記第二窒化物層５０の構成を設計することにより、前記高電子移動度トランジスタ構成１に、割れ目、反りや割れなどの欠陥が発生してしまうことを効果的に削減することができ、また、前記第一窒化物層４０、前記第二窒化物層５０及び前記第三窒化物層５２を設置することにより、前記高電子移動度トランジスタエピタキシャル構成１に耐電圧を高めることができるということにある。
以上は、本発明における好ましい実施可能実施例に過ぎず、本発明の明細書及び特許の範囲に基づいた如何なる均等置換が本発明の特許範囲に含まれるとは言うまでもない。
１、２ 高電子移動度トランジスタエピタキシャル構成
１０ 基板
２０ 核形成層
３０ バッファ層
４０ 第一窒化物層
５０ 第二窒化物層
５２ 第三窒化物層
５２１ 低ドーピング窒化物層
５２２ 高ドーピング窒化物層
６０ チャネル層
７０ 障壁層
８０ パッシベーション層
Ｓ０２、Ｓ０４、Ｓ０６、Ｓ０８、Ｓ１０、Ｓ１２、Ｓ１４ ステップ

Claims (18)

  1. 基板、
    前記基板の上方に位置する核形成層、
    前記核形成層の上方に位置するバッファ層、
    前記バッファ層の上方に位置すると共に前記バッファ層と接触する第一窒化物層、
    前記第一窒化物層の上方に位置すると共に前記第一窒化物層と接触する第二窒化物層であって、前記第一窒化物層の膜厚が前記第二窒化物層の膜厚よりも小さく、第二窒化物層に炭素ドーピングを有し、前記第一窒化物層における炭素濃度が前記第二窒化物層における炭素濃度よりも小さい第二窒化物層、
    前記第二窒化物層の上方に位置するチャネル層、及び、
    二次元電子ガスが前記チャネル層と障壁層との間に位置する境界に沿って前記チャネル層に形成される障壁層を含む、ことを特徴とする高電子移動度トランジスタエピタキシャル構成。
  2. 前記第二窒化物層における炭素濃度と前記第一窒化物層における炭素濃度との比例は１０以上である、ことを特徴とする請求項1に記載の高電子移動度トランジスタエピタキシャル構成。
  3. 前記第二窒化物層の膜厚と前記第一窒化物層の膜厚との比例は、１以上であり６以下であるという範囲を満たす、ことを特徴とする請求項1に記載の高電子移動度トランジスタエピタキシャル構成。
  4. 前記第二窒化物層の膜厚と前記第一窒化物層の膜厚の総和は、１ｕｍ以下である、ことを特徴とする請求項1又は３に記載の高電子移動度トランジスタエピタキシャル構成。
  5. 前記第二窒化物層の上方に位置する第三窒化物層を含み、前記第三窒化物層は、前記第二窒化物層と前記チャネル層との間に位置し、前記第三窒化物層の膜厚が２．５～３．５ｕｍである、ことを特徴とする請求項1に記載の高電子移動度トランジスタエピタキシャル構成。
  6. 前記第三窒化物層は、複数の第三窒化物膜を含み、前記第三窒化物膜は、互いに重ねて設置されると共に、隣接する二つの第三窒化物膜において炭素濃度が比較的大きいものと、炭素濃度が比較的小さいものとの比例が、１０以上であるという範囲を満たす、ことを特徴とする請求項５に記載の高電子移動度トランジスタエピタキシャル構成。
  7. 第一窒化物層、前記第二窒化物層及び前記第三窒化物層は、窒化ガリウムを含む、ことを特徴とする請求項６に記載の高電子移動度トランジスタエピタキシャル構成。
  8. 前記バッファ層は、ＡｌＧａＮで構成され、前記バッファ層の表面にＡｌ濃度が２５±１０％である、ことを特徴とする請求項1に記載の高電子移動度トランジスタエピタキシャル構成。
  9. 高電子移動度トランジスタエピタキシャル構成であって、
    基板と、
    前記基板上方に位置する核形成層と、
    前記核形成層上方に位置するバッファ層と、
    前記バッファ層の上方に位置すると共に前記バッファ層と接触する第一窒化物層、
    前記第一窒化物層の上方に位置すると共に前記第一窒化物層と接触する第二窒化物層、
    前記第二窒化物層の上方に位置するチャネル層、
    二次元電子ガスが前記チャネル層と障壁層との間に位置する境界に沿って前記チャネル層に形成される障壁層を含み、
    前記高電子移動度トランジスタエピタキシャル構成における反り（ＢＯＷ）の絶対値が３０ｕｍ未満である、ことを特徴とする高電子移動度トランジスタエピタキシャル構成。
  10. 前記障壁層の上方に位置するパッシベーション層を含み、
    前記パッシベーション層の表面において、平方センチメートル当たりに、直径が０．５ｕｍよりも大きい欠陥の数量が１０個未満である、ことを特徴とする請求項９に記載の高電子移動度トランジスタエピタキシャル構成。
  11. 前記障壁層の上方に位置するパッシベーション層を含み、
    前記パッシベーション層における外周縁から内へ伸びる最も長いひび長さが３ｍｍ以下である、ことを特徴とする請求項９に記載の高電子移動度トランジスタエピタキシャル構成。
  12. 前記障壁層の上方に位置するパッシベーション層を含み、
    前記高電子移動度トランジスタエピタキシャル構成の破壊電圧が０．０９Ｖ／ｎｍ以上である、ことを特徴とする請求項９に記載の高電子移動度トランジスタエピタキシャル構成。
  13. 前記第二窒化物層の上方に位置すると共に前記第二窒化物層と接触する第三窒化物層を含み、
    前記チャネル層は、前記第三窒化物層の上方に位置する、ことを特徴とする請求項９に記載の高電子移動度トランジスタエピタキシャル構成。
  14. 前記第一窒化物層、前記第二窒化物層及び前記第三窒化物層は、窒化ガリウムを含む、ことを特徴とする請求項１３に記載の高電子移動度トランジスタエピタキシャル構成。
  15. 前記第二窒化物層、前記第三窒化物層及び前記第一窒化物層Ｖ／III比の比例は、１：４：５である、ことを特徴とする請求項１３に記載の高電子移動度トランジスタエピタキシャル構成。
  16. 前記障壁層の上方に位置するパッシベーション層を含み、
    前記高電子移動度トランジスタエピタキシャル構成における（１０２）面の半値幅（ＦＷＨＭ）が７００ａｒｃｓｅｃ未満である、ことを特徴とする請求項９に記載の高電子移動度トランジスタエピタキシャル構成。
  17. 前記高電子移動度トランジスタエピタキシャル構成における（００２）面の半値幅（ＦＷＨＭ）が６００ａｒｃｓｅｃ未満である、ことを特徴とする請求項９に記載の高電子移動度トランジスタエピタキシャル構成。
  18. 前記バッファ層は、ＡｌＧａＮで構成され、前記バッファ層の表面にＡｌ濃度が２５±１０％である、ことを特徴とする請求項９に記載の高電子移動度トランジスタエピタキシャル構成。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078613A (ja) * 2006-08-24 2008-04-03 Rohm Co Ltd 窒化物半導体の製造方法及び窒化物半導体素子
US9165766B2 (en) * 2012-02-03 2015-10-20 Transphorm Inc. Buffer layer structures suited for III-nitride devices with foreign substrates
JP6251071B2 (ja) * 2014-02-05 2017-12-20 ルネサスエレクトロニクス株式会社 半導体装置
KR102282141B1 (ko) * 2014-09-02 2021-07-28 삼성전자주식회사 반도체 발광소자
TWI649873B (zh) * 2017-07-26 2019-02-01 財團法人工業技術研究院 三族氮化物半導體結構
US11515408B2 (en) * 2020-03-02 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Rough buffer layer for group III-V devices on silicon
US11508830B2 (en) * 2020-12-03 2022-11-22 Texas Instruments Incorporated Transistor with buffer structure having carbon doped profile

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