JP2024024874A - Information processing system, processing method, and program - Google Patents
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Abstract
Description
本開示は、スレーブ回路、情報処理システム、処理方法、およびプログラムに関する。 The present disclosure relates to a slave circuit, an information processing system, a processing method, and a program.
半導体集積回路から成るスレーブ回路が故障したことを検出する方法の1つとして、故障を検出する対象の全回路を二重化して、常に出力を比較し、比較結果が不一致を示す場合にエラーと判定して、割り込み信号をバスマスターに通知するものがある。特許文献1には、関連する技術として、半導体集積回路における故障の検出に関する技術が開示されている。
One way to detect failures in slave circuits made of semiconductor integrated circuits is to duplicate all circuits to be detected, constantly compare outputs, and determine an error if the comparison results show a mismatch. There is one that notifies the bus master of an interrupt signal. As a related technique,
しかしながら、故障を検出する対象の全回路を二重化する場合、例えば図9に示すように、二重化した回路により回路規模が増大してしまう。そのため、情報処理システムにおいて、回路規模の増大を抑制し不具合を検出することのできる技術が求められている。 However, when all the circuits whose failures are to be detected are duplicated, the circuit scale increases due to the duplicated circuits, as shown in FIG. 9, for example. Therefore, there is a need for technology that can suppress increases in circuit scale and detect defects in information processing systems.
本開示の各態様は、上記の課題を解決することのできるスレーブ回路、情報処理システム、処理方法、およびプログラムを提供することを目的の1つとしている。 One of the objectives of each aspect of the present disclosure is to provide a slave circuit, an information processing system, a processing method, and a program that can solve the above problems.
上記目的を達成するために、本開示の一態様によれば、スレーブ回路は、バスマスターとバスを介して通信を行うスレーブ回路であって、前記バスマスターからメモリに入力される書き込み信号がオン状態の場合に前記メモリの出力に関するECCエラーを生成する生成手段と、前記メモリの読み出し時の読み出し信号の状態が不具合により前記書き込み信号の状態となった場合に前記生成手段が生成した前記ECCエラーに基づいて前記不具合を検出する検出手段と、を備える。 In order to achieve the above object, according to one aspect of the present disclosure, the slave circuit is a slave circuit that communicates with a bus master via a bus, and wherein a write signal input to a memory from the bus master is turned on. generation means for generating an ECC error regarding the output of the memory when the state is the same, and the ECC error generated by the generation means when the state of the read signal when reading the memory becomes the state of the write signal due to a malfunction. detection means for detecting the malfunction based on.
上記目的を達成するために、本開示の別の態様によれば、情報処理システムは、上記スレーブ回路と、バスを介して前記スレーブ回路と通信を行うバスマスターと、を備える。 In order to achieve the above object, according to another aspect of the present disclosure, an information processing system includes the above slave circuit and a bus master that communicates with the slave circuit via a bus.
上記目的を達成するために、本開示の別の態様によれば、処理方法は、バスマスターとバスを介して通信を行うスレーブ回路が実行する処理方法であって、前記バスマスターからメモリに入力される書き込み信号がオン状態の場合に前記メモリの出力に関するECCエラーを生成することと、前記メモリの読み出し時の読み出し信号の状態が不具合により前記書き込み信号の状態となった場合に生成した前記ECCエラーに基づいて前記不具合を検出することと、を含む。 In order to achieve the above object, according to another aspect of the present disclosure, a processing method is a processing method executed by a slave circuit that communicates with a bus master via a bus, the processing method being performed by a slave circuit that receives input from the bus master to a memory. generating an ECC error regarding the output of the memory when a write signal is in an on state; and generating the ECC error when the read signal when reading the memory becomes the write signal state due to a malfunction. detecting the malfunction based on an error.
上記目的を達成するために、本開示の別の態様によれば、プログラムは、バスマスターとバスを介して通信を行うスレーブ回路が有するコンピュータに、前記バスマスターからメモリに入力される書き込み信号がオン状態の場合に前記メモリの出力に関するECCエラーを生成することと、前記メモリの読み出し時の読み出し信号の状態が不具合により前記書き込み信号の状態となった場合に生成した前記ECCエラーに基づいて前記不具合を検出することと、を実行させる。 In order to achieve the above object, according to another aspect of the present disclosure, a program causes a computer included in a slave circuit that communicates with a bus master via a bus to receive a write signal input to a memory from the bus master. generating an ECC error regarding the output of the memory when the memory is in an on state; and based on the ECC error generated when the state of the read signal when reading the memory becomes the state of the write signal due to a malfunction. Detecting defects and executing them.
本開示の各態様によれば、情報処理システムにおいて、回路規模の増大を抑制し不具合を検出することができる。 According to each aspect of the present disclosure, it is possible to suppress an increase in circuit scale and detect a malfunction in an information processing system.
以下、図面を参照しながら実施形態について詳しく説明する。
<第1実施形態>
図1は、本開示の第1実施形態による情報処理システム100の構成の一例を示す図である。情報処理システム100は、図1に示すように、バスマスター1、バス2、およびスレーブ回路20を備える。
バス2は、バスマスター1およびスレーブ回路20の間で、種々の信号を伝搬する。バスマスター1は、バス2を介してスレーブ回路20の後述するメモリ書き込み読み出し制御回路4およびメモリ6にリクエスト信号3を出力する。リクエスト信号3は、バス仕様に応じて構成される。例えば、リクエスト信号3は、バス有効信号、種別信号、識別子(ID)、データ、アドレスで構成される。バス有効信号は、バスにおける信号の有無を示す信号である。例えば、バス有効信号は、信号がある場合にHighレベルの信号となり、信号がない場合にLowレベルの信号となる。種別信号は、書き込みまたは読み出しを示す信号を含む信号である。識別子は、1つ1つのリクエストを区別するための番号を示す信号である。なお、バス有効信号、種別信号、識別子(ID)の具体例は、後述する図4に例示されている。また、バスマスター1は、後述するレスポンス信号をスレーブ回路20から受ける。バスマスター1は、CPU(Central Processing Unit)、DMA(Direct Memory Access)等自らデータ転送を行うことができる機能マクロである。
Hereinafter, embodiments will be described in detail with reference to the drawings.
<First embodiment>
FIG. 1 is a diagram illustrating an example of the configuration of an
スレーブ回路20は、メモリ書き込み読み出し制御回路4、メモリ6、リタイミング回路7、メモリ出力反転回路10、ECC(Error Correction Code)エラー検出回路12、およびレスポンス信号生成回路14を備える。
The
メモリ書き込み読み出し制御回路4は、リクエスト信号3を受ける。メモリ書き込み読み出し制御回路4は、リクエスト信号3からメモリ書き込み読み出し制御信号5を生成する。メモリ書き込み読み出し制御信号5は、書き込み制御または読み出し制御を示す。メモリ書き込み読み出し制御信号5は、例えば1ビットの信号である。メモリ書き込み読み出し制御回路4は、生成したメモリ書き込み読み出し制御信号5をメモリ6およびリタイミング回路7に出力する。
Memory write/read
メモリ6は、リクエスト信号3およびメモリ書き込み読み出し制御信号5を受ける。書き込み読み出し制御信号が書き込みの場合、メモリ6は、アドレスで指定されたメモリ内にデータを書き込む。また、書き込み読み出し制御信号が読み出しの場合、メモリ6は、アドレスで指定されたメモリ内のデータをメモリ出力データ8としてメモリ出力反転回路10に出力する。
The
リタイミング回路7は、書き込み読み出し制御信号5を受ける。リタイミング回路7は、受けた書き込み読み出し制御信号5をメモリ6が出力するメモリ出力データ8に同期させるリタイミングの処理を行う。リタイミング回路7は、リタイミングの処理後の信号であるリタイミング後のメモリ書き込み読み出し制御信号9をメモリ出力反転回路10に出力する。
Retiming circuit 7 receives write/
メモリ出力反転回路10は、メモリ書き込み読み出し制御信号9が書き込みのとき、入力データの2ビットを反転させる回路である。図2は、本開示の第1実施形態によるメモリ出力反転回路10の構成の一例を示す図である。メモリ出力反転回路10は、図2に示すように、排他的論理和101a、101bを備える。排他的論理和101a、101bのそれぞれは、メモリ出力データ8およびリタイミング後のメモリ書き込み読み出し制御信号9を受ける。
The memory
メモリ出力データ8のデータ幅をnビットとする。排他的論理和101aは、メモリ出力データ8の下位n-2ビットについて、何も処理せずにECCエラー検出回路12に出力する。また、排他的論理和101aは、メモリ出力データ8のn-1ビット目について、排他的論理和101aにおいて、メモリ出力データ8のn-1ビット目およびリタイミング後のメモリ書き込み読み出し制御信号9の排他的論理和を演算する。そして、排他的論理和101aは、演算結果をECCエラー検出回路12に出力する。また、排他的論理和101aは、メモリ出力データ8のnビット目について、排他的論理和101bにおいて、メモリ出力データ8のnビット目およびリタイミング後のメモリ書き込み読み出し制御信号9の排他的論理和を演算する。そして、排他的論理和101aは、演算結果をECCエラー検出回路12に出力する。なお、排他的論理和101aが出力するデータは、メモリ書き込み読み出し制御信号が書き込み側のとき、メモリ出力データ8のn-1ビット目とnビット目が反転されたデータであるメモリ出力反転回路出力データ11となる。
The data width of
ECCエラー検出回路12は、メモリ出力反転回路出力データ11を受ける。ECCエラー検出回路12は、1ビット及び2ビット以上のデータの符号誤りを検出する。また、ECCエラー検出回路12は、1ビットのデータの符号誤りを検出した場合、1ビットエラーの誤り訂正を行う。そして、ECCエラー検出回路12は、ECCエラー13をレスポンス信号生成回路14に出力する。ECCエラー13は、ECCが正しいか正しくないかを示す1ビットの信号である。
ECC
レスポンス信号生成回路14は、ECCエラー13を受ける。レスポンス信号生成回路14は、ECCエラー13を通知するためのレスポンス信号15を生成する。レスポンス信号15は、バス仕様に応じて生成される信号である。レスポンス信号15は、例えば、バス有効信号、データ、識別子(ID)、エラー通知を含む信号である。レスポンス信号生成回路14は、生成したレスポンス信号15を、バス2を介してバスマスター1に出力する。
The response
図3は、本開示の第1実施形態による情報処理システム100における信号およびデータのタイミングチャートの一例を示す第1の図である。図4は、本開示の第1実施形態による情報処理システム100における信号およびデータのタイミングチャートの一例を示す第2の図である。図3は、スレーブ回路20において故障が発生していない場合のタイミングチャートである。また、図4は、スレーブ回路20において故障が発生している場合のタイミングチャートである。
FIG. 3 is a first diagram showing an example of a timing chart of signals and data in the
まず、図3に示すスレーブ回路20において故障が発生していない場合のタイミングチャートについて説明する。なお、図3における信号名は、図1における信号名に対応する。
First, a timing chart when no failure occurs in the
バスマスター1は、時刻T1からT3の間に、リクエスト信号3をメモリ書き込み読み出し(ステップS1)、メモリ書き込み読み出し制御回路4に出力する。図3では、リクエスト信号3は、バス有効信号、種別信号、識別子(ID)が示されている。種別信号は、時刻T1、T2では書き込み、時刻T3では読み出しである。メモリ書き込み読み出し制御回路4は、リクエスト信号3に対して1クロック分遅延して、メモリ書き込み読み出し制御信号5を生成する(ステップS2)。メモリ書き込み読み出し制御信号5は、“1”の場合書き込み、“0”の場合読み出しである。なお、メモリ書き込み読み出し制御回路4は、リクエスト信号3に対して遅延せずに、メモリ書き込み読み出し制御信号5を生成するものであってもよい。
The
メモリ6は、メモリ書き込み読み出し制御信号5により、時刻T2、T3でデータが書き込まれ、時刻T4でデータが読み出される(ステップS3)。メモリ6からのデータの読み出しは、リクエスト信号3に対して1クロック遅延して行われ、メモリ6は読み出されたデータを時刻T5でメモリ出力反転回路10に出力する。
Data is written into the
メモリ出力反転回路10は、リタイミング後のメモリ書き込み読み出し制御信号9に応じて、メモリ出力データ8のデータの2ビットを反転させる(ステップS4)。図3に示す例では、メモリ出力反転回路10は、時刻T3、T4のときにデータを反転させる。
The memory
ECCエラー検出回路12は、時刻T3、T4でECCエラー13をレスポンス信号生成回路14に出力する。レスポンス信号生成回路14は、レスポンス信号15を、ECCエラー13に対して1クロック分遅延した時刻T4、T5、T6で生成し、時刻T4、T5でレスポンス信号15のECCエラーによりバスマスター1に通知する。レスポンス信号15の識別子(ID)が0、1のとき、レスポンス信号生成回路14は、レスポンス信号15のECCエラーが通知される。しかしながら、リクエスト信号3の種別信号は書き込みである。そのため、バスマスター1は、レスポンス信号生成回路14から通知されるECCエラーを無視する。
The ECC
次に、図4に示すスレーブ回路20において故障が発生している場合のタイミングチャートについて説明する。スレーブ回路20において故障は、メモリ書き込み読み出し制御回路4がメモリ書き込み読み出し制御信号5の読み出しを書き込みとする故障である。
Next, a timing chart when a failure occurs in the
メモリ書き込み読み出し制御信号5が常に書き込みであるため、メモリ出力反転回路10は、常に2ビット反転したメモリ出力反転回路出力データ11を生成し、生成したメモリ出力反転回路出力データ11をECCエラー検出回路12に出力する。このため、レスポンス信号生成回路14は、時刻T4、T5、T6でレスポンス信号15のECCエラーをバスマスター1に通知する。識別子(ID)が2のとき、リクエスト信号3の種別信号は読み出しであり、バスマスター1は、ECCエラーの通知を検出し、メモリ書き込み読み出し制御信号5が読み出しから書き込みに故障したことを検出する。
Since the memory write/
以上、本開示の第1実施形態による情報処理システム100について説明した。情報処理システム100において、スレーブ回路20は、バスマスター1とバス2を介して通信を行う。ECCエラー検出回路12(生成手段の一例)は、前記バスマスター1からメモリ6に入力されるリクエスト信号3(書き込み信号の一例)がオン状態の場合に前記メモリ6の出力に関するECCエラー13を生成する。レスポンス信号生成回路14(検出手段の一例)は、前記メモリ6の読み出し時の読み出し信号の状態が不具合により前記リクエスト信号3の状態となった場合に前記ECCエラー検出回路12が生成した前記ECCエラー13に基づいて前記不具合を検出する。こうすることにより、情報処理システムにおいて、回路規模の増大を抑制し不具合を検出することができる。
The
<第2実施形態>
本開示の第2実施形態による情報処理システム100は、図1に示す本開示の第1実施形態による情報処理システム100と同様に、バスマスター1、バス2、およびスレーブ回路20を備える。本開示の第2実施形態による情報処理システム100は、本開示の第1実施形態による情報処理システム100と、メモリ出力反転回路10が異なる。
<Second embodiment>
The
図5は、本開示の第2実施形態によるメモリ出力反転回路10の構成の一例を示す図である。本開示の第2実施形態によるメモリ出力反転回路10は、図5に示すように、排他的論理和101bを備える。
FIG. 5 is a diagram illustrating an example of the configuration of the memory
排他的論理和101bは、メモリ出力データ8のnビット目とリタイミング後のメモリ書き込み読み出し制御信号9との排他的論理和を演算し、演算結果をECCエラー検出回路12に出力する。この場合、メモリ出力反転回路10は、メモリ6が出力するメモリ出力データ8の1ビットを反転する。そのため、ECCエラー検出回路12は、1ビットエラーであるECCエラー13をレスポンス信号生成回路14に出力する。
The exclusive OR 101b calculates the exclusive OR of the n-th bit of the
レスポンス信号生成回路14は、1ビットエラーであるECCエラー13の場合も2ビットエラーであるECCエラー13の場合と同様に、レスポンス信号15のECCエラーとしてバスマスターに出力する。なお、1ビットエラーであるECCエラー13の場合、ECCエラー検出回路12は、誤り訂正を行う。そのため、第2実施形態によるメモリ出力反転回路10の場合、データの誤りを無くすことができる。
The response
以上、本開示の第2実施形態による情報処理システム100について説明した。情報処理システム100において、メモリ出力反転回路10は、排他的論理和101bを備える。排他的論理和101bは、メモリ出力データ8のnビット目とリタイミング後のメモリ書き込み読み出し制御信号9との排他的論理和を演算し、演算結果をECCエラー検出回路12に出力する。こうすることにより、第2実施形態によるメモリ出力反転回路10の場合、データの誤りを無くすことができる。
The
図6は、本開示の実施形態によるスレーブ回路20の最小構成を示す図である。スレーブ回路20は、バスマスターとバスを介して通信を行う。スレーブ回路20は、ECCエラー検出回路12(生成手段の一例)、およびレスポンス信号生成回路14(検出手段の一例)を備える。ECCエラー検出回路12は、前記バスマスターからメモリに入力されるリクエスト信号(書き込み信号の一例)がオン状態の場合に前記メモリの出力に関するECCエラーを生成する。レスポンス信号生成回路は、前記メモリの読み出し時の読み出し信号の状態が不具合により前記リクエスト信号の状態となった場合に前記ECCエラー検出回路12が生成した前記ECCエラーに基づいて前記不具合を検出する。
FIG. 6 is a diagram showing the minimum configuration of the
図7は、本開示の実施形態による最小構成のスレーブ回路20の処理フローの一例を示す図である。次に、本開示の実施形態による最小構成のスレーブ回路20の処理について図7を参照して説明する。
FIG. 7 is a diagram illustrating an example of a processing flow of the
バスマスターとバスを介して通信を行うスレーブ回路20において、ECCエラー検出回路12は、前記バスマスターからメモリに入力されるリクエスト信号(書き込み信号の一例)がオン状態の場合に前記メモリの出力に関するECCエラーを生成する(ステップS101)。レスポンス信号生成回路は、前記メモリの読み出し時の読み出し信号の状態が不具合により前記リクエスト信号の状態となった場合に前記ECCエラー検出回路12が生成した前記ECCエラーに基づいて前記不具合を検出する(ステップS102)。
In a
以上、本開示の実施形態による最小構成のスレーブ回路20について説明した。このスレーブ回路20により、情報処理システムにおいて、回路規模の増大を抑制し不具合を検出することができる。
The
なお、本開示の実施形態における処理は、適切な処理が行われる範囲において、処理の順番が入れ替わってもよい。 Note that the order of the processing in the embodiment of the present disclosure may be changed as long as appropriate processing is performed.
本開示の実施形態について説明したが、上述の情報処理システム100、バスマスター1、スレーブ回路20、その他の制御装置は内部に、コンピュータシステムを有していてもよい。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。コンピュータの具体例を以下に示す。
Although the embodiment of the present disclosure has been described, the above-described
図8は、少なくとも1つの実施形態に係るコンピュータの構成を示す概略ブロック図である。コンピュータ50は、図8に示すように、CPU60、メインメモリ70、ストレージ80、インターフェース90を備える。例えば、上述の情報処理システム100、バスマスター1、スレーブ回路20、その他の制御装置のそれぞれは、コンピュータ50に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ80に記憶されている。CPU60は、プログラムをストレージ80から読み出してメインメモリ70に展開し、当該プログラムに従って上記処理を実行する。また、CPU60は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ70に確保する。
FIG. 8 is a schematic block diagram showing the configuration of a computer according to at least one embodiment. The
ストレージ80の例としては、HDD(Hard Disk Drive)、SSD(Solid State Drive)、磁気ディスク、光磁気ディスク、CD-ROM(Compact Disc Read Only Memory)、DVD-ROM(Digital Versatile Disc Read Only Memory)、半導体メモリ等が挙げられる。ストレージ80は、コンピュータ50のバスに直接接続された内部メディアであってもよいし、インターフェース90または通信回線を介してコンピュータ50に接続される外部メディアであってもよい。また、このプログラムが通信回線によってコンピュータ50に配信される場合、配信を受けたコンピュータ50が当該プログラムをメインメモリ70に展開し、上記処理を実行してもよい。少なくとも1つの実施形態において、ストレージ80は、一時的でない有形の記憶媒体である。
Examples of the
また、上記プログラムは、前述した機能の一部を実現してもよい。さらに、上記プログラムは、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるファイル、いわゆる差分ファイル(差分プログラム)であってもよい。 Further, the program may realize some of the functions described above. Furthermore, the program may be a file that can realize the above-described functions in combination with a program already recorded in the computer system, a so-called difference file (difference program).
本開示のいくつかの実施形態を説明したが、これらの実施形態は、例であり、開示の範囲を限定しない。これらの実施形態は、開示の要旨を逸脱しない範囲で、種々の追加、省略、置き換え、変更を行ってよい。 Although several embodiments of the disclosure have been described, these embodiments are examples and do not limit the scope of the disclosure. Various additions, omissions, substitutions, and changes may be made to these embodiments without departing from the spirit of the disclosure.
なお、上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。 Note that a part or all of the above embodiment may be described as in the following supplementary notes, but is not limited to the following.
(付記1)
バスマスターとバスを介して通信を行うスレーブ回路であって、
前記バスマスターからメモリに入力される書き込み信号がオン状態の場合に前記メモリの出力に関するECCエラーを生成する生成手段と、
前記メモリの読み出し時の読み出し信号の状態が不具合により前記書き込み信号の状態となった場合に前記生成手段が生成した前記ECCエラーに基づいて前記不具合を検出する検出手段と、
を備えるスレーブ回路。
(Additional note 1)
A slave circuit that communicates with a bus master via a bus,
Generating means for generating an ECC error regarding the output of the memory when a write signal input to the memory from the bus master is in an on state;
detection means for detecting the malfunction based on the ECC error generated by the generation means when the state of the read signal when reading the memory becomes the write signal state due to a malfunction;
A slave circuit with.
(付記2)
前記メモリに対する処理の種別を示す種別信号が書き込みを示す信号を含む場合に、前記検出手段は、前記不具合を検出し、検出結果を前記バスを介して前記バスマスターに出力する、
付記1に記載のスレーブ回路。
(Additional note 2)
When the type signal indicating the type of processing for the memory includes a signal indicating writing, the detecting means detects the defect and outputs the detection result to the bus master via the bus.
Slave circuit described in
(付記3)
前記検出手段は、
前記バスにおける信号の有無を示すバス有効信号を含む前記検出結果を前記バスマスターに出力する、
付記2に記載のスレーブ回路。
(Additional note 3)
The detection means includes:
outputting the detection result including a bus valid signal indicating the presence or absence of a signal on the bus to the bus master;
Slave circuit described in
(付記4)
前記メモリが出力するメモリ出力データを反転させ、反転後のデータを前記生成手段に出力する反転手段、
を備え、
前記生成手段は、
前記反転手段が出力した反転後のデータに基づいて、前記ECCエラーを生成する、
付記1から付記3の何れか1つに記載のスレーブ回路。
(Additional note 4)
inverting means for inverting memory output data output by the memory and outputting the inverted data to the generating means;
Equipped with
The generating means is
generating the ECC error based on the inverted data output by the inverting means;
The slave circuit according to any one of
(付記5)
付記1から付記4の何れか1つに記載のスレーブ回路と、
バスを介して前記スレーブ回路と通信を行うバスマスターと、
を備える情報処理システム。
(Appendix 5)
A slave circuit according to any one of
a bus master that communicates with the slave circuit via a bus;
An information processing system equipped with.
(付記6)
バスマスターとバスを介して通信を行うスレーブ回路が実行する処理方法であって、
前記バスマスターからメモリに入力される書き込み信号がオン状態の場合に前記メモリの出力に関するECCエラーを生成することと、
前記メモリの読み出し時の読み出し信号の状態が不具合により前記書き込み信号の状態となった場合に生成した前記ECCエラーに基づいて前記不具合を検出することと、
を含む処理方法。
(Appendix 6)
A processing method executed by a slave circuit that communicates with a bus master via a bus,
generating an ECC error regarding the output of the memory when a write signal input to the memory from the bus master is in an on state;
Detecting the malfunction based on the ECC error generated when the state of the read signal when reading the memory becomes the write signal state due to a malfunction;
processing methods including;
(付記7)
バスマスターとバスを介して通信を行うスレーブ回路が有するコンピュータに、
前記バスマスターからメモリに入力される書き込み信号がオン状態の場合に前記メモリの出力に関するECCエラーを生成することと、
前記メモリの読み出し時の読み出し信号の状態が不具合により前記書き込み信号の状態となった場合に生成した前記ECCエラーに基づいて前記不具合を検出することと、
を実行させるプログラム。
(Appendix 7)
In the computer owned by the slave circuit that communicates with the bus master via the bus,
generating an ECC error regarding the output of the memory when a write signal input to the memory from the bus master is in an on state;
Detecting the malfunction based on the ECC error generated when the state of the read signal when reading the memory becomes the write signal state due to a malfunction;
A program to run.
1・・・バスマスター
2・・・バス
4・・・メモリ書き込み読み出し制御回路
6・・・メモリ
7・・・リタイミング回路
10・・・メモリ出力反転回路
12・・・ECCエラー検出回路
14・・・レスポンス信号生成回路
50・・・コンピュータ
60・・・CPU
70・・・メインメモリ
80・・・ストレージ
90・・・インターフェース
100・・・情報処理システム
1...
70...
本開示は、情報処理システム、処理方法、およびプログラムに関する。 The present disclosure relates to an information processing system, a processing method, and a program.
本開示の各態様は、上記の課題を解決することのできる情報処理システム、処理方法、およびプログラムを提供することを目的の1つとしている。 One of the objectives of each aspect of the present disclosure is to provide an information processing system, a processing method, and a program that can solve the above problems.
上記目的を達成するために、本開示の別の態様によれば、情報処理システムは、スレーブ回路とバスを介して通信を行うバスマスターから前記スレーブ回路の中にあるメモリに入力される書き込み信号がオン状態の場合に前記メモリの出力に関するECCエラーを生成するECCエラー検出回路と、前記メモリの読み出し時の読み出し信号の状態が前記書き込み信号の状態となる不具合が発生した場合に通知されるレスポンス信号の前記ECCエラー検出回路が生成した前記ECCエラーに基づいて前記不具合を検出し、前記メモリの読み出し時の書き込み信号に対して通知される前記レスポンス信号の前記ECCエラーについては無視する前記バスマスターと、を備える。 In order to achieve the above object, according to another aspect of the present disclosure, an information processing system provides a write signal input from a bus master that communicates with a slave circuit via a bus to a memory in the slave circuit. an ECC error detection circuit that generates an ECC error regarding the output of the memory when the is on, and a response that is notified when a failure occurs in which the state of the read signal when reading the memory becomes the state of the write signal. The bus master detects the malfunction based on the ECC error generated by the ECC error detection circuit of the signal, and ignores the ECC error of the response signal notified in response to the write signal when reading the memory. and .
上記目的を達成するために、本開示の別の態様によれば、処理方法は、スレーブ回路とバスを介して通信を行うバスマスターから前記スレーブ回路の中にあるメモリに入力される書き込み信号がオン状態の場合に前記メモリの出力に関するECCエラーを生成することと、前記メモリの読み出し時の読み出し信号の状態が前記書き込み信号の状態となる不具合が発生した場合に通知されるレスポンス信号の生成した前記ECCエラーに基づいて前記不具合を検出し、前記メモリの読み出し時の書き込み信号に対する前記ECCエラーについては無視することと、を含む。 In order to achieve the above object, according to another aspect of the present disclosure, a processing method includes a processing method in which a write signal input to a memory in the slave circuit from a bus master that communicates with the slave circuit via a bus is provided. Generating an ECC error regarding the output of the memory when the memory is in an on state, and generating a response signal to be notified when a malfunction occurs in which the state of the read signal when reading the memory becomes the state of the write signal. The method includes detecting the malfunction based on the ECC error, and ignoring the ECC error for a write signal when reading the memory .
上記目的を達成するために、本開示の別の態様によれば、プログラムは、コンピュータに、スレーブ回路とバスを介して通信を行うバスマスターから前記スレーブ回路の中にあるメモリに入力される書き込み信号がオン状態の場合に前記メモリの出力に関するECCエラーを生成することと、前記メモリの読み出し時の読み出し信号の状態が前記書き込み信号の状態となる不具合が発生した場合に通知されるレスポンス信号の生成した前記ECCエラーに基づいて前記不具合を検出し、前記メモリの読み出し時の書き込み信号に対する前記ECCエラーについては無視することと、を実行させる。 In order to achieve the above object, according to another aspect of the present disclosure, a program causes a computer to write data that is input to a memory in the slave circuit from a bus master that communicates with the slave circuit via a bus. generating an ECC error regarding the output of the memory when the signal is in an on state; and generating a response signal to be notified when a problem occurs in which the state of the read signal when reading the memory becomes the state of the write signal. The defect is detected based on the generated ECC error, and the ECC error for a write signal when reading the memory is ignored.
Claims (7)
前記バスマスターからメモリに入力される書き込み信号がオン状態の場合に前記メモリの出力に関するECCエラーを生成する生成手段と、
前記メモリの読み出し時の読み出し信号の状態が不具合により前記書き込み信号の状態となった場合に前記生成手段が生成した前記ECCエラーに基づいて前記不具合を検出する検出手段と、
を備えるスレーブ回路。 A slave circuit that communicates with a bus master via a bus,
Generating means for generating an ECC error regarding the output of the memory when a write signal input to the memory from the bus master is in an on state;
detection means for detecting the malfunction based on the ECC error generated by the generation means when the state of the read signal when reading the memory becomes the write signal state due to a malfunction;
A slave circuit with.
請求項1に記載のスレーブ回路。 When the type signal indicating the type of processing for the memory includes a signal indicating writing, the detecting means detects the defect and outputs the detection result to the bus master via the bus.
The slave circuit according to claim 1.
前記バスにおける信号の有無を示すバス有効信号を含む前記検出結果を前記バスマスターに出力する、
請求項2に記載のスレーブ回路。 The detection means includes:
outputting the detection result including a bus valid signal indicating the presence or absence of a signal on the bus to the bus master;
The slave circuit according to claim 2.
を備え、
前記生成手段は、
前記反転手段が出力した反転後のデータに基づいて、前記ECCエラーを生成する、
請求項1に記載のスレーブ回路。 inverting means for inverting memory output data output by the memory and outputting the inverted data to the generating means;
Equipped with
The generating means is
generating the ECC error based on the inverted data output by the inverting means;
The slave circuit according to claim 1.
バスを介して前記スレーブ回路と通信を行うバスマスターと、
を備える情報処理システム。 A slave circuit according to any one of claims 1 to 4,
a bus master that communicates with the slave circuit via a bus;
An information processing system equipped with.
前記バスマスターからメモリに入力される書き込み信号がオン状態の場合に前記メモリの出力に関するECCエラーを生成することと、
前記メモリの読み出し時の読み出し信号の状態が不具合により前記書き込み信号の状態となった場合に生成した前記ECCエラーに基づいて前記不具合を検出することと、
を含む処理方法。 A processing method executed by a slave circuit that communicates with a bus master via a bus,
generating an ECC error regarding the output of the memory when a write signal input to the memory from the bus master is in an on state;
Detecting the malfunction based on the ECC error generated when the state of the read signal when reading the memory becomes the write signal state due to a malfunction;
processing methods including;
前記バスマスターからメモリに入力される書き込み信号がオン状態の場合に前記メモリの出力に関するECCエラーを生成することと、
前記メモリの読み出し時の読み出し信号の状態が不具合により前記書き込み信号の状態となった場合に生成した前記ECCエラーに基づいて前記不具合を検出することと、
を実行させる前記バスマスターが記憶するプログラム。 In the computer owned by the slave circuit that communicates with the bus master via the bus,
generating an ECC error regarding the output of the memory when a write signal input to the memory from the bus master is in an on state;
Detecting the malfunction based on the ECC error generated when the state of the read signal when reading the memory becomes the write signal state due to a malfunction;
A program stored in the bus master that causes the bus master to execute the program.
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