JP2024023411A - Trench gate trench field plate semi-vertical semi-lateral MOSFET - Google Patents
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Abstract
Description
本願は、概して半導体デバイスに関し、特に、半導体デバイスにおけるドレイン拡張されたトランジスタに関する。 TECHNICAL FIELD This application relates generally to semiconductor devices and, more particularly, to extended drain transistors in semiconductor devices.
拡張されたドレイン金属酸化物半導体(MOS)トランジスタは、オン状態でのトランジスタの抵抗と、トランジスタを含む基板の頂部表面においてトランジスタが占める横方向のエリアと、トランジスタの最大動作電位を制限する、トランジスタのドレインノードとソースノードとの間のブレークダウン電位とにより特徴付けられ得る。オン状態抵抗及びブレークダウン電位の所与の値のためトランジスタのエリアを低減することが望ましい場合がある。そのエリアを低減するための一つの手法は、ドリフト領域におけるドレイン電流が基板の頂部表面へ垂直に流れるように、拡張されたドレインにおいて垂直の方位にドリフト領域を構成することである。プレーナープロセスを用いて半導体デバイスにおいて垂直に向けられるドリフト領域をインテグレートする一方で、製造コスト及び複雑度を所望のレベルまで制限することが課題となり得る。 Extended drain metal oxide semiconductor (MOS) transistors are transistors that limit the resistance of the transistor in the on state, the lateral area that the transistor occupies on the top surface of the substrate containing the transistor, and the maximum operating potential of the transistor. can be characterized by a breakdown potential between the drain node and the source node. It may be desirable to reduce the area of the transistor for a given value of on-state resistance and breakdown potential. One approach to reducing the area is to configure the drift region in a vertical orientation in the extended drain so that the drain current in the drift region flows perpendicularly to the top surface of the substrate. It can be a challenge to integrate vertically oriented drift regions in semiconductor devices using planar processes while limiting manufacturing cost and complexity to desired levels.
記載される例において、垂直のドレイン拡張されたMOSトランジスタを有する半導体デバイスが、トランジスタの垂直ドリフト領域を画定するように、及びディープトレンチ構造の少なくとも一つのインスタンスだけ垂直ドリフト領域から分離される、ドリフト領域に近接する少なくとも一つの垂直ドレインコンタクト領域を画定するようにディープトレンチ構造を形成することによって形成され得る。垂直ドレインコンタクト領域にドーパントが注入され、注入されたドーパントが、ディープトレンチ構造の底部に近接して拡散するように半導体デバイスがアニーリングされる。垂直ドレインコンタクト領域は、介在するディープトレンチ構造の底部において近接する垂直ドリフト領域に対する電気的コンタクトを成す。少なくとも一つのゲート、ボディ領域、及びソース領域が、半導体デバイスの基板の頂部表面において又はそこに近接して、ドリフト領域上方に形成される。ディープトレンチ構造は、ドリフト領域のためのRESURF領域を形成するため間隔が空けられる。 In the example described, a semiconductor device having a vertical drain extended MOS transistor has a drift region that defines a vertical drift region of the transistor and is separated from the vertical drift region by at least one instance of a deep trench structure. It may be formed by forming a deep trench structure to define at least one vertical drain contact region adjacent the region. A dopant is implanted into the vertical drain contact region, and the semiconductor device is annealed so that the implanted dopant diffuses proximate the bottom of the deep trench structure. The vertical drain contact region makes electrical contact to the adjacent vertical drift region at the bottom of the intervening deep trench structure. At least one gate, body region, and source region are formed above the drift region at or proximate the top surface of the substrate of the semiconductor device. The deep trench structures are spaced apart to form a RESURF region for the drift region.
下記の同時係属中の特許出願が参照により本願に組み込まれる。
少なくとも一つの例において、半導体デバイスが、垂直のドレイン拡張されたMOSトランジスタと少なくとも一つの他のトランジスタとを含む集積回路であり得る。半導体デバイスは、別の例において、垂直のドレイン拡張されたMOSトランジスタが唯一のトランジスタであるディスクリートデバイスであり得る。 In at least one example, a semiconductor device can be an integrated circuit that includes a vertical drain extended MOS transistor and at least one other transistor. The semiconductor device may be a discrete device in which the vertical drain extended MOS transistor is the only transistor, in another example.
この説明の目的のため、トランジスタに対する「特定の抵抗率」という用語は、そのトランジスタが形成される基板の頂部表面においてトランジスタが占めるエリアを、そのトランジスタがフルにオンになるときのトランジスタの抵抗で乗じた積である。 For the purposes of this discussion, the term "specific resistivity" for a transistor refers to the area that the transistor occupies on the top surface of the substrate in which it is formed, which is the resistance of the transistor when it is fully turned on. It is the product of multiplication.
この説明の目的のため、「RESURF」という用語は、近傍の半導体領域における電界を低減する材料を指す。例えば、RESURF領域は、近傍の半導体領域とは反対の導電型の半導体領域であり得る。RESURF構造は、アペルらの「薄層高電圧デバイス」Philips J, Res. 35 1-13, 1980に記載されている。
本開示に記載される例は、nチャネルデバイスを説明する。対応するpチャネルデバイスが、ドーピング極性の適切な変更により形成され得る。図1は、垂直のドレイン拡張されたMOSトランジスタを有する半導体デバイスの断面図である。半導体デバイス100が、p型半導体基板102内及び上に形成される。ディープトレンチ構造104が、垂直のドレイン拡張されたMOSトランジスタ110の、少なくとも一つのn型の垂直ドレインコンタクト領域106及び少なくとも一つのn型の垂直に向けられるドリフト領域108を画定するように基板102に配置される。垂直ドレインコンタクト領域106は、ディープトレンチ構造104により少なくとも2つの対向する側部で区分される。垂直ドレインコンタクト領域106は、n型であり、この例ではディープトレンチ構造104の底部112より下に延在する。垂直ドレインコンタクト領域106は、図1に示すように、垂直に向けられるドリフト領域108を基板102のp型底部領域から分離するように、ディープトレンチ構造104の底部112の下で横方向に延在し得る。他の例において、垂直ドレインコンタクト領域106は、一層制限された横方向範囲を有し得る。垂直に向けられるドリフト領域108は、n型であり、ディープトレンチ構造104の底部に近接する垂直ドレインコンタクト領域106への電気的接続を成す。この例では、垂直ドレインコンタクト領域106への電気的接続は、基板102の頂部表面において成される。
The examples described in this disclosure describe n-channel devices. Corresponding p-channel devices can be formed by appropriate changes in doping polarity. FIG. 1 is a cross-sectional view of a semiconductor device with a vertical drain extended MOS transistor. A
少なくとも一つのゲート114及び対応するゲート誘電体層116が、垂直に向けられるドリフト領域108の上に配置される。この例では、ゲート114は、基板102内のトレンチに配置され、ディープトレンチ構造104の隣り合うインスタンス間に延在する。少なくとも一つのp型ボディ領域118が、ゲート114及び垂直に向けられるドリフト領域108の近傍で基板102に配置される。少なくとも一つのn型ソース領域120が、ゲート114の近傍で基板に配置される。一つ又はそれ以上の任意選択のp型ボディコンタクト領域122が、ボディ領域118に隣接して基板102に配置され得る。この例では、ソース領域120及びボディコンタクト領域122への電気的接続は、基板102の頂部表面において成される。ゲート他の構成を、図1に示す、ディープトレンチ構造104、垂直ドレインコンタクト領域106、及び垂直に向けられるドリフト領域108の構成を備えた、垂直のドレイン拡張されたMOSトランジスタ110に用いることができる。
At least one
ディープトレンチ構造104は、1~5ミクロンの深さ及び0.5~1.5ミクロン幅であり得る。例えば、2.5ミクロンの深さのディープトレンチ構造104は、垂直のドレイン拡張されたMOSトランジスタ110に対し30ボルトオペレーションを提供し得る。4ミクロンの深さのディープトレンチ構造104は、垂直のドレイン拡張されたMOSトランジスタ110のための50ボルトオペレーションを提供し得る。ディープトレンチ構造104は、誘電体ライナー124を有し、導電性中央部材126を任意選択で有し得る。垂直に向けられるドリフト領域108に隣接するディープトレンチ構造104のインスタンスが、垂直に向けられるドリフト領域108のためのRESURF領域を提供するために0.5~2ミクロン離れて配置され得る。垂直ドレインコンタクト領域106に隣接するディープトレンチ構造104のインスタンスが、0.5~2.5ミクロン離れて配置され得る。垂直のドレイン拡張されたMOSトランジスタ110のオペレーションの間、存在する場合、導電性中央部材126が、垂直に向けられるドリフト領域108におけるピーク電界を低減するように電気的にバイアスされ得る。例えば、導電性中央部材126は、ソース領域120に、ゲート114に、又は所望の電位を有するバイアスソースに接続され得る。
垂直に向けられるドリフト領域108のインスタンスが、垂直ドレインコンタクト領域106近傍に配置される。例えば、垂直に向けられるドリフト領域108のインスタンスは、図1に示すように、垂直ドレインコンタクト領域106と互い違いにされ得る。ディープトレンチ構造104は、図1に示すように、垂直に向けられるドリフト領域108を囲み得る。図1に示すように、垂直ドレインコンタクト領域106は連続的であり得る。ディープトレンチ構造104の互い違いの構成をこれ以降に説明する。ディープトレンチ構造104が、垂直に向けられるドリフト領域108のためのRESURF領域を提供するように、垂直のドレイン拡張されたMOSトランジスタ110を形成することが、垂直のドレイン拡張されたMOSトランジスタ110のための動作電圧と特定の抵抗率との間の所望のバランスを提供し得る。垂直に向けられるドリフト領域108を基板102の底部領域から隔離するように垂直ドレインコンタクト領域106を形成することが、垂直のドレイン拡張されたMOSトランジスタ110の抵抗を望ましく低減し得る。
An instance of vertically oriented
図2は、垂直のドレイン拡張されたMOSトランジスタを有する別の半導体デバイスの断面図である。半導体デバイス200が、p型半導体基板202内及び上に形成される。図1を参照して説明したように、垂直のドレイン拡張されたMOSトランジスタ210の、少なくとも一つのn型垂直ドレインコンタクト領域206及び少なくとも一つのn型の垂直に向けられるドリフト領域208を画定するように、ディープトレンチ構造204が基板202に配置され得る。垂直ドレインコンタクト領域206は、ディープトレンチ構造204により少なくとも2つの対向する側部で区分される。垂直ドレインコンタクト領域206は、n型であり、この例ではディープトレンチ構造204の底部212より下に延在する。垂直ドレインコンタクト領域206は、ディープトレンチ構造204の底部212を超えて横方向に延在し得るが、図2に示すように、垂直に向けられるドリフト領域208を基板202の底部領域から隔離するほど充分に延在しない。他の例において、垂直ドレインコンタクト領域206は、一層制限された垂直及び/又は横方向範囲を有し得る。垂直に向けられるドリフト領域208は、n型であり、ディープトレンチ構造204の底部に近接する垂直ドレインコンタクト領域206への電気的接続を成す。この例では、垂直ドレインコンタクト領域206への電気的接続は、基板202の頂部表面において成される。
FIG. 2 is a cross-sectional view of another semiconductor device having a vertical drain extended MOS transistor. A
少なくとも一つのゲート214及び対応するゲート誘電体層216が、垂直に向けられるドリフト領域208の上に配置される。この例では、ゲート214は、基板202内のトレンチに配置され、ディープトレンチ構造204の隣り合うインスタンスに隣接しない。少なくとも一つのp型ボディ領域218が、ゲート214及び垂直に向けられるドリフト領域208近傍で基板202に配置される。少なくとも一つのn型ソース領域220が、ゲート214近傍の基板に配置される。一つ又はそれ以上の任意選択のp型ボディコンタクト領域222が、ボディ領域218に隣接して基板202に配置され得る。この例では、ソース領域220及びボディコンタクト領域222への電気的接続は、基板202の頂部表面において成される。ゲートの他の構成を、図2に示す、ディープトレンチ構造204、垂直ドレインコンタクト領域206、及び垂直に向けられるドリフト領域208の構成を備えた、垂直のドレイン拡張されたMOSトランジスタ210に用いることができる。
At least one
垂直に向けられるドリフト領域208のインスタンスが、垂直ドレインコンタクト領域206近傍に配置される。例えば、垂直に向けられるドリフト領域208のインスタンスは、図2に示すように、垂直ドレインコンタクト領域206と互い違いにされ得る。ディープトレンチ構造204は、図2に示すように、垂直に向けられるドリフト領域108を囲み得る。図2に示すように、垂直ドレインコンタクト領域106は連続的であり得る。ディープトレンチ構造204が、垂直に向けられるドリフト領域208のためのRESURF領域を提供するように、垂直のドレイン拡張されたMOSトランジスタ210を形成することが、垂直のドレイン拡張されたMOSトランジスタ210のための動作電圧及び特定の抵抗率との間の所望のバランスを提供し得る。ディープトレンチ構造204の底部212を超えて横方向に延在するように、ただし、垂直に向けられるドリフト領域208を基板202の底部領域から隔離するほど充分に延在しないように、垂直ドレインコンタクト領域206を形成することが、一層大きな垂直距離に沿った垂直に向けられるドリフト領域208のデプリーションを可能にし得、一層高い電圧でのオペレーションを所望に可能にし得る。
An instance of vertically oriented
図3は、垂直のドレイン拡張されたMOSトランジスタを有する更なる半導体デバイスの断面図である。半導体デバイス300が、p型半導体基板302内及び上に形成される。ディープトレンチ構造304が、図1を参照して説明したように、垂直のドレイン拡張されたMOSトランジスタ310の、少なくとも一つのn型垂直ドレインコンタクト領域306及び少なくとも一つのn型の垂直に向けられるドリフト領域308を画定するように、基板302に配置され得る。垂直ドレインコンタクト領域306は、ディープトレンチ構造304により少なくとも2つの対向する側部で区分される。垂直ドレインコンタクト領域306は、n型であり、図3に示すようにディープトレンチ構造304の底部312より下に延在し得る。この例では、垂直に向けられるドリフト領域308は、ディープトレンチ構造304の少なくとも2つのインスタンスだけ垂直ドレインコンタクト領域306から横方向にずらされて、垂直のドレイン拡張されたMOSトランジスタ310の拡張されたドレインに水平ドリフト構成要素を提供する。この例では、垂直ドレインコンタクト領域306への電気的接続は、基板302の頂部表面において成される。
FIG. 3 is a cross-sectional view of a further semiconductor device with a vertical drain-extended MOS transistor. A
少なくとも一つのゲート314及び対応するゲート誘電体層316が、垂直に向けられるドリフト領域308の上に配置される。この例では、ゲート314は、p型ボディ領域318及びn型ソース領域320の上の基板302上方に配置される。一つ又はそれ以上の任意選択のp型ボディコンタクト領域322が、ボディ領域318に隣接して基板302に配置され得る。この例では、ソース領域320及びボディコンタクト領域322への電気的接続が、基板302の頂部表面において成される。ゲートの他の構成が、図3に示す、ディープトレンチ構造304、垂直ドレインコンタクト領域306、及び横方向にずらされた垂直に向けられるドリフト領域308の構成を備えた、垂直のドレイン拡張されたMOSトランジスタ310に用いられ得る。垂直に向けられるドリフト領域308を、垂直ドレインコンタクト領域306から横方向にずらして形成することにより、垂直に向けられるドリフト領域308の横方向デプリーションが可能となり得、また、ディープトレンチ構造304の一層深いインスタンスを必要とすることなく垂直のドレイン拡張されたMOSトランジスタ310の動作電圧が有利に増大され得る。
At least one
図4は、垂直のドレイン拡張されたMOSトランジスタを有する別の半導体デバイスの断面図である。半導体デバイス400が、p型半導体基板402内及び上に形成される。ディープトレンチ構造404が、垂直のドレイン拡張されたMOSトランジスタ410の、少なくとも一つの垂直ドレインコンタクト領域406及び少なくとも一つの垂直に向けられるドリフト領域408を画定するように、図1を参照して説明したように基板402に配置される。垂直ドレインコンタクト領域406は、ディープトレンチ構造404により少なくとも2つの対向する側部で区分される。垂直ドレインコンタクト領域406は、n型であり、この例ではディープトレンチ構造404の底部412に近接して延在するが、底部412より下には延在しない。垂直に向けられるドリフト領域408は、n型であり、ディープトレンチ構造404の底部412に近接する垂直ドレインコンタクト領域406への電気的接続を成す。
FIG. 4 is a cross-sectional view of another semiconductor device having a vertical drain extended MOS transistor. A
少なくとも一つのゲート414及び対応するゲート誘電体層416が、垂直に向けられるドリフト領域408の上に配置される。この例では、ゲート414は、p型ボディ領域418及びn型ソース領域420の上の基板402上方に配置される。一つ又はそれ以上の任意選択のp型ボディコンタクト領域422が、ボディ領域418に隣接して基板402に配置され得る。この例では、ゲート414の直下の垂直に向けられるドリフト領域408の一部が、フィールド酸化物434などの誘電性材料434により、ディープトレンチ構造404の最も近いインスタンスから横方向に分離される。このような構成が、垂直のドレイン拡張されたMOSトランジスタ410に水平ドリフト構成要素を付加し得、また、垂直のドレイン拡張されたMOSトランジスタ410の動作電圧を有利に増大させ得る。ゲート414の直下の垂直に向けられるドリフト領域408の一部はまた、場合によっては、図3に示すように、ディープトレンチ構造404の少なくとも2つのインスタンスにより垂直ドレインコンタクト領域406の最も近いインスタンスから横方向に分離され得る。ゲートの他の構成が、図4に示す、ディープトレンチ構造404、垂直ドレインコンタクト領域406、及び垂直に向けられるドリフト領域408の構成を備えた、垂直のドレイン拡張されたMOSトランジスタ410に用いられ得る。垂直に向けられるドリフト領域408を垂直ドレインコンタクト領域406から横方向にずらして形成することにより、垂直に向けられるドリフト領域408の横方向のデプリーションが可能となり得、また、一層深いインスタンス又はディープトレンチ構造404の付加的なインスタンスを必要とすることなく垂直のドレイン拡張されたMOSトランジスタ410の動作電圧を有利に増大させ得る。
At least one
図5は、垂直のドレイン拡張されたMOSトランジスタを有する更なる半導体デバイスの断面図である。半導体デバイス500が、図1を参照して説明したようにp型半導体基板502内及び上に形成される。ディープトレンチ構造504が、垂直のドレイン拡張されたMOSトランジスタ510の、少なくとも一つの垂直ドレインコンタクト領域506及び少なくとも一つの垂直に向けられるドリフト領域508の垂直の部分を画定するように、図1を参照して説明したように基板502に配置される。垂直ドレインコンタクト領域506は、ディープトレンチ構造504により少なくとも2つの対向する側部で区分される。垂直ドレインコンタクト領域506は、n型であり、この例では、ディープトレンチ構造504の底部512に近接して延在し、及び場合によっては底部512より下に延在する。この例では、垂直に向けられるドリフト領域508は、ディープトレンチ構造504の底部512より下に延在し、連続的なn型領域を形成するために横方向に延在する。垂直に向けられるドリフト領域508は、n型であり、垂直ドレインコンタクト領域506への電気的接続を成す。このような構成が、垂直のドレイン拡張されたMOSトランジスタ510のオン状態抵抗を有利に低減する。
FIG. 5 is a cross-sectional view of a further semiconductor device with a vertical drain extended MOS transistor. A
少なくとも一つのゲート514及び対応するゲート誘電体層516が、垂直に向けられるドリフト領域508上方に配置される。この例では、ゲート514は、p型ボディ領域518及びn型ソース領域520近傍で、ディープトレンチ構造504の誘電体ライナー524に配置される。一つ又はそれ以上の任意選択のp型ボディコンタクト領域522が、ボディ領域518に隣接して基板502に配置され得る。ゲートの他の構成を、図5に示す、ディープトレンチ構造504、垂直ドレインコンタクト領域506、及び垂直に向けられるドリフト領域508の構成を備えた、垂直のドレイン拡張されたMOSトランジスタ510に用いることができる。
At least one
図6A~図6Eは、製造の継続的段階における半導体デバイスの断面図である。図6Aを参照すると、半導体デバイス600が、単結晶シリコンウエハなどのp型半導体基板602内及び上に形成される。ドリフト領域イオン注入プロセスが実施され、このプロセスは、ドリフト注入された領域630を形成するために、垂直に向けられるドリフト領域のために画定されたエリアにおける基板602にリンなどのn型ドーパントを注入する。例えば、ドリフト領域イオン注入プロセスのドーズ量が1×1012cm2~1×1013cm2であり得る。この実施例の少なくとも一つのバージョンにおいて、図6Aに示すように、ドリフト注入された領域630は、垂直ドレインコンタクト領域のために画定されたエリアにわたって延在し得る。代替のバージョンにおいて、ドリフト注入された領域630は、垂直に向けられるドリフト領域のために画定された基板の或るエリアに限定され得る。
6A-6E are cross-sectional views of a semiconductor device at successive stages of manufacture. Referring to FIG. 6A, a
図6Bを参照すると、基板602の頂部表面の上にハードマスク材料の層を形成することで始まるプロセスなどによって、ディープ隔離トレンチ628が基板602に形成される。フォトリソグラフィによりエッチングマスクを形成することによりハードマスクが形成され得、その後、反応性イオンエッチング(RIE)プロセスを用いてディープ隔離トレンチ628のために画定された領域の上のハードマスク材料を取り除くことが続く。ハードマスクをパターニングした後、BoschディープRIEプロセス又は連続的ディープRIEプロセスなどの異方性エッチプロセスを用いて、ディープ隔離トレンチ628における基板602から材料が取り除かれる。
Referring to FIG. 6B, a
図6Cを参照すると、誘電体ライナー624が基板602に隣接するように、ディープ隔離トレンチ628に誘電体ライナー624が形成される。例えば、誘電体ライナー624は、熱成長された二酸化シリコンを含み得る。誘電体ライナー624はまた、化学気相成長(CVD)プロセスによって形成される、二酸化シリコン、シリコン窒化物、及び/又はシリコンオキシナイトライドなどの誘電性材料の一つ又はそれ以上の層を含み得る。
Referring to FIG. 6C, a
任意選択の導電性中央部材626が、誘電体ライナー624上に形成され得る。例えば、導電性中央部材626は、SiH4ガスを580℃~650℃の温度で低圧力リアクター内で熱分解させることによって形成される、通常はポリシリコンと称される、多結晶シリコンを含み得る。ポリシリコンは、所望の電気伝導率を提供するために形成の間ドープされ得る。誘電体ライナー624で及び存在する場合には導電性中央部材626で充填されるディープ隔離トレンチ628は、ディープトレンチ構造604を形成する。誘電体ライナー624の形成からの基板602の頂部表面の上の不要な誘電体材料、及び導電性中央部材626の形成からの基板602の頂部表面の上の不要な導電性材料は、エッチバック及び/又は化学機械研磨(CMP)プロセスなどを用いることによって取り除かれ得る。
An optional conductive
図6Dを参照すると、ドレインコンタクトイオン注入プロセスが実施され、このプロセスは、ドレインコンタクト注入された領域632を形成するために、垂直ドレインコンタクト領域のために画定されたエリアにおける基板602にリンなどのn型ドーパントを注入する。ドリフト領域イオン注入プロセスのドーズ量は、ドリフト領域イオン注入ドーズ量より少なくとも10倍高く、例えば1×1016cm-2~3×1016cm-2であり得る。ドレインコンタクトイオン注入プロセスは、所望の電気伝導率を得るために、導電性中央部材626のポリシリコンバージョンにドーパントを提供し得る。
Referring to FIG. 6D, a drain contact ion implantation process is performed that includes phosphorus or the like into the
図6Eを参照すると、熱駆動オペレーションが実施される。このオペレーションは、ドリフト注入された領域630及びドレインコンタクト注入された領域632における注入されたドーパントを活性化及び拡散するように、及びそれにより、それぞれ、垂直に向けられるドリフト領域608及び垂直ドレインコンタクト領域606を形成するように、基板602を加熱する。熱駆動オペレーションの条件は、ディープトレンチ構造604の深さ、及びディープトレンチ構造604の底部における垂直ドレインコンタクト領域606の所望の横方向範囲に依存する。例えば、2.5ミクロンの深さのディープトレンチ構造604を備えた垂直のドレイン拡張されたMOSトランジスタは、1100℃で3.5~4時間、或いは、1125℃で2時間又は1050℃で12時間などの同等のアニール条件で基板602を加熱する熱駆動オペレーションを有し得る。
Referring to FIG. 6E, a thermal drive operation is performed. This operation activates and diffuses the implanted dopants in drift implanted
図7及び図8は、垂直のドレイン拡張されたMOSトランジスタを有する半導体デバイスの上面図である。図7及び図8に示すゲートは、図2を参照して説明したようにトレンチに配置されるが、これらの例においてゲートの他の構成も用いられ得る。図7を参照すると、半導体デバイス700が、図6Aを参照して説明したように半導体基板702内及び上に形成される。閉ループ構成を備えたディープトレンチ構造704が基板702に配置され得る。ディープトレンチ構造704のインスタンスが、垂直ドレインコンタクト領域706を横方向に囲む。垂直のドレイン拡張されたMOSトランジスタ710のゲート714及びゲート誘電体層716が、垂直ドレインコンタクト領域706を横方向に囲むディープトレンチ構造704間に配置される。垂直ドリフト領域708が、垂直ドレインコンタクト領域706を囲むディープトレンチ構造704間に配置される。垂直のドレイン拡張されたMOSトランジスタ710のボディ領域、ソース領域、及びボディコンタクト領域は、垂直ドリフト領域708及び垂直ドレインコンタクト領域706の配置をよりはっきりと示すために図7には示していない。ディープトレンチ構造704のインスタンスが、垂直のドレイン拡張されたMOSトランジスタ710を横方向に囲む。垂直ドレインコンタクト領域706への電気的接続は、基板702の頂部表面において成される。垂直ドレインコンタクト領域706をディープトレンチ構造704で囲むことが、垂直のドレイン拡張されたMOSトランジスタ710のドレインコンタクトとボディ領域との間のブレークダウン電界を防止し得、また、垂直のドレイン拡張されたMOSトランジスタ710を、その他の方式よりも高い電圧で有利に動作させ得る。
7 and 8 are top views of a semiconductor device having a vertical drain extended MOS transistor. Although the gates shown in FIGS. 7 and 8 are placed in trenches as described with reference to FIG. 2, other configurations of gates may be used in these examples. Referring to FIG. 7, a
図8を参照すると、半導体デバイス800が、図6Aを参照して説明したように半導体基板802内及び上に形成される。線形構成を備えたディープトレンチ構造804が基板802に配置され得る。垂直ドレインコンタクト領域806が、線形ディープトレンチ構造804の隣り合う対の間に配置される。ゲート814及びゲート誘電体層816が、垂直ドレインコンタクト領域806と互い違いに、ディープトレンチ構造804の隣り合う対の間に配置される。垂直ドリフト領域808が、ゲート814を備えたディープトレンチ構造804の互い違いの対の間に配置される。ボディ領域818が、線形ディープトレンチ構造804の周りに配置され、ゲート814に隣接するように垂直ドリフト領域808の上に延在する。この場合、垂直ドリフト領域808の上に延在するボディ領域818の一部と、垂直のドレイン拡張されたMOSトランジスタ810のソース領域及びボディコンタクト領域は、垂直ドリフト領域808及び垂直ドレインコンタクト領域806の配置をよりはっきりと示すために図8には示していない。ディープトレンチ構造804のインスタンスが、垂直のドレイン拡張されたMOSトランジスタ810を横方向に囲む。垂直ドレインコンタクト領域806への電気的接続は、基板802の頂部表面において成される。線形ディープトレンチ構造804間に垂直ドレインコンタクト領域806を配置することが、垂直のドレイン拡張されたMOSトランジスタ810のために必要とされるエリアを有利に低減し得、それにより、半導体デバイス800の製造コストを低減する。
Referring to FIG. 8, a
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、多くの他の実施例が可能である。 Variations may be made to the exemplary embodiments described and many other embodiments are possible within the scope of the claims of the invention.
Claims (20)
第1の導電型を有する半導体を含む基板、及び
垂直のドレイン拡張された金属酸化物半導体(MOS)トランジスタ、
を含み、
前記垂直のドレイン拡張されたMOSトランジスタが、
前記基板に配置される少なくとも1ミクロンの深さのディープトレンチ構造であって、前記基板に隣接する誘電体ライナーを有する、前記ディープトレンチ構造と、
前記基板に配置される前記第1の導電型とは反対の第2の導電型を有する垂直ドレインコンタクト領域であって、前記垂直ドレインコンタクト領域が、前記ディープトレンチ構造に隣接し、且つ、前記ディープトレンチ構造により少なくとも2つの対向する側部で区分されており、前記ディープトレンチ構造の底部より下に延在する、前記垂直ドレインコンタクト領域と、
前記基板に配置され、前記第2の導電型を有する垂直に向けられるドリフト領域であって、前記垂直に向けられるドリフト領域が、前記ディープトレンチ構造の一部により前記垂直ドレインコンタクト領域から横方向に分離されており、前記ディープトレンチ構造の前記底部に近接する前記垂直ドレインコンタクト領域への電気的コンタクトを成す、前記垂直に向けられるドリフト領域と、
前記垂直に向けられるドリフト領域の上に配置される前記第1の導電型を有するボディ領域と、
を含む、半導体デバイス。 A semiconductor device,
a substrate comprising a semiconductor having a first conductivity type; and a vertical drain extended metal oxide semiconductor (MOS) transistor;
including;
the vertical drain extended MOS transistor;
a deep trench structure at least 1 micron deep disposed in the substrate, the deep trench structure having a dielectric liner adjacent the substrate;
a vertical drain contact region having a second conductivity type opposite to the first conductivity type disposed in the substrate, the vertical drain contact region being adjacent to the deep trench structure and having a second conductivity type opposite to the first conductivity type; the vertical drain contact region separated by at least two opposing sides by a trench structure and extending below the bottom of the deep trench structure;
a vertically oriented drift region disposed in the substrate and having the second conductivity type, the vertically oriented drift region being laterally separated from the vertical drain contact region by a portion of the deep trench structure; the vertically oriented drift region being isolated and making electrical contact to the vertical drain contact region proximate the bottom of the deep trench structure;
a body region having the first conductivity type disposed over the vertically oriented drift region;
including semiconductor devices.
前記垂直ドレインコンタクト領域が、前記垂直ドレインコンタクト領域に隣接する前記ディープトレンチ構造を横方向に過ぎて延在しない、半導体デバイス。 The semiconductor device according to claim 1,
A semiconductor device, wherein the vertical drain contact region does not extend laterally past the deep trench structure adjacent to the vertical drain contact region.
前記垂直ドレインコンタクト領域が、前記垂直ドレインコンタクト領域に隣接する前記ディープトレンチ構造を過ぎて横方向に延在する、半導体デバイス。 The semiconductor device according to claim 1,
A semiconductor device, wherein the vertical drain contact region extends laterally past the deep trench structure adjacent the vertical drain contact region.
前記垂直ドレインコンタクト領域が、前記垂直に向けられるドリフト領域の下で横方向に延在し、前記垂直ドレインコンタクト領域の近傍の部分に隣接する、半導体デバイス。 The semiconductor device according to claim 1,
A semiconductor device, wherein the vertical drain contact region extends laterally below the vertically oriented drift region and adjacent a proximal portion of the vertical drain contact region.
前記垂直ドレインコンタクト領域が、前記ディープトレンチ構造により横方向に囲まれ、前記ディープトレンチ構造が閉ループ構成を有する、半導体デバイス。 The semiconductor device according to claim 1,
A semiconductor device, wherein the vertical drain contact region is laterally surrounded by the deep trench structure, the deep trench structure having a closed loop configuration.
前記垂直に向けられるドリフト領域が、前記ディープトレンチ構造により横方向に囲まれ、前記ディープトレンチ構造が閉ループ構成を有する、半導体デバイス。 The semiconductor device according to claim 1,
A semiconductor device, wherein the vertically oriented drift region is laterally surrounded by the deep trench structure, the deep trench structure having a closed loop configuration.
前記ボディ領域が、前記ボディ領域とは反対の前記垂直ドレインコンタクト領域に隣接する前記ディープトレンチ構造の前記部分に隣接する、半導体デバイス。 The semiconductor device according to claim 1,
A semiconductor device, wherein the body region is adjacent to the portion of the deep trench structure that is adjacent to the vertical drain contact region opposite the body region.
前記ボディ領域が、前記ボディ領域とは反対の前記垂直ドレインコンタクト領域に隣接する前記ディープトレンチ構造の前記部分から誘電体材料により横方向に分離される、半導体デバイス。 The semiconductor device according to claim 1,
A semiconductor device, wherein the body region is laterally separated from the portion of the deep trench structure adjacent the vertical drain contact region opposite the body region by a dielectric material.
前記ディープトレンチ構造が2.5ミクロン~5ミクロンの深さである、半導体デバイス。 The semiconductor device according to claim 1,
A semiconductor device, wherein the deep trench structure is between 2.5 microns and 5 microns deep.
前記第1の導電型がp型であり、前記第2の導電型がn型である、半導体デバイス。 The semiconductor device according to claim 1,
A semiconductor device, wherein the first conductivity type is p-type and the second conductivity type is n-type.
第1の導電型を有する半導体を含む基板を提供すること、及び
垂直のドレイン拡張されたMOSトランジスタを形成することであって、
前記垂直のドレイン拡張されたMOSトランジスタを形成することが、
前記第1の導電型とは反対の第2の導電型のドーパントを、垂直に向けられるドリフト領域のために画定されるエリアにおいて前記基板に注入することと、
前記基板において少なくとも1ミクロンの深さのディープ隔離トレンチを形成することであって、前記垂直に向けられるドリフト領域のために画定された前記エリアに隣接する前記ディープ隔離トレンチを形成することと、
少なくとも一つのディープトレンチ構造を形成するために、前記ディープ隔離トレンチに前記基板に接する誘電体ライナーを形成することと、
前記ディープトレンチ構造により少なくとも2つの対向する側部で区分される垂直ドレインコンタクト領域のために画定されるエリアにおいて前記基板に前記第2の導電型のドーパントを注入することであって、前記垂直ドレインコンタクト領域における前記ドーパントのドーズ量が、前記垂直に向けられるドリフト領域における前記ドーパントのドーズ量より少なくとも10倍高くなるようにし、前記垂直に向けられるドリフト領域が、前記ディープトレンチ構造の一部により前記垂直ドレインコンタクト領域から横方向に分離される、前記ドーパントを注入することと、
それぞれ、前記垂直に向けられるドリフト領域及び前記垂直ドレインコンタクト領域を形成するために、前記垂直に向けられるドリフト領域のために画定された前記エリア及び前記ドレインコンタクト領域のために画定された前記エリアにおける前記注入されたドーパントを活性化及び拡散するように前記基板を加熱する熱駆動オペレーションを実施することであって、そのため、前記垂直ドレインコンタクト領域が前記ディープトレンチ構造の底部より下に延在するようにし、及び、前記垂直に向けられるドリフト領域が、前記ディープトレンチ構造の前記底部に近接する前記垂直ドレインコンタクト領域との電気的コンタクトを成すようにする、前記熱駆動オペレーションを実施することと、
前記垂直に向けられるドリフト領域の上に配置される前記第1の導電型を有するボディ領域を形成することと、
を含むプロセスにより、前記垂直のドレイン拡張されたMOSトランジスタを形成すること、
を含む、方法。 A method of forming a semiconductor device, the method comprising:
providing a substrate including a semiconductor having a first conductivity type; and forming a vertical drain extended MOS transistor;
forming the vertical drain extended MOS transistor;
implanting a dopant of a second conductivity type opposite the first conductivity type into the substrate in an area defined for a vertically oriented drift region;
forming a deep isolation trench at least 1 micron deep in the substrate, the deep isolation trench adjacent to the area defined for the vertically oriented drift region;
forming a dielectric liner in the deep isolation trench in contact with the substrate to form at least one deep trench structure;
implanting a dopant of the second conductivity type into the substrate in an area defined for a vertical drain contact region defined by at least two opposite sides by the deep trench structure, the dopant dose in the contact region is at least 10 times higher than the dopant dose in the vertically oriented drift region, wherein the vertically oriented drift region implanting the dopant laterally separated from a vertical drain contact region;
in the area defined for the vertically oriented drift region and the area defined for the drain contact region to form the vertically oriented drift region and the vertical drain contact region, respectively; performing a thermal drive operation to heat the substrate to activate and diffuse the implanted dopant, so that the vertical drain contact region extends below the bottom of the deep trench structure; and performing the thermal driving operation such that the vertically oriented drift region makes electrical contact with the vertical drain contact region proximate the bottom of the deep trench structure;
forming a body region having the first conductivity type disposed over the vertically oriented drift region;
forming the vertical drain extended MOS transistor by a process comprising;
including methods.
更に、前記ディープ隔離トレンチにおける前記誘電体ライナー上に導電性中央部材を形成することを含む、方法。 12. The method according to claim 11,
The method further comprising forming a conductive central member on the dielectric liner in the deep isolation trench.
前記導電性中央部材がポリシリコンを含み、前記垂直ドレインコンタクト領域においてドーパントを注入することが、ドーパントを前記導電性中央部材に提供する、方法。 13. The method according to claim 12,
The method wherein the conductive central member comprises polysilicon, and implanting a dopant in the vertical drain contact region provides a dopant to the conductive central member.
前記垂直ドレインコンタクト領域が、前記垂直に向けられるドリフト領域の下で横方向に延在し、前記垂直ドレインコンタクト領域の近隣の部分に接する、方法。 12. The method according to claim 11,
The method wherein the vertical drain contact region extends laterally below the vertically oriented drift region and abuts a neighboring portion of the vertical drain contact region.
前記垂直ドレインコンタクト領域が、前記ディープトレンチ構造により横方向に囲まれ、前記ディープトレンチ構造が閉ループ構成を有する、方法。 12. The method according to claim 11,
The method wherein the vertical drain contact region is laterally surrounded by the deep trench structure, the deep trench structure having a closed loop configuration.
前記垂直に向けられるドリフト領域が、前記ディープトレンチ構造により横方向に囲まれ、前記ディープトレンチ構造が閉ループ構成を有する、方法。 12. The method according to claim 11,
The method wherein the vertically oriented drift region is laterally surrounded by the deep trench structure, the deep trench structure having a closed loop configuration.
前記ボディ領域が、前記ボディ領域とは反対の前記垂直ドレインコンタクト領域に隣接する前記ディープトレンチ構造の前記部分に隣接する、方法。 12. The method according to claim 11,
The method wherein the body region is adjacent to the portion of the deep trench structure that is adjacent to the vertical drain contact region opposite the body region.
前記ボディ領域が、前記ボディ領域とは反対の前記垂直ドレインコンタクト領域に隣接する前記ディープトレンチ構造の前記部分から誘電性材料により横方向に分離される、方法。 12. The method according to claim 11,
The method wherein the body region is laterally separated from the portion of the deep trench structure adjacent the vertical drain contact region opposite the body region by a dielectric material.
前記ディープトレンチ構造が2.5ミクロン~5ミクロンの深さである、方法。 12. The method according to claim 11,
The method, wherein the deep trench structure is between 2.5 microns and 5 microns deep.
前記第1の導電型がp型であり、前記第2の導電型がn型である、方法。
12. The method according to claim 11,
The method, wherein the first conductivity type is p-type and the second conductivity type is n-type.
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