JP2024014424A - 撮像装置 - Google Patents

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Koichiro Zaitsu
晃 松本
Akira Matsumoto
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Abstract

Figure 2024014424000001
【課題】散乱光の発生を抑制可能な撮像装置を提供する。
【解決手段】撮像装置は、光が入射する第１面と、第１面の反対側に位置する第２面とを有する半導体基板と、半導体基板に設けられ、光に対して光電変換を行う複数の画素と、半導体基板に設けられ、複数の画素のうち隣り合う一方の画素と他方の画素との間を分離する画素間分離部と、半導体基板に設けられ、画素間分離部から画素の内側へ突出する第１突出部と、を備える。第１突出部の第１先端部は、第１面側に位置する第１部位を有する。第１部位は、画素間分離部と比べて、光を吸収する材料又は構造を有する。
【選択図】図２

Description

本開示は、撮像装置に関する。
撮像装置においては、オートフォー力ス機能として、一対の位相差検出画素を用いて位椙差を検出する手法が採用されている。このような例としては、下記の特許文献１に開示されている撮像素子を挙げることができる。
国際公開第２０２１／１９３９１５号
特許文献１に開示された技術では、互いに隣接する画素は、素子分離壁と一体となって形成された突出部によって分離されている。レンズで集光された光が突出部の先端部に照射されると、光が散乱し、散乱した光（以下、散乱光ともいう）が他の画素に入射して、混色が生じる可能性がある。
本開示はこのような事情に鑑みてなされたもので、散乱光の発生を抑制可能な撮像装置を提供することを目的とする。
本開示の一態様に係る撮像装置は、光が入射する第１面と、前記第１面の反対側に位置する第２面とを有する半導体基板と、前記半導体基板に設けられ、前記光に対して光電変換を行う複数の画素と、前記半導体基板に設けられ、前記複数の画素のうち隣り合う一方の画素と他方の画素との間を分離する画素間分離部と、前記半導体基板に設けられ、前記画素間分離部から前記画素の内側へ突出する第１突出部と、を備える。前記第１突出部の第１先端部は、前記第１面側に位置する第１部位を有する。前記第１部位は、前記画素間分離部と比べて、前記光を吸収する材料又は構造を有する。
これによれば、第１突出部の第１先端部に光が当たる場合でも、光の反射や散乱を抑制することができる。散乱光の発生を抑制することができるので、画素間で混色が発生することを抑制することができる。
本開示の別の態様に係る撮像装置は、光が入射する第１面と、前記第１面の反対側に位置する第２面とを有する半導体基板と、前記半導体基板に設けられ、前記光に対して光電変換を行う複数の画素と、前記半導体基板に設けられ、前記複数の画素のうち隣り合う一方の画素と他方の画素との間を分離する画素間分離部と、前記半導体基板に設けられ、前記画素間分離部から前記画素の内側へ突出する第１突出部と、前記半導体基板において前記第１突出部と向かい合う位置に設けられ、前記画素間分離部から前記画素の内側へ突出する第２突出部と、を備える。前記第１突出部と前記第２突出部との間に空隙が存在する。前記第１突出部と前記第２突出部とが向かい合う方向において、前記空隙の中央位置は、前記第１面と前記第２面とで互いに異なる。
これによれば、光が入射する第１面では、画素の中心部に空隙を配置することができ、画素の中心部の外側に第１突出部及び第２突出部を配置することができる。第１突出部及び第２突出部にできるだけ光を当てないようにすることができ、光の反射や散乱を抑制することができる。散乱光の発生を抑制することができるので、画素間で混色が発生することを抑制することができる。
また、第１面の反対側に位置する第２面では、オーバーフローパスとして機能する空隙を、第２面側に配置される転送トランジスタから遠ざけて配置することが容易である。これにより、オーバーフローパスのポテンシャルが転送トランジスタのバイアスに影響されて意図せず変動することを抑制することができる。
本開示のさらに別の態様に係る撮像装置は、光が入射する第１面と、前記第１面の反対側に位置する第２面とを有する半導体基板と、前記半導体基板に設けられ、前記光に対して光電変換を行う複数の画素と、前記半導体基板に設けられ、前記複数の画素のうち隣り合う一方の画素と他方の画素との間を分離する画素間分離部と、前記半導体基板に設けられ、前記画素間分離部から前記画素の内側へ突出する第１突出部と、前記半導体基板において前記第１突出部と向かい合う位置に設けられ、前記画素間分離部から前記画素の内側へ突出する第２突出部と、を備える。前記第１突出部と前記第２突出部は、前記第１面には存在せず、前記第２面に存在する。前記第１突出部と前記第２突出部との間に空隙が存在する。
これによれば、光が入射する第１面では、第１突出部及び第２突出部に光は当たらない。これにより、光の反射や散乱を抑制することができ、散乱光の発生を抑制することができるので、画素間で混色が発生することを抑制することができる。
図１は、本開示の実施形態１に係る撮像装置の構成例を示すブロック図である。 図２は、本開示の実施形態１に係る画素の構成例を示す平面図である。 図３は、本開示の実施形態１に係る画素の構成例を示す平面図である。 図４は、本開示の実施形態１に係る画素の構成例を示す断面図である。 図５は、本開示の実施形態１に係る画素の構成例を示す断面図である。 図６は、本開示の比較例に係る画素の構成例を示す平面図である。 図７は、本開示の比較例に係る画素の構成例を示す断面図である。 図８は、本開示の実施形態１の変形例１に係る画素の構成を示す平面図である。 図９は、本開示の実施形態１の変形例１に係る画素の構成を示す平面図である。 図１０は、本開示の実施形態１の変形例１に係る画素の構成を示す断面図である。 図１１は、本開示の実施形態１の変形例２に係る画素の構成を示す平面図である。 図１２は、本開示の実施形態１の変形例２に係る画素の構成を示す断面図である。 図１３は、本開示の実施形態１の変形例３に係る画素の構成を示す平面図である。 図１４は、本開示の実施形態１の変形例４に係る画素の構成を示す平面図である。 図１５は、本開示の実施形態１の変形例５に係る画素の構成を示す平面図である。 図１６は、本開示の実施形態１の変形例６に係る画素の構成を示す平面図である。 図１７は、本開示の実施形態１の変形例７に係る画素の構成を示す平面図である。 図１８は、本開示の実施形態１の変形例８に係る画素の構成を示す断面図である。 図１９は、本開示の実施形態１の変形例９に係る画素の構成を示す断面図である。 図２０は、本開示の実施形態１の変形例１０に係る画素の構成を示す断面図である。 図２１は、本開示の実施形態１の変形例１０に係る画素の構成を示す断面図である。 図２２は、本開示の実施形態１の変形例１１に係る光吸収構造を示す断面図である。 図２３は、本開示の実施形態１の変形例１２に係る光吸収構造を示す断面図である。 図２４は、本開示の実施形態２に係る画素の製造方法（方法１）を工程順に示す断面図である。 図２５は、本開示の実施形態２に係る画素の製造方法（方法２）を工程順に示す断面図である。 図２６は、本開示の実施形態２に係る画素の製造方法（方法３）を工程順に示す断面図である。 図２７は、本開示の実施形態２に係る画素の製造方法（方法３）を工程順に示す断面図である。 図２８は、本開示の実施形態２に係る画素の製造方法（方法４）を工程順に示す断面図である。 図２９は、本開示の実施形態３に係る画素の構成例を示す平面図である。 図３０は、本開示の実施形態３に係る画素の構成例を示す平面図である。 図３１は、本開示の実施形態３に係る画素の構成例を示す断面図である。 図３２Ａは、本開示の実施形態３に係る画素の製造方法（方法１）を工程順に示す図である。 図３２Ｂは、本開示の実施形態３に係る画素の製造方法（方法１）を工程順に示す図である。 図３３Ａは、本開示の実施形態３に係る画素の製造方法（方法１）を工程順に示す図である。 図３３Ｂは、本開示の実施形態３に係る画素の製造方法（方法１）を工程順に示す図である。 図３４Ａから図３５Ｂは、本開示の実施形態３に係る画素の製造方法（方法２）を工程順に示す図である。 図３４Ｂは、本開示の実施形態３に係る画素の製造方法（方法２）を工程順に示す図である。 図３５Ａは、本開示の実施形態３に係る画素の製造方法（方法２）を工程順に示す図である。 図３５Ｂは、本開示の実施形態３に係る画素の製造方法（方法２）を工程順に示す図である。 図３６Ａは、本開示の実施形態３の変形例１に係る画素を示す平面図である。 図３６Ｂは、本開示の実施形態３の変形例１に係る画素を示す平面図である。 図３７Ａは、本開示の実施形態３の変形例２に係る画素を示す平面図である。 図３７Ｂは、本開示の実施形態３の変形例２に係る画素を示す平面図である。 図３８Ａは、本開示の実施形態３の変形例３に係る画素２１Ｎを示す平面図である。 図３８Ｂは、本開示の実施形態３の変形例３に係る画素を示す平面図である。 図３９は、本開示の実施形態３の変形例４に係る画素を示す平面図である。 図４０は、本開示の実施形態３の変形例４に係る画素を示す平面図である。 図４１は、本開示の実施形態３の変形例４に係る画素の構成例を示す断面図である。 図４２は、本開示の実施形態３の変形例４に係る画素の製造方法（方法１）を工程順に示す断面図である。 図４３は、本開示の実施形態３の変形例４に係る画素の製造方法（方法１）を工程順に示す断面図である。 図４４は、本開示の実施形態３の変形例４に係る画素の製造方法（方法２）を工程順に示す断面図である。 図４５は、本開示の実施形態３の変形例４に係る画素の製造方法（方法２）を工程順に示す断面図である。 図４６は、本開示の実施形態４に係る画素の構成例を示す平面図である。 図４７は、本開示の実施形態４に係る画素の構成例を示す平面図である。 図４８は、本開示の実施形態４に係る画素の構成例を示す断面図である。 図４９Ａは、本開示の実施形態４に係る画素の製造方法を工程順に示す図である。 図４９Ｂは、本開示の実施形態４に係る画素の製造方法を工程順に示す図である。 図５０Ａは、本開示の実施形態４に係る画素の製造方法を工程順に示す図である。 図５０Ｂは、本開示の実施形態４に係る画素の製造方法を工程順に示す図である。 図５１は、本開示の実施形態４の変形例１に係る画素を示す平面図である。 図５２は、本開示の実施形態４の変形例２に係る画素を示す平面図である。
以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｘ軸方向及びＹ軸方向は、半導体基板１０の裏面１０ｂ（後述の図４参照）に平行な方向である。Ｘ軸方向及びＹ軸方向を水平方向ともいう。Ｚ軸方向は、裏面１０ｂの法線方向である。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。
また、以下の説明において、「平面視」とは、例えば、半導体基板１０の厚さ方向（すなわち、裏面１０ｂの法線方向であり、Ｚ軸方向）から見ることを意味する。
＜実施形態１＞
（撮像装置の全体構成例）
図１は、本開示の実施形態１に係る撮像装置１の構成例を示すブロック図である。図１に示すように、撮像装置１は、半導体基板１０と、半導体基板１０に設けられた画素領域１２と、垂直駆動回路１３と、カラム信号処理回路１４と、水平駆動回路１５と、出力回路１６と、制御回路１７とを備える。垂直駆動回路１３と、カラム信号処理回路１４と、水平駆動回路１５と、出力回路１６と、制御回路１７は、半導体基板１０に設けられていてもよいし、配線層と層間絶縁膜とからなる多層配線層（いずれも図示せず）を介して（第１の）半導体基板１０の表面側に配置される第２の半導体基板に設けられていてもよい。
画素領域１２は、光学系（例えば、後述のオンチップレンズＯＣＬ（図４参照））により集光される光を受光する受光領域であり、複数の画素２１を有する。複数の画素２１は、行列状に配置されている。複数の画素２１は、水平信号線２２を介して行ごとに垂直駆動回路１３に接続されるとともに、垂直信号線２３を介して列ごとにカラム信号処理回路１４に接続される。複数の画素２１は、それぞれ受光する光の光量に応じたレベルの画素信号をそれぞれ出力する。それらの画素信号から、被写体の画像が構築される。
垂直駆動回路１３は、複数の画素２１の行ごとに順次、それぞれの画素２１を駆動（転送や、選択、リセットなど）するための駆動信号を、水平信号線２２を介して画素２１に供給する。カラム信号処理回路１４は、複数の画素２１から垂直信号線２３を介して出力される画素信号に対してＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関２重サンプリング）処理を施すことにより、画素信号のＡＤ変換を行うとともにリセットノイズを除去する。
水平駆動回路１５は、複数の画素２１の列ごとに順次、カラム信号処理回路１４から画素信号をデータ出力信号線２４に出力させるための駆動信号を、カラム信号処理回路１４に供給する。出力回路１６は、水平駆動回路１５の駆動信号に従ったタイミングでカラム信号処理回路１４からデータ出力信号線２４を介して供給される画素信号を増幅し、後段の信号処理回路に出力する。制御回路１７は、撮像装置１の内部の各ブロックの駆動を制御する。例えば、制御回路１７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
画素２１は、フォトダイオードＰＤ、転送トランジスタＴＲ、フローティングディフュージョンＦＤ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、及びリセットトランジスタＲＳＴを備える。転送トランジスタＴＲ、フローティングディフュージョンＦＤ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、及びリセットトランジスタＲＳＴは、フォトダイオードＰＤで光電変換された電荷（画素信号）の読み出しを行う読出回路２０を構成している。
フォトダイオードＰＤは、入射した光を光電変換により電荷に変換して蓄積する光電変換部であり、アノード端子が接地されているとともに、カソード端子が転送トランジスタＴＲに接続されている。転送トランジスタＴＲのゲート電極ＴＧには、垂直駆動回路１３から転送信号が供給される。転送トランジスタＴＲは、ゲート電極ＴＧに供給される転送信号に従って駆動する。以下、ゲート電極ＴＧを転送ゲートともいう。転送トランジスタＴＲがオンになると、フォトダイオードＰＤに蓄積されている電荷がフローティングディフュージョンＦＤに転送される。フローティングディフュージョンＦＤは、増幅トランジスタＡＭＰのゲート電極に接続された所定の蓄積容量を有する浮遊拡散領域であり、フォトダイオードＰＤから転送される電荷を一時的に蓄積する。
増幅トランジスタＡＭＰは、フローティングディフュージョンＦＤに蓄積されている電荷に応じたレベル（即ち、フローティングディフュージョンＦＤの電位）の画素信号を、選択トランジスタＳＥＬを介して垂直信号線２３に出力する。すなわち、フローティングディフュージョンＦＤが増幅トランジスタＡＭＰのゲート電極に接続される構成により、フローティングディフュージョンＦＤ及び増幅トランジスタＡＭＰは、フォトダイオードＰＤにおいて発生した電荷を増幅し、その電荷に応じたレベルの画素信号に変換する変換部として機能する。
選択トランジスタＳＥＬは、垂直駆動回路１３から供給される選択信号に従って駆動し、選択トランジスタＳＥＬがオンになると、増幅トランジスタＡＭＰから出力される画素信号が垂直信号線２３に出力可能な状態となる。リセットトランジスタＲＳＴは、垂直駆動回路１３から供給されるリセット信号に従って駆動し、リセットトランジスタＲＳＴがオンになると、フローティングディフュージョンＦＤに蓄積されている電荷が電源線Ｖｄｄに排出されて、フローティングディフュージョンＦＤがリセットされる。
（画素の構成例）
図２及び図３は、本開示の実施形態１に係る画素２１の構成例を示す平面図である。図２は画素２１を半導体基板１０の裏面１０ｂ側から見た図であり、図３は画素２１を半導体基板の表面１０ａ側から見た図である。図４及び図５は、本開示の実施形態１に係る画素２１の構成例を示す断面図である。図４は、図２の平面図をＹ１－Ｙ１´線で切断した断面に対応している。図５は、図２の平面図をＸ１－Ｘ１´線で切断した断面に対応している。なお、図２では、画素間分離部３０と、第１突出部３１及び第２突出部３２を図示するために、オンチップレンズＯＣＬ及びカラーフィルタＣＦの図示を省略している。
撮像装置１は、例えば裏面照射型のＣＭＯＳイメージセンサである。図２から図５に示すように、撮像装置１が備える半導体基板１０は、光が入射する裏面１０ｂ（本開示の「第１面」の一例）と、裏面１０ｂの反対側に位置する表面１０ａ（本開示の「第２面」の一例）とを有する。裏面１０ｂが受光面である。
撮像装置１は、半導体基板１０に設けられ、入射する光に対して光電変換を行う複数の画素２１と、半導体基板１０に設けられ、複数の画素２１のうち隣り合う一方の画素２１と他方の画素２１との間を分離する画素間分離部３０と、半導体基板１０に設けられ、画素間分離部３０から画素２１の内側へ突出する第１突出部３１及び第２突出部３２と、を備える。
画素間分離部３０、第１突出部３１及び第２突出部３２は、半導体基板１０の裏面１０ｂから表面１０ａまで、半導体基板１０を貫通するように設けられている。
また、撮像装置１は、半導体基板１０の裏面１０ｂ側に設けられたカラーフィルタＣＦと、カラーフィルタＣＦを介して裏面１０ｂ側に設けられたオンチップレンズ（本開示の「レンズ体」の一例）ＯＣＬとを備える。
以下に、画素２１の積層構造について説明するが、その説明においては、図４及び図５中の上側（裏面１０ｂ側）から下側に向かう順に従って説明する。
オンチップレンズＯＣＬは、複数の画素２１の各々に対して１つずつ設けられている。オンチップレンズＯＣＬは、その下方に位置する画素２１に光を集光させる。オンチップレンズＯＣＬは、例えば、シリコン窒化膜（ＳｉＮ）、又は、スチレン系樹脂、アクリル系樹脂、スチレン－アクリル共重合系樹脂、もしくは、シロキサン系樹脂等の樹脂系材料によって形成することができる。
カラーフィルタＣＦは、赤色の波長成分を透過するカラーフィルタ、緑色の波長成分を透過するカラーフィルタ、又は、青色の波長成分を透過するカラーフィルタのいずれかである。カラーフィルタＣＦは、例えば、シリコーン等の透明バインダ中に顔料又は染料が分散させた材料から形成することができる。
半導体基板１０は、例えばＰ型のシリコン（Ｓｉ）基板である。Ｐ型のシリコン基板内に、例えば、Ｎ型の不純物拡散層で構成される第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２が設けられている。第１フォトダイオードＰＤ１は本開示の「第１光電変換部」の一例であり、第２フォトダイオードＰＤ２は本開示の「第２光電変換部」の一例である。第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２は、カラーフィルタＣＦを介して入射された、赤色の波長成分、緑色の波長成分、又は、青色の波長成分を有する光を光電変換して、電荷を生成する。
第１フォトダイオードＰＤ１で生成された電荷は、半導体基板１０の表面１０ａ側に設けられた転送トランジスタＴＲ１の転送ゲートＴＧ１を介して、フローティングディフュージョンＦＤ１に転送される。同様に、第２フォトダイオードＰＤ２で生成された電荷は、半導体基板１０の表面１０ａ側に設けられた転送トランジスタＴＲ２の転送ゲートＴＧ２を介して、フローティングディフュージョンＦＤ２に転送される。
なお、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２は、それぞれが、図１に示したフォトダイオードＰＤに相当する。転送トランジスタＴＲ１、ＴＲ２は、それぞれが、図１に示した転送トランジスタＴＲに相当する。転送ゲートＴＧ１、ＴＧ２は、それぞれが、図１に示した転送ゲートＴＧに相当する。フローティングディフュージョンＦＤ１、ＦＤ２は、それぞれが、図１に示したフローティングディフュージョンＦＤに相当する。
第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２は、位相差検出時には、一対の位相差検出画素として機能する。すなわち、複数の画素２１の各々において、一対の第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２で生成した電荷に基づく画素信号の差分（または、画素信号の比）を検出することにより、位相差を検出することができる。この位相差を、例えば、図１に示した出力回路１６が差分信号として検出し、検出した位相差に基づいて、デフォーカス量を算出し、結像レンズ（図示省略）を調整（移動）することで、オートフォーカスを実現することができる。
画素間分離部３０は、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２を取り囲み、隣り合う画素２１を物理的に分離する。画素間分離部３０は、半導体基板１０をその厚み方向（例えば、Ｚ軸方向）に沿って貫通するように設けられたトレンチ（図示せず）と、トレンチに埋め込まれた埋込材とで構成されている。画素間分離部３０に用いられる埋込材として、例えば、シリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）、アモルファスシリコン（ａ－Ｓｉ）、多結晶シリコン（ｐｏｌｙ－Ｓｉ）、チタン酸化膜（ＴｉＯ）、アルミニウム（Ａｌ）、タングステン（Ｗ）等の酸化膜や金属膜が挙げられる。
図２及び図３に示すように、第１突出部３１は、画素間分離部３０から画素２１の内側へ突出している。第２突出部３２は、第１突出部３１と向かい合う位置に設けられており、画素間分離部３０から画素２１の内側へ突出している。半導体基板１０の裏面１０ｂ側からの平面視で、第１突出部３１及び第２突出部３２は、第１フォトダイオードＰＤ１と第２フォトダイオードＰＤ２との間に配置されている。第１突出部３１及び第２突出部３２は、第１フォトダイオードＰＤ１と第２フォトダイオードＰＤ２との間を分離している。
第１突出部３１及び第２突出部３２は、半導体基板１０をその厚み方向（例えば、Ｚ軸方向）に沿って貫通するように設けられたトレンチ（図示せず）と、トレンチに埋め込まれた埋込材とで構成されている。第１突出部３１及び第２突出部３２に用いられる埋込材として、例えば、シリコン酸化膜、シリコン窒化膜、アモルファスシリコン、多結晶シリコン、チタン酸化膜、アルミニウム、タングステン等の酸化膜や金属膜が挙げられる。
第１突出部３１及び第２突出部３２の画素間分離部３０からの突出方向の長さは、互いに同一（または、ほぼ同一）である。図２及び図３では、第１突出部３１及び第２突出部３２の突出方向の長さは、Ｙ軸方向の長さに相当する。また、第１突出部３１及び第２突出部３２の線幅は、互いに同一（または、ほぼ同一）である。線幅とは、幅方向の長さである。図２及び図３では、第１突出部３１及び第２突出部３２の線幅は、Ｘ軸方向の長さに相当する。
第１突出部３１の第１先端部３１１と、第２突出部３２の第２先端部３２１との間には、空隙（スリット）３５が存在する。空隙３５は、位相差検出時には一対の第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２を電気的に分離し、通常の撮像時にはオーバーフローパスとして機能する。通常の撮影時に、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２の一方で電荷が飽和しそうになると、オーバーフローパスを介して第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２の一方から他方へ電荷を移動させることができ、電荷の飽和を避けることができる。これにより、画素２１から出力される画素信号のリニアリティを確保し、撮像画像の劣化を防ぐことができる。
受光面である半導体基板１０の裏面１０ｂにおいて、空隙３５は、画素２１の中心部に設けられている。画素２１の中心部は、例えばオンチップレンズＯＣＬが光を集光させる集光領域内に存在する。また、画素２１の中心部の外側に第１突出部３１と第２突出部３２とが存在する。この構造により、半導体基板１０の裏面１０ｂに入射した光は、画素２１の中心部に存在する空隙３５等を透過して、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２に入射することが可能となっている。
ただし、第１突出部３１の第１先端部３１１、及び、第２突出部３２の第２先端部３２１は、集光領域から完全に外れるのでなく、集光領域の外縁等にかかるように配置されていてもよい。光路設計や製造ばらつきにより、第１先端部３１１及び第２先端部３２１の全てを集光領域にかからないように配置する（すなわち、完全に光を当てないようにする）ことが困難な場合がある。また特に、長波長の光は回析し易いので、長波長の光を光電変換の対象とする場合は、第１先端部３１１及び第２先端部３２１に光が当たり易い傾向がある。
そこで、実施形態１に係る画素２１では、第１突出部３１の第１先端部３１１であって、半導体基板１０の裏面１０ｂ側に位置する裏面側部位３１１ｂ（本開示の「第１部位」の一例）と、第２突出部３２の第２先端部３２１であって、半導体基板１０の裏面１０ｂ側に位置する裏面側部位３２１ｂ（本開示の「第１部位」の一例）は、それぞれ、画素間分離部３０と比べて光を吸収する材料（以下、光吸収材料ともいう）で構成されている。これにより、第１先端部３１１及び第２先端部３２１に光が当たる場合でも、後述の比較例と比べて、光の反射や散乱を抑制することができる。光の反射や散乱により、画素２１間で混色が発生することを抑制することができる。
裏面側部位３１１ｂ、３２１ｂに用いられる光を吸収する材料として、高屈折率材（例えば、チタン酸化膜（ＴｉＯ）など）、Ｓｉ系材料（例えば、多結晶シリコン（ｐｏｌｙ－Ｓｉ）、アモルファスシリコン（ａ－Ｓｉ）、エピタキシャル成長法で形成されたシリコン（Ｓｉ（Ｅｐｉ））など）、黒色材料、タングステン（Ｗ）などの光吸収材、が挙げられる。
例えば、画素間分離部３０の埋込材としてＳｉＯが用いられる場合、裏面側部位３１１ｂ、３２１ｂにはＳｉＯよりも屈折率が高いＳｉ系材料が用いられる。また、画素間分離部３０の埋込材としてＳｉ系材料が用いられる場合、裏面側部位３１１ｂ、３２１ｂにはＳｉ系材料よりも屈折率が高い高屈折率材料が用いられる。
裏面側部位３１１ｂ、３２１ｂの突出方向の長さは、互いに同一（または、ほぼ同一）である。裏面側部位３１１ｂ、３２１ｂの線幅も、互いに同一（または、ほぼ同一）である。裏面側部位３１１ｂ、３２１ｂを構成する材料又は構造も、互いに同一（または、ほぼ同一）である。
（比較例）
図６は、本開示の比較例に係る画素２１´の構成例を示す平面図である。図７は、本開示の比較例に係る画素２１´の構成例を示す断面図である。図７は、図６の平面図をＹ２－Ｙ２´線で切断した断面に対応している。図６及び図７に示すように、比較例に係る画素２１は、画素間分離部３０´から画素の内側に突出した第１突出部３１´と第２突出部３２´とを備える。
第１突出部３１´及び第２突出部３２´は、それぞれ画素間分離部３０と同じ材料で構成されている。第１突出部３１´の第１先端部３１１´及び第２突出部３２´の第２先端部３２１´には、画素間分離部３０と比べて光を吸収する材料（光吸収材料）は用いられていない。また、第１先端部３１１´及び第２先端部３２１´には、後述の変形例１１、１２（図２２、２３）で示すような、光を吸収する構造も設けられていない。このため、比較例では、第１先端部３１１´、第２先端部３２１´には、光が照射されると散乱が生じ易く、散乱した光によって混色が生じる可能性がある。
（実施形態１の効果）
以上説明したように、本開示の実施形態１に係る撮像装置１は、光が入射する裏面１０ｂと、裏面１０ｂの反対側に位置する表面１０ａとを有する半導体基板１０と、半導体基板１０に設けられ、光に対して光電変換を行う複数の画素２１と、半導体基板１０に設けられ、複数の画素２１のうち隣り合う一方の画素２１と他方の画素２１との間を分離する画素間分離部３０と、半導体基板１０に設けられ、画素間分離部３０から画素２１の内側へ突出する第１突出部３１と、を備える。第１突出部３１の第１先端部３１１は、裏面１０ｂ側に位置する裏面側部位３１１ｂを有する。裏面側部位３１１ｂは、画素間分離部３０と比べて、光を吸収する材料（例えば、高屈折率材、黒色材料などの光吸収材、タングステン（Ｗ）などの光吸収材）を有する。
これによれば、第１突出部３１の第１先端部３１１に光が当たる場合でも、光の反射や散乱を抑制することができる。第１先端部３１１に光が当たって散乱光が発生することを抑制することができるので、画素２１間で混色が発生することを抑制することができる。
また、撮像装置１は、半導体基板１０において第１突出部３１と向かい合う位置に設けられ、画素間分離部３０から画素２１の内側へ突出する第２突出部３２、をさらに備える。第１突出部３１と第２突出部３２との間に空隙３５が存在する。第２突出部３２の第２先端部３２１は、裏面側部位３２１ｂを有する。第１先端部３１１の裏面側部位３１１ｂと同様に、第２先端部３２１の裏面側部位３２１ｂも、画素間分離部３０と比べて、光を吸収する材料を有する。
これによれば、第２突出部３２の第２先端部３２１に光が当たる場合でも、光の反射や散乱を抑制することができる。第２先端部３２１に光が当たって散乱光が発生することを抑制することができるので、画素２１間で混色が発生することをさらに抑制することができる。
（変形例）
次に、本開示の実施形態１の変形例を説明する。
（１）変形例１
図８及び図９は、本開示の実施形態１の変形例１に係る画素２１Ａの構成を示す平面図である。図１０は、本開示の実施形態１の変形例１に係る画素２１Ａの構成を示す断面図である。図８は画素２１Ａを半導体基板１０の裏面１０ｂ側から見た図であり、図９は画素２１Ａを半導体基板の表面１０ａ側から見た図である。図１０は、図８の平面図をＹ３－Ｙ３´線で切断した断面に対応している。
図８から図１０に示すように、実施形態１の変形例１に係る画素２１Ａでは、第１突出部３１の第１先端部３１１の全体と、第２突出部３２の第２先端部３２１の全体とがそれぞれ、画素間分離部３０と比べて光を吸収する材料（光吸収材料）で構成されている。
すなわち、第１突出部３１の第１先端部３１１では、半導体基板１０の裏面１０ｂ側に位置する裏面側部位３１１ｂから、半導体基板１０の表面１０ａ側に位置する表面側部位３１１ａ（本開示の「第２部位」の一例）までが、光吸収材料で構成されている。同様に、第２突出部３２の第２先端部３２１では、半導体基板１０の裏面１０ｂ側に位置する裏面側部位３２１ｂから、半導体基板１０の表面１０ａ側に位置する表面側部位３２１ａ（本開示の「第２部位」の一例）までが、光吸収材料で構成されている。
画素２１Ａにおいても、散乱光が発生することを抑制することができるので、混色の発生を抑制することができる。
（２）変形例２
図１１は、本開示の実施形態１の変形例２に係る画素２１Ｂの構成を示す平面図である。図１２は、本開示の実施形態１の変形例２に係る画素２１Ｂの構成を示す断面図である。図１１は画素２１Ｂを半導体基板１０の裏面１０ｂ側から見た図である。図１２は、図１１の平面図をＹ４－Ｙ４´線で切断した断面に対応している。
図１１及び図１２に示すように、実施形態１の変形例２に係る画素２１Ｂにおいて、第１突出部３１の裏面側部位３１ｂは、第１突出部３１における他の部位とは異なり、画素間分離部３０と比べて光を吸収する材料（光吸収材料）で構成されている。裏面側部位３１ｂは、第１突出部３１において半導体基板１０の裏面１０ｂ側に位置する部位であり、第１突出部３１の先端部の裏面側部位３１１ｂ（図２参照）を含む。
すなわち、画素２１Ｂでは、裏面１０ｂにおいて、第１突出部３１の全体が、画素間分離部３０と比べて光を吸収する材料（光吸収材料）で構成されている。
同様に、第２突出部３２の裏面側部位３２ｂは、第２突出部３２における他の部位とは異なり、光吸収材料で構成されている。裏面側部位３２ｂは、第２突出部３２において半導体基板１０の裏面１０ｂ側に位置する部位であり、第２突出部３２の先端部の裏面側部位３２１ｂ（図２参照）を含む。
すなわち、画素２１Ｂでは、裏面１０ｂにおいて、第２突出部３２の全体が、画素間分離部３０と比べて光を吸収する材料（光吸収材料）で構成されている。
画素２１Ｂにおいても、散乱光が発生することを抑制することができるので、混色の発生を抑制することができる。
（３）変形例３
図１３は、本開示の実施形態１の変形例３に係る画素２１Ｃの構成を示す平面図である。図１３は、画素２１Ｃを半導体基板１０の裏面１０ｂ側から見た図である。図１３に示すように、実施形態１の変形例３に係る画素２１Ｃにおいて、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２は、Ｘ軸方向（平面視で左右方向）ではなく、Ｙ軸方向（平面視で上下方向）に並んで配置されている。そして、第１突出部３１及び第２突出部３２は、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２を互いに分離するように、Ｙ軸方向に突出している。
画素２１Ｃにおいても、散乱光が発生することを抑制することができるので、混色の発生を抑制することができる。
（４）変形例４
図１４は、本開示の実施形態１の変形例４に係る画素２１Ｄの構成を示す平面図である。図１４は、画素２１Ｄを半導体基板１０の裏面１０ｂ側から見た図である。図１４に示すように、実施形態１の変形例４に係る画素２１Ｄにおいて、第１突出部３１及び第２突出部３２は、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２を互いに分離するように、ドット状（すなわち、島状）に配置されている。
ドット状に配置されている第１突出部３１において、画素２１Ｄの中心部に最も近い部位が、第１先端部３１１である。第１先端部３１１の裏面側部位３１１ｂが、画素間分離部３０と比べて光を吸収する材料（光吸収材料）で構成されている。同様に、ドット状に配置されている第２突出部３２において、画素２１Ｄの中心部に最も近い部位が、第２先端部３２１である。第２先端部３２１の裏面側部位３２１ｂが、光吸収材料で構成されている。
画素２１Ｄにおいても、散乱光が発生することを抑制することができるので、混色の発生を抑制することができる。
（５）変形例５
図１５は、本開示の実施形態１の変形例５に係る画素２１Ｅの構成を示す平面図である。図１５は、画素２１Ｅを半導体基板１０の裏面１０ｂ側から見た図である。図１５に示すように、実施形態１の変形例５に係る画素２１Ｅにおいて、第１突出部３１の第１先端部３１１は、第１突出部３１における他の部位と比べて、線幅が大きい。例えば、第１先端部３１１の平面視による形状は円形（または、ほぼ円形）であり、その直径は第１突出部３１における他の部位の線幅よりも大きい。第１先端部３１１の裏面側部位３１１ｂが、光吸収材料で構成されている。
同様に、第２突出部３２の第２先端部３２１は、第２突出部３２における他の部位と比べて、線幅が大きい。例えば、第２先端部３２１の平面視による形状は円形（または、ほぼ円形）であり、その直径は第２突出部３２における他の部位の線幅よりも大きい。径が大きい第２先端部３２１の裏面側部位３２１ｂが、光吸収材料で構成されている。
画素２１Ｅにおいても、散乱光が発生することを抑制することができるので、混色の発生を抑制することができる。
（６）変形例６
本開示の実施形態において、第１突出部３１及び第２突出部３２の形状や大きさは、互いに同一でなくてもよい。
図１６は、本開示の実施形態１の変形例６に係る画素２１Ｆの構成を示す平面図である。図１６は、画素２１Ｆを半導体基板１０の裏面１０ｂ側から見た図である。図１６に示すように、実施形態１の変形例６に係る画素２１Ｆでは、例えば画素設計の都合から、オーバーフローパスとして機能する空隙３５が、平面視で画素２１Ｆの中心部よりも下側の位置に形成されている。例えば、画素２１Ｆの中心部は光学中心である。画素２１Ｆにおいて、第１突出部３１は第２突出部３２よりも突出方向の長さが長く、第１突出部３１の第１先端部３１１は第２突出部３２よりも画素２１Ｆの中心部に近い位置にある。画素２１Ｆでは、画素２１Ｆの中心部に近い第１先端部３１１の裏面側部位３１１ｂが、光吸収材料で構成されている。
画素２１Ｆにおいても、散乱光が発生することを抑制することができるので、混色の発生を抑制することができる。
（７）変形例７
本開示の実施形態１において、画素間分離部３０で囲まれた１画素内のフォトダイオードは、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２の２つに限定されない。図１７は、本開示の実施形態１の変形例７に係る画素２１Ｇの構成を示す平面図である。図１７は、画素２１Ｇを半導体基板１０の裏面１０ｂ側から見た図である。
図１７に示すように、実施形態１の変形例７に係る画素２１Ｇは、平面視で横方向（例えば、Ｘ軸方向）及び縦方向（例えば、Ｙ軸方向）にそれぞれ２個ずつ配列された計４つのフォトダイオード（第１フォトダイオードＰＤ１、第２フォトダイオードＰＤ２、第３フォトダイオードＰＤ３、第４フォトダイオードＰＤ４）が、画素２１Ｇの中心部に配置された１つのフローティングディフュージョンＦＤを共有する構成を有してもよい。この構成は、画素間分離部３０で囲まれるフォトダイオードの数とその配置から、２×２型と呼んでもよい。
図１７に示すように、第１フォトダイオードＰＤ１と第２フォトダイオードＰＤ２との間は、画素間分離部３０から画素２１Ｇの内側へ突出した第１突出部３１で分離されている。第１突出部３１の第１先端部３１１は、画素２１の中心部（光学中心）に近い位置にあり、その裏面側部位３１１ｂは光吸収材料で構成されている。
同様に、第２フォトダイオードＰＤ２と第３フォトダイオードＰＤ３との間は、画素間分離部３０から画素２１Ｇの内側へ突出した第２突出部３２で分離されている。第２突出部３２の第２先端部３２１は、光学中心に近い位置にあり、その裏面側部位３２１ｂは光吸収材料で構成されている。
第２フォトダイオードＰＤ２と第３フォトダイオードＰＤ３との間は、画素間分離部３０から画素２１Ｇの内側へ突出した第３突出部３３で分離されている。第３突出部３３の先端部３３１は、光学中心に近い位置にあり、その裏面側部位３３１ｂは光吸収材料で構成されている。
第４フォトダイオードＰＤ４と第１フォトダイオードＰＤ１との間は、画素間分離部３０から画素２１Ｇの内側へ突出した第４突出部３４で分離されている。第４突出部３４の先端部３４１は、光学中心に近い位置にあり、その裏面側部位３４１ｂは光吸収材料で構成されている。
画素２１Ｇにおいても、散乱光が発生することを抑制することができるので、混色の発生を抑制することができる。
（８）変形例８
本開示の実施形態において、第１突出部３１の第１先端部３１１及び第２突出部３２の第２先端部３２１は、半導体基板１０の厚さ方向に対して傾斜（すなわち、テーパ形状）を有してもよい。
図１８は、本開示の実施形態１の変形例８に係る画素２１Ｈの構成を示す断面図である。図１８は、例えば図２に示したＹ１－Ｙ１´線と同じ位置で、画素２１ＨをＺ軸方向に沿って切断した断面を示している。図１８に示すように、画素２１Ｈでは、第１突出部３１の第１先端部３１１及び第２突出部３２の第２先端部３２１が半導体基板１０の厚さ方向（例えば、Ｚ軸方向）に対して傾斜している。例えば、第１先端部３１１及び第２先端部３２１間の空隙３５が半導体基板１０の裏面１０ｂから表面１０ａに近づくにつれて徐々に狭くなるように、第１先端部３１１及び第２先端部３２１はそれぞれＺ軸方向に対して傾斜（すなわち、順テーパ形状）を有する。
図１８に示すように、画素２１Ｈでは、半導体基板１０の厚さ方向（例えば、Ｚ軸方向）において、第１先端部３１１の表面側部位３１１ａは、第１先端部３１１の裏面側部位３１１ｂと異なる位置にある。同様に、半導体基板１０の厚さ方向（例えば、Ｚ軸方向）において、第２先端部３２１の表面側部位３２１ａは、第２先端部３２１の裏面側部位３２１ｂと異なる位置にある。裏面側部位３１１ｂ、３２１ｂは、光吸収材料で構成されている。
画素２１Ｈにおいても、散乱光が発生することを抑制することができるので、混色の発生を抑制することができる。
（９）変形例９
図１９は、本開示の実施形態１の変形例９に係る画素２１Ｉの構成を示す断面図である。図１９は、例えば図２に示したＹ１－Ｙ１´線と同じ位置で、画素２１ＩをＺ軸方向に沿って切断した断面を示している。図１９に示すように、画素２１Ｉでは、第１突出部３１の第１先端部３１１及び第２突出部３２の第２先端部３２１がＺ軸方向に対して傾斜している。例えば、第１先端部３１１及び第２先端部３２１間の空隙３５が半導体基板１０の裏面１０ｂから表面１０ａに近づくにつれて徐々に広くなるように、第１先端部３１１及び第２先端部３２１はそれぞれＺ軸方向に対して傾斜（すなわち、逆テーパ形状）を有する。
図１９に示すように、画素２１Ｉでは、半導体基板１０の厚さ方向（例えば、Ｚ軸方向）において、第１先端部３１１の表面側部位３１１ａは、第１先端部３１１の裏面側部位３１１ｂと異なる位置にある。同様に、半導体基板１０の厚さ方向（例えば、Ｚ軸方向）において、第２先端部３２１の表面側部位３２１ａは、第２先端部３２１の裏面側部位３２１ｂと異なる位置にある。裏面側部位３１１ｂ、３２１ｂは、光吸収材料で構成されている。
画素２１Ｈにおいても、散乱光が発生することを抑制することができるので、混色の発生を抑制することができる。
（１０）変形例１０
上記の実施形態１では、画素間分離部３０、第１突出部３１及び第２突出部３２は、半導体基板１０の裏面１０ｂから表面１０ａまで、半導体基板１０を貫通するように設けられている場合を示した。しかしながら、本開示の実施形態はこれに限定されない。
図２０及び図２１は、本開示の実施形態１の変形例１０に係る画素２１Ｊの構成を示す断面図である。図２０は、例えば図２に示したＹ１－Ｙ１´線と同じ位置で、画素２１ＪをＺ軸方向に沿って切断した断面を示している。図２１は、例えば図２に示したＸ１－Ｘ１´線と同じ位置で、画素２１ＪをＺ軸方向に沿って切断した断面を示している。
図２０及び図２１に示すように、実施形態１の変形例１０に係る画素２１Ｊにおいて、画素間分離部３０、第１突出部３１及び第２突出部３２は、半導体基板１０の裏面１０ｂから、裏面１０ｂと表面１０ａとの間の途中の位置まで設けられている。画素間分離部３０、第１突出部３１及び第２突出部３２は、この途中の位置から表面１０ａまでの間には設けられていない。裏面側部位３１１ｂ、３２１ｂは、光吸収材料で構成されている。
画素２１Ｊにおいても、散乱光が発生することを抑制することができるので、混色の発生を抑制することができる。
（１１）変形例１１
上記の実施形態では、第１突出部３１のうちの少なくとも裏面側部位３１１ｂが、画素間分離部３０と比べて光を吸収する材料（以下、光吸収材料ともいう）で構成されていることを説明した。しかしながら、本開示の実施形態１はこれに限定されない。本開示の実施形態１では、光吸収材料に代えて、光を吸収する構造（以下、光吸収構造ともいう）を用いてもよい。
図２２は、本開示の実施形態１の変形例１１に係る光吸収構造１１０を示す断面図である。図２２に示す光吸収構造１１０は、上から酸化膜１３５、中間第２層１３６、中間第１層１３７及びＳｉ層１３８が設けられている。このうち、中間第２層１３６及び中間第１層１３７が反射率調整層として機能する。なお、Ｓｉ層１３８は、半導体基板１０（図４参照）の一部であってもよいし、半導体基板１０とは別に設けられる層であってもよい。
中間第２層１３６は、例えば、ＳｉＮ、ＨｆＯ２、Ｔａ２Ｏ５、Ｎｂ２Ｏ５、ＴｉＯ２などの屈折率ｎ２が１．９以上２．３以下の材料から構成される。
また、中間第１層１３７は、例えば、中間第２層１３６を構成する材料と、Ｓｉ層１３８を構成するＳｉとが混合配置された構成を有する。より詳細には、Ｓｉ層１３８上に凹凸構造が形成され、この凹凸構造の凹部１３７ａに中間第２層１３６を構成する材料が充填された構成を有する。凹部１３７ａの構造は、例えば角柱状であり、その他の形状であってもよく、円柱状であっってもよい、
中間第１層１３７は、凹部１３７ａの高さｄ１が、２０ｎｍ以上６０ｎｍ以下程度の範囲に設定されている。この設定下で、中間第１層１３７における、Ｓｉ層１３８を構成する材料と、中間第２層１３６を構成する材料との体積比を所定値とする。これにより、中間第１層１３７の屈折率ｎ１は、全体として２．６以上３．７以下となるように調整されている。
より詳細には、中間第１層１３７は、消衰係数０で屈折率が２．６以上３．７以下とされる物質により構成されることが理想的であるが、消衰係数０で屈折率が２．６以上３．７以下とされる物質が現実的には存在しない。そこで、中間第１層１３７は、屈折率ｎｓ＝４．１のＳｉ層１３８を形成する材質と、屈折率ｎ２がＳｉ層１３８より低屈折率の１．９以上２．３以下の屈折率調整材料（ここでは、中間第２層１３６を形成する材料と同一の材料）との体積比により、混合配置することで、全体として屈折率を平均化して、屈折率ｎ１が２．６以上３．７以下となるように形成されている。
例えば、中間第１層１３７を形成する凹部１３７ａの体積Ｖ１と、（凹部１３７ａに対しては凸部となる）Ｓｉ層１３８と同一の材質からなる範囲の体積Ｖ２とが、Ｖ１：Ｖ２＝３：２である場合を想定する。この場合、Ｓｉ層１３８の材質Ｓｉの屈折率ｎｓが４．１であって、中間第２層１３６を形成する材質が、屈折率ｎ２が２．２のＴａ２Ｏ５であるとき、その体積比に応じてＳｉ層１３８と中間第２層１３６とが混合配置される。これにより、平均化された屈折率ｎ１が３．３程度からなる中間第１層１３７が成膜される。
ただし、ＳｉＯ２からなる酸化膜１３５の屈折率ｎｉが１．４６であって、かつ、Ｓｉ層１３８の屈折率ｎｓが４．１である場合、屈折率ｎｉ＜屈折率ｎ２＜屈折率ｎ１＜屈折率ｎｓが満たされれば、他の屈折率の物質により中間第１層１３７及び中間第２層３６を形成するようにしてもよい。なお、Ｓｉ層１３８については、屈折率が４．０程度のＩｎＧａＡｓ層であっても同様である。
このような構造を有する光吸収構造１１０を、上記の裏面側部位３１１ｂ、３２１ｂ（例えば、図２参照）等に用いることで、幅広い波長帯域の入射光の反射を抑制することが可能となる。散乱光が発生することを抑制することができるので、混色の発生を抑制することができる。
（１２）変形例１２
光吸収構造の構成は、上記の変形例１１に限定されない。例えば、以下に示す変形例１２の構成であってもよい。
図２３は、本開示の実施形態１の変形例１２に係る光吸収構造２１０を示す断面図である。図２３に示すように、本開示の実施形態１の変形例１２に係る光吸収構造２１０は、
半導体層２１２と、半導体層２１２の受光面（図２３では、上面）側に設けられた複数のピラー２４７とを有する。複数のピラー２４７が入射光（例えば、可視光帯域に属する光）の波長よりも小さい周期で並んで配置されており、複数のピラー２４７によって凹凸構造２４５が構成されている。凹凸構造２４５が入射光の反射を抑制する。なお、半導体層２１２は、半導体基板１０（図４参照）の一部であってもよいし、半導体基板１０とは別に設けられる層であってもよい。
凹凸構造２４５について、より具体的に説明する。図２３に示すように、凹凸構造２４５は、半導体層２１２の厚み方向に延伸する突起形状のピラー２４７を可視光帯域に属する光の波長よりも小さい周期で複数配列することで設けられる。
例えば、ピラー２４７は、半導体層２１２の面内方向に切断した断面の面積がピラー４７の先端部に向かって小さくなるテーパー形状にて設けられる。ピラー２４７の半導体層２１２の面内方向に切断した断面形状は、例えば、円形形状、又は楕円形形状であってもよく、三角形形状、四角形形状、又は五角形以上の多角形形状であってもよい。また、ピラー２４７の半導体層２１２の面内方向に切断した断面形状は、切断位置に関わらず同じであってもよく、切断位置にて異なってもよい。
ピラー２４７の立体形状は、ピラー２４７の先端部の形状が錐形状となる円錐形状、又は角錐形状などであってもよい。また、ピラー２４７の立体形状は、円錐形状、又は角錐形状の先端部の形状を錐形状から半球形状に替えた形状であってもよい。さらに、ピラー４７の立体形状は、ピラー２４７の先端部が平坦部となる円錐台形状、又は角錐台形状などであってもよい。
なお、凹凸構造２４５を形成する複数のピラー２４７の各々は、互いに同様の立体形状を有してもよく、互いに異なる立体形状を有してもよい。
凹凸構造２４５は、ピラー２４７を二次元的に配列することで設けられる。例えば、凹凸構造２４５は、半導体層２１２の面内方向にピラー２４７を四方格子配列、又は六方最密配列にて二次元的に周期配列することで設けられてもよい。また、凹凸構造２４５は、半導体基板１０の面内方向にピラー２４７をランダムに配列することで設けられてもよい。
ピラー２４７を配列する周期は、例えば、２００ｎｍ以下としてもよい。ピラー２４７を配列する周期を上記範囲とすることによって、凹凸構造２４５は、周期構造に起因する回折光の発生を抑制することができる。なお、ピラー２４７を配列する周期の下限は、ピラー２４７の形成プロセスの観点から２０ｎｍとしてもよい。
ピラー２４７を配列する周期は、例えば、隣接するピラー２４７の先端部で最も凸となる頂点間の距離、または隣接するピラー２４７の間で最も凹となる底点間の距離として定義することができる。
ここで、本実施形態に係る凹凸構造２４５を構成するピラー２４７において、ピラー２４７の高さｈをピラーの底面の任意方向の直径ｒで除算したアスペクト比（ｈ／ｒ）は、１以上となり得る。
例えば、ピラー２４７の立体形状が円錐形状である場合、ピラー２４７の高さｈは、ピラー４７の先端部で最も凸となる点（すなわち、頂点）から半導体層２１２の厚み方向に下した直線と、及び隣接するピラー２４７の間で最も凹となる各点を通る平面との交点から、ピラー４７の先端部で最も凸となる点（すなわち、頂点）までの距離と定義することができる。
また、ピラー２４７の底面の任意方向の直径ｒは、隣接するピラー２４７の間で最も凹となる各点を通る平面でピラー２４７を切断した断面形状の任意方向の直径と定義することができる。なお、ピラー２４７を切断した断面形状が楕円形状などの扁平な形状である場合、上記の任意方向の直径は、長軸側の直径と定義する。また、ピラー２４７を切断した断面形状が多角形形状である場合、該多角形形状の外接円の直径をピラー２４７の底面の任意方向の直径と定義する。
本実施形態に係る撮像装置１では、上記の定義に基づいて導出されたピラー２４７のアスペクト比（ｈ／ｒ）が１以上となり得る。このようなピラー２４７にて構成される凹凸構造２４５は、入射光に対して屈折率が変化する距離を半導体層２１２の厚み方向により増加させることができる。したがって、凹凸構造２４５は、入射光に対する屈折率の変化をより緩やかにすることができるため、入射光の反射をより抑制することが可能である。
このような構造を有する光吸収構造２１０を、上記の裏面側部位３１１ｂ、３２１ｂ（例えば、図２参照）等に用いることで、幅広い波長帯域の入射光の反射を抑制することが可能となる。散乱光が発生することを抑制することができるので、混色の発生を抑制することができる。
＜実施形態２＞
次に、本開示の実施形態２として、実施形態１で説明した画素の製造方法を説明する。
以下の方法１、２では、図４等に示した画素２１の製造方法を説明する。方法３、４では、図１０等に示した画素２１Ａの製造方法を説明する。
なお、画素２１を含む撮像装置１は、成膜装置（ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ））装置、スパッタ装置を含む）、イオン注入装置、熱処理装置、エッチング装置、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）装置、貼り合わせ装置など、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
（１）方法１
図２４は、本開示の実施形態２に係る画素２１の製造方法（方法１）を工程順に示す断面図である。図２４のステップＳＴ１において、半導体基板１０には、表面１０ａから裏面１０ｂとの間を貫通するように画素間分離部３０と、裏面側部位３１１ｂが未形成の第１突出部３１と、裏面側部位３２１ｂが未形成の第２突出部３２とが設けられている。半導体基板１０は、例えばシリコン（Ｓｉ）で構成されている。画素間分離部３０、第１突出部３１及び第２突出部は、例えば、シリコン酸化膜（ＳｉＯ）で構成されている。
図２４のステップＳＴ２に示すように、製造装置は、半導体基板１０の裏面１０ｂ側から、第１突出部３１の第１先端部３１１と第２突出部３２の第２先端部３２１とをエッチングして、開口部ｈ１を形成する。このエッチングは、ウェットエッチングでもよいし、ドライエッチングでもよい。
次に、図２４のステップＳＴ３に示すように、製造装置は、半導体基板１０の裏面１０ｂ側に設けられた開口部ｈ１に、光吸収材料を埋め込む。例えば、半導体基板１０の裏面１０ｂ側にＣＶＤ法又はスパッタ法で光吸収材料を成膜して開口部ｈ１を埋め込む。次に、製造装置は、成膜した光吸収材料にＣＭＰ処理を施して、開口部ｈ１以外の領域から光吸収材料を除去する。これにより、光吸収材料で構成された裏面側部位３１１ｂ、３２１ｂが形成される。このような工程を経て、図４等に示した画素２１が完成する。
（２）方法２
図２５は、本開示の実施形態２に係る画素２１の製造方法（方法２）を工程順に示す断面図である。この方法２では、図２４に示したステップＳＴ２の後で、図２５のステップＳＴ３Ａに進む。ステップＳＴ３Ａでは、製造装置は、半導体基板１０の裏面１０ｂ側に酸化膜（例えば、ＳｉＯ）などのライナー膜を形成する。ライナー膜とは、表面を覆う薄膜である。ライナー膜の形成は、例えばＣＶＤ法又はＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で行う。
次に、図２５のステップＳＴ４Ａに進む。図２５のステップＳＴ４Ａでは、上述のステップＳＴ３と同様に、製造装置は、半導体基板１０の裏面１０ｂ側に設けられた開口部ｈ１に、光吸収材料を埋め込む。このような工程を経て、図４等に示した画素２１が完成する。
（３）方法３
図２６及び図２７は、本開示の実施形態２に係る画素２１Ａの製造方法（方法３）を工程順に示す断面図である。図２６のステップＳＴ１１では、画素間分離部３０（図１０参照）が形成される予定領域と、第１先端部３１１を含む第１突出部３１（図１０参照）が形成される予定領域と、第２先端部３２１を含む第２突出部３２（図１０参照）が形成される予定領域とに、多結晶シリコン膜３７が形成されている。
次に、図２６のステップＳＴ１２に示すように、製造装置は、第１突出部３１が形成される予定領域と、第２突出部３２が形成される予定領域とに貫通孔ｈ２を形成する。貫通孔ｈ２は、半導体基板１０の裏面１０ｂ側から多結晶シリコン膜３７を選択的にエッチングすることにより形成する。このエッチングはドライエッチングで行う。
次に、図２６のステップＳＴ１３に示すように、製造装置は、貫通孔ｈ２内にシリコン窒化膜（ＳｉＮ）３８を埋め込む。例えば、ＣＶＤ法でシリコン窒化膜３８を成膜して貫通孔ｈ２を埋め込む。次に、製造装置は、成膜したシリコン窒化膜３８にＣＭＰ処理を施して、貫通孔ｈ２以外の領域からシリコン窒化膜３８を除去する。これにより、貫通孔ｈ２内にのみシリコン窒化膜３８が残された構造が形成される。
次に、図２７のステップＳＴ１４に示すように、製造装置は、多結晶シリコン膜３７（図２６参照）をシリコン酸化膜（ＳｉＯ）３９に置き換える。例えば、製造装置は、シリコン窒化膜３８よりも多結晶シリコン膜３７の方がエッチングされ易い条件で、多結晶シリコン膜３７をエッチングして除去する。このエッチングは例えばドライエッチングで行う。また、このエッチングはドライエッチングに限定されず、ウェットエッチングで行ってもよい。これにより、画素間分離部３０が形成される予定領域と、第１突出部３１が形成される予定領域（ただし、第１先端部３１１を除く）と、第２突出部３２が形成される予定領域（ただし、第２先端部３２１を除く）とに貫通孔を形成する。次に、製造装置は、この貫通孔を埋め込むようにシリコン酸化膜３９を形成する。シリコン酸化膜３９の形成は、例えばＣＶＤ法で行う。また、シリコン酸化膜３９の形成はＣＶＤ法に限定されず、ＡＬＤ法で行ってもよい。これにより、多結晶シリコン膜３７は、シリコン酸化膜３９に置き換えられる。
次に、図２７のステップＳＴ１５に示すように、製造装置は、シリコン窒化膜３８をエッチングして除去し、貫通孔ｈ３を形成する。例えば、製造装置は、シリコン酸化膜３９よりもシリコン窒化膜３８の方がエッチングされ易い条件で、シリコン窒化膜３８をエッチングして除去する。このエッチングは、ウェットエッチングで行ってもよいし、ドライエッチングで行ってもよい。これにより、第１突出部３１の第１先端部３１１が形成される予定領域と、第２突出部３２の第２先端部３２１が形成される予定領域とに貫通孔ｈ３がそれぞれ形成される。また、シリコン酸化膜３９から、画素間分離部３０と、第１先端部３１１以外の第１突出部３１と、第２先端部３２１以外の第２突出部とが形成される。
次に、図２７のステップＳＴ１６に示すように、製造装置は、貫通孔ｈ３内に光吸収材料を埋め込む。例えば、製造装置は、ＣＶＤ法で多結晶シリコン膜（光吸収部材の一例）を成膜して貫通孔ｈ３を埋め込む。次に、製造装置は、成膜した多結晶シリコン膜にＣＭＰ処理を施して、貫通孔ｈ３以外の領域から多結晶シリコン膜を除去する。これにより、貫通孔ｈ３内にのみ多結晶シリコン膜が残され、第１突出部３１の第１先端部３１１と、第２突出部３２の第２先端部３２１とが形成される。このような工程を経て、図１０等に示した画素２１Ａが完成する。
（４）方法４
図２８は、本開示の実施形態２に係る画素２１Ａの製造方法（方法４）を工程順に示す断面図である。この方法４では、図２６に示したステップＳＴ１２の後で、図２８のステップＳＴ１３Ａに進む。ステップＳＴ１３Ａでは、製造装置は、貫通孔ｈ３内に光吸収材料を埋め込む。例えば、製造装置は、ＣＶＤ法でシリコン窒化膜（光吸収部材の一例）を成膜して貫通孔ｈ３を埋め込む。次に、製造装置は、成膜したシリコン窒化膜にＣＭＰ処理を施して、貫通孔ｈ３以外の領域からシリコン窒化膜を除去する。これにより、貫通孔ｈ３内にのみシリコン窒化膜が残され、第１突出部３１の第１先端部３１１と、第２突出部３２の第２先端部３２１とが形成される。
次に、図２８のステップＳＴ１４Ａで、製造装置は、多結晶シリコン膜３７をエッチングして除去し、貫通孔ｈ４を形成する。例えば、製造装置は、第１先端部３１１及び第２先端部３２１を構成するシリコン窒化膜よりも多結晶シリコン膜３７の方がエッチングされ易い条件で、多結晶シリコン膜３７をエッチングして除去する。このエッチングは、ドライエッチングで行う。また、このエッチングはドライエッチングに限定されず、ウェットエッチングで行ってもよい。これにより、画素間分離部３０が形成される予定領域と、第１突出部３１が形成される予定領域（ただし、第１先端部３１１を除く）と、第２突出部３２が形成される予定領域（ただし、第２先端部３２１を除く）とに貫通孔ｈ４がそれぞれ形成される。
次に、図２８のステップＳＴ１５Ａに示すように、製造装置は、貫通孔ｈ４内に、第１先端部３１１及び第２先端部３２１を構成する光吸収部材（例えば、シリコン窒化膜）よりも屈折率が低い低屈折率膜を埋め込んで、画素間分離部３０、第１突出部３１（ただし、第１先端部３１１を除く）及び第２突出部３２（ただし、第２先端部３２１を除く）を形成する。
例えば、製造装置は、ＣＶＤ法でシリコン酸化膜（低屈折率膜の一例）を成膜して貫通孔ｈ４を埋め込む。次に、製造装置は、成膜したシリコン酸化膜にＣＭＰ処理を施して、貫通孔ｈ４以外の領域からシリコン酸化膜を除去する。これにより、貫通孔ｈ４内にのみシリコン酸化膜が残され、画素間分離部３０と、第１突出部３１（ただし、第１先端部３１１を除く）と、第２突出部３２（ただし、第２先端部３２１を除く）とが形成される。このような工程を経て、図１０等に示した画素２１Ａが完成する。
＜実施形態３＞
（構成例）
図２９及び図３０は、本開示の実施形態３に係る画素２１Ｋの構成例を示す平面図である。図２９は画素２１を半導体基板１０の裏面１０ｂ側から見た図であり、図３０は画素２１を半導体基板の表面１０ａ側から見た図である。図３１は、本開示の実施形態３に係る画素２１Ｋの構成例を示す断面図である。図３１は、図２９の平面図をＹ５－Ｙ５´線で切断した断面に対応している。なお、図２９では、画素間分離部３０と、第１突出部３１及び第２突出部３２を図示するために、オンチップレンズＯＣＬ及びカラーフィルタＣＦの図示を省略している。
図２９から図３１に示すように、実施形態３に係る画素２１Ｋでは、実施形態１に係る画素２１から２１Ｊとは異なり、第１突出部３１に裏面側部位３１１ｂ（図２、図４参照）のような光吸収材料や光吸収構造が設けられていなくてもよい。同様に、第２突出部３２にも、裏面側部位３２１ｂ（図２、図４参照）のような光吸収材料や光吸収構造が設けられていなくてもよい。
図２９に示すように、半導体基板１０の裏面１０ｂ側から画素２１Ｋを見たときに、第１突出部３１及び第２突出部３２は、オンチップレンズＯＣＬが光を集光させる集光領域から外れた位置に配置されていることが好ましい。半導体基板１０の裏面１０ｂ側から画素２１Ｋを見たときに、集光領域には、第１突出部３１と第２突出部３２との間の空隙３５が位置することが好ましい。これにより、第１突出部３１の第１先端部３１１や、第２突出部３２の第２先端部３２１に光が当たることを抑制することができるので、散乱光が発生することを抑制することができる。
また、画素２１Ｋでは、第１突出部３１と第２突出部３２とが向かい合う方向（例えば、Ｙ軸方向）において、空隙３５の中央位置３５ｃは、裏面１０ｂと表面１０ａとで互いに異なっている。例えば、半導体基板１０の裏面１０ｂ側において、空隙３５の中央位置３５ｃは、オンチップレンズＯＣＬが光を集光させる集光領域に位置し、例えば画素２１Ｋの中心部に位置する。一方、半導体基板１０の表面１０ａ側においては、空隙３５の中央位置３５ｃは、画素２１Ｋの中心部の外側に位置する。
より詳しく説明すると、図３１に示すように、第１突出部３１は、空隙３５に面する側面３１ｓを有する。側面３１ｓは、第１突出部３１の第１先端部３１１の端面でもある。同様に、第２突出部３２は、空隙３５に面する側面３２ｓを有する。側面３２ｓは、第２突出部３２の第２先端部３２１の端面でもある。図３１に示す例では、側面３１ｓは半導体基板１０の厚さ方向（例えば、Ｚ軸方向）に平行であるのに対して、側面３２ｓは半導体基板１０の厚さ方向に対して傾斜している。側面３２ｓは、裏面１０ｂから表面１０ａに向かって、徐々の側面３１ｓに近づくような傾斜を有する。
これにより、裏面１０ｂから表面１０ａに向かって、空隙３５の長さは徐々に小さくなっている。裏面１０ｂから表面１０ａに向かって、空隙３５の中央位置３５ｃは、画素２１Ｋの中心部からその外側へ徐々にシフトしている。これにより、第１フォトダイオードＰＤ１と第２フォトダイオードＰＤ２との間で、飽和する電荷の移動経路となるオーバーフローパスを転送ゲートＴＧから遠ざけることができる。すなわち、転送ゲートＴＧに印加した電圧によりオーバーフローパスのポテンシャルが変動することを抑制することができる。
（製造方法）
次に、図２９から図３１に示した画素２１Ｋの製造方法として、以下の方法１、２を説明する。
（１）方法１
図３２Ａから図３３Ｂは、本開示の実施形態３に係る画素２１Ｋの製造方法（方法１）を工程順に示す図である。図３２Ａ、図３３Ａは平面図であり、図３２Ｂ、図３３Ｂは断面図である。図３２Ｂは図３２ＡをＹ６－Ｙ６´線で切断した断面に対応し、図３３Ｂは図３２ＡをＹ７－Ｙ７´線で切断した断面に対応している。なお、図３２Ｂ、図３３Ｂでは、半導体基板１０の表面１０ａが上側に位置し、裏面１０ｂが下側に位置する。
図３２Ａ及び図３２Ｂに示すように、製造装置は、半導体基板１０にパターニング・加工を施して、半導体基板１０に画素間分離部３０と第１突出部３１とを形成する（ステップＳＴ２１）。例えば、製造装置は、半導体基板１０を表面１０ａ側からエッチングして、画素間分離部３０が形成される予定領域と、第１突出部３１が形成される予定領域とに、貫通孔を形成する。このエッチングはドライエッチングで行う。
次に、製造装置は、半導体基板１０の表面１０ａ上にシリコン酸化膜（ＳｉＯ）を成膜して、半導体基板１０に設けられた貫通孔内を埋め込む。次に、製造装置は、成膜したシリコン酸化膜にＣＭＰ処理を施して、貫通孔以外の領域からシリコン酸化膜を除去する。これにより、貫通孔内にのみシリコン酸化膜が残されて、半導体基板１０に画素間分離部３０と第１突出部３１とが形成される。
次に、図３３Ａ及び図３３Ｂに示すように、製造装置は、半導体基板１０にパターニング・加工を施して、半導体基板１０に第２突出部３２を形成する（ステップＳＴ２２）。例えば、製造装置は、半導体基板１０を表面１０ａ側からエッチングして、第２突出部３２が形成される予定領域に貫通孔を形成する。このエッチングは、ドライエッチングであり、ステップＳＴ２１のドライエッチングよりもテーパーが付くように、ステップＳＴ２１とは加工条件（エッチングガス、バイアス等）を変えて行う。
次に、製造装置は、半導体基板１０の表面１０ａ上にシリコン酸化膜（ＳｉＯ）を成膜して、半導体基板１０に設けられた貫通孔内を埋め込む。次に、製造装置は、成膜したシリコン酸化膜にＣＭＰ処理を施して、貫通孔以外の領域からシリコン酸化膜を除去する。これにより、貫通孔内にのみシリコン酸化膜が残されて、半導体基板１０に第２突出部３２が形成される。このような工程を経て、図２９から図３１に示した画素２１Ｋが完成する。
（２）方法２
図３４Ａから図３５Ｂは、本開示の実施形態３に係る画素２１Ｋの製造方法（方法２）を工程順に示す図である。図３４Ａ、図３５Ａは平面図であり、図３４Ｂ、図３４Ｂは断面図である。図３４Ｂは図３４ＡをＹ８－Ｙ８´線で切断した断面に対応し、図３２Ｂは図３２ＡをＹ９－Ｙ９´線で切断した断面に対応している。なお、図３４Ｂでは、半導体基板１０の表面１０ａが上側に位置し、裏面１０ｂが下側に位置する。図３５Ｂでは、半導体基板１０の裏面１０ｂが上側に位置し、表面１０ａが下側に位置する。
方法２では、方法１とは逆に、第２突出部３２を先に形成し、その後で、画素間分離部３０と第１突出部３１とを形成する。すなわち、図３４Ａ及び図３４Ｂに示すように、製造装置は、半導体基板１０にパターニング・加工を施して、半導体基板１０に第２突出部３２を形成する（ステップＳＴ２１Ａ）。例えば、製造装置は、半導体基板１０を表面１０ａ側からエッチングして、第２突出部３２が形成される予定領域に貫通孔を形成する。このエッチングは、ドライエッチングであり、後述のステップＳＴ２２Ａのドライエッチングよりもテーパーが付くような加工条件で行う。
次に、製造装置は、半導体基板１０の表面１０ａ上にシリコン酸化膜（ＳｉＯ）を成膜して、半導体基板１０に設けられた貫通孔内を埋め込む。次に、製造装置は、成膜したシリコン酸化膜にＣＭＰ処理を施して、貫通孔以外の領域からシリコン酸化膜を除去する。これにより、貫通孔内にのみシリコン酸化膜が残されて、半導体基板１０に第２突出部３２が形成される。
次に、製造装置は、半導体基板１０にパターニング・加工を施して、半導体基板１０に画素間分離部３０と第１突出部３１とを形成する（ステップＳＴ２２Ａ）。例えば、製造装置は、半導体基板１０を表面１０ａ側からエッチングして、画素間分離部３０が形成される予定領域と、第１突出部３１が形成される予定領域とに、貫通孔を形成する。このエッチングはドライエッチングで行う。
次に、製造装置は、半導体基板１０の表面１０ａ上にシリコン酸化膜（ＳｉＯ）を成膜して、半導体基板１０に設けられた貫通孔内を埋め込む。次に、製造装置は、成膜したシリコン酸化膜にＣＭＰ処理を施して、貫通孔以外の領域からシリコン酸化膜を除去する。これにより、貫通孔内にのみシリコン酸化膜が残されて、半導体基板１０に画素間分離部３０と第１突出部３１とが形成される。このような工程を経て、図２９から図３１に示した画素２１Ｋが完成する。
（実施形態３の効果）
以上説明したように、本開示の実施形態３に係る撮像装置１は、光が入射する裏面１０ｂと、裏面１０ｂの反対側に位置する表面１０ａとを有する半導体基板１０と、半導体基板１０に設けられ、光に対して光電変換を行う複数の画素２１Ｋと、半導体基板１０に設けられ、複数の画素２１Ｋのうち隣り合う一方の画素２１Ｋと他方の画素２１Ｋとの間を分離する画素間分離部３０と、半導体基板１０に設けられ、画素間分離部３０から画素２１Ｋの内側へ突出する第１突出部３１と、半導体基板１０において第１突出部３１と向かい合う位置に設けられ、画素間分離部３０から画素２１Ｋの内側へ突出する第２突出部３２と、を備える。第１突出部３１と第２突出部３２との間に空隙３５が存在する。第１突出部３１と第２突出部３２とが向かい合う方向において、空隙３５の中央位置３５ｃは、裏面１０ｂと表面１０ａとで互いに異なる。
これによれば、光が入射する裏面１０ｂでは、画素２１Ｋの中心部に空隙３５を配置することができ、画素２１Ｋの中心部の外側に第１突出部３１及び第２突出部３２を配置することができる。第１突出部３１及び第２突出部３２にできるだけ光を当てないようにすることができ、光の反射や散乱を抑制することができる。第１突出部３１及び第２突出部３２に光が当たって散乱光が発生することを抑制することができるので、画素２１Ｋ間で混色が発生することを抑制することができる。
また、半導体基板１０の厚さ方向（例えば、Ｚ軸方向）からの平面視で、半導体基板１０の表面１０ａにおける空隙３５の中央位置３５ｃは、裏面１０ｂにおける空隙３５の中央位置３５ｃよりも、転送ゲートＴＧから遠い側に位置する。オーバーフローパスとして機能する空隙３５は、転送ゲートＴＧら遠ざけて配置されている。これにより、オーバーフローパスのポテンシャルが転送ゲートＴＧのバイアスに影響されて意図せず変動することを抑制することができる。
（変形例）
次に、本開示の実施形態３の変形例を説明する。本開示の実施形態では、第１突出部３１の第１先端部３１１の平面視による形状と、第２突出部３２の第２先端部３２１の平面視による形状とが、互いに異なっていてもよい。第１先端部３１１及び第２先端部３２１は、平面視による形状（すなわち、レイアウト）を変えることで、第１先端部３１１及び第２先端部３２１の各側面（例えば、図３１に示した側面３１ｓ、３２ｓ）のテーパーの付き方を変えることが可能である。第１先端部３１１及び第２先端部３２１のレイアウトを互いに異ならせることで、上記の製造方法（方法１、２）のように、第１突出部３１と第２突出部３２とを別々に形成するのではなく、第１突出部３１と第２突出部３２とを一括のパターニング・加工形成できる場合がある。
（１）変形例１
図３６Ａ及び図３６Ｂは、本開示の実施形態３の変形例１に係る画素２１Ｌを示す平面図である。図３６Ａは画素２１Ｌのマスク形状（すなわち、デザイン上の形状）を示し、図３６Ｂは画素２１Ｌの実際の出来上がり形状を示す。
ここで、画素の微細化が進むと、パターニングの加工精度の限界から、パターンの角部に丸みが生じ、マスク形状と実際の出来上がり形状とに差異が生じる場合がある。このような場合を想定し、実施形態３の変形例１では、図３６Ａに画素２１Ｌのマスク形状を示し、図３６Ｂに画素２１Ｌの実際の出来上がり形状を示す。ただし、画素２１Ｌは、図３６Ｂの形状に限定されるものではない。画素２１Ｌは、図３６Ａの形状であってもよいし、図３６Ａと図３６Ｂとの中間の形状であってもよい。後述する変形例２から４についても同様である。
図３６Ａ及び図３６Ｂに示すように、実施形態３の変形例１に係る画素２１Ｌにおいて、第１突出部３１の第１先端部３１１は、第１突出部３１において第１先端部３１１以外の部位よりも平面視で線幅が大きい形状（以下、ハンマー形状という）を有する。また、ハンマー形状を有する第１先端部３１１は、第２先端部３２１を含む第２突出部３２よりも平面視で線幅が大きい。
これにより、第１突出部３１及び第２突出部３２を一括のパターニング・加工形成した場合でも、例えば図３１に示したように、第２突出部３２の側面３２ｓを第１突出部３１の側面３１ｓよりもＺ軸方向に対して傾斜させる（すなわち、テーパーを付ける）ことが可能である。これにより、画素製造の工程数を低減できる可能性がある。
（２）変形例２
図３７Ａ及び図３７Ｂは、本開示の実施形態３の変形例２に係る画素２１Ｍを示す平面図である。図３７Ａは画素２１Ｍのマスク形状を示し、図３７Ｂは画素２１Ｍの実際の出来上がり形状を示す。
図３７Ａ及び図３７Ｂに示すように、実施形態３の変形例２に係る画素２１Ｍにおいて、第２突出部３２は、第１突出部３１よりも平面視で線幅（図３７Ａ及び図３７Ｂでは、Ｘ軸方向の長さ）が小さい。これにより、変形例１と同様に、変形例２においても、第２突出部３２の側面３２ｓにテーパーを付けることができる。第１突出部３１及び第２突出部３２を一括のパターニング・加工形成した場合に、例えば図３１に示したように、第２突出部３２の側面３２ｓを第１突出部３１の側面３１ｓよりもＺ軸方向に対して傾斜させることが可能である。これにより、画素製造の工程数を低減できる可能性がある。
（３）変形例３
図３８Ａ及び図３８Ｂは、本開示の実施形態３の変形例３に係る画素２１Ｎを示す平面図である。図３８Ａは画素２１Ｎのマスク形状を示し、図３８Ｂは画素２１Ｎの実際の出来上がり形状を示す。
図３８Ａ及び図３８Ｂに示すように、実施形態３の変形例３に係る画素２１Ｎにおいて、第２突出部３２の第２先端部３２１は、第１突出部３１の第１先端部３１１と比べて、平面視で先が細い形状を有する。これにより、変形例１、２と同様に、変形例３においても、第２突出部３２の側面３２ｓにテーパーを付けることができる。第１突出部３１及び第２突出部３２を一括のパターニング・加工形成した場合に、例えば図３１に示したように、第２突出部３２の側面３２ｓを第１突出部３１の側面３１ｓよりもＺ軸方向に対して傾斜させることが可能である。これにより、画素製造の工程数を低減できる可能性がある。
（４）変形例４
図３９及び図４０は、本開示の実施形態３の変形例４に係る画素２１Ｏを示す平面図である。図３９は画素２１Ｏを半導体基板１０の裏面１０ｂ側から見た図であり、図４０は画素２１Ｏを半導体基板の表面１０ａ側から見た図である。図４１は、本開示の実施形態３の変形例４に係る画素２１Ｏの構成例を示す断面図である。図４１は、図３９の平面図をＹ１０－Ｙ１０´線で切断した断面に対応している。なお、図３９及び図４０では、画素間分離部３０と、第１突出部３１及び第２突出部３２を図示するために、オンチップレンズＯＣＬ及びカラーフィルタＣＦの図示を省略している。
図３９から図４１に示す画素２１Ｏでは、第２突出部３２の側面３２ｓが、テーパー状ではなく、階段状となっている。例えば、第１突出部３１の側面３１ｓが半導体基板１０の厚さ方向（例えば、Ｚ軸方向）に平行な直線状であるのに対して、第２突出部３２の側面３２ｓは階段状となっている。第１突出部３１と第２突出部３２との間の空隙３５の幅（図４１では、Ｙ軸方向の長さ）は、裏面１０ｂに近い側は広く、段差ｇを挟んで裏面１０ｂから遠い側（すなわち、表面１０ａに近い側）では狭くなっている。
これにより、空隙３５の中央位置３５ｃは、裏面１０ｂ側では画素２１Ｏの中心部に位置し、表面１０ａ側では画素２１Ｏの中心部の外側に位置する。
このような構成であっても、第１フォトダイオードＰＤ１と第２フォトダイオードＰＤ２との間で、飽和する電荷の移動経路となるオーバーフローパスを転送ゲートＴＧから遠ざけることができる。転送ゲートＴＧに印加した電圧によりオーバーフローパスのポテンシャルが変動することを抑制することができる。
次に、図３９から図４１に示した画素２１Ｏの製造方法として、以下の方法１、２を説明する。以下の方法１、２の方法により、階段状の側面３２ｓを形成することができる。
（４．１）変形例４の方法１
図４２及び図４３は、本開示の実施形態３の変形例４に係る画素２１Ｏの製造方法（方法１）を工程順に示す断面図である。図４２のステップＳＴ２１に示すように、製造装置は、半導体基板１０の表面１０ａ上にハードマスクＨＭ１を形成する。半導体基板１０は、例えばシリコン（Ｓｉ）で構成されている。ハードマスクＨＭ１は、例えばシリコン酸化膜（ＳｉＯ）で構成されている。ハードマスクＨＭ１は、半導体基板１０の表面１０ａにおいて空隙３５（図４１参照）となる予定領域を覆い、それ以外の領域を露出する形状を有する。
次に、図４２のステップＳＴ２２に示すように、製造装置は、半導体基板１０の表面１０ａ側であって、ハードマスクＨＭ１から露出している領域をドライエッチングして溝部４１を形成する。溝部４１の形成後、製造装置は、ハードマスクＨＭ１をウェットエッチング等で除去する。
次に、図４２のステップＳＴ２３に示すように、製造装置は、半導体基板１０の表面１０ａ側にＳｉ以外の材料膜４２を成膜して溝部４１を埋め込む。この材料膜４２は、例えばＳｉＯであり、ＣＶＤ法で成膜する。
次に、図４３のステップＳＴ２４に示すように、製造装置は、材料膜４２をエッチングして、画素間分離部３０（図４１参照）が形成される予定領域と、第１突出部３１（図４１参照）が形成される予定領域と、第２突出部３２（図４１参照）が形成される予定領域の一部とに溝部４３を形成する。このエッチングは、ウェットエッチングでもよいし、ドライエッチングでもよい。
次に、図４３のステップＳＴ２５に示すように、製造装置は、半導体基板１０の表面１０ａ側にＳｉ以外の材料膜４４を成膜して溝部４３を埋め込む。この材料膜４４は、例えばＳｉＯであり、ＣＶＤ法で成膜する。このような工程を経て、階段状の側面３２ｓを有する画素２１Ｏが完成する。
（４．２）変形例４の方法２
図４４及び図４５は、本開示の実施形態３の変形例４に係る画素２１Ｏの製造方法（方法２）を工程順に示す断面図である。この方法２において、半導体基板１０の表面１０ａ側に溝部４１を形成し、ハードマスクＨＭ１を除去する工程（ステップＳＴ２２）までは、方法１と同じである。図４４のステップＳＴ２３Ａに示すように、溝部４１の形成後、製造装置は、半導体基板１０の表面１０ａ側にＳｉ以外の材料膜４２を成膜して溝部４１を埋め込む。この材料膜４２は、例えばＳｉＯであり、ＣＶＤ法で成膜する。次に、製造装置は、材料膜４２にＣＭＰ処理を施して、半導体基板１０の表面１０ａ側であって空隙３５（図４１参照）となる予定領域を露出させる。
次に、図４４のステップＳＴ２４Ａに示すように、製造装置は、半導体基板１０の裏面１０ｂ上にハードマスクＨＭ２を形成する。ハードマスクＨＭ２は、例えばシリコン酸化膜（ＳｉＯ）で構成されている。ハードマスクＨＭ２は、半導体基板１０の裏面１０ｂにおいて画素間分離部３０が形成される予定領域と、第１突出部３１が形成される予定領域と、第２突出部３２が形成される予定領域とを露出し、それ以外の領域を覆う形状を有する。
次に、図４５のステップＳＴ２５Ａに示すように、製造装置は、半導体基板１０の裏面１０ｂ側であって、ハードマスクＨＭ２から露出している領域をドライエッチングして溝部４３を形成する。溝部４３の形成後、製造装置は、ハードマスクＨＭ２をウェットエッチング等で除去する。
次に、図４５のステップＳＴ２６Ａに示すように、製造装置は、半導体基板１０の裏面１０ｂ側にＳｉ以外の材料膜４４を成膜して溝部４３を埋め込む。この材料膜４４は、例えばＳｉＯであり、ＣＶＤ法で成膜する。次に、製造装置は、材料膜４４にＣＭＰ処理を施して、半導体基板１０の裏面１０ｂを露出させる。このような工程を経て、階段状の側面３２ｓを有する画素２１Ｏが完成する。
＜実施形態４＞
本開示の実施形態において、第１突出部３１及び第２突出部３２は、受光面である半導体基板１０の裏面１０ｂには存在せず、受光面の反対側である半導体基板の表面１０ａに存在していてもよい。
（構成例）
図４６及び図４７は、本開示の実施形態４に係る画素２１Ｐの構成例を示す平面図である。図４６は画素２１Ｐを半導体基板１０の裏面１０ｂ側から見た図であり、図４７は画素２１Ｐを半導体基板の表面１０ａ側から見た図である。図４８は、本開示の実施形態４に係る画素２１Ｐの構成例を示す断面図である。図４８は、図４６の平面図をＹ１１－Ｙ１１´線で切断した断面に対応している。なお、図４６及び図４７では、画素間分離部３０と、第１突出部３１及び第２突出部３２を図示するために、オンチップレンズＯＣＬ及びカラーフィルタＣＦの図示を省略している。
図４６から図４８に示すように、画素２１Ｐにおいて、第１突出部３１及び第２突出部３２は、受光面である半導体基板１０の裏面１０ｂには存在せず、受光面の反対側である半導体基板の表面１０ａに存在している。すなわち、第１突出部３１及び第２突出部３２は、半導体基板１０の裏面１０ｂには面していない。第１突出部３１及び第２突出部３２は、半導体基板１０の表面１０ａに面している。
これによれば、第１突出部３１及び第２突出部３２は、受光面である半導体基板１０の裏面１０ｂには存在しないので、第１突出部３１及び第２突出部３２による光の散乱や反射が抑えられる。画素２１Ｐに入射した光は、反射や散乱が抑えられた状態で、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２に入射することができる。
また、オーバーフローパスを転送ゲートＴＧから遠ざけることができる。これにより、転送ゲートＴＧに印加した電圧によりオーバーフローパスのポテンシャルが変動することを抑制することができる。
（製造方法）
図４９Ａから図５０Ｂは、本開示の実施形態４に係る画素２１Ｐの製造方法を工程順に示す図である。図４９Ａ、図５０Ａは平面図であり、図４９Ｂ、図５０Ｂは断面図である。図４９Ｂは図４９ＡをＹ１２－Ｙ１２´線で切断した断面に対応し、図５０Ｂは図５０ＡをＹ１３－Ｙ１３´線で切断した断面に対応している。なお、図４９Ｂ、図５０Ｂでは、半導体基板１０の表面１０ａが上側に位置し、裏面１０ｂが下側に位置する。
図４９Ａ及び図４９Ｂに示すように、製造装置は、半導体基板１０にパターニング・加工を施して、半導体基板１０に画素間分離部３０を形成する（ステップＳＴ３１）。例えば、製造装置は、半導体基板１０を表面１０ａ側からエッチングして、画素間分離部３０が形成される予定領域に貫通孔を形成する。このエッチングはドライエッチングで行う。
次に、製造装置は、半導体基板１０の表面１０ａ上にシリコン酸化膜（ＳｉＯ）を成膜して、半導体基板１０に設けられた貫通孔内を埋め込む。次に、製造装置は、成膜したシリコン酸化膜にＣＭＰ処理を施して、貫通孔以外の領域からシリコン酸化膜を除去する。これにより、貫通孔内にのみシリコン酸化膜が残されて、半導体基板１０に画素間分離部３０が形成される。
次に、図５０Ａ及び図５０Ｂに示すように、製造装置は、半導体基板１０にパターニング・加工を施して、半導体基板１０に第１突出部３１と第２突出部３２とを形成する（ステップＳＴ３２）。例えば、製造装置は、半導体基板１０を表面１０ａ側からエッチングして、第１突出部３１が形成される予定領域と、第２突出部３２が形成される予定領域とに貫通孔を形成する。このエッチングは、ドライエッチングである。
次に、製造装置は、半導体基板１０の表面１０ａ上にシリコン酸化膜（ＳｉＯ）を成膜して、半導体基板１０に設けられた貫通孔内を埋め込む。次に、製造装置は、成膜したシリコン酸化膜にＣＭＰ処理を施して、貫通孔以外の領域からシリコン酸化膜を除去する。これにより、貫通孔内にのみシリコン酸化膜が残されて、半導体基板１０に第１突出部３１と第２突出部３２とが形成される。このような工程を経て、図４６から図４８に示した画素２１Ｐが完成する。
なお、図４９Ａから図５０Ｂに示した画素２１Ｐの製造方法では、画素間分離部３０を形成した後で、第１突出部３１及び第２突出部３２を形成することを説明した。しかしながら、画素２１Ｐの製造方法は、これに限定されない。第１突出部３１及び第２突出部３２を先に形成し、その後で、画素間分離部３０を形成してもよい。このような方法であっても、図４６から図４８に示した画素２１Ｐを製造可能である。
（実施形態４の効果）
以上説明したように、本開示の実施形態４に係る撮像装置１は、光が入射する裏面１０ｂと、裏面１０ｂの反対側に位置する表面１０ａとを有する半導体基板１０と、半導体基板１０に設けられ、光に対して光電変換を行う複数の画素２１Ｐと、半導体基板１０に設けられ、複数の画素２１Ｐのうち隣り合う一方の画素２１Ｐと他方の画素２１Ｐとの間を分離する画素間分離部３０と、半導体基板１０に設けられ、画素間分離部３０から画素２１Ｐの内側へ突出する第１突出部３１と、半導体基板１０において第１突出部３１と向かい合う位置に設けられ、画素間分離部３０から画素２１Ｐの内側へ突出する第２突出部３２と、を備える。第１突出部３１と第２突出部３２は、裏面１０ｂには存在せず、表面１０ａに存在する。第１突出部３１と第２突出部３２との間に空隙３５が存在する。
これによれば、光が入射する裏面１０ｂでは、第１突出部３１及び第２突出部３２に光は当たらない。これにより、光の反射や散乱を抑制することができ、第１突出部３１及び第２突出部３２に光が当たって散乱光が発生することを抑制することができるので、画素２１Ｐ間で混色が発生することを抑制することができる。
また、半導体基板１０の厚さ方向（例えば、Ｚ軸方向）からの平面視で、半導体基板１０の表面１０ａにおける空隙３５の中央位置３５ｃは、画素２１Ｐの中心部よりも、転送ゲートＴＧから遠い側に位置する。オーバーフローパスとして機能する空隙３５は、転送ゲートＴＧら遠ざけて配置されている。これにより、オーバーフローパスのポテンシャルが転送ゲートＴＧのバイアスに影響されて意図せず変動することを抑制することができる。
（変形例）
（１）変形例１
図５１は、本開示の実施形態４の変形例１に係る画素２１Ｑを示す平面図である。図５１は、半導体基板１０の表面１０ａ側から画素２１Ｑを見た図である。図５１に示すように、実施形態４の変形例１に係る画素２１Ｑでは、半導体基板１０の厚さ方向からの平面視で、第１突出部３１の線幅（図５１では、Ｘ軸方向の長さ）と、第２突出部３２の線幅（図５１では、Ｘ軸方向の長さ）は、画素間分離部３０の線幅よりも細い。太い線幅よりも細い線幅の方が、エッチングレートが遅くなる傾向がある。したがって、図５１に示す画素２１Ｑを形成する工程では、半導体基板１０の表面１０ａ側からパターニング、加工を施すことで、画素間分離部３０と、第１突出部３１及び第２突出部３２を一括で形成することが可能である。
（２）変形例２
図５２は、本開示の実施形態４の変形例２に係る画素２１Ｒを示す平面図である。図５２は、半導体基板１０の表面１０ａ側から画素２１Ｒを見た図である。図５２に示すように、画素２１Ｒでは、転送ゲートＴＧ１、ＴＧ２の下辺（すなわち、Ｙ軸方向における、画素中心側の端辺）が、第２突出部３２の第２先端部３２１よりも下側に位置する。
このような構成であっても、上記の実施形態４と同様に、第１突出部３１及び第２突出部３２は、受光面である半導体基板１０の裏面１０ｂには存在しないので、第１突出部３１及び第２突出部３２による光の散乱や反射が抑えられる。画素２１Ｒに入射した光は、反射や散乱が抑えられた状態で、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２に入射することができる。
ただし、オーバーフローパスのポテンシャルの観点では、転送ゲートＴＧ１、ＴＧ２の下辺（すなわち、Ｙ軸方向における、画素中心側の端辺）は、第２突出部３２の第２先端部３２１と同じ高さに位置することが好ましく、図４７に示したように、第２突出部３２の第２先端部３２１よりも上側に位置することがさらに好ましい。これにより、オーバーフローパスを転送ゲートＴＧ１、ＴＧ２から遠ざけることができるので、オーバーフローパスのポテンシャルが転送ゲートＴＧ１、ＴＧ２のバイアスに影響されて意図せず変動することを抑制することができる。
＜その他の実施形態＞
上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
例えば、上記の実施形態において、半導体基板１０は、２つ以上の半導体基板を貼り合わせた積層基板であってもよい。積層基板のうち、第１半導体基板に画素領域１２が設けられ、第１半導体基板に層間絶縁膜等を介して積層、接合された第２半導体基板に増幅トランジスタＡＭＰ（図１参照）等の画素トランジスタと各種回路（例えば、図１に示した垂直駆動回路１３、カラム信号処理回路１４、水平駆動回路１５、出力回路１６及び制御回路１７等）とが設けられていてもよい。
あるいは、積層基板のうち、第１半導体基板に画素領域１２が設けられ、第２半導体基板に増幅トランジスタＡＭＰ（図１参照）等の画素トランジスタと上記各種回路の一部とが設けられ、第２半導体基板に層間絶縁膜等を介して積層、接合された第３半導体基板に上記各種回路の他の一部が設けられていてもよい。
また、実施形態１、２、３、４の各構成（変形例を含む）を任意に組み合わせて、本開示の実施形態の構成としてもよい。
例えば、本開示の実施形態４の変形例２の態様は、実施形態４だけでなく、実施形態３にも適用可能である。すなわち、図３０に示した本開示の実施形態３に係る画素２１Ｋにおいて、転送ゲートＴＧ１、ＴＧ２の下辺（すなわち、Ｙ軸方向における、画素中心側の端辺）は、図５２に示したように第２突出部３２の第２先端部３２１よりも下側に位置してもよい。このような構成であっても、図２９に示したように、光が入射する裏面１０ｂでは、画素２１Ｋの中心部に空隙３５を配置することができ、第１突出部３１及び第２突出部３２にできるだけ光を当てないようにすることができる。第１突出部３１及び第２突出部３２に光が当たって散乱光が発生することを抑制することができるので、画素２１Ｋ間で混色が発生することを抑制することができる。
このように、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本開示は以下のような構成も取ることができる。
（１）
光が入射する第１面と、前記第１面の反対側に位置する第２面とを有する半導体基板と、
前記半導体基板に設けられ、前記光に対して光電変換を行う複数の画素と、
前記半導体基板に設けられ、前記複数の画素のうち隣り合う一方の画素と他方の画素との間を分離する画素間分離部と、
前記半導体基板に設けられ、前記画素間分離部から前記画素の内側へ突出する第１突出部と、を備え、
前記第１突出部の第１先端部は、前記第１面側に位置する第１部位を有し、
前記第１部位は、前記画素間分離部と比べて、前記光を吸収する材料又は構造を有する、撮像装置。
（２）
前記第１先端部の全体が、前記画素間分離部と比べて、前記光を吸収する材料又は構造を有する、前記（１）に記載の撮像装置。
（３）
前記第１面において、前記第１突出部の全体が、前記画素間分離部と比べて、前記光を吸収する材料又は構造を有する、前記（１）に記載の撮像装置。
（４）
前記画素間分離部及び前記第１突出部は、前記第１面から前記第２面まで、前記半導体基板を貫通するように設けられている、前記（１）から（３）のいずれか１項に記載の撮像装置。
（５）
前記画素間分離部及び前記第１突出部は、前記第１面から、前記第１面と前記第２面との間の途中の位置まで設けられている、前記（１）から（３）のいずれか１項に記載の撮像装置。
（６）
前記第１突出部の第１先端部は、前記第２面側に位置する第２部位を有し、
前記半導体基板の厚さ方向において、前記第２部位は前記第１部位と異なる位置にある、前記（１）から（５）のいずれか１項に記載の撮像装置。
（７）
前記複数の画素の各々は、第１光電変換部と、第１光電変換部に隣接する第２光電変換部とを有し、
前記半導体基板の厚さ方向からの平面視で、前記第１突出部は、前記第１光電変換部と前記第２光電変換部との間に配置されている、前記（１）から（６）のいずれか１項に記載の撮像装置。
（８）
前記半導体基板の前記第１面側に設けられ、前記画素に前記光を集光させるレンズ体、をさらに備え、
前記第１部位は、前記画素内であって前記レンズ体が前記光を集光させる集光領域にかかるように配置されている、前記（１）から（７）のいずれか１項に記載の撮像装置。
（９）
前記光を吸収する材料は、前記画素間分離部よりも屈折率が高い高屈折率材料、又は、黒色材料である、前記（１）から（８）のいずれか１項に記載の撮像装置。
（１０）
前記光を吸収する構造は凹凸構造である、前記（１）から（８）のいずれか１項に記載の撮像装置。
（１１）
前記半導体基板の厚さ方向からの平面視で、前記第１先端部は、前記第１突出部において前記第１先端部以外の部分よりも線幅が大きい、前記（１）から（１０）のいずれか１項に記載の撮像装置。
（１２）
前記半導体基板において前記第１突出部と向かい合う位置に設けられ、前記画素間分離部から前記画素の内側へ突出する第２突出部、をさらに備え、
前記第１突出部と前記第２突出部との間に空隙が存在する、前記（１）から（１１）のいずれか１項に記載の撮像装置。
（１３）
前記第１先端部及び前記第２突出部の第２先端部がそれぞれ前記第１部位を有する、前記（１２）に記載の撮像装置。
（１４）
光が入射する第１面と、前記第１面の反対側に位置する第２面とを有する半導体基板と、
前記半導体基板に設けられ、前記光に対して光電変換を行う複数の画素と、
前記半導体基板に設けられ、前記複数の画素のうち隣り合う一方の画素と他方の画素との間を分離する画素間分離部と、
前記半導体基板に設けられ、前記画素間分離部から前記画素の内側へ突出する第１突出部と、
前記半導体基板において前記第１突出部と向かい合う位置に設けられ、前記画素間分離部から前記画素の内側へ突出する第２突出部と、を備え、
前記第１突出部と前記第２突出部との間に空隙が存在し、
前記第１突出部と前記第２突出部とが向かい合う方向において、前記空隙の中央位置は、前記第１面と前記第２面とで互いに異なる、撮像装置。
（１５）
前記半導体基板の前記第１面側に設けられ、前記画素に前記光を集光させるレンズ体、をさらに備え、
前記第１面において、前記空隙の前記中央位置は、前記画素内であって前記レンズ体が前記光を集光させる集光領域に位置する、前記（１４）に記載の撮像装置。
（１６）
前記複数の画素の各々は、
光電変換部と、
前記光電変換部で生成された電荷を電圧信号に変換するフローティングディフュージョンと、
前記光電変換部で生成された電荷を前記フローティングディフュージョンに転送する転送トランジスタと、を有し、
前記半導体基板の厚さ方向からの平面視で、前記第２面における前記空隙の中央位置は、前記第１面における前記空隙の中央位置よりも、前記転送トランジスタから遠い側に位置する、前記（１４）又は（１５）に記載の撮像装置。
（１７）
前記第１突出部及び前記第２突出部の一方は、前記第１突出部及び前記第２突出部の他方よりも線幅が小さい、前記（１４）から（１６）のいずれか１項に記載の撮像装置。
（１８）
光が入射する第１面と、前記第１面の反対側に位置する第２面とを有する半導体基板と、
前記半導体基板に設けられ、前記光に対して光電変換を行う複数の画素と、
前記半導体基板に設けられ、前記複数の画素のうち隣り合う一方の画素と他方の画素との間を分離する画素間分離部と、
前記半導体基板に設けられ、前記画素間分離部から前記画素の内側へ突出する第１突出部と、
前記半導体基板において前記第１突出部と向かい合う位置に設けられ、前記画素間分離部から前記画素の内側へ突出する第２突出部と、を備え、
前記第１突出部と前記第２突出部は、前記第１面には存在せず、前記第２面に存在し、
前記第１突出部と前記第２突出部との間に空隙が存在する、撮像装置。
（１９）
前記複数の画素の各々は、
光電変換部と、
前記光電変換部で生成された電荷を電圧信号に変換するフローティングディフュージョンと、
前記光電変換部で生成された電荷を前記フローティングディフュージョンに転送する転送トランジスタと、を有し、
前記第２面における前記空隙の中央位置は、前記半導体基板の厚さ方向からの平面視で、前記画素の中心部よりも前記転送トランジスタから遠い側に位置する、前記（１８）に記載の撮像装置。
１ 撮像装置
１０ 半導体基板
１０ａ 表面
１０ｂ 裏面
１２ 画素領域
１３ 垂直駆動回路
１４ カラム信号処理回路
１５ 水平駆動回路
１６ 出力回路
１７ 制御回路
２０ 読出回路
２１、２１Ａから２１Ｒ 画素
２２ 水平信号線
２３ 垂直信号線
２４ データ出力信号線
３０ 画素間分離部
３１ 第１突出部
３１ｂ、３１１ｂ、３２１ｂ、３３１ｂ、３４１ｂ 裏面側部位
３１ｓ、３２ｓ 側面
３２ 第２突出部
３２ｂ、３１１ａ、３２１ａ 表面側部位
３３ 第３突出部
３４ 第４突出部
３５ 空隙
３５ｃ 中央位置
３６ 中間第２層
３７ 多結晶シリコン膜
３８ シリコン窒化膜
３９ シリコン酸化膜
４１、４３ 溝部
４２、４４ 材料膜
４７ ピラー
１１０ 光吸収構造
１３５ 酸化膜
１３６ 中間第２層
１３７ 中間第１層
１３７ａ 凹部
１３８ Ｓｉ層
２１０ 光吸収構造
２１２ 半導体層
２４５ 凹凸構造
２４７ ピラー
３１１、３１１´ 第１先端部
３２１、３２１´ 第２先端部
３３１、３４１ 先端部
ＡＭＰ 増幅トランジスタ
ＣＦ カラーフィルタ
ＦＤ、ＦＤ１、ＦＤ２ フローティングディフュージョン
ｇ 段差
ｈ１ 開口部
ｈ２、ｈ３、ｈ４ 貫通孔
ＨＭ１、ＨＭ２ ハードマスク
ＯＣＬ オンチップレンズ
ＰＤ フォトダイオード
ＰＤ１ 第１フォトダイオード
ＰＤ２ 第２フォトダイオード
ＰＤ３ 第３フォトダイオード
ＰＤ４ 第４フォトダイオード
ＲＳＴ リセットトランジスタ
ＳＥＬ 選択トランジスタ
ＴＧ、ＴＧ１、ＴＧ２ 転送ゲート
ＴＲ、ＴＲ１、ＴＲ２ 転送トランジスタ
Ｖ１、Ｖ２ 体積
Ｖｄｄ 電源線

Claims (19)

  1. 光が入射する第１面と、前記第１面の反対側に位置する第２面とを有する半導体基板と、
    前記半導体基板に設けられ、前記光に対して光電変換を行う複数の画素と、
    前記半導体基板に設けられ、前記複数の画素のうち隣り合う一方の画素と他方の画素との間を分離する画素間分離部と、
    前記半導体基板に設けられ、前記画素間分離部から前記画素の内側へ突出する第１突出部と、を備え、
    前記第１突出部の第１先端部は、前記第１面側に位置する第１部位を有し、
    前記第１部位は、前記画素間分離部と比べて、前記光を吸収する材料又は構造を有する、撮像装置。
  2. 前記第１先端部の全体が、前記画素間分離部と比べて、前記光を吸収する材料又は構造を有する、請求項１に記載の撮像装置。
  3. 前記第１面において、前記第１突出部の全体が、前記画素間分離部と比べて、前記光を吸収する材料又は構造を有する、請求項１に記載の撮像装置。
  4. 前記画素間分離部及び前記第１突出部は、前記第１面から前記第２面まで、前記半導体基板を貫通するように設けられている、請求項１に記載の撮像装置。
  5. 前記画素間分離部及び前記第１突出部は、前記第１面から、前記第１面と前記第２面との間の途中の位置まで設けられている、請求項１に記載の撮像装置。
  6. 前記第１突出部の第１先端部は、前記第２面側に位置する第２部位を有し、
    前記半導体基板の厚さ方向において、前記第２部位は前記第１部位と異なる位置にある、請求項１に記載の撮像装置。
  7. 前記複数の画素の各々は、第１光電変換部と、第１光電変換部に隣接する第２光電変換部とを有し、
    前記半導体基板の厚さ方向からの平面視で、前記第１突出部は、前記第１光電変換部と前記第２光電変換部との間に配置されている、請求項１に記載の撮像装置。
  8. 前記半導体基板の前記第１面側に設けられ、前記画素に前記光を集光させるレンズ体、をさらに備え、
    前記第１部位は、前記画素内であって前記レンズ体が前記光を集光させる集光領域にかかるように配置されている、請求項１に記載の撮像装置。
  9. 前記光を吸収する材料は、前記画素間分離部よりも屈折率が高い高屈折率材料、又は、黒色材料である、請求項１に記載の撮像装置。
  10. 前記光を吸収する構造は凹凸構造である、請求項１に記載の撮像装置。
  11. 前記半導体基板の厚さ方向からの平面視で、前記第１先端部は、前記第１突出部において前記第１先端部以外の部分よりも線幅が大きい、請求項１に記載の撮像装置。
  12. 前記半導体基板において前記第１突出部と向かい合う位置に設けられ、前記画素間分離部から前記画素の内側へ突出する第２突出部、をさらに備え、
    前記第１突出部と前記第２突出部との間に空隙が存在する、請求項１に記載の撮像装置。
  13. 前記第１先端部及び前記第２突出部の第２先端部がそれぞれ前記第１部位を有する、請求項１２に記載の撮像装置。
  14. 光が入射する第１面と、前記第１面の反対側に位置する第２面とを有する半導体基板と、
    前記半導体基板に設けられ、前記光に対して光電変換を行う複数の画素と、
    前記半導体基板に設けられ、前記複数の画素のうち隣り合う一方の画素と他方の画素との間を分離する画素間分離部と、
    前記半導体基板に設けられ、前記画素間分離部から前記画素の内側へ突出する第１突出部と、
    前記半導体基板において前記第１突出部と向かい合う位置に設けられ、前記画素間分離部から前記画素の内側へ突出する第２突出部と、を備え、
    前記第１突出部と前記第２突出部との間に空隙が存在し、
    前記第１突出部と前記第２突出部とが向かい合う方向において、前記空隙の中央位置は、前記第１面と前記第２面とで互いに異なる、撮像装置。
  15. 前記半導体基板の前記第１面側に設けられ、前記画素に前記光を集光させるレンズ体、をさらに備え、
    前記第１面において、前記空隙の前記中央位置は、前記画素内であって前記レンズ体が前記光を集光させる集光領域に位置する、請求項１４に記載の撮像装置。
  16. 前記複数の画素の各々は、
    光電変換部と、
    前記光電変換部で生成された電荷を電圧信号に変換するフローティングディフュージョンと、
    前記光電変換部で生成された電荷を前記フローティングディフュージョンに転送する転送トランジスタと、を有し、
    前記半導体基板の厚さ方向からの平面視で、前記第２面における前記空隙の中央位置は、前記第１面における前記空隙の中央位置よりも、前記転送トランジスタから遠い側に位置する、請求項１４に記載の撮像装置。
  17. 前記第１突出部及び前記第２突出部の一方は、前記第１突出部及び前記第２突出部の他方よりも線幅が小さい、請求項１４に記載の撮像装置。
  18. 光が入射する第１面と、前記第１面の反対側に位置する第２面とを有する半導体基板と、
    前記半導体基板に設けられ、前記光に対して光電変換を行う複数の画素と、
    前記半導体基板に設けられ、前記複数の画素のうち隣り合う一方の画素と他方の画素との間を分離する画素間分離部と、
    前記半導体基板に設けられ、前記画素間分離部から前記画素の内側へ突出する第１突出部と、
    前記半導体基板において前記第１突出部と向かい合う位置に設けられ、前記画素間分離部から前記画素の内側へ突出する第２突出部と、を備え、
    前記第１突出部と前記第２突出部は、前記第１面には存在せず、前記第２面に存在し、
    前記第１突出部と前記第２突出部との間に空隙が存在する、撮像装置。
  19. 前記複数の画素の各々は、
    光電変換部と、
    前記光電変換部で生成された電荷を電圧信号に変換するフローティングディフュージョンと、
    前記光電変換部で生成された電荷を前記フローティングディフュージョンに転送する転送トランジスタと、を有し、
    前記第２面における前記空隙の中央位置は、前記半導体基板の厚さ方向からの平面視で、前記画素の中心部よりも前記転送トランジスタから遠い側に位置する、請求項１８に記載の撮像装置。
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