JP2024013924A - 半導体モジュール - Google Patents

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Abstract

【課題】第１半導体素子および第２半導体素子での電流アンバランスを抑制する。【解決手段】半導体モジュール１は、絶縁基板２１と、絶縁基板２１上の導電パターン１２と、第１入力電極、第１出力電極および第１制御電極を有する導電パターン１２上の第１半導体素子４１と、第２入力電極、第２出力電極および第２制御電極を有する導電パターン１２上の第２半導体素子４２と、第１出力電極に第１配線を介して電気的に接続される第１集電部と、第２出力電極に第２配線を介して電気的に接続される第２集電部と、を備え、第１半導体素子４１および第２半導体素子４２のそれぞれは、スイッチング素子およびダイオードの両方を含み、導電パターン１２を挟んで反対側に第１集電部と第２集電部とが設けられ、第１出力電極から第１集電部までの電流経路長と、第２出力電極から第２集電部までの電流経路長とは、等しい。【選択図】図１

Description

本開示は、半導体モジュールに関する。
例えばインバーター装置等の電力変換装置に用いられる半導体モジュールが知られている。当該半導体モジュールは、例えば、ＩＧＢＴ(Insulated Gate Bipolar Transistor)、パワーＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)、ＰｉＮダイオード、ＳＢＤ（ショットキーバリアダイオード）等を含む半導体素子を有する。かかる半導体モジュールの一例として、特許文献１に記載の半導体装置が挙げられる。
特許文献１に記載の半導体装置は、ＭＯＳＦＥＴである複数の半導体素子と、外部電極とを備える。各半導体素子は、下面にドレイン電極が形成され、上面にソース電極およびゲート電極が形成される。ソース電極は、外部電極に電気的に接続される。また、当該半導体装置では、複数の半導体素子が金属ブロック上に一列に配置されている。
特開２００５－２５２３０５号公報
特許文献１では、複数の半導体素子が金属ブロック上に一列に配置されており、このため、外部電極に近い半導体素子と外部電極に遠い半導体素子とが存在する。したがって、複数の半導体素子間で、外部電極への電流経路長が異なる。それゆえ、内部抵抗およびインダクタンスが不均一になり、よって、複数の半導体素子間で電流アンバランスが生じるおそれがある。
以上の課題を解決するために、本開示の好適な態様に係る半導体モジュールは、絶縁基板と、前記絶縁基板上の導電パターンと、第１入力電極、第１出力電極および第１制御電極を有する前記導電パターン上の第１半導体素子と、第２入力電極、第２出力電極および第２制御電極を有する前記導電パターン上の第２半導体素子と、前記第１出力電極に第１配線を介して電気的に接続される第１集電部と、前記第２出力電極に第２配線を介して電気的に接続される第２集電部と、を備え、前記第１半導体素子および前記第２半導体素子のそれぞれは、スイッチング素子およびダイオードの両方を含み、前記導電パターンを挟んで反対側に前記第１集電部と前記第２集電部とが設けられ、前記第１出力電極から前記第１集電部までの電流経路長と、前記第２出力電極から前記第２集電部までの電流経路長とは、等しい。
本発明によれば、第１半導体素子および第２半導体素子での電流アンバランスを抑制することができる。このため、第１半導体素子と第２半導体素子とでの温度の偏りが抑制される。よって、半導体モジュールの信頼性を向上させることができる。
本実施形態の半導体モジュールの平面図である。 図１の半導体モジュール１のＡ―Ａ線断面図である。 図１の半導体モジュール１のＢ―Ｂ線断面図である。 図１に示す第１ユニットおよび第２ユニットで構成される回路構成図である。 図１に示す第１ユニットおよび第２ユニットの平面図である。 図５に示す第１ユニットの導電パターンの平面図である。 図５に示す第２ユニットの導電パターンの平面図である。 図１に示す第１接続配線の平面図である。 図１に示す第２接続配線の平面図である。 上アームにおける電流の流れを説明するための図である。 下アームにおける電流の流れを説明するための図である。 第２実施形態の半導体モジュールの平面図である。 図１２に示す第１接続配線の平面図である。 図１２に示す第２接続配線の平面図である。 上アームにおける電流の流れを説明するための図である。 下アームにおける電流の流れを説明するための図である。
以下、添付図面を参照しながら本開示に係る好適な実施形態を説明する。なお、図面において各部の寸法および縮尺は実際と適宜に異なり、理解を容易にするために模式的に示している部分もある。また、本開示の範囲は、以下の説明において特に本開示を限定する旨の記載がない限り、これらの形態に限られない。
以下の説明においては、便宜上、互いに直交するＸ軸、Ｙ軸およびＺ軸を適宜に用いる。また、以下では、Ｘ軸に沿う一方向がＸ１方向であり、Ｘ１方向とは反対の方向がＸ２方向である。Ｙ軸に沿う一方向がＹ１方向であり、Ｙ１方向とは反対の方向がＹ２方向である。Ｚ軸に沿う一方向がＺ１方向であり、Ｚ１方向とは反対の方向がＺ２方向である。また、Ｘ軸およびＹ軸に沿った平面をＸ－Ｙ平面とする。Ｚ１方向を「上方」とし、Ｚ２方向を「下方」とする。また、「要素α上の要素β」とは、要素βが要素αの上方に位置することを意味する。したがって、「要素α上の要素β」とは、要素βが要素αに直接的に接触している場合のみならず、要素αと要素βとが離間している場合も含む。また、要素αと要素βとの「電気的に接続」は、要素αと要素βとが直接的に接合されることで導通する構成のほか、要素αと要素βとが他の導電体を介して間接的に導通する構成も含まれる。また、本明細書に記載の「要素αと要素βとが等しい」とは、要素αと要素βとが実質的に等しいことを意味し、作用効果を逸脱しない範囲での製造誤差等を含む。
１．半導体モジュール１
１－１．半導体モジュール１の概要
図１は、本実施形態の半導体モジュール１の平面図である。図２は、図１の半導体モジュール１のＡ―Ａ線断面図である。図３は、図１の半導体モジュール１のＢ―Ｂ線断面図である。図１、２および３に示す半導体モジュール１は、例えばパワーモジュール等の電力変換装置として用いられる。
図１、２および３に示す半導体モジュール１は、ケース２０と、第１ユニット１０ａと、第２ユニット１０ｂと、第１接続配線３０ａと、第２接続配線３０ｂとを有する。第１接続配線３０ａは第１ユニット１０ａの集電部と第２ユニット１０ｂの導電パターンを電気的に接続するための「接続配線」に相当する。第１ユニット１０ａ、第２ユニット１０ｂ、第１接続配線３０ａおよび第２接続配線３０ｂは、図示はしないが、樹脂等によりモールドされている。
図１、２および３に示すように、ケース２０は、放熱基板２１と、側壁部２２とを有する。放熱基板２１は、第１ユニット１０ａおよび第２ユニット１０ｂのベースとして機能する平板状の基板である。放熱基板２１は、その主面としての上面２１１を有する。なお、上面２１１の法線方向からみることを「平面視」とする。また、放熱基板２１の厚さ方向は、Ｚ軸に沿う方向に平行である。
放熱基板２１は、熱伝導性に優れる材料で形成される。放熱基板２１の材料としては、例えば、銅、アルミニウム等の金属または合金等が挙げられる。また、上面２１１には、第１ユニット１０ａおよび第２ユニット１０ｂが配置される。なお、上面２１１には、耐食性の向上のため、ニッケル等の金属または合金をめっき処理してもよい。また、図１に示す例では、放熱基板２１の平面視での形状は、Ｘ軸に沿った方向を長手方向とする四角形状であるが、これは一例であり、適宜所望の形状とすることができる。
上面２１１には、側壁部２２が接合される。図１に示す例では、側壁部２２の平面視での形状は、放熱基板２１の外縁に沿った四角形の枠状である。側壁部２２は、Ｘ軸に沿った方向を長手方向とする。なお、図１に示す側壁部２２の平面視での形状は一例であり、放熱基板２１の形状に応じて適宜所望の形状とすることができる。また、側壁部２２は、例えば樹脂等によって成形され、接着剤を介して放熱基板２１に接合される。
側壁部２２の上縁には、側壁部２２の外側に向かって側壁部２２から突出する複数の突出片２３が配置される。複数の突出片２３は、側壁部２２の長手方向で対向する壁部に配置される。各突出片２３は、側壁部２２と一体で形成される樹脂の板状部材である。また、側壁部２２は、その内壁面の途中に、Ｘ－Ｙ平面に平行な段差面２２１を有する。段差面２２１の平面視での形状は、Ｘ軸に沿った方向を長手方向とする四角形の枠状である。
かかる側壁部２２には、第１ユニット１０ａおよび第２ユニット１０ｂに電流を入出力するための各種端子が配置される。具体的には、側壁部２２には、正側電源端子Ｐ、負側電源端子Ｎ、および出力端子Ｏが配置される。正側電源端子Ｐは、直流電源の正極側に接続される。負側電源端子Ｎは、直流電源の負極側に接続される。正側電源端子Ｐおよび負側電源端子Ｎは、第１ユニット１０ａおよび第２ユニット１０ｂに対してＸ２方向に配置される。出力端子Ｏは、第１ユニット１０ａおよび第２ユニット１０ｂに対してＸ１方向に配置される。
正側電源端子Ｐは、第１端子Ｐ１と第２端子Ｐ２とを有する。第１端子Ｐ１は、突出片２３上に配置される。第２端子Ｐ２は、段差面２２１上に配置される。第２端子Ｐ２は、側壁部２２を貫通する貫通電極Ｐ３を介して第１端子Ｐ１に電気的に接続される。また、負側電源端子Ｎは、第１端子Ｎ１と第２端子Ｎ２とを有する。第１端子Ｎ１は、突出片２３上に配置される。第２端子Ｎ２は、段差面２２１上に配置される。第２端子Ｎ２は、側壁部２２を貫通する貫通電極Ｎ３を介して第１端子Ｎ１に電気的に接続される。また、出力端子Ｏは、２つの第１端子Ｏ１と、２つの第２端子Ｏ２とを有する。各第１端子Ｏ１は、突出片２３上に配置される。第２端子Ｏ２は、段差面２２１上に配置される。第２端子Ｏ２は、側壁部２２を貫通する貫通電極Ｏ３を介して２つの第１端子Ｏ１電気的に接続される。
また、段差面２２１のうちＸ軸に沿った部分には、補助エミッタ端子Ｅ１およびＥ２と、制御端子Ｇ１およびＧ２が配置される。補助エミッタ端子Ｅ１、および制御端子Ｇ１は、第１ユニット１０ａおよび第２ユニット１０ｂに対してＹ１方向に配置される。また、補助エミッタ端子Ｅ２、および制御端子Ｇ２は、第１ユニット１０ａおよび第２ユニット１０ｂに対してＹ２方向に配置される。
第１ユニット１０ａおよび第２ユニット１０ｂは、ケース２０内に収容される。第１ユニット１０ａおよび第２ユニット１０ｂは、Ｘ１方向に一例に並ぶ。なお、図１、２および３に示す第１ユニット１０ａおよび第２ユニット１０ｂの個数は、一例であり、必要に応じた個数を設置することができる。
図２および図３に示すように、第１ユニット１０ａおよび第２ユニット１０ｂの各下面には、金属板１９が接合される。金属板１９は、図示しない接合材を介して放熱基板２１の上面２１１に接合される。
本実施形態では、第１ユニット１０ａおよび第２ユニット１０ｂのそれぞれは、ＩＧＢＴ(Insulated Gate Bipolar Transistor)とＦＷＤ(Free Wheeling Di ode)の機能を一体化したＲＣ(Reverse Conducting)-ＩＧＢＴを含む。ＲＣ-ＩＧＢＴによれば、ＩＧＢＴとＦＷＤとが別体である場合に比べ、ユニットの面積が縮小されるため、より高密度な実装が可能である。よって、電流定格を拡大することが可能である。
なお、第１ユニット１０ａおよび第２ユニット１０ｂは例えばＩＧＢＴ以外の、ボディーダイオードがＩＧＢＴとダイオードが一体に形成されたＲＣ－ＩＧＢＴのダイオードと同様ＦＷＤとして機能する、パワーＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)等のスイッチング素子を含んでもよい。
図１、２および３に示す第１接続配線３０ａおよび第２接続配線３０ｂは、第１ユニット１０ａおよび第２ユニット１０ｂのＺ１方向に配置される。第１接続配線３０ａおよび第２接続配線３０ｂのそれぞれは、第１ユニット１０ａおよび第２ユニット１０ｂに電気的に接続される。第１接続配線３０ａおよび第２接続配線３０ｂは、第１ユニット１０ａおよび第２ユニット１０ｂとの接続部分以外は、第１ユニット１０ａおよび第２ユニット１０ｂに対して離間している。第１接続配線３０ａおよび第２接続配線３０ｂは、例えば、板状のリードフレームで構成される。ただし、帯状に形成された可撓性のリボンケーブルにより、第１接続配線３０ａおよび第２接続配線３０ｂが構成されてもよい。
１－２．回路構成
図４は、図１に示す第１ユニット１０ａおよび第２ユニット１０ｂで構成される回路構成図である。図４に示すように、第１ユニット１０ａは、インバーターの上アームＡを構成し、第２ユニット１０ｂは、インバーターの下アームＢを構成する。第１ユニット１０ａと第２ユニット１０ｂとは直列に接続される。
第１ユニット１０ａは、トランジスターＴ１とダイオードＤ１とを含む。第２ユニット１０ｂは、トランジスターＴ２とダイオードＤ２とを含む。本例では、トランジスターＴ１、およびトランジスターＴ１と逆並列に接続されたダイオードＤ１と、トランジスターＴ２、およびトランジスターＴ２と逆並列に接続されたダイオードＤ２とのそれぞれは、一体化されたＲＣ－ＩＧＢＴである。
トランジスターＴ１およびＴ２のそれぞれは、コレクタ、エミッタおよびゲートを有する。トランジスターＴ１のコレクタは、正側電源端子Ｐに接続されている。トランジスターＴ２のエミッタは、負側電源端子Ｎに接続されている。トランジスターＴ１のエミッタとトランジスターＴ２のコレクタとの接続点は、交流の出力端子Ｏに接続されている。また、トランジスターＴ１のエミッタは、補助エミッタ端子Ｅ１に接続される。トランジスターＴ２のエミッタは、補助エミッタ端子Ｅ２に接続される。また、トランジスターＴ１のゲートは、制御端子Ｇ１に接続される。トランジスターＴ２のゲートは、制御端子Ｇ２に接続される。
１－３．第１ユニット１０ａおよび第２ユニット１０ｂ
図５は、図１に示す第１ユニット１０ａおよび第２ユニット１０ｂの平面図である。図５に示すように、第１ユニット１０ａおよび第２ユニット１０ｂは、中心Ｃ０を挟んで配置される。中心Ｃ０は、半導体モジュール１の平面視での中心である。また、中心Ｃ０は、第１ユニット１０ａと第２ユニット１０ｂとの間の中間点でもある。さらには、中心Ｃ０は、ケース２０の平面視での中心でもある。第１ユニット１０ａは、中心Ｃ０に対してＸ２方向に配置され、第２ユニット１０ｂは、中心Ｃ０に対してＸ１方向に配置される。第１ユニット１０ａと第２ユニット１０ｂとは、Ｙ軸に沿った半導体モジュール１の中心線に対してほぼ線対称な構造である。
図５に示すように、第１ユニット１０ａおよび第２ユニット１０ｂのそれぞれは、絶縁基板１１の上面に、導電パターン１２と、第１出力用導電パターン１３と、第２出力用導電パターン１４と、制御用導電パターン１６と、第１補助エミッタ用導電パターン１５と、第２補助エミッタ用導電パターン１７と、を有する。さらに、第１ユニット１０ａおよび第２ユニット１０ｂのそれぞれは、第１半導体素子４１と、第２半導体素子４２と、第３半導体素子４３と、第４半導体素子４４と、を有する。また、第１ユニット１０ａは、負側端子用導電パターン１８を有する。
第１ユニット１０ａおよび第２ユニット１０ｂの各絶縁基板１１の平面視での形状は、図示の例では四角形である。図２および図３に示すように、各絶縁基板１１は、前述の金属板１９上に配置される。各絶縁基板１１は、絶縁性を有する。各絶縁基板１１の材料としては、例えば、酸化アルミニウム等のセラミックス、およびエポキシ樹脂等の樹脂等が挙げられる。
各ユニット上のパターンは導電性を有し、例えば、銅、アルミニウム等の金属または合金等で形成される。これらパターンは、互いに、電気的に離間している。これらパターンの各厚さは、特に限定されないが、例えば０．１ｍｍ以上２．０ｍｍ以下である。これらパターンの厚さは、一様である。
図６は、図５に示す第１ユニット１０ａの導電パターン１２の平面図である。図６に示すように、第１ユニット１０ａの導電パターン１２は、配置部１２１と第１接続部１２２とを有する。配置部１２１上には、第１半導体素子４１、第２半導体素子４２、第３半導体素子４３および第４半導体素子４４が配置される。具体的には、配置部１２１の外縁に沿った仮想的な四角形Ｓ１の四隅に、第１半導体素子４１、第２半導体素子４２、第３半導体素子４３および第４半導体素子４４が配置される。配置部１２１は、平面視で絶縁基板１１の中央に位置する。配置部１２１は、第１出力用導電パターン１３と第２出力用導電パターン１４との間に配置される。また、第１接続部１２２は、配置部１２１の中央付近からＸ２方向に延びた後、Ｙ１方向に延びる。図５に示すように、第１接続部１２２は、複数のワイヤー５５１を介して正側電源端子Ｐに電気的に接続される。
また、図６に示すように、第１ユニット１０ａの導電パターン１２は、入力部Ｃ１を有する。入力部Ｃ１は、配置部１２１の平面視での中心である。入力部Ｃ１は、ワイヤー５５１および第１接続部１２２を介して正側電源端子Ｐに電気的に接続される。また、第１ユニット１０ａの導電パターン１２は、２つのスリット１２５を有する。このため、第１接続部１２２は、配置部１２１と離間してＸ２方向に延びる部分を有する。
図７は、図５に示す第２ユニット１０ｂの導電パターン１２の平面図である。図７に示すように、第２ユニット１０ｂの導電パターン１２は、配置部１２１と第２接続部１２３とを有する。配置部１２１上には、第１半導体素子４１、第２半導体素子４２、第３半導体素子４３および第４半導体素子４４が配置される。具体的には、配置部１２１の外縁に沿った仮想的な四角形Ｓ１の四隅に、第１半導体素子４１、第２半導体素子４２、第３半導体素子４３および第４半導体素子４４が配置される。配置部１２１は、平面視で絶縁基板１１の中央に位置する。配置部１２１は、第１出力用導電パターン１３と第２出力用導電パターン１４との間に配置される。また、第２接続部１２３は、配置部１２１の中央付近からＸ１方向に延びた後、Ｙ１方向およびＹ２方向の双方に延びる。図５に示すように、第２接続部１２３は、複数のワイヤー５５２を介して出力端子Ｏに電気的に接続される。
また、図７に示すように、第２ユニット１０ｂの導電パターン１２は、入力部Ｃ１を有する。入力部Ｃ１は、配置部１２１の平面視での中心である。入力部Ｃ１は、ワイヤー５５２および第２接続部１２３を介して出力端子Ｏに電気的に接続される。また、第２ユニット１０ｂの導電パターン１２は、２つのスリット１２５を有する。このため、第２接続部１２３は、配置部１２１と離間してＸ１方向に延びる部分を有する。また、第２ユニット１０ｂの導電パターン１２には、導電パターン１２と図１に示す第１接続配線３０ａとの接続のための端子接合部１２０が設けられる。
図６および７に示すように、第１出力用導電パターン１３および第２出力用導電パターン１４は、平面視で導電パターン１２を挟んで反対側に配置される。第１出力用導電パターン１３は、導電パターン１２に対してＹ１方向に配置される。第２出力用導電パターン１４は、導電パターン１２に対してＹ２方向に配置される。第１出力用導電パターン１３および第２出力用導電パターン１４のそれぞれは、Ｘ軸に沿った長尺なパターンである。
図５に示すように、第１出力用導電パターン１３の長手方向の両端には、２つの第１集電部１３０ａおよび１３０ｂが配置される。また図５に示す第２出力用導電パターン１４の長手方向の両端には、２つの第２集電部１４０ａおよび１４０ｂが配置される。第１ユニット１０ａの第１集電部１３０ａおよび１３０ｂ、第２集電部１４０ａおよび１４０ｂは図１に示す第１接続配線３０ａに接続される。第２ユニット１０ｂの第１集電部１３０ａおよび１３０ｂ、第２集電部１４０ａおよび１４０ｂは図１に示す第２接続配線３０ｂに接続される。
２つの第１集電部１３０ａおよび１３０ｂと、２つの第２集電部１４０ａおよび１４０とは、平面視で導電パターン１２を挟んで反対側に配置される。２つの第１集電部１３０ａおよび１３０ｂは、導電パターン１２に対してＹ１方向に配置される。２つの第２集電部１４０ａおよび１４０ｂは、導電パターン１２に対してＹ２方向に配置される。
第１集電部１３０ａは、第１半導体素子４１に近い位置に設けられる。第１集電部１３０ａには、主に、第１半導体素子４１からの電流が集電する。第１集電部１３０ｂは、第３半導体素子４３に近い位置に設けられる。第１集電部１３０ｂには、主に、第３半導体素子４３からの電流が集電する。第２集電部１４０ａは、第２半導体素子４２に近い位置に設けられる。第２集電部１４０ａには、主に、第２半導体素子４２からの電流が集電する。第２集電部１４０ｂは、第４半導体素子４４に近い位置に設けられる。第２集電部１４０ｂには、主に、第４半導体素子４４からの電流が集電する。
図５に示すように、第１補助エミッタ用導電パターン１５、制御用導電パターン１６および第２補助エミッタ用導電パターン１７は、各ユニットにおいて、導電パターン１２よりも中心Ｃ０に近い。第１ユニット１０ａの第１補助エミッタ用導電パターン１５、制御用導電パターン１６および第２補助エミッタ用導電パターン１７は、第１ユニット１０ａの導電パターン１２よりもＸ１方向に配置される。第２ユニット１０ｂの第１補助エミッタ用導電パターン１５、制御用導電パターン１６および第２補助エミッタ用導電パターン１７は、第２ユニット１０ｂの導電パターン１２よりもＸ２方向に配置される。
第１補助エミッタ用導電パターン１５は、Ｘ軸に沿った長尺なパターンである。第１補助エミッタ用導電パターン１５は、Ｘ軸に沿った半導体モジュール１の中心線上に配置される。
制御用導電パターン１６は、平面視でＦ字状である。制御用導電パターン１６は、Ｙ軸に沿って延びる長尺な部分と、当該部分からＸ軸に沿って延びる２つの長尺な部分とを有する。当該２つの長尺な部分は、第１補助エミッタ用導電パターン１５を挟むように配置される。第１ユニット１０ａの制御用導電パターン１６は、ワイヤー５６を介して制御端子Ｇ１に電気的に接続される。第２ユニット１０ｂの制御用導電パターン１６は、ワイヤー５６を介して制御端子Ｇ２に電気的に接続される。
第２補助エミッタ用導電パターン１７は、Ｙ軸に沿った長尺なパターンである。第１ユニット１０ａの第２補助エミッタ用導電パターン１７は、第１ユニット１０ａの制御用導電パターン１６よりもＹ２方向に配置される。第２ユニット１０ｂの第２補助エミッタ用導電パターン１７は、第２ユニット１０ｂの制御用導電パターン１６よりもＹ１方向に配置される。
第１ユニット１０ａの第２補助エミッタ用導電パターン１７はワイヤー５７を介して第２ユニット１０ｂの第１補助エミッタ用導電パターン１５に電気的に接続される。第２ユニット１０ｂの第２補助エミッタ用導電パターン１７はワイヤー５７を介して第１ユニット１０ａの第１補助エミッタ用導電パターン１５に電気的に接続される。
また、第１ユニット１０ａの第２補助エミッタ用導電パターン１７は、ワイヤー５８を介して補助エミッタ端子Ｅ２に電気的に接続される。第２ユニット１０ｂの第２補助エミッタ用導電パターン１７は、ワイヤー５８を介して補助エミッタ端子Ｅ１に電気的に接続される。
第１ユニット１０ａの負側端子用導電パターン１８は、導電パターン１２に対してＸ２方向に配置される。負側端子用導電パターン１８は、複数のワイヤー５５３を介して負側電源端子Ｎに電気的に接続されている。また、負側端子用導電パターン１８には、負側端子用導電パターン１８と図１に示す第２接続配線３０ｂとの接続のための端子接合部１８０が設けられる。
第１半導体素子４１、第２半導体素子４２、第３半導体素子４３および第４半導体素子４４は、導電パターン１２に電気的に接続される。第１半導体素子４１、第２半導体素子４２、第３半導体素子４３および第４半導体素子４４は、各ユニット内において分散配置される。具体的には、入力部Ｃ１から各半導体素子の距離が等しくなるよう各半導体素子は分散配置される。
第１半導体素子４１および第３半導体素子４３は、Ｘ軸に沿った半導体モジュール１の中心線に対してＹ１方向に配置される。第２半導体素子４２および第４半導体素子４４は、Ｘ軸に沿った半導体モジュール１の中心線に対してＹ２方向に配置される。第１半導体素子４１は、第３半導体素子４３よりも中心Ｃ０に近い。第２半導体素子４２は、第４半導体素子４４よりも中心Ｃ０に近い。
第１半導体素子４１、第２半導体素子４２、第３半導体素子４３および第４半導体素子４４のそれぞれは、例えば、ＲＣ-ＩＧＢＴを含む。４個の第１～第４半導体素子４１～４４におけるＩＧＢＴが相互に並列に接続されることで、図４の上アームＡにおける１個のトランジスターＴ１が構成され、ＦＷＤが相互に並列に接続されることで、図４の上アームＡにおける１個のダイオードＤ１が構成される。
図３に示すように、第１半導体素子４１は、「第１入力電極」としてのコレクタ電極４１１と、「第１制御電極」としてのゲート電極４１２と、「第１出力電極」としてのエミッタ電極４１３とを有する。コレクタ電極４１１は、半導体層の下面に形成された電極であり、例えばはんだまたは焼結材を介して導電パターン１２に接合される。当該下面は、第１半導体素子４１の導電パターン１２に対向する面である。ゲート電極４１２、およびエミッタ電極４１３のそれぞれは、半導体層の上面に形成された電極である。ゲート電極４１２は、エミッタ電極４１３よりも第３半導体素子４３に近いと良い。図５に示すように、ゲート電極４１２は、「制御用配線」としてのワイヤー５１１を介して制御用導電パターン１６に電気的に接続される。エミッタ電極４１３は、「第１配線」としてのワイヤー５１２を介して第１出力用導電パターン１３に電気的に接続される。なお、図５ではエミッタ電極４１３の図示を省略する。また、エミッタ電極４１３は、ワイヤー５１３を介して、第１補助エミッタ用導電パターン１５に電気的に接続される。
図２に示すように、第２半導体素子４２は、「第２入力電極」としてのコレクタ電極４２１と、「第２制御電極」としてのゲート電極４２２と、「第２出力電極」としてのエミッタ電極４２３とを有する。コレクタ電極４２１は、半導体層の下面に形成された電極であり、例えばはんだまたは焼結材を介して導電パターン１２に接続される。当該下面は、第２半導体素子４２の導電パターン１２に対向する面である。ゲート電極４２２、およびエミッタ電極４２３のそれぞれは、半導体層の上面に形成された電極である。ゲート電極４２２は、エミッタ電極４２３より第４半導体素子４４に近いと良い。図５に示すように、ゲート電極４２２は、「制御用配線」としてのワイヤー５２１を介して制御用導電パターン１６に電気的に接続される。エミッタ電極４２３は、「第２配線」としてのワイヤー５２２を介して第２出力用導電パターン１４に電気的に接続される。なお、図５ではエミッタ電極４２３の図示を省略する。また、エミッタ電極４２３は、ワイヤー５２３を介して、第１補助エミッタ用導電パターン１５に電気的に接続される。
図３に示すように、第３半導体素子４３は、「第３入力電極」としてのコレクタ電極４３１と、「第３制御電極」としてのゲート電極４３２と、「第３出力電極」としてのエミッタ電極４３３とを有する。コレクタ電極４３１は、半導体層の下面に形成された電極であり、例えばはんだまたは焼結材を介して導電パターン１２に接続される。当該下面は、第３半導体素子４３の導電パターン１２に対向する面である。ゲート電極４３２、およびエミッタ電極４３３のそれぞれは、半導体層の上面に形成された電極である。ゲート電極４３２は、エミッタ電極４３３よりも第１半導体素子４１に近いと良い。図５に示すように、ゲート電極４３２は、「制御用配線」としてのワイヤー５３１を介して制御用導電パターン１６に電気的に接続される。エミッタ電極４３３は、「第３配線」としてのワイヤー５３２を介して第１出力用導電パターン１３に電気的に接続される。なお、図５ではエミッタ電極４３３の図示を省略する。また、エミッタ電極４３３は、ワイヤー５３３を介して、第１補助エミッタ用導電パターン１５に電気的に接続される。
図２に示すように、第４半導体素子４４は、「第４入力電極」としてのコレクタ電極４４１と、「第４制御電極」としてのゲート電極４４２と、「第４出力電極」としてのエミッタ電極４４３とを有する。コレクタ電極４４１は、半導体層の下面に形成された電極であり、例えばはんだまたは焼結材を介して導電パターン１２に接続される。当該下面は、第４半導体素子４４の導電パターン１２に対向する面である。ゲート電極４４２、およびエミッタ電極４４３のそれぞれは、半導体層の上面に形成された電極である。当該下面は、第４半導体素子４４の導電パターン１２に対向する面である。ゲート電極４４２は、エミッタ電極４４３よりも第２半導体素子４２に近いと良い。図５に示すように、ゲート電極４４２は、「制御用配線」としてのワイヤー５４１を介して制御用導電パターン１６に電気的に接続される。エミッタ電極４４３は、「第４配線」としてのワイヤー５４２を介して第２出力用導電パターン１４に電気的に接続される。なお、図５ではエミッタ電極４４３の図示を省略する。また、エミッタ電極４４３は、ワイヤー５４３を介して、第１補助エミッタ用導電パターン１５に電気的に接続される。
なお、前述の説明の各種ワイヤーのそれぞれは、リボンケーブルまたはリードフレームに置換されてもよい。
図８は、図１に示す第１接続配線３０ａの平面図である。図８に示すように、第１接続配線３０ａは、第１部分３１ａと、第２部分３２ａと、第３部分３３ａと、第４部分３４ａとを有する。第１部分３１ａおよび第２部分３２ａは、Ｘ軸に沿って延びる。第３部分３３ａは、第１部分３１ａと第２部分３２ａとを接続する。第４部分３４ａは、第３部分３３ａからＸ１方向に延びる。
第１部分３１ａは、図５に示す第１ユニット１０ａの第１出力用導電パターン１３に沿って延びる。第１部分３１ａは、平面視で第１出力用導電パターン１３に重なる。図８に示す第２部分３２ａは、図５に示す第１ユニット１０ａの第２出力用導電パターン１４に沿って延びる。第２部分３２ａは、平面視で第２出力用導電パターン１４に重なる。また、図示はしないが、第１部分３１ａおよび第２部分３２ａは、その両端からＺ２方向に延在する部分があり、その部分の先端がそれぞれ第１出力用導電パターン１３の第１集電部１３０ａおよび１３０ｂと第２出力用導電パターン１４の第２集電部１４０ａおよび１４０ｂに接合される。図８に示す第３部分３３ａは、第１部分３１ａおよび第２部分３２ａのそれぞれからＹ軸に沿って延びて、Ｘ１方向に延びた後、Ｙ軸に沿って延びて結合する。当該結合する部分に、第４部分３４ａが接続される。第４部分３４ａの第３部分３３ａとは反対の端部は、図示しないＺ２方向に延在する部分を介し、図５に示す端子接合部１２０に電気的に接続される。
図９は、図１に示す第２接続配線３０ｂの平面図である。図９に示すように、第２接続配線３０ｂは、第１部分３１ｂと、第２部分３２ｂと、第３部分３３ｂと、第４部分３４ｂとを有する。第１部分３１ｂおよび第２部分３２ｂは、Ｘ軸に沿って延びる。第３部分３３ｂは、第１部分３１ｂと第２部分３２ｂとを接続する。第４部分３４ｂは、第３部分３３ｂからＸ２方向に延びる部分を有する。
第１部分３１ｂは、図５に示す第２ユニット１０ｂの第１出力用導電パターン１３に沿って延びる。第１部分３１ｂは、平面視で第１出力用導電パターン１３に重なる。図９に示す第２部分３２ｂは、図５に示す第２ユニット１０ｂの第２出力用導電パターン１４に沿って延びる。第２部分３２ｂは、平面視で第２出力用導電パターン１４に重なる。また、図示はしないが、第１部分３１ｂ及び第２部分３２ｂは、その両端からＺ２方向に延在する部分があり、その部分の先端がそれぞれ第１出力用導電パターン１３の第１集電部１３０ａおよび１３０ｂと第２出力用導電パターン１４の第２集電部１４０ａおよび１４０ｂに接合される。図９に示す第３部分３３ｂは、第１部分３１ｂおよび第２部分３２ｂのそれぞれからＹ軸に沿って延びて、Ｘ２方向に延びた後、Ｙ軸に沿って延びて結合する。当該結合する部分に、第４部分３４ｂが接続される。第４部分３４ｂは、第３部分３３ｂからＸ２方向に延びた後、Ｙ２方向に延びる。第４部分３４ｂの第３部分３３ｂとは反対の端部は、図示しないＺ２方向に延在する部分を介し、図５に示す端子接合部１８０に電気的に接続される
図１０は、上アームにおける電流の流れを説明するための図である。図１１は、下アームにおける電流の流れを説明するための図である。図１０および図１１を参照しつつ、主回路の電流経路、すなわち主電流経路を説明する。
正側電源端子Ｐから出力端子Ｏに電流が流れる場合、図１０中の矢印Ａ１、Ａ２およびＡ３の順に電流が流れた後、図１および８に示す第１接続配線３０ａを経由して、図１０中の矢印Ａ４およびＡ５の順に電流が流れる。具体的には、正側電源端子Ｐ→複数のワイヤー５５１→第１接続部１２２→入力部Ｃ１→第１半導体素子４１、第２半導体素子４２、第３半導体素子４３および第４半導体素子４４→複数のワイヤー５１２、５２２、５３２および５４２→第１出力用導電パターン１３および第２出力用導電パターン１４→第１集電部１３０ａおよび１３０ｂおよび第２集電部１４０ａおよび１４０ｂの順に電流が流れる。そして、図１および８に示す第１接続配線３０ａ→図１０に示す端子接合部１２０→複数のワイヤー５５２→図1に示す出力端子Ｏの順に電流が流れる。この正側電源端子Ｐから出力端子Ｏに電流が流れる場合、正側電源端子Ｐは「入力端子」として機能する。
出力端子Ｏから負側電源端子Ｎに電流が流れる場合、図１１中の矢印Ａ６、Ａ７およびＡ８の順に電流が流れた後、図１および９に示す第２接続配線３０ｂを経由して、図１１中の矢印Ａ９に示す方向に電流が流れる。具体的には、出力端子Ｏ→複数のワイヤー５５２→第２接続部１２３→入力部Ｃ１→第１半導体素子４１、第２半導体素子４２、第３半導体素子４３および第４半導体素子４４→複数のワイヤー５１２、５２２、５３２および５４２→第１出力用導電パターン１３および第２出力用導電パターン１４→第１集電部１３０ａおよび１３０ｂおよび第２集電部１４０ａおよび１４０ｂの順に電流が流れる。そして、図１に示す第２接続配線３０ｂ→図１１に示す端子接合部１８０→複数のワイヤー５５３→負側電源端子Ｎの順に電流が流れる。この出力端子Ｏから負側電源端子Ｎに電流が流れる場合、出力端子Ｏは「入力端子」として機能する。
前述のように、第１集電部１３０ａと第２集電部１４０ａとは、導電パターン１２を挟んで反対側に設けられる。同様に、第１集電部１３０ｂと第２集電部１４０ｂとは、導電パターン１２を挟んで反対側に設けられる。
エミッタ電極４１３から第１出力用導電パターン１３にまでの電流経路長と、エミッタ電極４２３から第２出力用導電パターン１４までの電流経路長と、エミッタ電極４３３から第１出力用導電パターン１３までの電流経路長と、エミッタ電極４４３から第２出力用導電パターン１４までの電流経路長とは、互いに等しい。
そのため、図５および図６に示すように、エミッタ電極４１３から第１集電部１３０ａにまでの電流経路長Ｌ１と、エミッタ電極４２３から第２集電部１４０ａまでの電流経路長Ｌ２と、エミッタ電極４３３から第１集電部１３０ｂまでの電流経路長Ｌ３と、エミッタ電極４４３から第２集電部１４０ｂまでの電流経路長Ｌ４とは、互いに等しい。このため、第１半導体素子４１から第１集電部１３０ａ、第２半導体素子４２から第２集電部１４０ａ、第３半導体素子４３から第１集電部１３０ｂ、および第４半導体素子４４から第２集電部１４０ｂに至る間の内部抵抗およびインダクタンスを均一にすることができる。よって、第１半導体素子４１、第２半導体素子４２、第３半導体素子４３および第４半導体素子４４での電流アンバランスを抑制することができる。よって、半導体モジュール１の温度を低減することができる。なお、電流経路長Ｌ１は、第１半導体素子４１から第１集電部１３０ａまでの電流の経路である。他の電流経路長Ｌ２～Ｌ４についても同様である。
このように主電流経路の各半導体素子からの出力におけるインダクタンスを揃えることで、複数の半導体素子間の電流分担を均一化することができる。このため、複数の半導体素子間のうちのいずれかの半導体素子の温度が他の半導体素子よりも上昇することを抑制することができる。よって、半導体モジュール１の信頼性を向上させることができる。
また、第１ユニット１０ａにおいて、第１集電部１３０ａ、１３０ｂから第１接続配線３０ａを介して出力端子Оに至る電流経路長と、第２集電部１４０ａ、１４０ｂから第１接続配線３０ａを介して出力端子Оに至る電流経路長が等しい。同様に第２ユニット１０ｂにおいて、第１集電部１３０ａ、１３０ｂから第２接続配線３０ｂを介して負側電源端子Ｎまでの電流経路長と、第２集電部１４０ａ、１４０ｂから第２接続配線３０ｂを介して負側電源端子Ｎに至る電流経路長が等しい。
そのため、第１ユニット１０ａにおいて、エミッタ電極４１３から出力端子Ｏにまでの電流経路長と、エミッタ電極４２３から出力端子Ｏまでの電流経路長と、エミッタ電極４３３から出力端子Ｏまでの電流経路長と、エミッタ電極４４３から出力端子Ｏまでの電流経路長とは、互いに等しい。また、第２ユニット１０ｂにおいて、エミッタ電極４１３から負側電源端子Ｎにまでの電流経路長と、エミッタ電極４２３から負側電源端子Ｎまでの電流経路長と、エミッタ電極４３３から負側電源端子Ｎまでの電流経路長と、エミッタ電極４４４から負側電源端子Ｎまでの電流経路長とは、互いに等しい。
以上のことから、各半導体素子から出力端子、及び負側電極端子までの電流経路で見てもインダクタンスを揃えており、半導体素子間の電流分担を均一化し、半導体モジュール１の信頼性を向上させることができる。
また、前述のように、導電パターン１２を挟んで反対側に第１集電部１３０ａと第２集電部１４０ａとが設けられる。同様に、導電パターン１２を挟んで反対側に第１集電部１３０ｂと第２集電部１４０ｂとが設けられる。すなわち、導電パターン１２の外側に第１集電部１３０ａおよび１３０ｂと、第２集電部１４０ａおよび１４０ｂとが設けられる。このため、ワイヤー５１２、５２２、５２３および５２４が導電パターン１２の中心付近に集まることが回避される。よって、各ワイヤーの熱干渉を抑制することができる。また、各ワイヤーが導電パターン１２の中心付近に集まることによる各種ワイヤーおよび各種端子の配置効率の低下を抑制することができる。
また、半導体モジュール１は、ユニットごとに、第１半導体素子４１、第２半導体素子４２、第３半導体素子４３および第４半導体素子４４の４つの半導体素子を有する。このため、２つの半導体素子を有する場合に比べ、大電流に対応することができる。
さらに、前述のように、第１半導体素子４１、第２半導体素子４２、第３半導体素子４３および第４半導体素子４４は、分散配置される。具体的には、第１半導体素子４１、前記第２半導体素子、前記第３半導体素子、および第４半導体素子は、導電パターン１２の配置部１２１の外縁に沿った仮想的な四角形の四隅に設けられる。このため、４つの半導体素子間の距離を離すことができる。半導体モジュール１内において、各半導体素子は、発熱源である。よって、４つの半導体素子間の距離を離すことで、４つ発熱源の間隔を広げることができる。それゆえ、第１半導体素子４１、第２半導体素子４２、第３半導体素子４３および第４半導体素子４４が導電パターン１２の４隅に設けられることで、各半導体素子間での熱干渉を抑制することができる。
なお、本実施形態のように第１半導体素子４１、第２半導体素子４２、第３半導体素子４３および第４半導体素子４４のそれぞれトランジスターとダイオードとの機能が一体化した構成を含む場合、これら半導体素子を４隅に配置することは有効である。例えば、トランジスターとダイオードとが別体である比較例の場合、トランジスターとダイオードとを千鳥配置することで半導体モジュール１の温度上昇を抑制することができる。これに対し、本実施形態のようにトランジスターおよびダイオードが１つの半導体素子内に存在する場合、各半導体素子の温度は上昇し易い。したがって、本実施形態のようにトランジスターおよびダイオードが１つの半導体素子内に存在する構成の場合、複数の半導体素子を分散配置させることが好ましい。加えて、前述のように、主電流経路の各半導体素子からの出力におけるインダクタンスを揃えることで、半導体モジュール１の温度を低減することができる。具体的には、半導体モジュール１の温度を、トランジスターとダイオードとが別体である場合と同等まで低減することができる。
また、前述のように、導電パターン１２は、出力端子Ｏに電気的に接続される入力部Ｃ１を有する。コレクタ電極４１１、４２１、４３１、および４４１は、導電パターン１２に接合されているため、入力部Ｃ１に電気的に接続される。また、入力部Ｃ１は、コレクタ電極４１１、４２１、４３１および４４１よりも導電パターン１２の平面視での中心に近い。そして、入力部Ｃ１からコレクタ電極４１１までの電流経路長と、入力部Ｃ１からコレクタ電極４２１までの電流経路長と、入力部Ｃ１からコレクタ電極４３１までの電流経路長と、入力部Ｃ１からコレクタ電極４４１までの電流経路長とは、互いに等しい。このため、入力部Ｃ１から各半導体素子に至る間の内部抵抗およびインダクタンスを均一にすることができる。それゆえ、第１半導体素子４１、第２半導体素子４２、第３半導体素子４３および第４半導体素子４４での電流アンバランスを抑制することができる。よって、半導体モジュール１の温度を低減することができる。
このように、主電流経路の各半導体素子への入力におけるインダクタンスを揃えることで、複数の半導体素子間の電流分担を均一化することができる。このため、複数の半導体素子間のうちのいずれかの半導体素子の温度が他の半導体素子よりも上昇することを抑制することができる。よって、半導体モジュール１の信頼性を向上させることができる。特に、各半導体素子からの出力におけるインダクタンスに加え、各半導体素子への入力におけるインダクタンスを揃えることで、複数の半導体素子間の電流分担の均一化を特に効果的に図ることができる。
また、複数の半導体素子を挟んで反対側に第１出力用導電パターン１３と第２出力用導電パターン１４とが設けられていることに対し、入力部Ｃ１は、各半導体素子よりも導電パターン１２の中心に近い。このため、各半導体素子への電流の入力経路と、各半導体素子からの電流の出力経路とを離すことができる。このため、各種ワイヤーの熱干渉を抑制することができる。よって、半導体モジュール１の温度を低減することができる。
また、前述のように、導電パターン１２には、２つのスリット１２５が設けられる。第１ユニット１０ａでは、２つのスリット１２５は、「入力端子」として機能する正側電源端子Ｐから入力部Ｃ１に向かう方向に沿って延びる。第２ユニット１０ｂでは、２つのスリット１２５は、「入力端子」として機能する出力端子Ｏから入力部Ｃ１に向かう方向に沿って延びる。
第１ユニット１０ａでは、２つのスリット１２５を有することで、正側電源端子Ｐから第１接続部１２２、および入力部Ｃ１を経由して、各第半導体素子に電流が流れる。かかる２つのスリット１２５は、正側電源端子Ｐから入力部Ｃ１を経由したコレクタ電極４１１までの電流経路長と、正側電源端子Ｐから入力部Ｃ１を経由したコレクタ電極４２１までの電流経路長と、正側電源端子Ｐから入力部Ｃ１を経由したコレクタ電極４３１までの電流経路長と、正側電源端子Ｐから入力部Ｃ１を経由したコレクタ電極４４１までの電流経路長と、が等しくなるよう設けられる。このため、正側電源端子Ｐから各半導体素子に至る間の内部抵抗およびインダクタンスを均一にすることができる。
第２ユニット１０ｂでは、２つのスリット１２５を有することで、出力端子Ｏから第２接続部１２３、および入力部Ｃ１を経由して、各半導体素子に電流が流れる。かかる２つのスリット１２５は、出力端子Ｏから入力部Ｃ１を経由したコレクタ電極４１１までの電流経路長と、出力端子Ｏから入力部Ｃ１を経由したコレクタ電極４２１までの電流経路長と、出力端子Ｏから入力部Ｃ１を経由したコレクタ電極４３１までの電流経路長と、出力端子Ｏから入力部Ｃ１を経由したコレクタ電極４４１までの電流経路長と、が等しくなるよう設けられる。このため、出力端子Ｏから各半導体素子に至る間の内部抵抗およびインダクタンスを均一にすることができる。
また、図５に示すように、制御用導電パターン１６は、第１半導体素子４１と第２半導体素子４２との間の領域に設けられる。このため、制御用導電パターン１６からゲート電極４１２までの電流経路長と、制御用導電パターン１６からゲート電極４２２までの電流経路長とを等しくし易い。さらに、ゲート電極４１２および４２３は近接しており、ゲート電極４３２および４４２は、近接している。このため、制御用導電パターン１６からゲート電極４１２までの電流経路長と、制御用導電パターン１６からゲート電極４２２までの電流経路長と、制御用導電パターン１６からゲート電極４３２までの電流経路長と、制御用導電パターン１６からゲート電極４４２までの電流経路長と、を等しくしやすい。また、制御用導電パターン１６は、各電流経路長がほぼ等しくなるよう構成されている。したがって、ワイヤー５１１、５２１、５３１および５４１の各長さは、ほぼ等しい。
また同様に第１補助エミッタ用導電パターン１５は、第１半導体素子４１と第２半導体素子４２との間の領域に設けられる。このため、第１補助エミッタ用導電パターン１５からエミッタ電極４１３までの電流経路長と、第１補助エミッタ用導電パターン１５からエミッタ電極４２３までの電流経路長とを等しくし易い。さらに、エミッタ電極４１３および４３３は近接しており、エミッタ電極４２３および４４３は、近接している。このため、第１補助エミッタ用導電パターン１５からエミッタ電極４１３までの電流経路長と、第１補助エミッタ用導電パターン１５からエミッタ電極４２３までの電流経路長と、制御用導電パターン１６からエミッタ電極４３３までの電流経路長と、第１補助エミッタ用導電パターン１５からエミッタ電極４４３までの電流経路長と、を等しくしやすい。したがって、ワイヤー５１３、５２３、５３３および５４３の各長さは、ほぼ等しい。
ワイヤー５１１、５２１、５３１および５４１の各長さは、ほぼ等しいことで、当該各ワイヤーのインダクタンスを揃えることができる。このため、スイッチングのタイミング、およびＯＮ時の電圧を揃えることができる。よって、複数の半導体素子間のうちのいずれかの半導体素子の温度が他の半導体素子よりも上昇することをさらに効果的に抑制することができる。
また同様にワイヤー５１３、５２３、５３３および５４３の各長さも、ほぼ等しいことで、当該各ワイヤーのインダクタンスを揃えることができる。このため、スイッチングのタイミング、およびＯＮ時の電圧を揃えることができる。よって、複数の半導体素子間のうちのいずれかの半導体素子の温度が他の半導体素子よりも上昇することをさらに効果的に抑制することができる。
また、図５に示すように、第１ユニット１０ａの制御用導電パターン１６、第２ユニット１０ｂの制御用導電パターン１６、第１ユニット１０ａの第２補助エミッタ用導電パターン１７、及び第２ユニット１０ｂの第２補助エミッタ用導電パターン１７は、第１ユニット１０ａの導電パターン１２および第２ユニット１０ｂの導電パターン１２よりも中心Ｃ０に近い。制御用導電パターン１６及び第２補助エミッタ用導電パターン１７は、各半導体素子に比べ発熱し難い。このため、中心Ｃ０に近い位置に、発熱し難い制御用導電パターン１６と第２補助エミッタ用導電パターン１７が配置されることで、半導体モジュール１の温度の上昇を抑制することができる。
また、図１および８に示す第１接続配線３０ａは、第１ユニット１０ａが有する第１集電部１３０ａ、第１集電部１３０ｂ、第２集電部１４０ａおよび第２集電部１４０ｂと、第２ユニット１０ｂが有する導電パターン１２とを電気的に接続する。また、図１および９に示す第２接続配線３０ｂは、第２ユニット１０ｂが有する第１集電部１３０ａ、第１集電部１３０ｂ、第２集電部１４０ａおよび第２集電部１４０ｂと、第１ユニット１０ａが有する負側端子用導電パターン１８とを電気的に接続する。そして、第１接続配線３０ａおよび第２接続配線３０ｂは、平面視で、第１ユニット１０ａの導電パターン１２および第２ユニット１０ｂの導電パターン１２に重なる。
第１接続配線３０ａおよび第２接続配線３０ｂは、平面視で、各導電パターン１２と平面性で重なっていることで、第１接続配線３０ａおよび第２接続配線３０ｂは、各導電パターン１２に対して３次元的に配置される。３次元的に配置されることで、例えばワイヤーを用いて第１ユニット１０ａと第２ユニット１０ｂとを電気的に接続する場合に比べ、発熱源を分散させることができ、温度の上昇を抑制することができる。さらに第１接続配線３０ａおよび第２接続配線３０ｂを銅等で形成された抵抗の低いリードフレームとすることで、熱の発生をより低減することができ、半導体モジュール１の温度の上昇をより効果的に抑制することができる。
２．第２実施形態
以下、本開示の第２実施形態について説明する。以下に例示する形態において作用や機能が前述の第１実施形態と同様である要素については、前述の第１実施形態の説明で使用した符号を流用して各々の詳細な説明を適宜に省略する。
第２実施形態では、第３半導体素子４３および第４半導体素子４４が省略されている、および第１接続配線３０ａＡおよび第２接続配線３０ｂＡの構成が異なること以外、第１実施形態と同様である。
図１２は、第２実施形態の半導体モジュールの平面図である。図１２に示すように、半導体モジュール１Ａは、第１半導体素子４１および第２半導体素子４２を有する。第１半導体素子４１および第２半導体素子４２は、各ユニット内において分散配置される。具体的には、入力部Ｃ１から第１半導体素子４１への距離と、入力部Ｃ１から第２半導体素子４２への距離とが等しくなるよう、第１半導体素子４１および第２半導体素子４２は分散配置される。また、第１半導体素子４１と第２半導体素子４２との間に、入力部Ｃ１が配置される。
図１３は、図１２に示す第１接続配線３０ａＡの平面図である。図１３に示す第１接続配線３０ａＡでは、第１実施形態の第１部分３１ａおよび第２部分３２ａが省略される。したがって、第１接続配線３０ａＡは、第３部分３３ａおよび第４部分３４ａを有する。第３部分３３ａは、第１出力用導電パターン１３の第１集電部１３０と、第２出力用導電パターン１４の第２集電部１４０と、に電気的に接続される。
図１４は、図１２に示す第２接続配線３０ｂＡの平面図である。図１４に示す第２接続配線３０ｂＡでは、第１実施形態の第１部分３１ｂおよび第２部分３２ｂが省略される。したがって、第２接続配線３０ｂＡは、第３部分３３ｂおよび第４部分３４ｂを有する。第３部分３３ｂは、第１出力用導電パターン１３の第１集電部１３０および第２出力用導電パターン１４の第２集電部１４０に電気的に接続される。
図１５は、上アームにおける電流の流れを説明するための図である。第１実施形態と同様に、正側電源端子Ｐから出力端子Ｏに電流が流れる場合、図１５中の矢印Ａ１、Ａ２およびＡ３の順に電流が流れた後、図１２および１３に示す第１接続配線３０ａＡを経由して、図１５中の矢印Ａ４およびＡ５の順に電流が流れる。
図１６は、下アームにおける電流の流れを説明するための図である。第１実施形態と同様に、出力端子Ｏから負側電源端子Ｎに電流が流れる場合、図１６中の矢印Ａ６、Ａ７およびＡ８の順に電流が流れた後、図１２および１４に示す第２接続配線３０ｂＡを経由して、図１６中の矢印Ａ９に示す方向に電流が流れる。
本実施形態においても前述の実施形態と同様に、第１出力用導電パターン１３と第２出力用導電パターンとは、導電パターン１２を挟んで反対側に設けられる。そして、エミッタ電極４１３から第１出力用導電パターン１３上の第１集電部１３０までの電流経路長と、エミッタ電極４２３から第２出力用導電パターン１４上の第２集電部１４０までの電流経路長と、互いに等しい。このため、第１半導体素子４１から第１出力用導電パターン１３上の第１集電部１３０、および第２半導体素子４２から第２出力用導電パターン１４上の第２集電部１４０に至る間の内部抵抗およびインダクタンスを均一にすることができる。よって、第１半導体素子４１および第２半導体素子４２での電流アンバランスを抑制することができる。よって、半導体モジュール１Ａの温度を低減することができる。
このように主電流経路の各半導体素子からの出力におけるインダクタンスを揃えることで、複数の半導体素子間の電流分担を均一化することができる。このため、半導体素子の温度が上昇することを抑制することができる。よって、半導体モジュール１Ａの信頼性を向上させることができる。
また、導電パターン１２の外側に第１出力用導電パターン１３および第２出力用導電パターン１４が設けられるため、ワイヤー５１２および５２２が導電パターン１２の中心付近に集まることが回避される。よって、各ワイヤーの熱干渉を抑制することができる。
また、前述のように、入力部Ｃ１は、コレクタ電極４１１および４２１よりも導電パターン１２の平面視での中心に近い。そして、入力部Ｃ１からコレクタ電極４１１までの電流経路長と、入力部Ｃ１からコレクタ電極４２１までの電流経路長とは、互いに等しい。このため、入力部Ｃ１から各半導体素子２に至る間の内部抵抗およびインダクタンスを均一にすることができる。それゆえ、第１半導体素子４１および第２半導体素子４２での電流アンバランスを抑制することができる。よって、半導体モジュール１Ａの温度を低減することができる。
このように、主電流経路の各半導体素子への入力におけるインダクタンスを揃えることで、複数の半導体素子間の電流分担を均一化することができる。特に、各半導体素子からの出力におけるインダクタンスに加え、各半導体素子への入力におけるインダクタンスを揃えることで、複数の半導体素子間の電流分担の均一化を特に効果的に図ることができる。
また、前述のように複数の半導体素子を挟んで反対側に第１集電部１３０と第２集電部１４０とが設けられていることに対し、入力部Ｃ１は、各半導体素子よりも導電パターン１２の中心に近い。このため、各半導体素子への電流の入力経路と、各半導体素子からの電流の出力経路とを離すことができる。このため、各種ワイヤーの熱干渉を抑制することができる。よって、半導体モジュール１Ａの温度を低減することができる。
以上の第２実施形態によっても、第１実施形態と同様に、各半導体素子での電流アンバランスを抑制することができるので、半導体モジュール１の温度の上昇を抑制することができる。よって、半導体モジュール１Ａの信頼性を向上させることができる。
３．変形例
前述の各実施形態は、例えば、以下に述べる各種の変形が可能である。また、各変形例を適宜組み合わせてもよい。
前述の説明では、第１半導体素子４１、第２半導体素子４２、第３半導体素子４３および第４半導体素子４４のそれぞれは、ＲＣ－ＩＧＢＴを含むが、例えばＭＯＳＦＥＴを含んでもよい。ＭＯＳＦＥＴのボディダイオードが、ＩＧＢＴとダイオードが一体に形成されたＲＣ－ＩＧＢＴのダイオードと同様ＦＷＤとして機能すると良い。ＭＯＳＦＥＴである場合、各半導体素子は、コレクタ電極の代わりにドレイン電極を含み、エミッタ電極の代わりにソース電極を含む。この場合、第１半導体素子４１のドレイン電極が「第１入力電極」に相当し、第２半導体素子４２のドレイン電極が「第２入力電極」に相当し、第３半導体素子４３のドレイン電極が「第３入力電極」に相当し、第４半導体素子４４のドレイン電極が「第４入力電極」に相当する。また、第１半導体素子４１のソース電極が「第１出力電極」に相当し、第２半導体素子４２のソース電極が「第２出力電極」に相当し、第３半導体素子４３のソース電極が「第３出力電極」に相当し、第４半導体素子４４のソース電極が「第４出力電極」に相当する。
前述の説明では、各ユニットが有する半導体素子の数は、２個または４個であるが、半導体素子の数は、３個または５個以上でもよい。また、第２実施形態では、第１半導体素子４１および第２半導体素子４２がＹ軸に沿って並ぶが、第１半導体素子４１および第２半導体素子４２はＸ軸に沿って並んでもよい。
以上、本発明について図示の実施形態に基づいて説明したが、本発明は、これらに限定されるものではない。また、本発明の各部の構成は、前述した実施形態の同様の機能を発揮する任意の構成のものに置換することができ、また、任意の構成を付加することもできる。
１…半導体モジュール、１Ａ…半導体モジュール、１０ａ…第１ユニット、１０ｂ…第２ユニット、１１…絶縁基板、１２…導電パターン、１３…第１出力用導電パターン、１４…第２出力用導電パターン、１５…第１補助エミッタ用導電パターン、１６…制御用導電パターン、１７…第２補助エミッタ用導電パターン、１８…負側端子用導電パターン、１９…金属板、２０…ケース、２１…放熱基板、２２…側壁部、２３…突出片、３０ａ…第１接続配線、３０ａＡ…第１接続配線、３０ｂ…第２接続配線、３０ｂＡ…第２接続配線、３１ａ…第１部分、３１ｂ…第１部分、３２ａ…第２部分、３２ｂ…第２部分、３３ａ…第３部分、３３ｂ…第３部分、３４ａ…第４部分、３４ｂ…第４部分、４１…第１半導体素子、４２…第２半導体素子、４３…第３半導体素子、４４…第４半導体素子、１２０…端子接合部、１２１…配置部、１２２…第１接続部、１２３…第２接続部、１２５…スリット、１３０…第１集電部、１４０…第２集電部、１３０ａ…第１集電部、１４０ａ…第２集電部、１３０ｂ…第１集電部、１４０ｂ…第２集電部、１８０…端子接合部、２１１…上面、２２１…段差面、４１１…コレクタ電極、４１２…ゲート電極、４１３…エミッタ電極、４２１…コレクタ電極、４２２…ゲート電極、４２３…エミッタ電極、４３１…コレクタ電極、４３２…ゲート電極、４３３…エミッタ電極、４４１…コレクタ電極、４４２…ゲート電極、４４３…エミッタ電極、５１１…ワイヤー、５１２…ワイヤー、５１３…ワイヤー、５２１…ワイヤー、５２２…ワイヤー、５２３…ワイヤー、５３１…ワイヤー、５３２…ワイヤー、５３３…ワイヤー、５４１…ワイヤー、５４２…ワイヤー、５４３…ワイヤー、５５１…ワイヤー、５５２…ワイヤー、５５３…ワイヤー、５６…ワイヤー、５７…ワイヤー、５８…ワイヤー、Ａ…上アーム、Ｂ…下アーム、Ｃ１…入力部、Ｄ１…ダイオード、Ｄ２…ダイオード、Ｅ１…補助エミッタ端子、Ｅ２…補助エミッタ端子、Ｇ１…制御端子、Ｇ２…制御端子、Ｎ…負側電源端子、Ｎ１…第１端子、Ｎ２…第２端子、Ｏ…出力端子、Ｏ１…第１端子、Ｏ２…第２端子、Ｐ…正側電源端子、Ｐ１…第１端子、Ｐ２…第２端子、Ｔ１…トランジスター、Ｔ２…トランジスター、Ｓ１…仮想的な四角形。

Claims (8)

  1. 絶縁基板と、
    前記絶縁基板上の導電パターンと、
    第１入力電極、第１出力電極および第１制御電極を有する前記導電パターン上の第１半導体素子と、
    第２入力電極、第２出力電極および第２制御電極を有する前記導電パターン上の第２半導体素子と、
    前記第１出力電極に第１配線を介して電気的に接続される第１集電部と、
    前記第２出力電極に第２配線を介して電気的に接続される第２集電部と、を備え、
    前記第１半導体素子および前記第２半導体素子のそれぞれは、スイッチング素子およびダイオードの両方を含み、
    前記導電パターンを挟んで反対側に前記第１集電部と前記第２集電部とが設けられ、
    前記第１出力電極から前記第１集電部までの電流経路長と、前記第２出力電極から前記第２集電部までの電流経路長とは、等しい、
    ことを特徴とする半導体モジュール。
  2. 前記導電パターンは、入力端子に電気的に接続される入力部を有し、
    前記第１入力電極は、前記第１半導体素子の前記導電パターンに対向する面に形成され、かつ、前記入力部に電気的に接続されており、
    前記第２入力電極は、前記第２半導体素子の前記導電パターンに対向する面に形成され、かつ、前記入力部に電気的に接続されており、
    前記入力部は、平面視で、前記第１入力電極および前記第２入力電極よりも前記導電パターンの中心に近く、
    前記入力部から前記第１入力電極までの電流経路長と、前記入力部から前記第２入力電極までの電流経路長とは、等しい、
    請求項１に記載の半導体モジュール。
  3. 前記導電パターンには、前記入力端子から前記入力部を経由した前記第１入力電極までの電流経路長と、前記入力端子から前記入力部を経由した前記第２入力電極までの電流経路長とが等しくなるよう、前記入力端子から前記入力部に向かう方向に沿って延びるスリットが設けられる、
    請求項２に記載の半導体モジュール。
  4. 第３入力電極、第３出力電極および第３制御電極を有する前記導電パターン上の第３半導体素子と、
    第４入力電極、第４出力電極および第４制御電極を有する前記導電パターン上の第４半導体素子と、
    をさらに備え、
    前記第３出力電極は、第３配線を介して前記第１集電部に電気的に接続され、
    前記第４出力電極は、第４配線を介して前記第２集電部に電気的に接続され、
    前記第１出力電極から前記第１集電部までの電流経路長と、前記第２出力電極から前記第２集電部までの電流経路長と、前記第３出力電極から前記第１集電部までの電流経路長と、前記第４出力電極から前記第２集電部までの電流経路長とは、等しい、
    請求項１から３のいずれか１項に記載の半導体モジュール。
  5. 前記導電パターンは、前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、および前記第４半導体素子が配置される配置部を有し、
    前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、および前記第４半導体素子は、前記配置部の外縁に沿った仮想的な四角形の四隅に設けられる、
    請求項４に記載の半導体モジュール。
  6. 前記絶縁基板上の制御用導電パターンを、さらに備え、
    前記第１制御電極および前記第２制御電極は、前記制御用導電パターンに制御用配線を介して電気的に接続され、
    前記制御用導電パターンは、前記絶縁基板上の、前記第１半導体素子と前記第２半導体素子との間の領域に設けられる、
    請求項３に記載の半導体モジュール。
  7. 第１ユニットと第２ユニットと、を備え、
    前記第１ユニットおよび前記第２ユニットのそれぞれは、前記絶縁基板、前記導電パターン、前記第１半導体素子、前記第２半導体素子、前記第１集電部、前記第２集電部、および前記制御用導電パターンを含み、
    前記第１ユニットの前記制御用導電パターン、および前記第２ユニットの前記制御用導電パターンは、前記第１ユニットの前記導電パターンおよび前記第２ユニットの前記導電パターンよりも前記第１ユニットと前記第２ユニットとの中間点に近い、
    請求項６に記載の半導体モジュール。
  8. 前記第１ユニットが有する前記第１集電部および前記第２集電部と、前記第２ユニットが有する前記導電パターンとを電気的に接続するための接続配線を、さらに備え、
    前記接続配線は、平面視で、前記第１ユニットの前記導電パターンおよび前記第２ユニットの前記導電パターンに重なる、
    請求項７に記載の半導体モジュール。
JP2022116360A 2022-07-21 2022-07-21 半導体モジュール Pending JP2024013924A (ja)

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