JP2024011125A - 積層セラミック電子部品およびその製造方法 - Google Patents

Abstract

【課題】 クラックの発生を抑制することができる積層セラミック電子部品およびその製造方法を提供する。【解決手段】 複数の誘電体層を介して互いに対向する複数の内部電極層とを有する素体と、複数の内部電極層が互いに対向する第１方向に直交する第２方向において、素体の互いに対向する２端面に設けられ、第１方向における素体の主面上に延在し、セラミック粒子を含む一対の外部電極と、を有し、第１方向における素体の寸法をＴ（μｍ）、第１方向および第２方向にそれぞれ直交する第３方向における素体の寸法をＷ（μｍ）、複数の内部電極層の積層数をＥ、一対の外部電極の熱膨張係数をαＥ（×１０－６／Ｋ）、素体の熱膨張係数をα０（×１０－６／Ｋ）、第１方向において、主面からの一対の外部電極の寸法の最大値をｔ（μｍ））とするとき、０．７２２×ｌｎ（Ｗ×Ｔ／Ｅ）－５．７５＋（αＥ－α０）＋（ｔ／１２）≦６．０２を満たす。【選択図】 図６

Description

本発明は、積層セラミック電子部品およびその製造方法に関する。

積層セラミックコンデンサなどの積層セラミック電子部品では、焼成前の積層体に金属ペーストを塗布し、加熱することによって、素体および外部電極を同時に焼成することがある（例えば、特許文献１，２参照）。

特開２０１８－９８３２７号公報 特開２０１２－４４１５１号公報

素体および外部電極を同時に焼成する場合、素体と外部電極との熱膨張係数差に起因する応力が集中しやすくなっている。それにより、素体と外部電極との界面にクラックが発生するおそれがある。

本発明は、上記課題に鑑みなされたものであり、クラックの発生を抑制することができる積層セラミック電子部品およびその製造方法を提供することを目的とする。

本発明に係る積層セラミック電子部品は、複数の誘電体層と、前記複数の誘電体層を介して互いに対向する複数の内部電極層と、を有する素体と、前記複数の内部電極層が互いに対向する第１方向に直交する第２方向において対向する前記素体の２端面に設けられ、前記第１方向の端に位置する前記素体の主面上に延在し、セラミック粒子を含む一対の外部電極と、を有し、前記第１方向における前記素体の寸法をＴ（μｍ）、前記第１方向および前記第２方向にそれぞれ直交する第３方向における前記素体の寸法をＷ（μｍ）、前記複数の内部電極層の積層数をＥ、前記一対の外部電極の熱膨張係数をα_Ｅ（×１０^－６／Ｋ）、前記素体の熱膨張係数をα_０（×１０^－６／Ｋ）、前記第１方向において、前記主面からの前記一対の外部電極の寸法の最大値をｔ（μｍ））とするとき、０．７２２×ｌｎ（Ｗ×Ｔ／Ｅ）－５．７５＋（α_Ｅ－α_０）＋（ｔ／１２）≦６．０２の関係式を満たす。

上記積層セラミック電子部品において、前記セラミック粒子は、チタン酸バリウムまたはジルコン酸カルシウムであってもよい。

上記積層セラミック電子部品において、前記素体の前記第２方向における寸法をＬとし、前記Ｌが１０００μｍ、前記Ｗが５００μｍのとき、Ｅ＞１０であってもよい。

上記積層セラミック電子部品において、前記素体の前記第２方向における寸法をＬとし、前記Ｌが１６００μｍ、前記Ｗが８００μｍのとき、Ｅ＞５０であってもよい。

上記積層セラミック電子部品において、前記素体の前記第２方向における寸法をＬとし、前記Ｌが２１００μｍ、前記Ｗが２５００μｍのとき、Ｅ＞１５であってもよい。

上記積層セラミック電子部品において、前記素体の前記第２方向における寸法をＬとし、前記Ｌが３２００μｍ、前記Ｗが１６００μｍのとき、Ｅ＞４０であってもよい。

上記積層セラミック電子部品において、前記素体の前記第２方向における寸法をＬとし、前記Ｌが３２００μｍ、前記Ｗが２５００μｍのとき、Ｅ＞１００であってもよい。

上記積層セラミック電子部品において、前記素体の前記第２方向における寸法をＬとし、前記Ｌが４５００μｍ、前記Ｗが３２００μｍのとき、Ｅ＞１２５であってもよい。

本発明に係る積層セラミック電子部品の製造方法は、セラミックグリーンシート上に内部電極パターンを形成する工程と、前記内部電極パターンが形成された前記セラミックグリーンシートを積層して積層体を得る工程と、前記積層体の対向する端面に導電ペーストを塗布する工程と、前記積層体および前記導電ペーストを焼成して、複数の誘電体層および前記複数の誘電体層を介して互いに対向する複数の内部電極を有する素体および一対の外部電極を形成する工程と、を含み、前記複数の内部電極が互いに対向する第１方向における前記素体の寸法をＴ（μｍ）、前記第１方向および前記一対の外部電極が互いに対向する第２方向にそれぞれ直交する第３方向における前記素体の寸法をＷ（μｍ）、前記複数の内部電極の積層数をＥ、前記一対の外部電極の熱膨張係数をα_Ｅ（×１０^－６／Ｋ）、前記素体の熱膨張係数をα_０（×１０^－６／Ｋ）、前記第１方向において、前記素体の主面からの前記一対の外部電極の寸法の最大値をｔ（μｍ）とするとき、０．７２２×ｌｎ（Ｗ×Ｔ／Ｅ）－５．７５＋（α_Ｅ－α_０）＋（ｔ／１２）≦６．０２の関係式を満たす、積層セラミック電子部品の製造方法。

本発明によれば、クラックの発生を抑制することができる積層セラミック電子部品およびその製造方法を提供することができる。

積層セラミックコンデンサの部分断面斜視図である。 図１のＡ－Ａ線断面図である。 図１のＢ－Ｂ線断面図である。 積層セラミックコンデンサの製造方法のフローを例示する図である。 （ａ）および（ｂ）は積層工程を例示する図である。 クラック指標Ｘと、実際のクラック発生率との関係を示す図である。

以下、図面を参照しつつ、実施形態について説明する。

図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ－Ａ線断面図である。図３は、図１のＢ－Ｂ線断面図である。図１～図３で例示するように、積層セラミックコンデンサ１００は、略直方体形状を有する素体１０と、素体１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、素体１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。素体１０の上面および下面のことを主面と称することがあり、上面、下面、および２側面のことを周面と称することがある。外部電極２０ａ，２０ｂは、素体１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａと外部電極２０ｂとは、互いに離間している。

なお、図１～図３において、Ｚ軸方向（第１方向）は、複数の内部電極層１２が互いに対向する第１方向であって、積層方向であり、素体１０の上面と下面とが対向する方向である。Ｘ軸方向（第２方向）は、素体１０の長さ方向であって、素体１０の２端面が対向する方向であり、外部電極２０ａと外部電極２０ｂとが対向する方向である。Ｙ軸方向（第３方向）は、内部電極層の幅方向であり、素体１０の４側面のうち２端面以外の２側面が対向する方向である。

素体１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、金属を主成分とする内部電極層１２とが、交互に積層された構成を有する。言い換えると、素体１０は、互いに対向する複数の内部電極層１２と、複数の内部電極層１２の間に各々挟まれた誘電体層１１と、を備えている。各内部電極層１２が延伸される方向の端縁は、素体１０の外部電極２０ａが設けられた端面と、外部電極２０ｂが設けられた端面において、交互に露出している。それにより、各内部電極層１２は、外部電極２０ａと外部電極２０ｂとに、交互に導通している。その結果、積層セラミックコンデンサ１００は、複数の誘電体層１１が内部電極層１２を介して積層された構成を有する。また、誘電体層１１と内部電極層１２との積層体において、積層方向の最外層には内部電極層１２が配置され、当該積層体の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３は、誘電体層１１と組成が同じであっても、異なっていても構わない。

積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２５ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．１１０ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．１ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。

誘電体層１１は、例えば、一般式ＡＢＯ_３で表されるペロブスカイト構造を有するセラミック材料を主相とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ_３－αを含む。例えば、当該セラミック材料として、チタン酸バリウム（ＢａＴｉＯ_３），ジルコン酸カルシウム（ＣａＺｒＯ_３），チタン酸カルシウム（ＣａＴｉＯ_３），チタン酸ストロンチウム（ＳｒＴｉＯ_３），チタン酸マグネシウム（ＭｇＴｉＯ_３），ペロブスカイト構造を形成するＢａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等のうち少なくとも１つから選択して用いることができる。Ｂａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３は、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸バリウム、チタン酸ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよびチタン酸ジルコン酸バリウムカルシウムなどである。

誘電体層１１には、添加物が添加されていてもよい。誘電体層１１への添加物として、マグネシウム(Ｍｇ）、マンガン(Ｍｎ）、モリブデン（Ｍｏ）、バナジウム(Ｖ）、クロム(Ｃｒ）、希土類元素(イットリウム(Ｙ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ)、ツリウム（Ｔｍ）およびイッテルビウム（Ｙｂ）)の酸化物、または、コバルト(Ｃｏ）、ニッケル(Ｎｉ）、リチウム（Ｌｉ）、ホウ素（Ｂ）、ナトリウム（Ｎａ）、カリウム（Ｋ）もしくはケイ素（Ｓｉ）を含む酸化物、または、コバルト、ニッケル、リチウム、ホウ素、ナトリウム、カリウムもしくはケイ素を含むガラスが挙げられる。誘電体層１１の厚みは、例えば、１．０μｍ以上３．０μｍ以下であり、２．５μｍ以上４．５μｍ以下であり、４．０μｍ以上６．０μｍ以下であり、５．５μｍ以上７．５μｍ以下である。

内部電極層１２は、ニッケル，銅（Ｃｕ），スズ（Ｓｎ）等の卑金属を主成分とする。内部電極層１２として、白金（Ｐｔ），パラジウム（Ｐｄ），銀（Ａｇ），金（Ａｕ）などの貴金属やこれらを含む合金を用いてもよい。内部電極層１２の厚みは、例えば、０．８μｍ以上１．２μｍ以下であり、１．０μｍ以上１．４μｍ以下であり、１．２μｍ以上１．６μｍ以下であり、１．４μｍ以上１．８μｍ以下である。

外部電極２０ａ，２０ｂは、ニッケル、銅などの金属を主成分とする。外部電極２０ａ，２０ｂは、焼成時の焼結挙動を制御するための共材を含んでいる。共材は、焼成時の外部電極２０ａ，２０ｂの焼結・収縮を遅らせるためのセラミック粒子である。共材は、セラミックを材料としていれば特に限定されるものではない。例えば、共材として、チタン酸バリウム、ジルコン酸バリウムなどを用いることができる。

外部電極２０ａ，２０ｂは、素体１０と同時に焼成されるものである。外部電極２０ａ，２０ｂの表面に、１層または２層以上のめっき層が備わっていてもよい。例えば、めっき層は、Ｃｕめっき層、Ｎｉめっき層、Ｓｎめっき層などである。

図２で例示するように、外部電極２０ａに接続された内部電極層１２と外部電極２０ｂに接続された内部電極層１２とが対向する領域は、積層セラミックコンデンサ１００において静電容量を生じる領域である。そこで、当該静電容量を生じる領域を、容量部１４と称する。すなわち、容量部１４は、異なる外部電極に接続された隣接する内部電極層１２同士が対向する領域である。

外部電極２０ａに接続された内部電極層１２同士が、外部電極２０ｂに接続された内部電極層１２を介さずに対向する領域を、エンドマージン１５と称する。また、外部電極２０ｂに接続された内部電極層１２同士が、外部電極２０ａに接続された内部電極層１２を介さずに対向する領域も、エンドマージン１５である。すなわち、エンドマージン１５は、同じ外部電極に接続された内部電極層１２が異なる外部電極に接続された内部電極層１２を介さずに対向する領域である。エンドマージン１５は、静電容量を生じない領域である。エンドマージン１５は、容量部１４の誘電体層１１と同じ組成であってもよく、異なる組成であってもよい。

図３で例示するように、素体１０において、素体１０の２側面から内部電極層１２に至るまでの領域をサイドマージン１６と称する。すなわち、サイドマージン１６は、上記積層構造において積層された複数の内部電極層１２が２側面側に延びた端部を覆うように設けられた領域である。サイドマージン１６も、静電容量を生じない領域である。サイドマージン１６は、容量部１４の誘電体層１１と同じ組成であってもよく、異なる組成であってもよい。

素体１０は、誘電体層１１を形成するためのセラミックグリーンシートと、内部電極層１２を形成するための内部電極パターンとの積層体を加熱処理することによって焼成することができる。外部電極２０ａ，２０ｂは、外部電極を形成するための外部電極用導電ペーストを加熱処理することによって焼成することができる。外部電極２０ａ，２０ｂと素体１０とを同時に焼成する場合、外部電極２０ａ，２０ｂと素体１０との熱膨張係数差に起因する応力が集中しやすくなっている。それにより、図２で例示するように、外部電極２０ａ，２０ｂと素体１０との界面に、クラック３０が発生するおそれがある。

このクラック３０は、焼成過程の降温ゾーンにおける外部電極２０ａ，２０ｂと素体１０との熱膨張係数差に起因する、外部電極２０ａ，２０ｂの先端付近における圧縮応力および外部電極２０ａ，２０ｂが無い部分の引っ張り応力の影響で生じる亀裂であると考えられる。降温ゾーンにおいて、外部電極２０ａ，２０ｂが素体１０よりも速く収縮することで外部電極２０ａ，２０ｂが素体１０を締め付ける状態になるため、外部電極２０ａ，２０ｂの先端部や、素体１０の周面（素体１０の上面、下面、２側面）における外部電極２０ａ，２０ｂの直下に、クラック３０が発生すると考えられる。金属や樹脂の場合は素材自身が塑性変形することで割れが生じにくいが、セラミックはヤング率が高いことと、変形し難いことで他の素材に比較して割れが生じやすいためと考えられる。

焼成過程の降温ゾーンにおける熱膨張係数差による応力は、下記式（１）および下記式（２）のように考えることができる。
圧縮応力σ： σ＝ε×Ｅ （ε：歪み量、Ｅ：ヤング率） （１）
歪み量ε： ε＝α×ΔＴ×ｔ （α：熱膨張係数、△Ｔ：温度、ｔ：試料長） （２）

ヤング率Ｅは外部電極２０ａ，２０ｂの緻密性に置き換えられ、熱膨張係数αは外部電極２０ａ，２０ｂと素体１０との熱膨張係数差に置き換えられ、温度ΔＴは焼成温度に置き換えられ、ｔは外部電極の最大厚みに置き換えられると考えられる。これらのパラメータを小さくすると、応力σが小さくなる。したがって、これらのパラメータを適正化することで、クラック３０の発生を抑制できると考えられる。

まず、外部電極２０ａ，２０ｂの緻密性を悪くすることで、クラック３０発生を抑制することができると考えられる。しかしながら、外部電極２０ａ，２０ｂの緻密性を悪くすると、信頼性や濡れ性への懸念事項がある。そこで、外部電極２０ａ，２０ｂの緻密性については、固定が必要なパラメータと考えられる。

次に、外部電極２０ａ，２０ｂに多くの共材や添加物を混合することによって熱膨張係数を下げれば、応力の低減に繋がる。そこで、共材量を多くするか、アルミナやジルコニア等の添加物量、熱膨張係数が小さくヤング率が大きい窒化ケイ素（Ｓｉ_３Ｎ_４）、炭化ケイ素（ＳｉＣ）等の添加物量を調整することによって、外部電極２０ａ，２０ｂの熱膨張係数をコントロールできると考えられる。

次に、焼成温度を下げることでクラック３０の発生を抑制することができると考えられる。しかしながら、焼成温度を下げると、電気特性、信頼性、濡れ性等への懸念事項がある。そこで、焼成温度については、固定が必要なパラメータと考えられる。

次に、外部電極２０ａ，２０ｂを薄くすれば、応力の低減に繋がる。外部電極２０ａ，２０ｂを形成するための導電ペーストの塗布厚みの管理を実施して膜厚水準の安定化を行なうことで、応力σを小さくすることができる。そこで、外部電極２０ａ，２０ｂを薄くすることで、クラック３０の発生を抑制することができると考えられる。

熱膨張係数差α、および外部電極２０ａ，２０ｂの最大厚みｔを制御して数値化することで、外部電極２０ａ，２０ｂと素体１０との熱膨張係数差を考慮することができる。それにより、クラック３０のリスクを把握し、クラック３０が発生しない領域での設計が可能になる。なお、素体１０の熱膨張係数は内部電極層１２の比率に影響を受けるので、内部電極層１２の枚数についても考慮する。

以上のように、本発明者らの鋭意研究により、外部電極２０ａ，２０ｂの熱膨張係数が大きいほどクラック３０の発生率が高くなる傾向が見られ、外部電極２０ａ，２０ｂが厚いほどクラック３０の発生率が高い傾向が見られることがわかった。これらの結果は、上記式（１）および上記式（２）において、熱膨張係数αおよび外部電極２０ａ，２０ｂの最大厚みｔが大きくなると圧縮応力が大きくなり、クラック３０が発生しやすくなることを裏づける結果となった。

クラック３０の発生しやすさのパラメータは、圧縮応力と素体１０との関係で決まると考えられる。この関係を指標化できれば設計に反映することができる。そこで、クラック指標Ｘを導き出した。

まず、素体１０が大きいほどクラック３０が発生しやすく、内部電極層１２の層数が多いほどクラック３０が発生しやすいため、構造指標をＷ×Ｔ×Ｅのように表すものとする。ただし、図２および図３で例示するように、Ｗは、素体１０のＹ軸方向の寸法（μｍ）とする。Ｔは、素体１０のＺ軸方向の寸法（μｍ）とする。Ｅは、内部電極層１２の層数とする。この構造指標を用いて、形状因子と構造因子とによる熱膨張係数の補正値を計算に考慮するものとする。

また、外部電極２０ａ，２０ｂの組成が同じでも、外部電極２０ａ，２０ｂが厚く形成されるほど、素体１０と外部電極２０ａ，２０ｂとのギャップが大きくなり、クラック３０を生じやすくなる。そこで、外部電極２０ａ，２０ｂの最大厚みｔによる補正値を計算に考慮するものとする。

以上のことを考慮すると、クラック３０の発生しやすさを表すクラック指標Ｘを下記式（３）のように表すことができる。ただし、α_Ｅは、外部電極の熱膨張係数（×１０^－６／Ｋ）を表す。α_０は、素体１０の熱膨張係数（×１０^－６／Ｋ）と表す。ｔは、素体１０の主面の外部電極２０ａ，２０ｂの最大厚み（μｍ）を表す。
クラック指標Ｘ＝０．７２２×ｌｎ（Ｗ×Ｔ／Ｅ）―５．７５＋（α_Ｅ―α_０）＋（Ｌ／１２） （３）

本発明者らは、クラック指標Ｘが６．０２以下である場合に、クラック発生率を低減させることができることを突き止めた。そこで、本実施形態に係る積層セラミックコンデンサ１００は、クラック指標Ｘが６．０２以下である条件を満たしている。それにより、積層セラミックコンデンサ１００におけるクラック発生率を低減することができる。

クラック３０の発生率を十分に低減させるために、クラック指標Ｘは、５．７６以下であることが好ましく、５．５０以下であることがより好ましい。

なお、素体１０のＸ軸方向の寸法をＬ（μｍ）とし、Ｌ＝１０００μｍ、Ｗ＝５００μｍのとき、Ｅ＞１０であることが好ましい。Ｌ＝１６００μｍ、Ｗ＝８００μｍのとき、Ｅ＞５０であることが好ましい。Ｌ＝２１００μｍ、Ｗ＝２５００μｍのとき、Ｅ＞１５であることが好ましい。Ｌ＝３２００μｍ、Ｗ＝１６００μｍのとき、Ｅ＞４０であることが好ましい。Ｌ＝３２００μｍ、Ｗ＝２５００μｍのとき、Ｅ＞１００であることが好ましい。Ｌ＝４５００μｍ、Ｗ＝３２００μｍのとき、Ｅ＞１２５であることが好ましい。なお、X軸方向の寸法Ｌは、図２で例示されている。

上記式（３）における「ｔ」は、例えば、１０μｍ以上１５μｍ以下であり、１５μｍ以上２０μｍ以下であり、２０μｍ以上３０μｍ以下である。

続いて、積層セラミックコンデンサ１００の製造方法について説明する。図４は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。

（原料粉末作製工程）
まず、誘電体層１１を形成するための誘電体材料を用意する。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ_３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、ＢａＴｉＯ_３は、ペロブスカイト構造を有する正方晶化合物であって、高い誘電率を示す。このＢａＴｉＯ_３は、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。誘電体層１１の主成分セラミックの合成方法としては、従来種々の方法が知られており、例えば固相法、ゾル－ゲル法、水熱法等が知られている。本実施形態においては、これらのいずれも採用することができる。

得られたセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、マグネシウム、マンガン、モリブデン、バナジウム、クロム、希土類元素(イットリウム、サマリウム、ユーロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウムおよびイッテルビウム)の酸化物、または、コバルト、ニッケル、リチウム、ホウ素、ナトリウム、カリウムもしくはケイ素を含む酸化物、または、コバルト、ニッケル、リチウム、ホウ素、ナトリウム、カリウムもしくはケイ素を含むガラスが挙げられる。これらのうち、主としてＳｉＯ_２が焼結助剤として機能する。

例えば、セラミック原料粉末に添加化合物を含む化合物を湿式混合し、乾燥および粉砕してセラミック材料を調製する。例えば、上記のようにして得られたセラミック材料について、必要に応じて粉砕処理して粒径を調節し、あるいは分級処理と組み合わせることで粒径を整えてもよい。以上の工程により、誘電体材料が得られる。

（塗工工程）
次に、得られた誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリを使用して、例えばダイコータ法やドクターブレード法により、基材５１上にセラミックグリーンシート５２を塗工して乾燥させる。基材５１は、例えば、ポリエチレンテレフタレート（ＰＥＴ）フィルムである。

（内部電極形成工程）
次に、図５（ａ）で例示するように、セラミックグリーンシート５２上に、内部電極パターン５３を成膜する。図５（ａ）では、一例として、セラミックグリーンシート５２上に４層の内部電極パターン５３が所定の間隔を空けて成膜されている。内部電極パターン５３が成膜されたセラミックグリーンシート５２を、積層単位とする。内部電極パターン５３には、内部電極層１２の主成分金属の金属ペーストを用いる。成膜の手法は、印刷、スパッタ、蒸着などであってもよい。

（圧着工程）
次に、セラミックグリーンシート５２を基材５１から剥がしつつ、図５（ｂ）で例示するように、積層単位を積層する。次に、積層単位が積層されることで得られた積層体の上下にカバーシート５４を所定数（例えば２～１０層）だけ積層して熱圧着させ、所定チップ寸法（例えば１．０ｍｍ×０．５ｍｍ）にカットする。図５（ｂ）の例では、点線に沿ってカットする。カバーシート５４は、セラミックグリーンシート５２と同じ成分であってもよく、添加物が異なっていてもよい。

（塗布工程）
このようにして得られたセラミック積層体を、Ｎ_２雰囲気で脱バインダ処理した後に、外部電極２０ａ，２０ｂとなる外部電極用導電ペーストをディップ法で塗布する。

（焼成工程）
その後、酸素分圧が１０^－１２ＭＰａ～１０^－９ＭＰａ、１１６０℃～１２８０℃の還元雰囲気で、５分～１０分の焼成を行なう。

（再酸化処理工程）
還元雰囲気で焼成された誘電体層１１の部分的に還元された主相に酸素を戻すために、内部電極層１２を酸化させない程度に、約１０００℃でＮ_２と水蒸気の混合ガス中、もしくは５００℃～７００℃の大気中での熱処理が行われることがある。この工程は、再酸化処理工程とよばれる。以上の工程により、積層セラミックコンデンサ１００が完成する。

（めっき処理工程）
なお、外部電極２０ａ，２０ｂ上に、めっき処理により、銅、ニッケル、スズ等の金属コーティングを実施してもよい。

本実施形態に係る製造方法において、クラック指標Ｘ＝０．７２２×ｌｎ（Ｗ×Ｔ／Ｅ）―５．７５＋（αＥ―α０）＋（Ｌ／１２）が６．０２以下になるように各寸法や各材料を調整することによって、積層セラミックコンデンサ１００におけるクラック発生率を低減することができる。

なお、上記各実施形態は、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、それに限られない。例えば、上記各実施形態の構成は、バリスタやサーミスタなどの、他の積層セラミック電子部品に適用することもできる。

誘電体層を形成するためのセラミックグリーンシート、内部電極層を形成するための内部電極パターン、外部電極を形成するための外部電極用導電ペーストを用意した。セラミックグリーンシートにおける主成分のセラミック粉末には、チタン酸バリウム粉末を用いた。内部電極パターンにおける主成分の金属粉末には、ニッケル粉末を用いた。

外部電極用導電ペーストについて、条件Ｎｏ．１は、Ｎｉ粉末が１００ｗｔ％と仮定した場合に、樹脂バインダを１０ｗｔ％とし、溶剤を２５ｗｔ％とし、共材としてのセラミック粉末（主成分をＢａＴｉＯ_３とした）を２５ｗｔ％とした。条件Ｎｏ．２は、Ｎｉ粉末が１００ｗｔ％と仮定した場合に、樹脂バインダを１０ｗｔ％とし、溶剤を２５ｗｔ％とし、共材としてのセラミック粉末（主成分をＢａＴｉＯ_３とした）を１５ｗｔ％とした。条件Ｎｏ．３は、Ｎｉ粉末が１００ｗｔ％と仮定した場合に、樹脂バインダを１０ｗｔ％とし、溶剤を２５ｗｔ％とし、共材としてのセラミック粉末（主成分をＢａＴｉＯ_３とした）を３５ｗｔ％とした。

外部電極用導電ペーストについて、条件Ｎｏ．４は、Ｎｉ粉末が１００ｗｔ％と仮定した場合に、受信バインダを１０ｗｔ％とし、溶剤２５ｗｔ％とし、共材としてのセラミック粉末（主成分をＣａＺｒＯ_３とした）を２５ｗｔ％とした。条件Ｎｏ．５は、Ｎｉ粉末が１００ｗｔ％と仮定した場合に、受信バインダを１０ｗｔ％とし、溶剤２５ｗｔ％とし、共材としてのセラミック粉末（主成分をＣａＺｒＯ_３とした）を１５ｗｔ％とした。条件Ｎｏ．６は、Ｎｉ粉末が１００ｗｔ％と仮定した場合に、受信バインダを１０ｗｔ％とし、溶剤２５ｗｔ％とし、共材としてのセラミック粉末（主成分をＣａＺｒＯ_３とした）を３５ｗｔ％とした。

それぞれ、セラミック粉末の比率と、微量添加剤により、外部電極の熱膨張係数の調整を行なった。条件Ｎｏ．１の熱膨張係数は、１５．７×１０^－６／Ｋとなった。条件Ｎｏ．２の熱膨張係数は、１５．９×１０^－６／Ｋとなった。条件Ｎｏ．３の熱膨張係数は、１５．５×１０^－６／Ｋとなった。条件Ｎｏ．４の熱膨張係数は、１３．７×１０^－６／Ｋとなった。条件Ｎｏ．５の熱膨張係数は、１４．２×１０^－６／Ｋとなった。条件Ｎｏ．６の熱膨張係数は、１３．０×１０^－６／Ｋとなった。

１００５形状Ｖ厚（Ｌ：１．０ｍｍ、Ｗ：０，５ｍｍ、Ｔ：０．５ｍｍ）、２１２５形状Ｇ厚（Ｌ：２．０ｍｍ、Ｗ：１．２５ｍｍ、Ｔ：１．２５ｍｍ）、３２１６形状Ｌ厚（Ｌ：３．２ｍｍ、Ｗ：１．６ｍｍ、Ｔ：１．６ｍｍ）、４５３２形状Ｍ厚（Ｌ：４．５ｍｍ、Ｗ：３．２ｍｍ、Ｔ：２．５ｍｍ）を作製するため、セラミックグリーンシート表面に各形状に合わせたスクリーンを用いて、内部電極用導電性ペーストの印刷を行い、内部電極パターンを形成した。

このように内部電極パターンを形成したセラミックグリーンシートを、内部電極パターンの形成されていない（印刷を行っていない）セラミックグリーンシートで、指定の層数（１００５形状Ｖ厚：１５層と３５層、２１２５形状Ｇ厚：３５層、３２１６形状Ｌ厚：７０層、４５３２形状Ｍ厚：１５０層とした）を重ねた後、圧着して生のセラミック積層体を作製した。その後、面取りや脱バイを行い、セラミック焼結体の両端面に上記記載の通り、セラミック粉末量を１５ｗｔ％～３５ｗｔ％に変更した外部電極用ペーストをディップ条件および希釈により、厚み調整を行ないながら塗布を行なった後、１３００℃の還元雰囲気下で焼成を行ない、研磨解析によりクラックの発生率確認を実施した。

結果を表１および表２に示す。各条件について、サンプル数を２０個とし、クラックの発生が確認されたサンプル数の比率（クラック発生率（％））を調べた。外部電極熱膨張係数が大きいほど、クラック発生率が高くなる傾向が見られた。また、外部電極の厚みが大きい場合ほど、クラック発生率が高くなる傾向が見られた。なお、表１および表２において、「％」で表した数値がクラック発生率である。

上記式（１）および上記式（２）において、圧縮応力σ＝α×△Ｔ×Ｌ×Ｅと表したが、表１および表２の実験結果において、熱膨張係数αと外部電極厚みＬが大きくなると圧縮応力が大きくなり、クラックが発生しやすくなることを裏づける結果となった。

次に、外部電極と素体材料との間の熱膨張係数差を算出した。結果を表３に示す。

次に、各条件について、クラック指標Ｘを算出した。結果を表４および表５に示す。製品設計(外部電極ペースト組成、素体組成、外部電極厚み、製品形状、内電層数)から算出したクラック指標Ｘと、実際のクラック発生率との関係をプロットした。結果を図６に示す。なお、表４および表５において、「形状」の下方に記載してある小数点第２位までの数値がクラック指標Ｘである。

表４、表５、および図６の結果から、クラック指標Ｘが、Ｘ≦６．０２を満たせば、クラック発生率を低減させることができることがわかった。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 素体
１１ 誘電体層
１２ 内部電極層
１３ カバー層
１４ 容量部
１５ エンドマージン
１６ サイドマージン
２０ａ，２０ｂ 外部電極
３０ クラック
５１ 基材
５２ セラミックグリーンシート
５３ 内部電極パターン
１００ 積層セラミックコンデンサ

Claims (9)

1. 複数の誘電体層と、前記複数の誘電体層を介して互いに対向する複数の内部電極層と、を有する素体と、
   前記複数の内部電極層が互いに対向する第１方向に直交する第２方向において対向する前記素体の２端面に設けられ、前記第１方向の端に位置する前記素体の主面上に延在し、セラミック粒子を含む一対の外部電極と、を有し、
   前記第１方向における前記素体の寸法をＴ（μｍ）、前記第１方向および前記第２方向にそれぞれ直交する第３方向における前記素体の寸法をＷ（μｍ）、前記複数の内部電極層の積層数をＥ、前記一対の外部電極の熱膨張係数をα_Ｅ（×１０^－６／Ｋ）、前記素体の熱膨張係数をα_０（×１０^－６／Ｋ）、前記第１方向において、前記主面からの前記一対の外部電極の寸法の最大値をｔ（μｍ））とするとき、
   ０．７２２×ｌｎ（Ｗ×Ｔ／Ｅ）－５．７５＋（α_Ｅ－α_０）＋（ｔ／１２）≦６．０２の関係式を満たす、積層セラミック電子部品。
2. 前記セラミック粒子は、チタン酸バリウムまたはジルコン酸カルシウムである、請求項１に記載の積層セラミック電子部品。
3. 前記素体の前記第２方向における寸法をＬとし、前記Ｌが１０００μｍ、前記Ｗが５００μｍのとき、Ｅ＞１０である、請求項１に記載の積層セラミック電子部品。
4. 前記素体の前記第２方向における寸法をＬとし、前記Ｌが１６００μｍ、前記Ｗが８００μｍのとき、Ｅ＞５０である、請求項１に記載の積層セラミック電子部品。
5. 前記素体の前記第２方向における寸法をＬとし、前記Ｌが２１００μｍ、前記Ｗが２５００μｍのとき、Ｅ＞１５である、請求項１に記載の積層セラミック電子部品。
6. 前記素体の前記第２方向における寸法をＬとし、前記Ｌが３２００μｍ、前記Ｗが１６００μｍのとき、Ｅ＞４０である請求項１に記載の積層セラミック電子部品。
7. 前記素体の前記第２方向における寸法をＬとし、前記Ｌが３２００μｍ、前記Ｗが２５００μｍのとき、Ｅ＞１００である、請求項１に記載の積層セラミック電子部品。
8. 前記素体の前記第２方向における寸法をＬとし、前記Ｌが４５００μｍ、前記Ｗが３２００μｍのとき、Ｅ＞１２５である、請求項１に記載の積層セラミック電子部品。
9. セラミックグリーンシート上に内部電極パターンを形成する工程と、
   前記内部電極パターンが形成された前記セラミックグリーンシートを積層して積層体を得る工程と、
   前記積層体の対向する端面に導電ペーストを塗布する工程と、
   前記積層体および前記導電ペーストを焼成して、複数の誘電体層および前記複数の誘電体層を介して互いに対向する複数の内部電極を有する素体および一対の外部電極を形成する工程と、を含み、
   前記複数の内部電極が互いに対向する第１方向における前記素体の寸法をＴ（μｍ）、前記第１方向および前記一対の外部電極が互いに対向する第２方向にそれぞれ直交する第３方向における前記素体の寸法をＷ（μｍ）、前記複数の内部電極の積層数をＥ、前記一対の外部電極の熱膨張係数をα_Ｅ（×１０^－６／Ｋ）、前記素体の熱膨張係数をα_０（×１０^－６／Ｋ）、前記第１方向において、前記素体の主面からの前記一対の外部電極の寸法の最大値をｔ（μｍ）とするとき、
   ０．７２２×ｌｎ（Ｗ×Ｔ／Ｅ）－５．７５＋（α_Ｅ－α_０）＋（ｔ／１２）≦６．０２の関係式を満たす、積層セラミック電子部品の製造方法。
   

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