JP2023553273A - 半導体デバイス形成のための下部層膜 - Google Patents

半導体デバイス形成のための下部層膜 Download PDF

Info

Publication number
JP2023553273A
JP2023553273A JP2023530169A JP2023530169A JP2023553273A JP 2023553273 A JP2023553273 A JP 2023553273A JP 2023530169 A JP2023530169 A JP 2023530169A JP 2023530169 A JP2023530169 A JP 2023530169A JP 2023553273 A JP2023553273 A JP 2023553273A
Authority
JP
Japan
Prior art keywords
etch process
layer
etching gas
gas
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023530169A
Other languages
English (en)
Inventor
ジン リー，
ガブリエラ アルヴァ，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2023553273A publication Critical patent/JP2023553273A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/4401—Means for minimising impurities, e.g. dust, moisture or residual gas, in the reaction chamber
    • C23C16/4405—Cleaning of reactor or parts inside the reactor by using reactive gases
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/448—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for generating reactive gas streams, e.g. by evaporation or sublimation of precursor materials
    • C23C16/452—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for generating reactive gas streams, e.g. by evaporation or sublimation of precursor materials by activating reactive gas streams before their introduction into the reaction chamber, e.g. by ionisation or addition of reactive species
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C23C16/4582—Rigid and flat substrates, e.g. plates or discs
    • C23C16/4583—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally
    • C23C16/4586—Elements in the interior of the support, e.g. electrodes, heating or cooling devices
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/46—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for heating the substrate
    • C23C16/463—Cooling of the substrate
    • C23C16/466—Cooling of the substrate using thermal contact gas
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • C23C16/509—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges using internal electrodes
    • C23C16/5096—Flat-bed apparatus
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/52—Controlling or regulating the coating process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

構造は、基板の上に形成された下部層と、下部層の上に形成されたマンドレル層と、マンドレル層の上に形成されたスペーサ層とを含む。下部層は第１の材料を含み、また、スペーサ層は第２の材料を含む。第１の材料は、スペーサ層の一部を除去するための第１のエッチプロセス、およびマンドレル層を除去するための第２のエッチプロセスに使用されるエッチングガスに対して耐性である。【選択図】図４Ｅ

Description

本開示の例は、一般に、半導体デバイスの形成に関する。詳細には、本開示の実施形態は、欠陥が少ないナノ構造を形成するための方法を提供する。
集積回路（ＩＣ）またはチップの製造では、チップの異なる層を表すパターンがチップ設計者によって作り出される。光リソグラフィによる製造プロセスの間、個々の半導体層の設計を半導体基板の上に転写するために、一連のフォトマスクがこれらのパターンから作り出される。次に、これらのマスクを使用して、層毎の回路パターンが湿式またはドライエッチングによって半導体基板の上に転写される。これらの層は、一連のリソグラフィおよびエッチプロセスを使用して積み上げられ、個々の完成したチップを備えるナノ構造に変換される。
しかしながら湿式またはドライエッチングプロセスでは、層の真下に配置される下部層は、半導体層をパターニングするためのエッチプロセスにおける十分に低速のエッチング速度を有することができず、また、半導体層と共にエッチングされることになり得る。これは、下部層の中に凹部を形成し、結果として得られるチップに欠陥をもたらし、延いてはデバイス故障をもたらすことになり得る。
したがって、層をパターニングするためのエッチプロセスにおける実質的に低エッチング速度を有する下部層、およびこのような下部層を使用してナノ構造を形成するための方法が必要である。
本開示の実施形態は構造を提供する。構造は、基板の上に形成された下部層と、下部層の上に形成されたマンドレル層と、マンドレル層の上に形成されたスペーサ層とを含む。下部層は第１の材料を含み、また、スペーサ層は第２の材料を含む。第１の材料は、スペーサ層の一部を除去するための第１のエッチプロセス、およびマンドレルを除去するための第２のエッチプロセスに使用されるエッチングガスに対して耐性である。
本開示の実施形態は、構造の形成に使用するための下部層を同じく提供する。下部層は基板の上に形成された第１の材料を含み、第１の材料は、第１の材料の上に形成された第２の材料の一部を除去するための第１のエッチプロセスに使用されるエッチングガスに対して耐性である。
本開示の実施形態は、基板の上に構造を形成するための方法をさらに提供する。方法は、マンドレル層の上、およびマンドレル層から露出されている下部層の表面にスペーサ層を共形で堆積させることを含む、堆積プロセスを実施することと、マンドレル層の側壁からスペーサ層を除去することなく、マンドレル層の頂面および下部層の表面からスペーサ層の一部を除去することを含む、第１のエッチプロセスを実施することと、スペーサ層を除去することなくマンドレル層を除去するための第２のエッチプロセスを実施することとを含む。下部層には、第１のエッチおよび第２のエッチに起因する実質的な凹部は存在しないか、または凹部は存在しない。
したがって本開示の実施形態の上で示した特徴を詳細に理解することができる方法においては、上で簡単に要約した本開示のより特定の説明には場合によっては実施形態が参照されており、それらの実施形態のうちのいくつかは添付の図面に示されている。しかしながら添付の図面は単に本開示の典型的な実施形態を示したものにすぎず、本開示は他の同様に有効な実施形態を許容することができ、したがって添付の図面を本開示の範囲を制限するものと見なしてはならないことに留意されたい。
一実施形態による堆積プロセスを実施するために利用することができる処理チャンバを示す図である。 一実施形態によるパターニングプロセスを実施するために利用することができる処理チャンバを示す図である。 一実施形態によるナノ構造４００を製造するための方法３００の流れ図である。 一実施形態によるナノ構造の一部の横断面図である。 一実施形態によるナノ構造の一部の横断面図である。 一実施形態によるナノ構造の一部の横断面図である。 一実施形態によるナノ構造の一部の横断面図である。 一実施形態によるナノ構造の一部の横断面図である。 一実施形態によるナノ構造の一部の横断面図である。 一実施形態によるナノ構造の一部の横断面図である。
理解を容易にするために、可能である場合、図に共通の全く同じ要素を示すために全く同じ参照数表示が使用されている。１つの実施形態で開示されている要素は、明確に詳述することなく他の実施形態に有利に利用され得ることが企図されている。
本明細書において説明されている実施形態は、下部層の上に形成された層の一部を除去するためのエッチプロセスにおいて低エッチング速度を有する下部層のための材料、およびこのような下部層を使用してナノ構造を形成する方法を提供する。エッチングされる層は、炭素含有材料、窒化ケイ素、ドープドシリコン含有材料または酸化ケイ素で形成することができる。下部層は、アルミニウム酸化物（Ａｌ２Ｏ３）、ＴｉＮ酸化物（ＳｎＯ２）、炭化タングステン（ＷＣ）、ホウ素（Ｂ）、窒化ケイ素（Ｓｉ３Ｎ４）、炭化ケイ素窒化物（ＳｉＣＮ）、ケイ素ホウ素窒化物（ＳｉＢＮ）などのシリコン含有誘電体材料、ホウ素酸化物（Ｂ２Ｏ３）またはホウ素窒化物（ＢＮ）などのホウ素含有誘電体材料、あるいは二酸化ジルコニウム（ＺｒＯ２）またはチタン窒化物（ＴｉＮ）などのセラミック材料で形成することができる。下部層の低エッチング速度のため、下部層は、下部層の上に形成された半導体層がパターニングされている間、損傷されない状態を維持する（例えば中に凹部を形成することなく）。
図１は、仕切られたプラズマ生成領域を有する化学気相堆積チャンバ１００の一実施形態の横断面図である。化学気相堆積チャンバ１００を利用して、酸化ケイ素、窒化ケイ素、ホウ化ケイ素、炭化ケイ素、酸窒化ケイ素またはオキシ炭化ケイ素などのシリコン含有層を基板の上に堆積させることができる。堆積プロセスの間、ガス入口アセンブリ１０５を介してプロセスガスを第１のプラズマ領域１１５に流入させることができる。プロセスガスは、遠隔プラズマシステム（ＲＰＳ）１０１内の第１のプラズマ領域１１５への流入に先立って励起させることができる。堆積チャンバ１００は蓋１１２およびシャワーヘッド１２５を含む。蓋１１２は、印可ＡＣ電圧源と共に示されており、また、シャワーヘッド１２５は接地されており、第１のプラズマ領域１１５におけるプラズマ生成と無矛盾である。絶縁リング１２０は蓋１１２とシャワーヘッド１２５の間に配置され、第１のプラズマ領域１１５における誘導結合プラズマ（ＩＣＰ）または容量結合プラズマ（ＣＣＰ）の形成を可能にしている。蓋１１２およびシャワーヘッド１２５は、それらの間の絶縁リング１２０と共に示されており、そのようにすることにより、シャワーヘッド１２５に対してＡＣ電位を蓋１１２に印加することができる。
蓋１１２は、ガス入口アセンブリ１０５内の２つの全く異なるガス供給チャネルを特徴とする二重供給源の蓋であってもよい。第１のガス供給チャネル１０２は遠隔プラズマシステム（ＲＰＳ）１０１を通過するガスを運び、一方、第２のガス供給チャネル１０４はＲＰＳ１０１をバイパスしている。第１のガス供給チャネル１０２はプロセスガスのために使用することができ、また、第２のガス供給チャネル１０４は処理ガスのために使用することができる。第１のプラズマ領域１１５に流入するガスはバッフル１０６によって分散させることができる。
前駆体などの流体は、シャワーヘッド１２５を介して堆積チャンバ１００の第２のプラズマ領域１３３に流入させることができる。第１のプラズマ領域１１５の前駆体から誘導された、励起された種は、シャワーヘッド１２５中の開孔１１４を通って移動し、シャワーヘッド１２５から第２のプラズマ領域１３３に流入する前駆体と反応する。第２のプラズマ領域１３３にプラズマが存在することはほとんどないか、または全くない。前駆体の励起された誘導体は、第２のプラズマ領域１３３の中で結合して、基板の上に流動性誘電体材料を形成する。誘電体材料が成長するにつれて、より新しく加えられた材料の方が下方の材料よりも高い移動度を有する。移動度は、蒸発によって有機含有物が少なくなるにつれて小さくなる。間隙には、この技法を使用して、堆積が完了した後の誘電体材料中の有機含有物の従来の密度から逸脱することなく、流動性誘電体材料を充填することができる。硬化ステップを依然として使用して、有機含有物をさらに少なくし、または堆積した膜から有機含有物を除去することができる。
第１のプラズマ領域１１５のみにおける前駆体の励起、または遠隔プラズマシステム（ＲＰＳ）１０１との組合せにおける前駆体の励起は、いくつかの利点を提供する。前駆体から誘導された、励起された種の濃度は、第１のプラズマ領域１１５におけるプラズマのため、第２のプラズマ領域１３３内で高くすることができる。濃度が高くなるのは、第１のプラズマ領域１１５におけるプラズマの場所によるものであり得る。第２のプラズマ領域１３３は、遠隔プラズマシステム（ＲＰＳ）１０１よりも第１のプラズマ領域１１５の近くに配置されており、励起された種が他のガス分子、チャンバの壁およびシャワーヘッドの表面との衝突を介して励起状態から抜けるために残されている時間がより短い。
また、前駆体から誘導された、励起された種の濃度の均一性を第２のプラズマ領域１３３内で同じく改善することができる。均一性のこの改善は、第２のプラズマ領域１３３の形状により類似している第１のプラズマ領域１１５の形状によるものであり得る。遠隔プラズマシステム（ＲＰＳ）１０１の中で作り出された、励起された種は、シャワーヘッド１２５の中心の近くの開孔１１４を通過する種と比較すると、シャワーヘッド１２５のエッジの近くの開孔１１４を通過するためにより長い距離を移動する。より長い距離は、励起された種の励起を弱めることになり、また、例えば基板のエッジの近くの成長速度を遅くすることになり得る。第１のプラズマ領域１１５における前駆体の励起は、この変化を小さくする。
前駆体に加えて、様々な目的のために異なる時間に導入される他のガスが存在し得る。例えば処理ガスを導入して、望ましくない種をチャンバ壁、基板、堆積した膜および／または堆積中の膜から除去することができる。処理ガスは、Ｈ２、Ｈ２／Ｎ２混合物、ＮＨ３、ＮＨ４ＯＨ、Ｏ３、Ｏ２、Ｈ２Ｏ２および水蒸気からなるグループから選択されるガスのうちの少なくとも１つまたは複数を含むことができる。処理ガスは、プラズマ中で励起し、次に、残留有機含有物を少なくし、または堆積した膜から残留有機含有物を除去するために使用することができる。他の例では、プラズマなしに処理ガスを使用することができる。処理ガスが水蒸気を含んでいる場合、質量流量計（ＭＦＭ）および注入弁を使用してデリバリを達成することができ、あるいは他の適切な水蒸気ジェネレータを利用することによってデリバリを達成することができる。
一実施形態では、シリコン含有前駆体を導入し、かつ、第２のプラズマ領域１３３の処理前駆体を反応させることによってシリコン含有層を堆積させることができる。誘電体材料前駆体の例は、シラン、ジシラン、メチルシラン、ジメチルシラン、トリメチルシラン、テトラメチルシラン、テトラエトキシシラン（ＴＥＯＳ）、トリエトキシシラン（ＴＥＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、テトラメチル－ジシロキサン（ＴＭＤＳＯ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、テトラメチル－ジエトキシル－ジシロキサン（ＴＭＤＤＳＯ）、ジメチル－ジメトキシル－シラン（ＤＭＤＭＳ）またはそれらの組合せを含むシリコン含有前駆体である。窒化ケイ素を堆積させるための追加前駆体は、トリシリルアミン（ＴＳＡ）およびジシリルアミン（ＤＳＡ）を含むシリル－アミンおよびその誘導体などのＳｉｘＮｙＨｚ含有前駆体、ＳｉｘＮｙＨｚＯｚｚ含有前駆体、ＳｉｘＮｙＨｚＣｌｚｚ含有前駆体またはそれらの組合せを含む。
処理前駆体は、ホウ素含有化合物、水素含有化合物、酸素含有化合物、窒素含有化合物またはそれらの組合せを含むことができる。ホウ素含有化合物の適切な例には、ＢＨ３、Ｂ２Ｈ６、ＢＦ３、ＢＣｌ３、等々がある。適切な処理前駆体の例には、Ｈ２、Ｈ２／Ｎ２混合物、ＮＨ３、ＮＨ４ＯＨ、Ｏ３、Ｏ２、Ｈ２Ｏ２、Ｎ２、Ｎ２Ｈ４蒸気、ＮＯ、Ｎ２Ｏ、ＮＯ２、蒸気またはそれらの組合せを含むＮｘＨｙ化合物からなるグループから選択される化合物のうちの１つまたは複数がある。処理前駆体は、Ｎ＊および／またはＨ＊および／またはＯ＊含有ラジカルまたはプラズマ、例えばＮＨ３、ＮＨ２ ＊、ＮＨ＊、Ｎ＊、Ｈ＊、Ｏ＊、Ｎ＊Ｏ＊またはそれらの組合せを含むために例えばＲＰＳユニットなどの中で励起されたプラズマであってもよい。プロセス前駆体は、別法として、本明細書において説明されている前駆体のうちの１つまたは複数を含むことも可能である。
処理前駆体は、Ｂ＊、Ｎ＊および／またはＨ＊および／またはＯ＊含有ラジカルまたはプラズマ、あるいはそれらの組合せを含むプロセスガスプラズマおよびラジカルを生成するために第１のプラズマ領域１１５で励起されたプラズマであってもよい。別法として、処理前駆体は、第１のプラズマ領域１１５への導入に先立って、遠隔プラズマシステムを通過した後に既にプラズマ状態にあってもよい。
次に、前駆体と反応させるために、励起された処理前駆体が開孔１１４を介して第２のプラズマ領域１３３に引き渡される。処理体積になると、処理前駆体を混合し、反応させて、基板の上に誘電体材料を堆積させることができる。
図２は、異方性エッチングおよび等方性エッチングなどのパターニングプロセスの実施に適した処理チャンバ２００の一例の断面図である。本明細書において開示されている方法と共に使用するように適合させることができる適切な処理チャンバには、例えばＣａｌｉｆｏｒｎｉａ州Ｓａｎｔａ ＣｌａｒａのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手することができるＣＥＮＴＲＩＳ（登録商標）ＳＹＭ３（商標）処理チャンバがある。示されている処理チャンバ２００は、優れたエッチング性能を可能にする複数の特徴を含んでいるが、他の処理チャンバを適合させて、本明細書において開示されている本発明の特徴のうちの１つまたは複数を利用することができることが企図されている。
処理チャンバ２００は、内部体積２０６を密閉するチャンバ本体２０２および蓋２０４を含む。チャンバ本体２０２は、典型的には、アルミニウム、ステンレス鋼または他の適切な材料から製造される。チャンバ本体２０２は、通常、側壁２０８および底部２１０を含む。基板支持体ペデスタルアクセスポート（図示せず）は、通常、側壁２０８の中に画定され、また、処理チャンバ２００からの基板２０３の出し入れを容易にするためにスリットバルブによって選択的に密閉される。排気口２２６は、チャンバ本体２０２の中に画定され、内部体積２０６を真空ポンプシステム２２８に結合している。真空ポンプシステム２２８は、通常、処理チャンバ２００の内部体積２０６の圧力を排気し、かつ、調整するために利用される１つまたは複数のポンプおよびスロットルバルブを含む。一実施態様では、真空ポンプシステム２２８は、内部体積２０６の内側の圧力を動作圧力に維持し、典型的には約１０ｍＴｏｒｒと約５００Ｔｏｒｒの間に維持する。
蓋２０４は、チャンバ本体２０２の側壁２０８の上に密閉方式で支持されている。蓋２０４は、開いて、処理チャンバ２００の内部体積２０６へのアクセスを許容することができる。蓋２０４は、光プロセス監視を容易にする窓２４２を含む。一実施態様では、窓２４２は、処理チャンバ２００の外側に取り付けられた光学モニタシステム２４０によって利用される信号に対して透過性である石英または他の適切な材料からなっている。
光学モニタシステム２４０は、チャンバ本体２０２の内部体積２０６、および／または基板支持体ペデスタルアセンブリ２４８の上に配置された基板２０３のうちの少なくとも一方を窓２４２を通して見るように配置されている。一実施形態では、光学モニタシステム２４０は蓋２０４に結合され、光計測学を使用して、入って来る基板パターン特徴矛盾（厚さ、等々など）を補償するためのプロセス調整を可能にする情報を提供し、また、必要に応じてプロセス状態監視（プラズマ監視、温度監視、等々など）を提供する統合堆積プロセスを容易にしている。本開示を利用するように適合させることができる一光学モニタシステムは、Ｃａｌｉｆｏｒｎｉａ州Ｓａｎｔａ ＣｌａｒａのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手することができるＥｙｅＤ（登録商標）フル－スペクトル干渉計計測学モジュールである。
ガスパネル２５８は、プロセスガスおよび／または洗浄ガスを内部体積２０６に提供するために処理チャンバ２００に結合されている。図２に示されている例では、入口ポート２３２’、２３２’’は、ガスをガスパネル２５８から処理チャンバ２００の内部体積２０６に引き渡すことができるよう、蓋２０４の中に提供されている。一実施態様では、ガスパネル２５８は、入口ポート２３２’、２３２’’を介して処理チャンバ２００の内部体積２０６の中にフッ化プロセスガスを提供するように適合されている。一実施態様では、ガスパネル２５８から提供されるプロセスガスは、少なくともフッ化ガス、塩素および炭素含有ガス、酸素ガス、窒素含有ガスおよび塩素含有ガスを含む。フッ化および炭素含有ガスの例には、ＣＨ３Ｆ、ＣＨ２Ｆ２およびＣＦ４がある。他のフッ化ガスは、Ｃ２Ｆ、Ｃ４Ｆ６、Ｃ３Ｆ８およびＣ５Ｆ８のうちの１つまたは複数を含むことができる。酸素含有ガスの例には、Ｏ２、ＣＯ２、ＣＯ、Ｎ２Ｏ、ＮＯ２、Ｏ３、Ｈ２Ｏ、等々がある。窒素含有ガスの例には、Ｎ２、ＮＨ３、Ｎ２Ｏ、ＮＯ２、等々がある。塩素含有ガスの例には、ＨＣｌ、Ｃｌ２、ＣＣｌ４、ＣＨＣｌ３、ＣＨ２Ｃｌ２、ＣＨ３Ｃｌ、等々がある。炭素含有ガスの適切な例には、メタン（ＣＨ４）、エタン（Ｃ２Ｈ６）、エチレン（Ｃ２Ｈ４）、等々がある。
シャワーヘッドアセンブリ２３０は蓋２０４の内部表面２１４に結合されている。シャワーヘッドアセンブリ２３０は、ガスがシャワーヘッドアセンブリ２３０を通って、入口ポート２３２’、２３２’’から処理チャンバ２００の内部体積２０６の中へ、処理チャンバ２００の中で処理される基板２０３の表面全体にわたって定義済み分布で流れることができる複数の開孔を含む。
遠隔プラズマ源２７７は、任意選択で、処理のための内部体積２０６への流入に先立って、遠隔プラズマからの混合ガスの解離を容易にするためにガスパネル２５８に結合することができる。ＲＦソース電力２４３は、整合回路網２４１を介してシャワーヘッドアセンブリ２３０に結合されている。ＲＦソース電力２４３は、典型的には、約５０ｋＨｚから約２００ＭＨｚまでの範囲の同調可能周波数で最大約３０００Ｗを生成することができる。
シャワーヘッドアセンブリ２３０は、さらに、光計測学信号に対して透過性の領域を含む。光透過性領域すなわち通路２３８は、内部体積２０６および／または基板支持体ペデスタルアセンブリ２４８の上に配置された基板２０３を光学モニタシステム２４０が見ることができるようにするのに適している。通路２３８は、シャワーヘッドアセンブリ２３０の中に形成され、または配置された、光学モニタシステム２４０によって生成され、かつ、反射して光学モニタシステム２４０に戻るエネルギーの波長に対して実質的に透過性の材料、開孔または複数の開孔であってもよい。
一実施態様では、シャワーヘッドアセンブリ２３０は、処理チャンバ２００の内部体積２０６に流入するガスを個別に制御することができる複数のゾーンを使用して構成されている。図２に示されている例では、シャワーヘッドアセンブリ２３０は、個別の入口ポート２３２’、２３２’’を介してガスパネル２５８に個別に結合されている内部ゾーン２３４および外部ゾーン２３６を有している。
基板支持体ペデスタルアセンブリ２４８は、ガス分配（シャワーヘッド）アセンブリ２３０の下方の、処理チャンバ２００の内部体積２０６の中に配置されている。基板支持体ペデスタルアセンブリ２４８は、処理の間、基板２０３を保持する。基板支持体ペデスタルアセンブリ２４８は、通常、基板支持体ペデスタルアセンブリ２４８を貫通して配置された、基板２０３を基板支持体ペデスタルアセンブリ２４８から持ち上げ、ロボット（図示せず）を使用した従来の方法による基板２０３の交換を容易にするように構成されている複数のリフトピン（図示せず）を含む。内側ライナ２１８は、基板支持体ペデスタルアセンブリ２４８の周囲に密に外接させることができる。
一実施態様では、基板支持体ペデスタルアセンブリ２４８は、取付板２６２、ベース２６４および静電チャック２６６を含む。取付板２６２はチャンバ本体２０２の底部２１０に結合されており、ベース２６４および静電チャック２６６へのとりわけ流体、電力線およびセンサリード線などの経路指定ユーティリティのための通路を含む。静電チャック２６６は、シャワーヘッドアセンブリ２３０の下方に基板２０３を保持するための少なくとも１つのクランプ電極２８０を備えている。静電チャック２６６は、従来から知られているように、基板２０３をチャック表面に保持する静電力を展開するためにチャック電源２８２によって駆動される。別法としては、クランピング、真空または重力によって基板２０３を基板支持体ペデスタルアセンブリ２４８に保持することも可能である。
ベース２６４または静電チャック２６６のうちの少なくとも一方は、基板支持体ペデスタルアセンブリ２４８の横方向の温度プロファイルを制御するために、少なくとも１つの任意選択の埋設ヒータ２７６、少なくとも１つの任意選択の埋設アイソレータ２７４および複数の導管２６８、２７０を含むことができる。導管２６８、２７０は、温度調整流体を導管を通して循環させる流体源２７２に流体結合されている。ヒータ２７６は電源２７８によって調整されている。導管２６８、２７０およびヒータ２７６を利用してベース２６４の温度が制御され、それにより静電チャック２６６を加熱および／または冷却し、延いては静電チャック２６６の上に配置された基板２０３の温度プロファイルを制御する。静電チャック２６６およびベース２６４の温度は、複数の温度センサ２９０、２９２を使用して監視することができる。静電チャック２６６は、静電チャック２６６の表面を支持している基板支持体ペデスタルの中に形成され、Ｈｅなどの伝熱（または裏側）ガス源に流体結合されている溝などの複数のガス通路（図示せず）をさらに備えることができる。動作中、裏側ガスが制御された圧力でガス通路に提供され、静電チャック２６６と基板２０３の間の伝熱を強化する。
一実施態様では、基板支持体ペデスタルアセンブリ２４８はカソードとして構成され、複数のＲＦバイアス電源２８４、２８６に結合されている電極２８０を含む。ＲＦバイアス電源２８４、２８６は、基板支持体ペデスタルアセンブリ２４８の中に配置された電極２８０と、チャンバ本体２０２のシャワーヘッドアセンブリ２３０または天井（蓋２０４）などの別の電極との間に結合されている。ＲＦバイアス電力はチャンバ本体２０２の処理領域に配置されたガスから形成されたプラズマ放電を励起し、かつ、維持する。
図２に示されている例では、二重ＲＦバイアス電源２８４、２８６は、基板支持体ペデスタルアセンブリ２４８の中に配置された電極２８０に整合回路２８８を介して結合されている。ＲＦバイアス電源２８４、２８６によって生成された信号は、整合回路２８８を介して、プラズマ処理チャンバ２００の中に提供される混合ガスをイオン化するための信号フィードを介して基板支持体ペデスタルアセンブリ２４８に引き渡され、それにより、堆積または他のプラズマ増速プロセスを実施するために必要なイオンエネルギーを提供する。ＲＦバイアス電源２８４、２８６は、通常、約５０ｋＨｚから約２００ＭＨｚまでの周波数を有するＲＦ信号、および約０ワットと約５０００ワットの間の電力を生成することができる。プラズマの特性を制御するために、追加バイアス電源２８９を電極２８０に結合することができる。
一動作モードでは、基板２０３がプラズマ処理チャンバ２００の中の基板支持体ペデスタルアセンブリ２４８の上に配置される。プロセスガスおよび／または混合ガスがガスパネル２５８からシャワーヘッドアセンブリ２３０を介してチャンバ本体２０２の中に導入される。堆積副産物を除去している間、真空ポンプシステム２２８がチャンバ本体２０２の内側の圧力を維持する。
コントローラ２５０は、処理チャンバ２００の動作を制御するために処理チャンバ２００に結合されている。コントローラ２５０は、中央処理装置（ＣＰＵ）２５２、メモリ２５４、およびプロセスシーケンスを制御し、また、ガスパネル２５８からのガスの流れを調整するために利用される支持体回路２５６を含む。ＣＰＵ２５２は、産業設定で使用することができる任意の形態の汎用コンピュータプロセッサであってもよい。ソフトウェアルーチンは、ランダムアクセスメモリ、リードオンリメモリ、フロッピーまたはハードディスクドライバ、あるいは他の形態のデジタルストレージなどのメモリ２５４に記憶することができる。支持体回路２５６は、従来通りにＣＰＵ２５２に結合され、また、キャッシュ、クロック回路、入力／出力システム、電力サプライ、等々を含むことができる。コントローラ２５０と処理チャンバ２００の様々な構成要素の間の指向性通信は、多くの信号ケーブルを介して処理される。
図３は、一実施形態によるナノ構造４００を形成するための方法３００の流れ図である。図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、図４Ｅ、図４Ｆおよび図４Ｇは、方法３００の様々な段階に対応するナノ構造４００の一部の横断面図である。方法３００を利用して、コンタクト誘電体層、ゲート電極層、ゲート誘電体層、ＳＴＩ絶縁層、金属間層（ＩＭＬ）または任意の適切な層などの材料層の中に特徴を形成することができる。別法としては、方法３００を有利に利用して、必要に応じて任意の他のタイプの構造をエッチングすることも可能である。
図４Ａに示されているように、ナノ構造４００は、基板４０２、基板４０２の上に配置された界面層４０４、界面層４０４の上に配置された下部層４０６、および下部層４０６の上に配置されたマンドレル層４０８を含む。
基板４０２は、結晶シリコン（例えばＳｉ＜１００＞またはＳｉ＜１１１＞）、酸化ケイ素、ストレインドシリコン、シリコンゲルマニウム、ドープされた、またはドープされていない多結晶シリコン、ドープされた、またはドープされていないシリコンウエハ、およびパターン化された、またはパターン化されていないウエハ、絶縁体上シリコン（ＳＯＩ）、炭素ドープ酸化ケイ素、窒化ケイ素、ドープドシリコン、ゲルマニウム、砒化ガリウム、ガラスまたはサファイアなどの材料を含むことができる。基板４０２は、２００ｍｍ、３００ｍｍ、４５０ｍｍなどの様々な寸法を有することができ、あるいは他の直径のウエハ、ならびに長方形または正方形のパネルを有することができる。
界面層４０４は、酸化ケイ素（ＳｉＯ２）、テトラ－エチル－オルトシリケート（ＴＥＯＳ）、酸窒化ケイ素（ＳｉＯＮ）、ホウ化ケイ素（ＳｉＢｘ）、ケイ素炭窒化物（ＳｉＣＮ）、炭化ホウ素（ＢＣ）、アモルファスカーボン、ホウ素窒化物（ＢＮ）、炭化ホウ素窒化物（ＢＣＮ）、炭素がドープされた酸化物、多孔性二酸化ケイ素、窒化ケイ素（ＳｉＮ）、酸炭窒化物、重合体、リンケイ酸塩ガラス、フッ素ケイ酸塩（ＳｉＯＦ）ガラス、有機ケイ酸塩ガラス（ＳｉＯＣＨ）、他の適切な酸化物材料、他の適切な炭化物材料、他の適切な酸炭化物材料、または他の適切な酸素窒化物材料で形成することができる。
下部層４０６は、以下で説明されるように、後続するエッチプロセスでマンドレル層４０８の上に堆積されるスペーサ層４２４（図４Ｂ、図４Ｃおよび図４Ｅに示されている）に対するエッチ選択性を提供するエッチング停止層である。
マンドレル層４０８は、アモルファスカーボン、スピン－オンカーボン（ＳｏＣ）などの炭素含有材料、または他の適切な炭素含有材料で形成することができ、任意の適切なリソグラフィおよびエッチプロセスを使用して、開口４２２でパターニングされる。特定の一例では、マンドレル層４０８は、Ｃａｌｉｆｏｒｎｉａ州Ｓａｎｔａ Ｃｌａｒａ在所のＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．が製造しているＳａｐｈｉｒａ（商標）Ａｄｖａｎｃｅｄ Ｐａｔｔｅｒｎｉｎｇ膜（ＡＰＦ）炭素ハードマスクで形成される。
スペーサ層４２４は、窒化ケイ素（Ｓｉ３Ｎ４）、酸化ケイ素（ＳｉＯ２）またはホウ化ケイ素（ＳｉＢ）などのシリコン含有誘電体材料で形成することができる。いくつかの他の実施形態では、スペーサ層４２４は、ホウ素ドープドシリコン材料、リンドープドシリコン、または他の適切な第ＩＩＩ族、第ＩＶ族または第Ｖ族ドープドシリコン材料などのドープドシリコン含有材料で形成することができる。いくつかの実施形態では、下部層４０６は、フッ素含有エッチガスを使用して窒化ケイ素（Ｓｉ３Ｎ４）で形成されたスペーサ層４２４の一部を除去するためのエッチプロセスにおけるエッチング速度が著しく遅い第１のタイプの材料で形成される。したがって下部層４０６は、エッチプロセスに使用されるエッチングガスに対して耐性である。第１のタイプの材料の適切な例には、アルミニウム酸化物（Ａｌ２Ｏ３）、ＴｉＮ酸化物（ＳｎＯ２）、ホウ素（Ｂ）または炭化タングステン（ＷＣ）がある。エッチプロセスでＣＨ３Ｆなどのフッ素含有エッチガスを使用して第１のタイプの材料で形成された下部層４０６のエッチング速度は、スペーサ層４２４のエッチング速度よりも著しく遅くすることができる。いくつかの他の実施形態では、下部層４０６は、塩素含有エッチングガスを使用してドープドシリコン含有材料で形成されたスペーサ層４２４の一部を除去するためのエッチプロセスにおけるエッチング速度が著しく遅い第２のタイプの材料で形成される。したがって下部層４０６は、エッチプロセスに使用されるエッチングガスに対して耐性である。第２のタイプの材料の適切な例にはアルミニウム酸化物（Ａｌ２Ｏ３）がある。エッチプロセスで塩素含有エッチングガスを使用して第２のタイプの材料で形成された下部層４０６のエッチング速度は、スペーサ層４２４のエッチング速度よりも著しく遅くすることができる。いくつかの他の実施形態では、下部層４０６は、塩素含有エッチガスを使用して酸化ケイ素（ＳｉＯ２）で形成されたスペーサ層４２４の一部を除去するためのエッチプロセスにおけるエッチング速度が著しく遅い第３のタイプの材料で形成される。したがって下部層４０６は、エッチプロセスに使用されるエッチングガスに対して耐性である。第３のタイプの材料の適切な例には、アルミニウム酸化物（Ａｌ２Ｏ３）、ＴｉＮ酸化物（ＳｎＯ２）、ホウ素（Ｂ）または窒化ケイ素（Ｓｉ３Ｎ４）がある。エッチプロセスでＣＦ４などのフッ素含有エッチングガスを使用して第３のタイプの材料で形成された下部層４０６のエッチング速度は、スペーサ層４２４のエッチング速度よりも著しく遅くすることができる。
いくつかの他の実施形態では、下部層４０６は、スペーサ層４２４の一部を除去するためのエッチプロセスにおけるエッチング速度が遅い、炭化ケイ素窒化物（ＳｉＣＮ）またはケイ素ホウ素窒化物（ＳｉＢＮ）などのシリコン含有誘電体材料、ホウ素酸化物（Ｂ２Ｏ３）またはホウ素窒化物（ＢＮ）などのホウ素含有誘電体材料、あるいは二酸化ジルコニウム（ＺｒＯ２）またはチタン窒化物（ＴｉＮ）などのセラミック材料、他の適切な酸化物材料、他の適切な炭化物材料、他の適切な酸炭化物材料、または他の適切な酸素窒化物材料で形成することができる。
方法３００は、ブロック３０２で、スペーサ層４２４を堆積させるための堆積プロセスによって開始する。スペーサ層４２４は、図４Ｂに示されているように、マンドレル層４０８の開口４２２を介して下部層４０６の露出した表面４２６、およびマンドレル層４０８の頂面４２８および側壁４３０に共形で堆積される。スペーサ層４２４は、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、スピン－オン、物理的気相堆積（ＰＶＤ）、等々などの任意の適切な堆積プロセスを使用して形成することができる。
ブロック３０４で第１のエッチプロセスが実施され、スペーサ層４２４の一部が下部層４０６の表面４２６およびマンドレル層４０８の頂面４２８から除去され、図４Ｂに示されているように、マンドレル層４０８の側壁４３０のスペーサ層４２４の部分のみが残される。この負担の大きいエッチプロセスは、Ｃａｌｉｆｏｒｎｉａ州Ｓａｎｔａ ＣｌａｒａのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手することができるＣＥＮＴＲＩＳ（登録商標）ＳＹＭ３（商標）処理チャンバなどの処理チャンバ内におけるドライプラズマエッチプロセスなどの任意の適切なエッチプロセスであってもよい。スペーサ層４２４の一部を除去するためのエッチプロセスにおける下部層４０６のエッチング速度が遅いため、下部層４０６は、スペーサ層４２４がパターニングされている間、損傷されない状態を維持する（例えば下部層４０６中に凹部を形成することなく）。
スペーサ層４２４が窒化ケイ素（Ｓｉ３Ｎ４）で形成される実施形態では、ブロック３０４におけるエッチプロセスは、フッ素含有エッチングガス、酸素含有ガス、およびヘリウム（Ｈｅ）、窒素（Ｎ２）、アルゴン（Ａｒ）または水素（Ｈ２）などの不活性ガスを処理チャンバに同時に供給することによって実施される。フッ素含有エッチングガスの適切な例には、ＣＨ３Ｆ、ＮＦ３、ＨＦ、ＣＦ４およびＳＦ６がある。酸素含有ガスの適切な例には、Ｏ２、ＮＯ２、Ｎ２Ｏ、Ｏ３、ＳＯ２、ＣＯＳ、ＣＯおよびＣＯ２がある。特定の一例では、フッ素含有エッチングガスはＣＨ３Ｆを含み、酸素含有ガスはＯ２を含み、また、不活性ガスはヘリウム（Ｈｅ）を含む。一例では、Ｏ２ガスおよびＣＨ３Ｆガスをそれぞれ約５ｓｃｃｍと約２００ｓｃｃｍの間、例えば約２０ｓｃｃｍ、および約５ｓｃｃｍと約２００ｓｃｃｍの間、例えば約５０ｓｃｃｍの流量で供給することができる。不活性ガスであるヘリウム（Ｈｅ）は、１０ｓｃｃｍと約１０００ｓｃｃｍの間、例えば約２００ｓｃｃｍの流量で供給することができる。ドライプラズマエッチプロセスは、約５秒と約３５０秒の間、例えば約９０秒の継続期間にわたって実施される。一例示的実施形態では、処理チャンバの中のプロセス圧力は、約５ｍＴｏｒｒと約１５０ｍＴｏｒｒの間、例えば約６０ｍＴｏｒｒに調整される。
スペーサ層４２４がドープドシリコン含有材料で形成される実施形態では、ブロック３０４におけるエッチプロセスは、塩素含有エッチングガス、パッシベーションガス、およびアルゴン（Ａｒ）、窒素（Ｎ２）、ヘリウム（Ｈｅ）または水素（Ｈ２）などの不活性ガスを処理チャンバに同時に供給することによって実施される。塩素含有エッチガスの適切な例にはＣｌ２およびＢＣｌ３がある。塩素含有ガスは、ＳｉＣｌ４、ＳｉＨＣｌ３、ＳｉＨ２Ｃｌ２、ＳｉＨ３Ｃｌ、Ｓｉ２Ｃｌ６、ＳｉＢｒ４、ＳｉＨＢｒ３、ＳｉＨ２Ｂｒ２、ＳｉＨ３Ｂｒ，ＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８、Ｓｉ４Ｈ１０、ＳｉＨＩ２、ＳｉＨ２Ｉ、Ｃ４Ｈ１２ＳｉおよびＳｉ（Ｃ２Ｈ３Ｏ２）４などのシリコン含有化合物を含むことができる。パッシベーションガスの適切な例には、ＨＢｒ、ＢＣｌ３、ＳＦ６およびＨ２Ｓがある。特定の一例では、塩素含有エッチングガスはＣｌ２を含み、パッシベーションガスはＨＢｒを含み、また、不活性ガスはアルゴン（Ａｒ）および窒素（Ｎ２）を含む。一例では、ＨＢｒガスおよびＣｌ２ガスをそれぞれ約１０ｓｃｃｍと約１０００ｓｃｃｍの間、例えば約２００ｓｃｃｍ、および約１０ｓｃｃｍと約１０００ｓｃｃｍの間、例えば約１００ｓｃｃｍの流量で供給することができる。不活性ガスであるアルゴン（Ａｒ）および窒素（Ｎ２）は、それぞれ１０ｓｃｃｍと約１０００ｓｃｃｍの間、例えば約１００ｓｃｃｍ、および約５＿ｓｃｃｍと約５００ｓｃｃｍの間、例えば約２０ｓｃｃｍの流量で供給することができる。ドライプラズマエッチプロセスは、約５秒と約３００秒の間、例えば約３５秒の継続期間にわたって実施される。一例示的実施形態では、処理チャンバの中のプロセス圧力は、約３ｍＴｏｒｒと約１５０ｍＴｏｒｒの間、例えば約７ｍＴｏｒｒに調整される。
スペーサ層４２４が酸化ケイ素（ＳｉＯ２）で形成される実施形態では、ブロック３０４におけるエッチプロセスは、フッ素含有エッチングガスを処理チャンバに供給することによって実施される。フッ素含有エッチングガスの適切な例にはＣＦ４がある。一例では、ＣＦ４ガスを約５ｓｃｃｍと約６００ｓｃｃｍの間、例えば約２００ｓｃｃｍの流量で供給することができる。ドライプラズマエッチプロセスは、約５秒と約３００秒の間、例えば約１５秒の継続期間にわたって実施される。一例示的実施形態では、処理チャンバの中のプロセス圧力は、約３ｍＴｏｒｒと約１５０ｍＴｏｒｒの間、例えば約４ｍＴｏｒｒに調整される。
ブロック３０６で第２のエッチプロセスが実施され、図４Ｄに示されているように、Ｃａｌｉｆｏｒｎｉａ州Ｓａｎｔａ ＣｌａｒａのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手することができるＣＥＮＴＲＩＳ（登録商標）ＳＹＭ３（商標）処理チャンバなどの処理チャンバ内におけるドライプラズマエッチプロセスによってマンドレル層４０８が除去される。ブロック３０６における第２のエッチプロセスでは、アルミニウム酸化物（Ａｌ２Ｏ３）、ＴｉＮ酸化物（ＳｎＯ２）、ホウ素（Ｂ）または炭化タングステン（ＷＣ）などの第１のタイプの材料、アルミニウム酸化物（Ａｌ２Ｏ３）などの第２のタイプの材料、またはアルミニウム酸化物（Ａｌ２Ｏ３）、ＴｉＮ酸化物（ＳｎＯ２）、ホウ素（Ｂ）または窒化ケイ素（Ｓｉ３Ｎ４）などの第３のタイプの材料で形成された下部層４０６のエッチング速度は、Ｄｉｅｌｅｃｔｒｉｃ Ａｎｔｉ－Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ（ＤＡＲＣ）（登録商標）１９３膜などの従来のマスク材料で形成された下部層のエッチング速度と同様であるか、またはそれより遅い。
ブロック３０６におけるドライプラズマエッチプロセスは、酸素含有ガスおよびアルゴン（Ａｒ）、窒素（Ｎ２）、ヘリウム（Ｈｅ）または水素（Ｈ２）などの不活性ガスを処理チャンバに同時に供給することによって実施される。酸素含有ガスの適切な例には、Ｏ２、ＮＯ２、Ｎ２Ｏ、Ｏ３、ＳＯ２、ＣＯＳ、ＣＯおよびＣＯ２がある。特定の一例では、酸素含有ガスはＯ２を含み、また、不活性ガスはアルゴン（Ａｒ）を含む。
ブロック３０６におけるドライプラズマエッチプロセスの間、いくつかのプロセスパラメータを同じく調整することができる。一例では、Ｏ２ガスを約５ｓｃｃｍと約２００ｓｃｃｍの間、例えば約３００ｓｃｃｍの流量で供給することができる。不活性ガスであるアルゴン（Ａｒ）は、１０ｓｃｃｍと約１０００ｓｃｃｍの間、例えば約１００ｓｃｃｍの流量で供給することができる。ドライプラズマエッチプロセスは、約１０秒と約２００秒の間、例えば約６０秒の継続期間にわたって実施される。一例示的実施形態では、処理チャンバの中のプロセス圧力は、約５ｍＴｏｒｒと約１５０ｍＴｏｒｒの間、例えば約４５ｍＴｏｒｒに調整される。
本明細書において説明されている実施形態では、下部層の上に形成された層の一部を除去するためのエッチプロセスにおけるエッチング速度が著しく遅い下部層のための材料、およびこのような下部層を使用して構造を形成する方法が提供される。エッチングされる層は、炭素含有材料、窒化ケイ素、ドープドシリコン含有材料または酸化ケイ素で形成することができる。下部層は、アルミニウム酸化物（Ａｌ２Ｏ３）、ＴｉＮ酸化物（ＳｎＯ２）、炭化タングステン（ＷＣ）、ホウ素（Ｂ）または窒化ケイ素（Ｓｉ３Ｎ４）で形成することができる。下部層のエッチング速度が著しく遅いため、オーバエッチングによって下部層に形成され得る凹部が著しく少なくなり、結果として得られる半導体デバイスの欠陥が低減される。いくつかの実施形態では、ブロック３０２における堆積プロセスおよびブロック３０４における第１のエッチプロセスは、化学気相堆積チャンバ１００などの堆積チャンバ、および処理チャンバ２００などの処理チャンバを含む処理システムにおける低圧力環境または真空環境を破壊することなく実施される。低圧力環境または真空環境を破壊しないプロセスにより、大気環境に導入される湿気による汚染を少なくすることができ、また、形成された半導体デバイスにおける欠陥をさらに低減することができる。
以上の説明は本開示の実施形態を対象としているが、本開示の基本的な範囲を逸脱することなく、本開示の他の実施形態およびさらなる実施形態を工夫することができ、本開示の範囲は、以下の特許請求の範囲によって決定される。

Claims (20)

  1. 構造であって、
    基板の上に形成された下部層であって、第１の材料を含む下部層と、
    前記下部層の上に形成されたマンドレル層と、
    前記マンドレル層の上に形成されたスペーサ層であって、第２の材料を含むスペーサ層と
    を備え、
    前記第１の材料が、前記スペーサ層の一部を除去するための第１のエッチプロセス、および前記マンドレル層を除去するための第２のエッチプロセスに使用されるエッチングガスに対して耐性である、構造。
  2. 前記第２の材料が窒化ケイ素を含み、
    前記第１のエッチプロセスが、フッ素含有エッチングガスを使用するエッチプロセスを含む、
    請求項１に記載の構造。
  3. 前記第１の材料が、アルミニウム酸化物、ＴｉＮ酸化物、ホウ素または炭化タングステンのうちの少なくとも１つを含む、
    請求項２に記載の構造。
  4. 前記第２の材料がドープドシリコン含有材料を含み、
    前記第１のエッチプロセスが、塩素含有エッチングガスを使用するエッチプロセスを含む、
    請求項１に記載の構造。
  5. 前記第１の材料がアルミニウム酸化物を含む、
    請求項４に記載の構造。
  6. 前記第２の材料が酸化ケイ素を含み、
    前記第１のエッチプロセスが、フッ素含有エッチングガスを使用するエッチプロセスを含む、
    請求項１に記載の構造。
  7. 前記第１の材料が、アルミニウム酸化物、ＴｉＮ酸化物、ホウ素または窒化ケイ素のうちの少なくとも１つを含む、
    請求項６に記載の構造。
  8. 前記マンドレル層が炭素含有材料を含み、
    前記第２のエッチプロセスが、酸素含有エッチングガスを使用するエッチプロセスを含む、
    請求項１に記載の構造。
  9. 構造の形成に使用するための下部層であって、
    基板の上に形成された第１の材料であって、前記第１の材料の上に形成された第２の材料の一部を除去するための第１のエッチプロセスに使用されるエッチングガスに対して耐性である第１の材料
    を備える、構造の形成に使用するための下部層。
  10. 前記第２の材料が窒化ケイ素を含み、
    前記第１の材料が、アルミニウム酸化物、ＴｉＮ酸化物、ホウ素および炭化タングステンのうちの少なくとも１つを含み、
    前記第１のエッチプロセスが、フッ素含有エッチングガスを使用するエッチプロセスを含む、
    請求項９に記載の下部層。
  11. 前記第２の材料がドープドシリコン含有材料を含み、
    前記第１の材料がアルミニウム酸化物を含み、
    前記第１のエッチプロセスが、塩素含有エッチングガスを使用するエッチプロセスを含む、
    請求項９に記載の下部層。
  12. 前記第２の材料が酸化ケイ素を含み、
    前記第１の材料が、アルミニウム酸化物、ＴｉＮ酸化物、ホウ素または窒化ケイ素のうちの少なくとも１つを含み、
    前記第１のエッチプロセスが、フッ素含有エッチングガスを使用するエッチプロセスを含む、
    請求項９に記載の下部層。
  13. 基板の上に構造を形成するための方法であって、前記方法は、
    マンドレル層の上、および前記マンドレル層から露出されている下部層の表面にスペーサ層を共形で堆積させることを含む、堆積プロセスを実施することと、
    前記マンドレル層の側壁から前記スペーサ層を除去することなく、前記マンドレル層の頂面および前記下部層の前記表面から前記スペーサ層の一部を除去することを含む、第１のエッチプロセスを実施することと
    を含み、前記下部層が、前記第１のエッチプロセスに使用されるエッチングガスに対して耐性である、構造を形成するための方法。
  14. 前記スペーサ層が窒化ケイ素を含み、
    前記第１のエッチプロセスが、フッ素含有エッチングガスを使用するエッチプロセスを含む、
    請求項１３に記載の方法。
  15. 前記下部層が、アルミニウム酸化物、ＴｉＮ酸化物、ホウ素または炭化タングステンのうちの少なくとも１つを含む、
    請求項１４に記載の方法。
  16. 前記スペーサ層がドープドシリコン含有材料を含み、
    前記第１のエッチプロセスが、塩素含有エッチングガスを使用するエッチプロセスを含む、
    請求項１３に記載の方法。
  17. 前記下部層がアルミニウム酸化物を含む、
    請求項１６に記載の方法。
  18. 前記スペーサ層が酸化ケイ素を含み、
    前記第１のエッチプロセスが、フッ素含有エッチングガスを使用するエッチプロセスを含み、
    前記下部層が、アルミニウム酸化物、ＴｉＮ酸化物、ホウ素または窒化ケイ素のうちの少なくとも１つを含む、
    請求項１３に記載の方法。
  19. 前記スペーサ層を除去することなく前記マンドレル層を除去することを含む、第２のエッチプロセスを実施すること
    をさらに含み、
    前記下部層が、前記第２のエッチプロセスに使用されるエッチングガスに対して耐性であり、
    前記マンドレル層が炭素含有材料を含み、
    前記第２のエッチプロセスが、酸素含有エッチングガスを使用するエッチプロセスを含む、
    請求項１３に記載の方法。
  20. 下部層には凹部が形成されない、請求項１３に記載の方法。
JP2023530169A 2020-12-10 2021-11-12 半導体デバイス形成のための下部層膜 Pending JP2023553273A (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US202063123882P 2020-12-10 2020-12-10
US63/123,882 2020-12-10
US17/157,548 2021-01-25
US17/157,548 US20220189771A1 (en) 2020-12-10 2021-01-25 Underlayer film for semiconductor device formation
PCT/US2021/059142 WO2022125268A1 (en) 2020-12-10 2021-11-12 Underlayer film for semiconductor device formation

Publications (1)

Publication Number Publication Date
JP2023553273A true JP2023553273A (ja) 2023-12-21

Family

ID=81941655

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023530169A Pending JP2023553273A (ja) 2020-12-10 2021-11-12 半導体デバイス形成のための下部層膜

Country Status (6)

Country Link
US (1) US20220189771A1 (ja)
JP (1) JP2023553273A (ja)
KR (1) KR20220082760A (ja)
CN (1) CN116670802A (ja)
TW (1) TW202236508A (ja)
WO (1) WO2022125268A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220005694A1 (en) * 2016-06-28 2022-01-06 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7390746B2 (en) * 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7393789B2 (en) * 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7902074B2 (en) * 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US7709275B2 (en) * 2008-04-10 2010-05-04 United Microelectronics Corp. Method of forming a pattern for a semiconductor device and method of forming the related MOS transistor
US8637406B1 (en) * 2012-07-19 2014-01-28 International Business Machines Corporation Image transfer process employing a hard mask layer
US10629435B2 (en) * 2016-07-29 2020-04-21 Lam Research Corporation Doped ALD films for semiconductor patterning applications
US10410872B2 (en) * 2016-09-13 2019-09-10 Applied Materials, Inc. Borane mediated dehydrogenation process from silane and alkylsilane species for spacer and hardmask application
US9881794B1 (en) * 2016-11-29 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor methods and devices
US9941164B1 (en) * 2016-12-05 2018-04-10 Samsung Electronics Co., Ltd. Self-aligned block patterning with density assist pattern
WO2019018204A1 (en) * 2017-07-15 2019-01-24 Micromaterials Llc MASK DIAGRAM FOR EXTENDED EDGE WINDOW ERROR WINDOW PATTERN (EPE) FLOW PATTERN FLOW
US11315787B2 (en) * 2019-04-17 2022-04-26 Applied Materials, Inc. Multiple spacer patterning schemes

Also Published As

Publication number Publication date
KR20220082760A (ko) 2022-06-17
WO2022125268A1 (en) 2022-06-16
CN116670802A (zh) 2023-08-29
US20220189771A1 (en) 2022-06-16
TW202236508A (zh) 2022-09-16

Similar Documents

Publication Publication Date Title
US10580690B2 (en) Staircase encapsulation in 3D NAND fabrication
US9911620B2 (en) Method for achieving ultra-high selectivity while etching silicon nitride
US9837270B1 (en) Densification of silicon carbide film using remote plasma treatment
US20230203646A1 (en) Conformal deposition of silicon carbide films using heterogeneous precursor interaction
US8247332B2 (en) Hardmask materials
US20170365462A1 (en) Remote plasma based deposition of oxygen doped silicon carbide films
US8178443B2 (en) Hardmask materials
US20110151142A1 (en) Pecvd multi-step processing with continuous plasma
JP7357688B2 (ja) 多重スペーサパターニングのスキーム
KR20180028972A (ko) 산소 도핑된 실리콘 카바이드 막들의 리모트 플라즈마 기반 증착
TW202125627A (zh) 形成氣隙的系統及方法
JP2023553273A (ja) 半導体デバイス形成のための下部層膜
CN115803474A (zh) 具有受控膜性质和高沉积速率的保形热cvd
KR20210097044A (ko) 에칭 방법, 기판 처리 장치, 및 기판 처리 시스템
TWI766014B (zh) 在溝槽的側壁或平坦表面上選擇性地形成氮化矽膜之方法
US20230066543A1 (en) Fully self aligned via integration processes
US20220359201A1 (en) Spacer patterning process with flat top profile
US20240162057A1 (en) Spacer patterning process with flat top profile
JPH11283976A (ja) 半導体装置及びその製造方法
TW202309329A (zh) 用於構形選擇性沉積之方法及系統