JP2023532118A - 半導体デバイスにおける層内静電容量の低減 - Google Patents

半導体デバイスにおける層内静電容量の低減 Download PDF

Info

Publication number
JP2023532118A
JP2023532118A JP2022581361A JP2022581361A JP2023532118A JP 2023532118 A JP2023532118 A JP 2023532118A JP 2022581361 A JP2022581361 A JP 2022581361A JP 2022581361 A JP2022581361 A JP 2022581361A JP 2023532118 A JP2023532118 A JP 2023532118A
Authority
JP
Japan
Prior art keywords
gap
deposition
suppression
plasma
ald
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022581361A
Other languages
English (en)
Inventor
アベル・ショセフ・アール.
スクラヴェンディク・バート・ジェイ. ヴァン
カーティン・イアン・ジョン
アグニュー・ダグラス・ウォルター
オースティン・ダスティン・ザッカリー
グプタ・オウニッシュ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of JP2023532118A publication Critical patent/JP2023532118A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02Pretreatment of the material to be coated
    • C23C16/0272Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02Pretreatment of the material to be coated
    • C23C16/0227Pretreatment of the material to be coated by cleaning or etching
    • C23C16/0245Pretreatment of the material to be coated by cleaning or etching by etching with a plasma
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04Coating on selected surface areas, e.g. using masks
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34Nitrides
    • C23C16/345Silicon nitride
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40Oxides
    • C23C16/401Oxides containing silicon
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523Pulsed gas flow or change of composition over time
    • C23C16/45525Atomic layer deposition [ALD]
    • C23C16/45527Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45534Use of auxiliary reactants other than used for contributing to the composition of the main film, e.g. catalysts, activators or scavengers
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523Pulsed gas flow or change of composition over time
    • C23C16/45525Atomic layer deposition [ALD]
    • C23C16/45527Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45536Use of plasma, radiation or electromagnetic fields
    • C23C16/45542Plasma being used non-continuously during the ALD reactions
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • C23C16/509Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges using internal electrodes
    • C23C16/5096Flat-bed apparatus
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Electromagnetism (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

ホール構造およびトレンチ構造中にエアギャップを形成する方法が、開示される。方法は、埋込みボイド、換言すれば、上部が、隣接するフィーチャの上部よりも低いボイド、を形成するために使用され得る。方法は、ホール構造またはトレンチ構造の抑制と、構造内にエアギャップを形成する構造の上部における選択的堆積と、を含む。いくつかの実施形態では、方法は、半導体デバイスにおける層内静電容量を低減するものである。【選択図】図1a

Description

参照による援用
PCT願書様式が、本出願の一部として本明細書と同時に提出される。同時に提出されるPCT願書様式において特定されるように、本出願が利益または優先権を主張する各出願は、それらの全体がすべての目的のために本明細書に参照により組み込まれる。
空気は、強力な誘電体であり、その誘電率kは、1に近い。導体を分離する超低k材料を提供するために、半導体デバイス構造中にエアギャップが形成され得る。
本明細書で提供される背景技術の説明は、本開示のコンテキストを概括的に提示することを目的とする。この背景技術のセクションにおいて説明される範囲内における、現在名前が挙げられている発明者の研究、ならびに出願時に先行技術と別途みなされ得ない説明の態様は、本開示に対する先行技術として明示的にも暗示的にも認められない。
本開示の一態様は、フィーチャ、およびフィーチャの間の開いたギャップを含む構造を提供し、開いたギャップは、側壁面および底面を含み、深さを有し、1つまたは複数の抑制ブロックを実施することを含み、各抑制ブロックは、
(a)ギャップの側壁面および底面上における誘電体堆積を抑制するために、抑制処理に構造を曝露し、
(b)ギャップの底面の近くにおける有意な堆積なしにギャップの上部の近くに誘電体膜を選択的に堆積させることを含む、方法に関する。
いくつかの実施形態では、方法は、堆積された誘電体材料を用いてギャップを閉じ、それにより、フィーチャの間に閉じられたエアギャップを形成することをさらに含む。いくつかの実施形態では、ギャップは、抑制ブロック中に閉じられる。いくつかの実施形態では、方法は、1つまたは複数の抑制ブロックを実施した後に、ギャップを閉じるために、堆積を実施することを含む。
いくつかの実施形態では、方法は、ギャップを閉じるより前に、側壁面および/または底面から表面抑制種を取り除くために、パッシベーション動作を実施することを含む。いくつかのそのような実施形態では、少なくとも1つの抑制ブロックが、パッシベーション動作を含む。いくつかのそのような実施形態では、パッシベーション動作は、1つまたは複数の抑制ブロックを実施した後に実施される。いくつかの実施形態では、パッシベーション動作は、酸素プラズマに構造を曝露することを含む。
いくつかの実施形態では、ギャップは、閉じられたエアギャップ中にとどまる表面抑制種を用いて閉じられる。
いくつかの実施形態では、(b)は、ギャップの大部分内における有意な堆積なしに実施される。
いくつかの実施形態では、抑制処理は、ハロゲン種を含む。
いくつかの実施形態では、方法は、1つまたは複数の抑制ブロックを実施するより前に、側壁面および底面上に共形誘電体層を堆積させることをさらに含む。いくつかのそのような実施形態では、抑制処理への曝露は、抑制種が、共形誘電体層上に吸着されるかまたは共形誘電体層と反応するように、共形誘電体層を処理することを生じる。
いくつかの実施形態では、方法は、ギャップを閉じた後に、化学気相堆積によってフィーチャおよびギャップの上に誘電体キャップ層を堆積させることをさらに含む。いくつかのそのような実施形態では、誘電体キャップ層は、抑制ブロックが実施されるチャンバと同じチャンバ中で堆積される。
いくつかの実施形態では、構造は、部分的に作製された3D NAND構造である。いくつかの実施形態では、構造は、部分的に作製されたDRAM構造である。いくつかの実施形態では、フィーチャは、金属線である。
いくつかの実施形態では、(b)は、原子層堆積(ALD)プロセスを含む。いくつかのそのような実施形態では、ALDプロセスは、プラズマ強化型である。いくつかのそのような実施形態では、ALDプロセスは、熱(非プラズマ)プロセスである。
いくつかの実施形態では、(b)は、化学気相堆積(CVD)プロセスを含む。いくつかの実施形態では、CVDプロセスは、熱(非プラズマ)プロセスである。いくつかの実施形態では、CVDプロセスは、プラズマ強化型である。
いくつかの実施形態では、閉じられたギャップの上部は、フィーチャの上部よりも低い。いくつかの実施形態では、抑制ブロックは、(a)と(b)との間でギャップの上部から抑制を選択的に取り除くことをさらに含む。
これらおよび他の態様は、図を参照しながら以下でさらに説明される。
エアギャップを形成する例示的な方法を示すプロセスフロー図である。 エアギャップを形成する例示的な方法を示すプロセスフロー図である。 エアギャップを形成する例示的な方法を示すプロセスフロー図である。
エアギャップを形成する動作中のフィーチャの断面概略図である。 エアギャップを形成する動作中のフィーチャの断面概略図である。 エアギャップを形成する動作中のフィーチャの断面概略図である。 エアギャップを形成する動作中のフィーチャの断面概略図である。 エアギャップを形成する動作中のフィーチャの断面概略図である。 エアギャップを形成する動作中のフィーチャの断面概略図である。 エアギャップを形成する動作中のフィーチャの断面概略図である。 エアギャップを形成する動作中のフィーチャの断面概略図である。
図1bに関して説明される方法によるプロセスシーケンスの例を示す図である。 図1bに関して説明される方法によるプロセスシーケンスの例を示す図である。 図1bに関して説明される方法によるプロセスシーケンスの例を示す図である。
図1cに関して説明される方法によるプロセスシーケンスの例を示す図である。
エアギャップを形成する方法の一部として実装された単一のプラズマ強化ALDサイクルについてのプロセスフロー図である。
本明細書において説明される方法を実施するために使用され得る原子層堆積(ALD)プロセスステーションの実施形態の概略図である。
本明細書において説明される方法を実施するために使用され得るマルチステーション処理ツールの実施形態の概略図である。
以下の説明では、提示される実施形態の完全な理解を提供するために、多数の具体的な詳細が記載される。開示される実施形態は、いくつかのまたはすべてのこれらの具体的な詳細なしに実践され得る。他の事例では、よく知られているプロセス動作は、開示される実施形態を不必要に不明瞭にしないために、詳細には説明されていない。開示される実施形態は、特定の実施形態に関連して説明されるが、開示される実施形態を限定することを意図されないことが理解されよう。
ホール構造およびトレンチ構造中にエアギャップを形成する方法が、開示される。方法は、埋込みボイド、換言すれば、上部が、隣接するフィーチャの上部よりも低いボイド、を形成するために使用され得る。方法は、ホール構造またはトレンチ構造の抑制と、構造内にエアギャップを形成する構造の上部における選択的堆積と、を含む。図1aは、エアギャップを形成する例示的な方法100を示すフローチャートである。最初に、動作101において、構造が提供される。構造は、エアギャップが、導電性フィーチャ、誘電体フィーチャ、半導体フィーチャなどであり得る2つのフィーチャの間で形成されることになる、ホール構造またはトレンチ構造または他の構造である。以下でさらに説明されるように、いくつかの実施形態では、方法は、半導体デバイスにおける層内静電容量を低減するものである。しかしながら、方法は、金属膜または層中にエアギャップを形成すること、およびMEMSデバイス中にエアギャップを形成することを含む、任意の適切なコンテキストにおいてエアギャップを形成するためにも使用され得る。
次に、構造における材料の随意の共形堆積が、動作103において実施される。材料は、後続の動作において構造の上部において形成されるものと同じまたはそれとは異なる材料であり得る。材料は、堆積が後続の動作において抑制され得るものである。たとえば、酸化ケイ素堆積が、フッ素およびタングステンへの曝露によって酸化ケイ素上で抑制され得、金属上における他の金属堆積が、窒素への曝露によって抑制され得る。
いくつかの実施形態では、動作103における共形材料の堆積に加え、またはそれの代わりに、ボトムアップ(非共形)堆積が、エアギャップ配置のために所望される場合、実施され得る。たとえば、エアギャップ底部が、構造の底部よりも100Å高くなるように設計された場合、100Åが、底部において堆積され得る。
次に、抑制処理が、動作105において、構造の深さ全体にわたって堆積を抑制するために実施される。抑制処理は、プラズマ処理であることも、熱(非プラズマ)処理であることもある。例は、抑制剤種を含んでいる、プラズマガスまたは非プラズマガスに構造を曝露することを含む。抑制剤種の例は、窒素種、ハロゲン種、および水素種を含む。しかしながら、表面上に吸着するか、表面と反応するか、または表面と別様に相互作用して、表面をパッシベートし、後続の堆積を抑制する任意の種が、使用され得る。プラズマが使用される場合、プラズマは、リモートプラズマであることも、現場のプラズマであることもある。
構造が抑制されると、構造の上部にある抑制は、動作107において取り除かれる。エアギャップの深さは、取り除きの深さを制御することによって制御され得る。取り除きは、抑制種と反応する反応種への曝露を伴い得る。いくつかの実施形態では、プラズマは、上部にある抑制種を取り除くために使用され得る。プラズマ指向性は、構造の上部においてのみ当たるように制御され得る。ギャップ深さに応じて十分に減衰する任意の反応種が、使用され得る。これは、リモートプラズマ発生器において生成され得るラジカル種、または非常に弱い熱化学作用を伴うことができる。いくつかの実施形態では、動作107は、後続の堆積動作109の一部である。そのような実施形態の例が、図1bおよび図1cに関して以下で説明される。そのような実施形態では、堆積化学作用は、取り除き化学作用としても機能する。しかしながら、取り除きは、別個の動作であり得る。
次に、材料が、動作109において、構造の上部において選択的に堆積される。原子層堆積(ALD)および化学気相堆積(CVD)を含む任意の表面選択的堆積が、使用され得る。ALD動作またはCVD動作は、熱的であることも、プラズマ強化型であることもある。材料は、構造の上部にある抑制されていない領域上に選択的に堆積する。
いくつかの堆積および抑制化学作用の場合、抑制は、効果が薄れ得る。これにより、動作105~109は、動作111において、構造の上部を閉じるのに十分な材料が、構造の上部において堆積されるまで、必要に応じて繰り返され得る。連続する抑制動作は、同じであることも、異なることもある。たとえば、第2の抑制は、前の抑制からの抑制の一部が、まだ存在する場合、より短いことがある。類似的に、取り除きおよび/または選択的堆積は、同じであることも、異なることもある。
層内静電容量を低減するためのエアギャップの形成の例が、以下で与えられる。いくつかの実施形態では、方法は、断続的な抑制処理を伴う誘電体の堆積を実施することを含む。誘電体は、構造の上部において選択的に堆積され、構造内にエアギャップを形成する。最初に、図1b中に、エアギャップを形成するためにALDを使用する例が、提供され、エアギャップを形成するために熱CVDを使用する例が、図1cを参照しながら説明される。
図1bは、エアギャップを形成する例示的な方法120を示すフローチャートである。最初に、動作121において、構造が提供される。構造は、エアギャップが、相互接続、導電線、または他の導電性フィーチャであり得る2つのフィーチャの間で形成されることになる、ホール構造またはトレンチ構造または他の構造である。方法は、フィーチャの間の誘電体膜によってキャッピングされたエアギャップが有用である、任意のコンテキストにおいても実装され得る。構造の例は、スリットなどの3D NAND構造、ビット線構造などのDRAM構造、バックエンドオブライン(BEOL)における金属線、論理ゲートなどを含む。構造は、フィーチャの間の無充填のギャップをもつ2つ以上の隣接するフィーチャを有することを特徴とする。多くの実装形態では、フィーチャは、導電性フィーチャであり、形成されるエアギャップは、極低k誘電体を提供し、寄生容量を低減する。しかしながら、フィーチャの側壁面は、導電性表面、誘電体表面、または半導体表面またはこれらの組合せを含む、任意の材料であり得る。たとえば、構造は、炭化ケイ素(SiC)膜でコーティングされた銅(Cu)線であり得る。構造の寸法は、具体的な適用例にも依存する。たとえば、インカミングDRAM構造は、幅25~50nmおよび深さ300~800nmのギャップを有し得、インカミング3D NAND構造は、幅50~100nmおよび深さ5~8ミクロンであり得る。しかしながら、方法は、任意の特定の構造寸法、フィーチャ組成、または側壁面に限定されない。いくつかの実施形態では、方法は、(犠牲材料の堆積および取り除きなど)エアギャップを形成するための他の技法が、実装することが困難ではない、適用例において実装され得る。構造は、一般に、堆積チャンバに提供される。
1つまたは複数のALDサイクルが、動作123において誘電体材料を堆積させるために実施される。ALDは、材料の薄層を順次堆積させる技法である。ALDプロセスは、サイクルにおいて層ごとに膜を堆積させるために、表面媒介性堆積反応を使用する。例として、ALDサイクルは、以下の動作、すなわち、(i)前駆体の供給/吸着、(ii)チャンバからの前駆体のパージング、(iii)第2の反応物および随意のプラズマ点火の供給、および(iv)チャンバからの副産物のパージングを含み得る。基板の表面上に膜を形成するための、第2の反応物と吸着された前駆体との間の反応は、非一様性、応力、ウェットエッチレート、ドライエッチレート、電気特性(たとえば、破壊電圧および漏れ電流)など、膜組成および性質などに影響を及ぼす。
ALDプロセスの一例では、表面活性サイトの集合を含む基板表面が、基板を格納するチャンバに提供された投与で、シリコン含有前駆体など、第1の前駆体の気相分配に曝露される。この第1の前駆体の分子は、基板表面の上に吸着され、第1の前駆体の化学吸着された種および/または物理吸着された分子を含む。化合物が、本明細書において説明されるように基板表面の上に吸着されたとき、吸着された層は、化合物ならびに化合物の派生物を含み得ることを理解されたい。たとえば、シリコン含有前駆体の吸着された層は、シリコン含有前駆体ならびにシリコン含有前駆体の派生物を含み得る。第1の前駆体投与の後に、チャンバは、次いで、吸着された種が主にまたは吸着された種のみがとどまるように、気相中にとどまる第1の前駆体の大部分またはすべてを取り除くために排気される。いくつかの実装形態では、チャンバは、完全には排気されないことがある。たとえば、反応器は、気相中の第1の前駆体の分圧が、反応を緩和するほどに十分に低くなるように排気され得る。酸素含有ガスなど、第2の反応物が、これらの分子のうちのいくつかが、表面上に吸着された第1の前駆体と反応するように、チャンバに導入される。いくつかのプロセスでは、第2の反応物は、吸着された第1の前駆体と直ちに反応する。他の実施形態では、第2の反応物は、プラズマなど、活性化の源が一時的に印加された場合にのみ反応する。チャンバは、次いで、結合していない第2の反応物の分子を取り除くために、再び排気され得る。上記で説明されたように、いくつかの実施形態では、チャンバは、完璧には排気されないことがある。追加のALDサイクルが、膜厚を構築するために使用され得る。ALDプロセスは、図4に関して以下でさらに説明される。
動作123において、誘電体膜が、抑制された表面に対して、抑制されていない表面上に選択的に堆積される。初期ALD動作において、抑制された表面がないことがあり、したがって誘電体膜は、ギャップ全体にわたって共形に堆積される。誘電体膜の初期層が、下にあるフィーチャ/基板を後続の抑制動作によって引き起こされる潜在的損傷から保護するために使用され得る。初期層の厚さは、フィーチャサイズに依存し得る(たとえば、より厚い初期層が、DRAM構造の場合よりも大きい3D NAND構造におけるフィーチャサイズの場合に使用され得る)。いくつかの実施形態では、少なくとも50Åまたは約少なくとも60ALDサイクルの厚さである。初期層の厚さは、ギャップ中の空気の所望の体積割合を実現するためにも使用され得る。
他の実施形態では、後続の反復の場合と同様に、構造の上部において誘電体膜が選択的に堆積されるように、抑制動作が、動作123の初期反復より前に実施され得る。誘電体膜の薄層が、抑制されていない表面上に堆積されるように、1つまたは複数のALDサイクルが実施される。
次に、動作125において、抑制動作が、構造の深さ全体にわたって堆積を抑制するために実施される。抑制剤種の例は、窒素種、ハロゲン種、および水素種を含む。しかしながら、表面上に吸着するか、表面と反応するか、または表面と別様に相互作用して、表面をパッシベートし、後続の堆積を抑制する任意の種が、使用され得る。いくつかの実施形態では、動作125は、プラズマ抑制である。プラズマ抑制中に、構造は、抑制剤種を形成するために、抑制剤ガスから生成されたプラズマに曝露される。抑制剤ガスの例は、窒素含有ガス、ハロゲン含有ガス、および水素含有ガスを含む。特定の例は、三フッ化窒素(NF3)、分子状窒素(N2)、分子状水素(H2)、アンモニア(NH3)、アミン、ジオール、ジアミン、アミノアルコール、チオールまたはそれらの組合せを含む。いくつかの実施形態では、ガスは、NF3、CHxy(ここで、x+y=4であり、yは、1以上の整数である)、および六フッ化硫黄(SF6)など、フッ素含有ガスである。いくつかの実施形態では、熱抑制プロセスが、ガスが表面と反応する条件下で抑制化学作用を含むガスに構造を曝露することによって実施され得る。
いくつかの実施形態では、抑制プラズマが、ハロゲン含有ガスから生成される。例は、NF3、CH3F、CH22、CHF3、CF4、SF6、CH3Cl、CH2Cl2、CHCl3、およびCCl4を含む。これは、表面をパッシベートし、後続の堆積を抑制する、ギャップの深さ全体にわたる-F、-Cl、または他のハロゲン終端表面を生じる。ハロゲン含有ガスは、チャンバまたは他のプラズマ生成空間への全体積流量の約0.5%~10%、1~5%、または約2%であり得、残りの流れは、N2、Ar、およびHeなど、不活性ガスである。
動作127は、構造の上部にある抑制剤を選択的に取り除くための随意の動作である。いくつかの実施形態では、動作127は実施されず、抑制剤は、後続のALD中に取り除かれる。たとえば、抑制剤は、PEALD中に高電力のプラズマを使用することによって取り除かれ得る。高電力ALDが使用されないいくつかの実施形態では、動作127は、構造の上部にある抑制剤を選択的に取り除くために、ALDより前に実施され得る。いくつかの実施形態では、動作127は、O2、Ar、またはHeなど、ガスから生成されたプラズマを用いた現場における不活性プラズマ曝露を伴うことができる。例示的な曝露時間は、0.1sから10sの範囲であり、例示的な流量は、0.2slmから10slmの範囲であり、例示的なチャンバ圧力は、1Tから10Tの範囲であり、例示的なRF電力は、200Wから2kWの範囲である。いくつかの実施形態では、熱抑制剤取り除き動作が、プラズマをストライクすることなしに類似の条件下でO2またはSiH4などのガスを流すことによって実施され得る。他の例が、図1aに関して上記で説明されている。この動作の厳密な条件は、使用される抑制剤のタイプおよび取り除かれるべき抑制剤の深さに依存する。
動作123~127は、動作129において、ギャップの上部において誘電体膜を選択的に堆積させるために、繰り返される。いくつかの実施形態では、動作129において、動作127は省略され、抑制は、各ALD動作123中にギャップの上部から優先的に取り除かれると共に、ギャップの残部中にとどまる。プラズマ中のイオンは、優先的に、ギャップの上部に接触し、ギャップの上部から抑制剤を取り除く。いくつかの実施形態では、優先度は、ALDのために比較的高電力のプラズマを使用することによって増加され得る。たとえば、プラズマ電力は、共形堆積のために使用されるALDプロセスの場合の1~3kWと比較して、各々が、300mmのウエハを処理する、4つのステーションについて5~6kWの間にあり得る。ALD動作中に、誘電体材料は、もはや抑制されない、ギャップの上部において選択的に堆積する。連続する反復の後に、ギャップを閉じるのに十分な膜が、選択的に堆積され、フィーチャの残りを無充填のままにする。構造の上部から抑制剤を取り除くことは、酸化物が堆積され、酸素プラズマまたは熱酸素が反応物の1つとして使用される、実施形態において実施され得る。誘電体膜が窒化物であるときなど、他の実施形態では、H2への曝露が、ALDプロセス中に、使用される場合、抑制剤を取り除き得るか、または動作127が実施され得る。
図1cは、エアギャップを形成する例示的な方法130を示すフローチャートである。構造が、動作131において提供され、構造の例が、図1bの動作121に関して上記で説明されている。構造は、一般に、堆積チャンバに提供される。1つまたは複数のALDサイクルが、動作133において、誘電体材料の共形層を堆積させるために実施される。いくつかの実施形態では、動作133は省略され得る。
次に、動作135において、抑制動作が、構造の深さ全体にわたって堆積を抑制するために実施され、これは、それぞれ、図1aおよび図1bの動作105および125に関して上記で説明されたように実施され得る。
図1b中の動作127のように、動作137は、構造の上部にある抑制剤を選択的に取り除くための随意の動作である。いくつかの実施形態では、動作137は実施されず、抑制剤は、後続のCVD中に取り除かれる。いくつかの実施形態では、CVD中の堆積化学作用が、抑制種を取り除かない場合、動作137は、構造の上部にある抑制剤を選択的に取り除くために、CVDより前に実施され得る。いくつかの実施形態では、動作127は、O2、Ar、またはHeなど、ガスから生成されたプラズマを用いた現場における不活性プラズマ曝露を伴うことができる。例示的な曝露時間は、0.1sから10sの範囲であり、例示的な流量は、0.2slmから10slmの範囲であり、例示的なチャンバ圧力は、1Tから10Tの範囲であり、例示的なRF電力は、200Wから2kWの範囲である。いくつかの実施形態では、熱抑制剤取り除き動作が、プラズマをストライクすることなしに類似の条件下でO2またはSiH4などのガスを流すことによって実施され得る。他の例が、図1aに関して上記で説明されている。この動作の厳密な条件は、使用される抑制剤のタイプおよび取り除かれるべき抑制剤の深さに依存する。
動作139が、CVDによって構造の上部において誘電体材料を選択的に堆積させるために、実施される。CVD反応中に、誘電体前駆体および共反応物が、反応のためにチャンバ中で共流されるかまたは少なくとも重なり得る。誘電体前駆体、共反応物、およびプロセス条件の例が、以下でさらに提供される。
動作135~139は、動作141において、ギャップの上部において誘電体膜を選択的に堆積させるために、繰り返される。いくつかの実施形態では、動作141において、動作137は省略され、抑制は、後続のCVD動作139中にギャップの上部から優先的に取り除かれると共に、ギャップの残部中にとどまる。たとえば、フッ素抑制剤種が、酸素(O2)または酸素/水素(O2/H2)への曝露によって取り除かれ得る。
堆積深さは、動作135および139(および/または実施される場合、動作137)の長さによって制御され得る。たとえば、固定CVD時間(たとえば、動作139の単一のインスタンスのための2s)の場合、堆積される誘電体材料の深さは、抑制時間を変動させることによって加減され得る。たとえば、長い抑制時間(たとえば、ブロック135の単一のインスタンスのための2s)の場合、誘電体材料は、上部においてのみ堆積する。(たとえば、1sに)抑制時間を減少させることは、構造のごく上部において何らかの側壁堆積を生じ、ヘルメット形のプロファイルを形成することができ、堆積は、(たとえば、0.2sへの)抑制時間の減少とともに増加する。固定抑制時間(たとえば、2s)の場合、堆積の深さは、CVD時間によって加減され得る。たとえば、2sの堆積は、上部においてのみ堆積させ得、4sへのCVD時間の増加は、構造のごく上部において側壁上に堆積させる(ヘルメット形)、などである。
図2aは、基板201上のフィーチャ205およびギャップ206を含む構造の例を示す。基板201は、その上に堆積された誘電体材料、伝導材料、または半導体材料など、材料の1つまたは複数の層を有するウエハを含む、シリコンウエハまたは他の半導体ウエハ、たとえば、200mmのウエハ、300mmのウエハ、または450mmのウエハであり得る。方法は、マイクロ電気機械(MEMS)デバイスの作製に含まれる、ガラス、プラスチックなど、他の基板上にエアギャップをもつ構造を形成するために、適用されてもよい。
図2bは、ギャップ206全体にわたって共形に堆積された薄膜207を含む構造の例を示す。これは、たとえば、動作103におけるALD堆積サイクルの初期セットの後の構造であり得る。図2cは、ギャップ206全体にわたって共形に配設された、抑制された薄膜209を含む構造の例を示す。これは、たとえば、動作105における初期抑制処理の後の構造であり得る。図2b中に示されているように中に堆積された膜は、ここでは、たとえば、後続の堆積を抑制する表面フッ素種を有し得る。図2dは、抑制がギャップ206の上部において取り除かれ、無抑制の表面211を残し、抑制された薄膜209がギャップ206の大部分にわたってとどまる、構造の例を示す。これは、図1a中の動作111の1回または数回の反復の後の構造であり得る。たとえば、それは、第2の反復動作125におけるいくつかのALDサイクルの後の、または抑制が、図1b中の動作127において取り除かれた後の、または図1c中の動作135~139の数個のサイクルの後の、構造であり得る。有意な堆積は、まだ行われていないが、抑制は、フィーチャおよびギャップ206の上部から取り除かれている。図2eは、かなりの量の誘電体材料213が、ギャップ206の上部において堆積された後の構造の例を示す。抑制された薄膜209は、ギャップ206の深さの大部分にわたってとどまる。この段階で、ギャップ206は、誘電体材料213によってまだ閉じられない。これは、図1a中の動作111、図1b中の動作129、または図1c中の動作141の多くの繰返し後の構造であり得る。様々な実施形態によれば、ギャップ中の抑制種は、ギャップが閉じる前に取り除かれることも取り除かれないこともある。図2fは、ギャップ206が、エアギャップ205を形成する誘電体材料213によって閉じられた後の構造を示す。
エアギャップが形成された後、様々な動作が実施され得る。いくつかの実施形態では、たとえば、キャップ層が、誘電体材料213の上に堆積され得る。いくつかの実施形態では、誘電体膜が、プラズマ強化化学気相堆積(PECVD)によって堆積され得る。図2gは、誘電体材料213の上に堆積された誘電体PECVD膜217を有する、上記で説明されたように形成されたエアギャップをもつ構造を示す。ALD堆積の結果として誘電体材料213中のエアギャップ215の上でセンタリングされたくぼみ219が、滑らかにされる。図2g中には示されていないが、誘電体PECVD膜217は、くぼみ219の上でセンタリングされたくぼみを含み得るが、それらの高さは、誘電体材料213中のものと比較して、たとえば、少なくとも20%~90%だけ低減され得る。エッチステップおよびCMPステップ中に、深いくぼみは、材料の一様でない量が、構造上部から取り除かれることを引き起こし、多すぎる材料が、充填されたフィーチャから取り除かれることを生じ、デバイス性能に影響を及ぼす欠陥を発生させることがある。誘電体PECVD膜217など、キャップ層を堆積させることによって、後続の平坦化中に、ギャップが、充填されたままであり、平坦化された誘電体膜221が、図2h中に示されているようになることが保証される。
他の実施形態では、キャップ層は、熱CVDによって堆積され得る。CVD(PECVDまたは熱CVD)によって堆積させることは、厚膜が、急速に堆積されることを可能にし、これは、くぼみを優先的に埋め、より平坦な膜を生じ、後続の処理における欠陥の発生の頻度を低減する。いくつかの動作では、CVD動作は、抑制動作およびALD動作と同じチャンバ中で実施される。これは、移送動作および処理ツールの数を大幅に低減する。キャップ層の例示的な厚さは、1~3kÅの範囲である。いくつかの実施形態では、より薄い層、たとえば、100~1000Åが、堆積され得る。
形成されたエアギャップは、堆積より前のインカミングギャップの体積の大部分、たとえば、元のギャップの少なくとも60%、少なくとも70%、少なくとも80%、少なくとも90%、または少なくとも90%を占め得る。これはまた、フィーチャの間の空気および固体材料によって占められた全体積に対する空気によって占められた体積率として特徴づけられ得る。
たとえば、3D NAND構造におけるインカミングギャップ(たとえば、スリットまたはメモリホール)は、幅が50~100nmの間、および深さが5~8ミクロンの間であり得る。誘電体材料は、約500nmの深さに堆積され得、(空気が充填された)ギャップエンプティが、それよりも低い。約500nmの誘電体材料は、フィーチャの平面より上に堆積され得る。DRAM構造におけるインカミングギャップは、幅25~50nm×深さ300~800nmであり得る。誘電体材料は、約30~50nmの深さに堆積され得、ギャップエンプティが、それよりも低い。
本明細書における説明は、エアギャップに言及するが、本明細書において説明される方法は、適切な環境において方法を実施することによって、フィーチャの間に任意のガスによって占められたギャップを形成するために使用され得る。
本明細書では、フィーチャの上部「の近く」、構造の上部の近く、またはギャップの上部の近くは、ギャップの側壁を形成するフィーチャの上部から垂直に測定された全深さの25%内にまたは10%内に位置するギャップ中のエリアを表す。フィーチャの底部「の近く」は、フィーチャ底部から垂直に測定された全深さの25%内にまたは10%内に位置するギャップ中のエリアを表す。
図3a~図3cは、図1bに関して上記で説明された方法によるプロセスシーケンスの例である。いくらかの動作(たとえば、ALDライナー堆積)が、いくらかの実施形態では省略され得、描かれていない他の動作(たとえば、浸漬)が、いくらかの実施形態では使用され得る。図3a~図3cの例示的なプロセスシーケンスにおいて、1つまたは複数のウエハが、エアギャップを形成するために処理される。図3a~図3cの各々中のプロセスシーケンスは、図2b中に示されているものなど、ALDライナーの堆積を示す。いくつかの実施形態では、プロセスは、堆積チャンバに提供された後に、浸漬で始まり得る。これは、たとえば、粒子を取り除くためにまたは他の前処理に有用であり得る。次いで、ライナーのALD堆積のサイクルが、いくつかの実施形態では実施され得る。下にある表面が、抑制され得る場合、ALDライナー堆積は、いくつかの実施形態では実施されないことがある。実施される場合、ライナーのALD堆積は、n1個のALDサイクルを伴い、ALDプロセスは、以下でさらに説明される。
ALDライナーの堆積の後に、n個の抑制ブロックが実施され、第1の抑制ブロック(n=1)の動作が示される。第1の動作は、表面処理である抑制プラズマである。上記で論じられたように、プラズマは、F-、Cl-、I-、Br-、フッ素ラジカルなど、アニオン種およびラジカル種を含むハロゲン種を含み得る。他の抑制プラズマが使用され得るか、あるいはたとえば、分子状窒素(N2)、分子状水素(H2)、アンモニア(NH3)、アミン、ジオール、ジアミン、アミノアルコール、チオールまたはそれらの組合せから生成されたプラズマが使用され得る。抑制化学作用は、堆積されるべき材料に依存する。たとえば、水素は、酸化ケイ素のフッ素抑制の後のパッシベーションプラズマであり得るが、堆積されるべき他の材料について抑制プラズマとして働く。
抑制プラズマが、フィーチャ中の材料と相互作用するとき、フィーチャの底部にある材料は、幾何学的なシャドーイング効果のために、フィーチャの上部部分のより近くにまたはフィールド中に位置する材料よりもプラズマ処理を受けないことがある。これらの効果は、ギャップ充填適用例において有用であり得るが、本明細書において説明されるエアギャップ形成方法では、ギャップ全体が抑制される。これを達成するために、抑制プラズマは、比較的長いことがある。いくつかの実施形態では、たとえば、約5秒~1分の抑制プラズマが、使用され得る。プラズマ持続時間は、具体的な構造に依存し、たとえば、3D NAND構造は、ギャップ全体を抑制するための長い蛇行経路を有し、10秒~1分の間プラズマに曝露され得る。DRAM構造の場合、5秒~15秒の抑制時間が、使用され得る。抑制プラズマ持続時間に加えて、プラズマ電力が増加され得、抑制ガス流量が増加され得、圧力が、フィーチャの上部に対して優先的である抑制に対して減少され得る。
その結果、フィーチャの全体にわたる堆積が、抑制される。図3aにおいて、抑制ブロック中の次の動作は、ALDのn2個のサイクルである。上記で論じられたように、高電力のプラズマが、抑制ブロックのALD動作中に使用される。抑制は、フィーチャの上部から選択的に取り除かれ、その結果、誘電体材料は、フィーチャの上部において選択的に堆積される。
抑制ブロック中のサイクルの数n2は、抑制効果が、構造の上部においてどのくらい急速に効果が薄れるかに依存し得る(ギャップ中で選択的ならびにより深くなることを可能にする。その
例は、10~30個のサイクルを含むが、それは、より少ないまたは著しくより多いサイクルであり得ることが理解されよう。
いくつかの実施形態では、単一の抑制ブロックで十分であり得る。他の実施形態では、1つまたは複数の追加の抑制ブロックが、合計n個の抑制ブロックのために実施され得る。様々な実施形態によれば、n2は、異なる抑制ブロックについて同じであることも、異なることもある。抑制プラズマ条件およびALD条件は、フィーチャを充填するために、抑制ブロックごとに変更され得る。
フィーチャがほぼ閉じられたとき、抑制は、もはや必要ではないことがあり、ギャップは、ギャップを閉じるためのALDのn4個のサイクルをもって完成され得る。この動作中の条件は、一般的なALD動作により類似し得、たとえば、プラズマ電力は、抑制ブロック中よりも小さいことがある。いくつかの実施形態では、ギャップは、別個のALD動作が、実施されないように、最後の抑制ブロック中に閉じられ得る。誘電体のキャップ層またはオーバーバーデン層が、次いで、上記で説明されたように堆積され得る。
図3aの例では、表面抑制種は、ギャップから取り除かれない。他の実施形態では、表面抑制種を取り除くための動作が、実施され得る。図3bは、パッシベーション動作が実施されるプロセスシーケンスを示す。図3b中のシーケンスは、すべての抑制ブロックが実施された後であるが、ギャップが閉じられる前に実施されるパッシベーション動作以外は、図3a中のものと同じである。パッシベーションは、残留抑制剤を取り除き、堆積膜を緻密化することもできる表面処理である。いくつかの実施形態では、酸素(O2)から生成されたプラズマ、水素(H2)から生成されたプラズマ、H2/O2から生成されたプラズマ、またはAr/H2から生成されたプラズマが、使用される。これらのガスを使用する熱処理が、使用され得る。
図3cは、パッシベーション動作が実施されるプロセスシーケンスの別の例を示す。図3cの例では、パッシベーションは、プロセスの終わりにおいてのみではなく、各抑制ブロックの終わりにおいて実施される。
図4は、抑制されていない表面上に誘電体材料を選択的に堆積させるための図1a中の動作103の一部として、および/または図3a~図3c中に示されているALD動作のうちのいずれかの一部として実装され得る単一のプラズマ強化ALDサイクルのためのプロセスフロー図を提示する。動作402において、基板は、フィーチャの表面の上に前駆体を吸着するために、シリコン含有前駆体に曝露される。この動作は、自己限定的であり得る。いくつかの実施形態では、前駆体は、フィーチャの表面上のすべてよりも少ない活性サイトに吸着する。動作404において、プロセスチャンバは、吸着されなかったシリコン含有前駆体を取り除くために、随意にパージされる。動作406において、基板は、共反応物から生成されたプラズマに曝露される。例は、シリコン酸化物層を形成するためのO2および/またはN2O、窒化ケイ素層を形成するためのN2またはNH3などを含む。動作408において、プロセスチャンバは、シリコン含有前駆体とオキシダントとの間の反応からの副産物を取り除くために、随意にパージされる。動作402~408は、フィーチャ中で所望の厚さにシリコン含有層を堆積させるために、いくつかのサイクルについて繰り返した。
本明細書において説明されるプロセスは、特定の反応機構に限定されないことに留意されたい。これにより、図4に関して説明されたプロセスは、厳密に自己限定的ではないものを含む、シリコン含有反応物および変換プラズマへの連続した曝露を使用するすべての堆積プロセスを含む。プロセスは、プラズマを生成するために使用される1つまたは複数のガスが、断続的なプラズマ点火を伴うプロセス全体にわたって連続的に流されるシーケンスを含む。
酸化ケイ素を堆積させるために、1つまたは複数のシリコン含有前駆体が、使用され得る。開示される実施形態による使用に好適なシリコン含有前駆体は、ポリシラン(H3Si-(SiH2)n-SiH3)を含み、ここで、n>0である。シランの例は、シラン(SiH4)、ジシラン(Si26)、およびオルガノシラン、たとえば、メチルシラン、エチルシラン、イソプロピルシラン、t-ブチルシラン、ジメチルシラン、ジエチルシラン、di-t-ブチルシラン、アリルシラン、sec-ブチルシラン、テキシルシラン、イソアミルシラン、t-ブチルジシラン、di-t-ブチルジシランなどである。
ハロシランは、少なくとも1つのハロゲン基を含み、水素基および/または炭素基を含むことも含まないこともある。ハロシランの例は、ヨードシラン、ブロモシラン、クロロシラン、およびフルオロシランである。具体的なクロロシランは、テトラクロロシラン、トリクロロシラン、ジクロロシラン、モノクロロシラン、クロロアリルシラン、クロロメチルシラン、ジクロロメチルシラン、クロロジメチルシラン、クロロエチルシラン、t-ブチルクロロシラン、di-t-ブチルクロロシラン、クロロイソプロピルシラン、クロロ-sec-ブチルシラン、t-ブチルジメチルクロロシラン、テキシルジメチルクロロシランなどである。
アミノシランは、シリコン原子に接合された少なくとも1つの窒素原子を含むが、水素、酸素、ハロゲンおよび炭素をも含んでいることがある。アミノシランの例は、モノ-、ジ-、トリ-およびテトラ-アミノシラン(それぞれ、H3Si(NH2)、H2Si(NH22、HSi(NH23およびSi(NH24)、ならびに置換されたモノ-、ジ-、トリ-およびテトラ-アミノシラン、たとえば、t-ブチルアミノシラン、メチルアミノシラン、tert-ブチルシラナミン、ビス(tert-ブチルアミノ)シラン(SiH2(NHC(CH332(BTBAS)、tert-ブチルシリルカルバメート、SiH(CH3)-(N(CH322、SiHCl-(N(CH322、(Si(CH32NH)3などである。アミノシランのさらなる例は、トリシリルアミン(N(SiH3))である。いくつかの実施形態では、中心Si原子に付着した2つ以上のアミン基を有するアミノシランが、使用され得る。これらは、単一のアミン基のみが付着したアミノシランよりもより少ない損傷を生じ得る。
シリコン含有前駆体のさらなる例は、トリメチルシラン(3MS)、エチルシラン、ブタシラン、ペンタシラン、オクタシラン、ヘプタシラン、ヘキサシラン、シクロブタシラン、シクロヘプタシラン、シクロヘキサシラン、シクロオクタシラン、シクロペンタシラン、1,4-ジオキサ-2,3,5,6-テトラシラシクロヘキサン、ジエトキシメチルシラン(DEM)、ジエトキシシラン(DES)、ジメトキシメチルシラン、ジメトキシシラン(DMOS)、メチル-ジエトキシシラン(MDES)、メチル-ジメトキシシラン(MDMS)、オクタメトキシドデカシロキサン(OMODDS)、tert-ブトキシジシラン、テトラメチルシクロテトラシロキサン(TMCTS)、テトラオキシメチルシクロテトラシロキサン(TOMCTS)、トリエトキシシラン(TES)、トリエトキシシロキサン(TRIES)、およびトリメトキシシラン(TMSまたはTriMOS)を含む。
上記で示したように、ALDプロセスは、構造の上部において選択的に共形ライナーおよび誘電体材料を堆積させるために使用され得る。同じまたは異なるシリコン前駆体が、後続の誘電体堆積に関してALDライナーのために使用され得る。いくつかの実施形態では、プラズマ電力は、共形ALDライナーについてよりも構造の上部における選択的堆積について高い。様々な実施形態では、プラズマは、現場のプラズマであり、したがって、プラズマは、基板表面の上方で直接形成される。そのような実施形態では、抑制ブロックの一部としてまたはギャップを閉じるために実施されるALD動作のための例示的なプラズマ電力は、1.7~2.2W/cm2である。共形堆積のために実施されるALD動作のための例示的なプラズマ電力は、0.3~1.1W/cm2である。
抑制動作のための例示的なプラズマ電力は、0.20~1.1W/cm2、または0.20~0.6W/cm2の範囲である。
ALD動作および抑制動作のためのチャンバ圧力は、約1~20トールまたは1~10トールであり得る。
図3a~図3c中のプロセスシーケンスは、ギャップの上部におけるCVD堆積のために修正され得る。たとえば、図3dは、図1cに関して上記で説明された方法によるプロセスシーケンスの例であり、図3c中のプロセスシーケンスに類似し、複数のALDサイクルの代わりにCVDを伴う。いくらかの動作(たとえば、ALDライナー堆積)が、いくらかの実施形態では省略され得、描かれていない他の動作(たとえば、浸漬)が、いくらかの実施形態では使用され得る。CVD動作において、堆積前駆体(たとえば、Si含有反応物)と共反応物の両方が、堆積前駆体と共反応物の両方を含むチャンバ中の処理環境を生成するために、プロセスチャンバに同時に供給され得る。例示的な前駆体および共反応物が、上記で与えられた。いくつかの実施形態では、堆積前駆体流および共反応物流は、異なる時間にオンにされるが、堆積前駆体の流れと反応物の流れの両方が、その間同時にオンである少なくともある程度の持続時間があり、それにより、堆積前駆体と反応物の両方を含むプロセスチャンバ中の処理環境を作成する。この熱CVDプロセスは、任意の好適な持続時間の間実施され得る。本明細書において説明されるようなこの動作の持続時間は、基板が、堆積前駆体と反応物の両方を含む処理環境に曝露される、持続時間を意味する。例示的な持続時間は、0.1秒から10秒の範囲である。
堆積速度は、約3Å/sと約16Å/sとの間、または少なくとも約12Å/sであり得る。いくつかの実施形態では、プロセスチャンバの圧力は、約9トールと約25トールとの間であり得る。ガス流量は、使用されているガスに依存する。いくつかの実施形態では、堆積前駆体は、約1000sccmと約3000sccmとの間の範囲において流され、オキシダントは、約2000sccmと約5000sccmとの間の範囲において流される。いくつかの実施形態では、水素は、0sccmと約5000sccmとの間の流量においてオキシダントとともに共流される。水素が共流されない場合、水素の流量は0sccmである。いくつかの実施形態では、n3、すなわち、抑制/CVDサイクルの数は、20と80との間であるが、これは、ギャップサイズに大いに依存する。
PEALDおよび熱CVDを使用するプロセスの例が、上記で与えられた。しかしながら、熱ALD、リモートプラズマALD、およびPECVDを含む、任意の表面感受性堆積技法が使用され得ることが諒解されよう。
装置
図5は、低圧環境を維持するためのプロセスチャンバ本体502を有する原子層堆積(ALD)プロセスステーション500の実施形態の概略図を示す。複数のALDプロセスステーション500が、共通の低圧プロセスツール環境に含まれ得る。たとえば、図5は、マルチステーション処理ツール500の実施形態を示す。いくつかの実施形態では、以下で詳細に論じられるものを含む、ALDプロセスステーション500の1つまたは複数のハードウェアパラメータが、1つまたは複数のシステムコントローラ550によってプログラム的に調整され得る。
ALDプロセスステーション500は、分配シャワーヘッド506にプロセスガスを供給するための反応物供給システム501aと流体的に連通する。反応物供給システム501aは、シャワーヘッド506への供給のためにプロセスガスを混ぜ合わせるおよび/またはそれらの状態を整えるための混合容器504を含む。いくつかの実施形態では、抑制剤ガスは、キャリアガスが提供される場合など、チャンバ本体502への導入より前に混合容器に導入され得る。いくつかの実施形態では、抑制剤ガスまたは他のガスは、チャンバ本体502に直接供給され得る。1つまたは複数の混合容器入口弁520が、混合容器504へのプロセスガスの導入を制御し得る。これらのバルブは、反応ガス、抑制剤ガス、またはキャリアガスが、様々な動作中にオンにされ得るかどうかに応じて制御され得る。いくつかの実施形態では、抑制剤ガスは、抑制剤液を使用すること、および加熱式気化器を使用して気化することによって生成され得る。
例として、図5の実施形態は、混合容器504に供給されるべき液体反応物を気化するための気化点503を含む。いくつかの実施形態では、気化点503は、加熱式気化器であり得る。そのような気化器からもたらされた飽和反応物蒸気は、下流供給配管中で凝縮し得る。凝縮された反応物への不適合なガスの曝露は、小さい粒子を作成し得る。これらの小さい粒子は、配管を詰まらせる、弁の動作を妨げる、基板を汚染する、などし得る。これらの問題点に対処するためのいくつかの手法は、残留反応物を取り除くために供給配管をパージすることおよび/または排気することを伴う。しかしながら、供給配管をパージすることは、プロセスステーションサイクル時間を増加させ、プロセスステーションスループットを低下させ得る。これにより、いくつかの実施形態では、気化点503の下流の供給配管は、ヒートトレースされ得る。いくつかの例では、混合容器504も、ヒートトレースされ得る。1つの非限定的な例では、気化点503の下流の配管は、混合容器704におけるおよそ100℃からおよそ150℃に及ぶ増加する温度プロファイルを有する。
いくつかの実施形態では、シリコン含有前駆体など、液体前駆体または液体反応物が、液体インジェクタにおいて気化され得る。たとえば、液体インジェクタは、混合容器の上流のキャリアガスストリームの中に液体反応物のパルスを注入し得る。一実施形態では、液体インジェクタは、より高い圧力からより低い圧力に液体をフラッシュすることによって反応物を気化させ得る。別の例では、液体インジェクタは、加熱された供給パイプ中でその後気化される、分散された微小液滴に液体を霧化し得る。より小さい液滴は、より大きい液滴よりも速く気化し、液体注入と完了した気化との間の遅延を低減し得る。より速い気化は、気化点503から下流の配管の長さを低減し得る。1つのシナリオでは、液体インジェクタは、混合容器504に直接取り付けられ得る。別のシナリオでは、液体インジェクタは、シャワーヘッド506に直接取り付けられ得る。
いくつかの実施形態では、気化点503の上流の液体流コントローラ(LFC)(図示せず)が、気化およびプロセスステーション500への供給のための液体の質量流量を制御するために提供され得る。たとえば、LFCは、LFCの下流に置かれた熱式質量流量計(MFM)を含み得る。次いで、LFCのプランジャー弁が、MFMと電気通信している比例積分微分(PID)コントローラによって提供されたフィードバック制御信号に応答して調整され得る。しかしながら、フィードバック制御を使用して液体流を安定させることは、1秒またはそれ以上かかり得る。これは、液体反応物を投与するための時間を延ばし得る。これにより、いくつかの実施形態では、LFCは、フィードバック制御モードと直接制御モードとの間で動的に切り替えられ得る。いくつかの実施形態では、これは、LFCおよびPIDコントローラの検知管を無効化することによって実施され得る。
シャワーヘッド506は、基板512に向かってガスを分配する。たとえば、シャワーヘッド506は、様々な動作において、基板512に抑制剤ガスを分配するか、基板512にシリコン含有前駆体ガスを分配するか、またはチャンバ本体502にパージガスもしくはキャリアガスを分配するか、基板512に第2の反応物を分配するか、または基板512にパッシベーションガスを分配し得る。図5中に示されている実施形態では、基板512は、シャワーヘッド506の下に置かれ、ペデスタル508上に載った状態で示されている。シャワーヘッド506は、任意の好適な形状を有し得、基板512にプロセスガスを分配するための任意の好適な数および配列のポートを有し得る。
いくつかの実施形態では、微小体積が、シャワーヘッド506の下に置かれる。プロセスステーションの体積全体においてではなく微小体積において、開示される実施形態を実践することにより、反応物曝露時間および反応物パージ時間の低減、プロセス条件(たとえば、圧力、温度など)を変えるための時間の低減、プロセスガスへのプロセスステーションロボティクスの曝露の制限、などがもたらされ得る。例示的な微小体積サイズは、限定はしないが、0.1リットルと2リットルとの間の体積を含む。これはまた、生産性スループットに影響を与える。いくつかの実施形態では、開示される実施形態は、微小体積において実施されない。
いくつかの実施形態では、ペデスタル508は、微小体積507に基板512を曝露するために、および/または微小体積507の体積を変動させるために、上昇または下降され得る。たとえば、基板移送段階において、ペデスタル508は、微小体積507内に基板512を位置決めするために上昇され得る。いくつかの実施形態では、微小体積507は、高流量インピーダンスの領域を作成するために、基板512、ならびにペデスタル508の一部分を完璧に囲み得る。
随意に、ペデスタル508は、微小体積507内で、プロセス圧力、反応物濃度などを調節するために、プロセスの一部において下降および/または上昇され得る。プロセスチャンバ本体502が、プロセス中にベース圧力にとどまる1つのシナリオでは、ペデスタル508を下降させることは、微小体積507が排気されることを可能にし得る。微小体積とプロセスチャンバ体積との例示的な比は、限定はしないが、1:500と1:10との間の体積比を含む。いくつかの実施形態では、ペデスタル高さは、好適なコンピュータコントローラ550によってプログラム的に調整され得ることが諒解されよう。
別のシナリオでは、ペデスタル508の高さを調整することは、プラズマ密度が、プラズマ活性化プロセス中に変動されることを可能にし得る。たとえば、プラズマは、抑制剤ガスが、チャンバ本体502に導入されるとき、または第2の反応物が、チャンバ本体502に流されるとき、活性化され得る。いくつかの実施形態では、プラズマは、抑制剤ガスの流れまたは第2の反応物の流れ中に活性化されないことがある。プロセス段階の終わりにおいて、ペデスタル508は、ペデスタル508からの基板512の取り除きを可能にするために、別の基板移送段階中に下降され得る。
本明細書において説明される例示的な微小体積変動は、高さ調整可能なペデスタル508に関するが、いくつかの実施形態では、シャワーヘッド506の位置が、微小体積507の体積を変動させるために、ペデスタル508に対して調整され得ることが諒解されよう。さらに、ペデスタル508および/またはシャワーヘッド506の垂直位置は、本開示の範囲内の任意の好適な機構によって変動され得ることが諒解されよう。いくつかの実施形態では、ペデスタル708は、基板512の向きを回転させるための回転軸を含み得る。いくつかの実施形態では、これらの例示的な調整のうちの1つまたは複数は、1つまたは複数の好適なコントローラ550によってプログラム的に実施され得ることが諒解されよう。
ALDプロセスのためのプラズマは、2つの容量結合プレートを使用してガスに無線周波数(RF)電界を印加することによって生成され得る。RF電界によるプレートの間のガスのイオン化は、プラズマに点火し、プラズマ放電領域中に自由電子を作成する。これらの電子は、RF電界によって加速され、気相反応物分子と衝突し得る。反応物分子とのこれらの電子の衝突は、堆積プロセスに参加するラジカル種を形成し得る。RF電界は、任意の好適な電極を介して結合され得ることが諒解されよう。電極の非限定的な例は、プロセスガス分配シャワーヘッドおよび基板支持体ペデスタルを含む。ALDプロセスのためのプラズマは、ガスへのRF電界の容量結合以外の1つまたは複数の好適な方法によって形成され得ることが諒解されよう。いくつかの実施形態では、プラズマは、リモートプラズマであり、したがって、第2の反応物は、ステーションの上流のリモートプラズマ発生器において点火され、次いで、基板が格納されるステーションに供給される。
シャワーヘッド506およびペデスタル508は、プラズマに電力供給するための無線周波数(RF)電源514およびマッチングネットワーク516と電気的に通信する。いくつかの実施形態では、プラズマエネルギーは、プロセスステーション圧力、ガス濃度およびガスの分圧またはガス流量、RF電源電力、RF電源周波数、およびプラズマ電力パルスタイミングのうちの1つまたは複数を制御することによって制御され得る。たとえば、RF電源714およびマッチングネットワーク516は、所望のイオンエネルギーを有するプラズマを形成するために、任意の好適な電力において動作され得る。好適な電力の例が、上記に含まれている。同様に、RF電源514は、任意の好適な周波数のRF電力を提供し得る。いくつかの実施形態では、RF電源514は、互いとは無関係に高周波RF電源および低周波RF電源を制御するように構成され得る。例示的な低周波RF周波数は、限定はしないが、0kHzと500kHzとの間の周波数を含み得る。例示的な高周波RF周波数は、限定はしないが、1.8MHzと2.45GHzとの間の、または約13.56MHzよりも大きい、または27MHzよりも大きい、または40MHzよりも大きい、または60MHzよりも大きい周波数を含み得る。任意の好適なパラメータが、表面反応のためのプラズマエネルギーを提供するために、個別にまたは連続的に調節され得ることが諒解されよう。1つの非限定的な例では、プラズマ電力は、連続的に電力供給されるプラズマと比べて基板表面とのイオン衝撃を低減するために、断続的にパルス化され得る。
ALDプロセスステーション500は、CVDプロセスのためにも使用され得る。
いくつかの実施形態では、プラズマは、1つまたは複数のプラズマモニタによって現場で監視され得る。1つのシナリオでは、プラズマ電力が、1つまたは複数の電圧センサ、電流センサ(たとえば、VIプローブ)によって監視され得る。別のシナリオでは、プラズマ密度および/またはプロセスガス濃度が、1つまたは複数の発光分光分析センサ(OES)によって測定され得る。いくつかの実施形態では、1つまたは複数のプラズマパラメータが、そのような現場のプラズマモニタからの測定値に基づいて、プログラム的に調整され得る。たとえば、OESセンサは、プラズマ電力のプログラマチック制御を提供するためにフィードバックループにおいて使用され得る。いくつかの実施形態では、他のモニタが、プラズマおよび他のプロセス特性を監視するために使用され得ることが諒解されよう。そのようなモニタは、限定はしないが、赤外線(IR)モニタ、音響モニタ、および圧力トランスデューサを含み得る。
いくつかの実施形態では、コントローラ550のための命令が、入出力制御(IOC)シーケンシング命令を介して提供され得る。一例では、プロセス段階のための条件を設定するための命令が、プロセスレシピの対応するレシピ段階に含まれ得る。いくつかの場合には、プロセスレシピ段階は、順次配列され得、そのため、プロセス段階のためのすべての命令は、そのプロセス段階と同時に実行される。いくつかの実施形態では、1つまたは複数の反応器パラメータを設定するための命令が、レシピ段階に含まれ得る。たとえば、第1のレシピ段階が、不活性物質および/または反応ガス(たとえば、ジシランなど、第1の前駆体)の流量を設定するための命令と、(アルゴンなど)キャリアガスの流量を設定するための命令と、第1のレシピ段階のための時間遅延命令と、を含み得る。第2の後続のレシピ段階が、不活性物質および/または反応ガスの流量を調節または停止するための命令と、キャリアガスまたはパージガスの流量を調節するための命令と、第2のレシピ段階のための時間遅延命令とを含み得る。第3のレシピ段階が、第1のレシピ段階において使用されるガスと同じまたはそれとは異なり得る、不活性ガス、抑制剤ガスおよび/または反応物ガスの流量を設定するための命令と、キャリアガスの流量を調節するための命令と、第3のレシピ段階のための時間遅延命令とを含み得る。第4のレシピ段階が、不活性物質および/または反応ガス(たとえば、窒素または窒素含有ガスまたは酸素含有ガスなど、第2の反応物)の流量を調節または停止するための命令と、キャリアガスまたはパージガスの流量を調節するための命令と、第4のレシピ段階のための時間遅延命令と、を含み得る。これらのレシピ段階は、本開示の範囲内の任意の好適なやり方でさらに細分化および/または反復され得ることが諒解されよう。
いくつかの実施形態では、ペデスタル508は、ヒーター510を介して温度制御され得る。さらに、いくつかの実施形態では、プロセスステーション500のための圧力制御が、バタフライ弁518によって提供され得る。図5の実施形態において示されているように、バタフライ弁518は、下流真空ポンプ(図示せず)によって提供される真空をスロットル調整する。しかしながら、いくつかの実施形態では、プロセスステーション500の圧力制御も、プロセスステーション500に導入される1つまたは複数のガスの流量を変動させることによって調整され得る。
上記で説明されたように、1つまたは複数のプロセスステーションが、マルチステーション処理ツールに含まれ得る。図6は、インバウンドロードロック602およびアウトバウンドロードロック604をもつマルチステーション処理ツール600の実施形態の概略図を示し、インバウンドロードロック602およびアウトバウンドロードロック604のいずれかまたは両方は、リモートプラズマ源を含み得る。ロボット606が、大気圧において、大気ポート610を介してインバウンドロードロック602の中に、ポッド608を通してロードされたカセットからウエハを移動させるように構成される。ウエハは、インバウンドロードロック602中のペデスタル612上にロボット606によって載置され、大気ポート610は閉じられ、ロードロックはポンプダウンされる。インバウンドロードロック602が、リモートプラズマ源を含む場合、ウエハは、処理チャンバ614の中に導入されることに先立って、ロードロック中でリモートプラズマ処理に曝露され得る。さらに、ウエハはまた、たとえば、水分および吸着されたガスを取り除くために、インバウンドロードロック602中で加熱され得る。次に、処理チャンバ614へのチャンバ輸送ポート616が開けられ、別のロボット(図示せず)が、処理のために、反応器中に示されている第1のステーションのペデスタル上の反応器の中にウエハを載置する。図6中に描かれている実施形態は、ロードロックを含むが、いくつかの実施形態では、プロセスステーションの中へのウエハの直接のエントリが、提供され得ることが諒解されよう。
描かれている処理チャンバ614は、図6中に示されている実施形態において、1から4に番号付けされた4つのプロセスステーションを含む。各ステーションは、(ステーション1について618で示されている)加熱式ペデスタルおよびガスライン入口を有する。いくつかの実施形態では、各プロセスステーションは、異なるまたは複数の目的を有し得ることが諒解されよう。描かれている処理チャンバ614は、4つのステーションを備えるが、本開示による処理チャンバは、任意の好適な数のステーションを有し得ることが理解されよう。たとえば、いくつかの実施形態では、処理チャンバは、5つ以上のステーションを有し得、他の実施形態では、処理チャンバは、3つまたはそれよりも少ないステーションを有し得る。
図6は、処理チャンバ614内でウエハを移送するためのウエハハンドリングシステム690の実施形態を示す。いくつかの実施形態では、ウエハハンドリングシステム690は、様々なプロセスステーションの間で、および/またはプロセスステーションとロードロックとの間でウエハを移送し得る。任意の好適なウエハハンドリングシステムが、採用され得ることが諒解されよう。非限定的な例は、ウエハカルーセルおよびウエハハンドリングロボットを含む。図6はまた、プロセスツール600のプロセス条件およびハードウェア状態を制御するために採用されるシステムコントローラ650の実施形態を示す。システムコントローラ650は、1つまたは複数のメモリデバイス656と、1つまたは複数の大容量ストレージデバイス654と、1つまたは複数のプロセッサ652と、を含み得る。プロセッサ652は、CPUまたはコンピュータ、アナログおよび/またはデジタル入出力接続、ステッパモータコントローラボードなどを含み得る。
いくつかの実施形態では、システムコントローラ650は、プロセスツール600のすべての活動を制御する。システムコントローラ650は、大容量ストレージデバイス654に記憶され、メモリデバイス656にロードされ、プロセッサ652上で実行されるシステム制御ソフトウェア658を実行する。代替的に、制御論理が、コントローラ650においてハードコード化され得る。特定用途向け集積回路、プログラマブル論理デバイス(たとえば、フィールドプログラマブルゲートアレイまたはFPGA)などが、これらの目的のために使用され得る。以下の考察では、「ソフトウェア」または「コード」が使用されるときはいつでも、機能的に同等のハードコード化された論理が、適した場所で使用され得る。システム制御ソフトウェア858が、タイミングと、ガスの混合と、ガス流量と、チャンバ圧力および/またはステーション圧力と、チャンバ温度および/またはステーション温度と、ウエハ温度と、目標電力レベルと、RF電力レベルと、基板ペデスタル位置、チャック位置および/またはサセプタ位置と、プロセスツール600によって実施される特定のプロセスの他のパラメータと、を制御するための命令を含み得る。システム制御ソフトウェア658は、任意の好適なやり方で構成され得る。たとえば、様々なプロセスツール構成要素サブルーチンまたは制御オブジェクトが、様々なプロセスツールのプロセスを実行するために使用されるプロセスツール構成要素の動作を制御するために書かれ得る。システム制御ソフトウェア858は、任意の好適なコンピュータ可読プログラミング言語でコード化され得る。
いくつかの実施形態では、システム制御ソフトウェア658は、上記で説明された様々なパラメータを制御するための入出力制御(IOC)シーケンシング命令を含み得る。システムコントローラ650に関連付けられた大容量ストレージデバイス654および/またはメモリデバイス656に記憶された他のコンピュータソフトウェアおよび/またはプログラムが、いくつかの実施形態では採用され得る。この目的のための、プログラムまたはプログラムのセクションの例は、基板位置決めプログラム、プロセスガス制御プログラム、圧力制御プログラム、ヒーター制御プログラム、およびプラズマ制御プログラムを含む。
基板位置決めプログラムは、ペデスタル618の上に基板をロードするために、および基板とプロセスツール600の他の部分との間の間隔を制御するために使用されるプロセスツール構成要素のためのプログラムコードを含み得る。
プロセスガス制御プログラムは、ガス組成(たとえば、本明細書において説明される、シリコン含有前駆体ガス、共反応物ガス、抑制ガス、パッシベーションガス、およびパージガス)および流量を制御するための、ならびに随意にプロセスステーション中の圧力を安定させるために堆積に先立って1つまたは複数のプロセスステーションの中にガスを流すための、コードを含み得る。圧力制御プログラムは、たとえば、プロセスステーションのエグゾーストシステム中のスロットル弁、プロセスステーションの中へのガス流などをレギュレートすることによってプロセスステーション中の圧力を制御するためのコードを含み得る。
ヒーター制御プログラムは、基板を加熱するために使用される加熱ユニットへの電流を制御するためのコードを含み得る。代替的に、ヒーター制御プログラムは、基板への(ヘリウムなど)熱移送ガスの供給を制御し得る。
プラズマ制御プログラムは、本明細書における実施形態による、1つまたは複数のプロセスステーション中のプロセス電極に印加されるRF電力レベルを設定するためのコードを含み得る。
圧力制御プログラムは、本明細書における実施形態による、反応チャンバ中の圧力を維持するためのコードを含み得る。
いくつかの実施形態では、システムコントローラ650に関連付けられたユーザインターフェースがあり得る。ユーザインターフェースは、ディスプレイスクリーンと、装置および/またはプロセス条件のグラフィカルソフトウェアディスプレイと、ポインティングデバイス、キーボード、タッチスクリーン、マイクロフォンなどのユーザ入力デバイスと、を含み得る。
いくつかの実施形態では、システムコントローラ850によって調整されるパラメータは、プロセス条件に関し得る。非限定的な例は、プロセスガス組成および流量、温度、圧力、(RFバイアス電力レベルなど)プラズマ条件などを含む。これらのパラメータは、ユーザインターフェースを利用して入力され得るレシピの形態でユーザに提供され得る。
プロセスを監視するための信号が、様々なプロセスツールセンサからシステムコントローラ650のアナログおよび/またはデジタル入力接続によって提供され得る。プロセスを制御するための信号は、プロセスツール600のアナログおよびデジタル出力接続で出力され得る。監視され得るプロセスツールセンサの非限定的な例は、質量流量コントローラ、(マノメーターなど)圧力センサ、熱電対などを含む。適切にプログラムされたフィードバックおよび制御アルゴリズムが、プロセス条件を維持するために、これらのセンサからのデータとともに使用され得る。
システムコントローラ650は、上記で説明された堆積プロセスを実装するためのプログラム命令を提供し得る。プログラム命令は、DC電力レベル、RFバイアス電力レベル、圧力、温度など、様々なプロセスパラメータを制御し得る。命令は、本明細書において説明された様々な実施形態に従って膜スタックの現場における堆積を動作させるようにパラメータを制御し得る。
システムコントローラ650は、一般に、1つまたは複数のメモリデバイスと、装置が、開示された実施形態による方法を実施するように、命令を実行するように構成された1つまたは複数のプロセッサと、を含む。開示された実施形態による、プロセス動作を制御するための命令を含んでいる機械可読媒体が、システムコントローラ650に結合され得る。
いくつかの実装形態では、システムコントローラ650は、上記で説明された例の一部であり得る、システムの一部である。そのようなシステムは、1つまたは複数の処理ツール、1つまたは複数のチャンバ、処理のための1つまたは複数のプラットフォーム、および/あるいは(ウエハペデスタル、ガス流システムなど)特定の処理構成要素を含む半導体処理機器を含むことができる。これらのシステムは、半導体ウエハまたは基板の処理の前中後のそれらの動作を制御するためのエレクトロニクスと一体化され得る。エレクトロニクスは、1つまたは複数のシステムの様々な構成要素またはサブ部分を制御し得る「コントローラ」と呼ばれ得る。システムコントローラ850は、処理条件および/またはシステムのタイプに応じて、処理ガスおよび/または抑制剤ガスの供給、温度設定(たとえば、加熱および/または冷却)、圧力設定、真空設定、電力設定、無線周波(RF)発生器設定、RF整合回路設定、周波数設定、流量設定、流体供給設定、位置および動作設定、特定のシステムと接続またはインターフェースされたツールおよび他の移送ツールおよび/またはロードロックの内外へのウエハ移送を含む、本明細書において開示されるプロセスのうちのいずれかを制御するようにプログラムされ得る。
概して、システムコントローラ650は、命令を受け取る、命令を発行する、動作を制御する、洗浄動作を有効化する、エンドポイント測定を有効化する、などを行う様々な集積回路、論理、メモリ、および/またはソフトウェアを有するエレクトロニクスと定義され得る。集積回路は、プログラム命令を記憶するファームウェアの形態のチップ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)と定義されるチップ、および/あるいはプログラム命令(たとえば、ソフトウェア)を実行する1つまたは複数のマイクロプロセッサまたはマイクロコントローラを含み得る。プログラム命令は、様々な個々の設定(またはプログラムファイル)の形態でシステムコントローラ650に通信され、半導体ウエハに対するまたは半導体ウエハのための特定のプロセスを実行するための動作パラメータあるいはシステムへの動作パラメータを定義する、命令であり得る。動作パラメータは、いくつかの実施形態では、ウエハの、1つまたは複数の層、材料、金属、酸化物、シリコン、二酸化ケイ素、表面、回路、および/またはダイの作製中の1つまたは複数の処理ステップを達成するためにプロセス技術者によって定義されたレシピの一部であり得る。
システムコントローラ650は、いくつかの実装形態では、システムと一体化された、システムに連結された、他の方法でシステムとネットワーク化された、またはそれらの組合せの、コンピュータの一部であるかまたはコンピュータに連結され得る。たとえば、システムコントローラ650は、「クラウド」中にあるか、またはウエハ処理のリモートアクセスを可能にすることができるファブホストコンピュータシステムの全部または一部であり得る。コンピュータは、現在の処理のパラメータを変更するために、現在の処理に従うように処理ステップを設定するために、または新しいプロセスをスタートするために、作製動作の現在の進捗を監視し、過去の作製動作の履歴を調べ、複数の作製動作からの傾向または性能メトリックを調べるためにシステムへのリモートアクセスを可能にし得る。いくつかの例では、リモートコンピュータ(たとえば、サーバ)は、ローカルネットワークまたはインターネットを含み得るネットワークを介してシステムにプロセスレシピを提供することができる。リモートコンピュータは、パラメータおよび/または設定の入力またはプログラミングを可能にするユーザインターフェースを含み得、パラメータおよび/または設定は、次いで、リモートコンピュータからシステムに通信される。いくつかの例では、システムコントローラ650は、1つまたは複数の動作中に実施されるべき処理ステップの各々のためのパラメータを指定するデータの形態で命令を受け取る。パラメータは、実施されるべきプロセスのタイプ、およびシステムコントローラ650がそれとインターフェースするかまたはそれを制御するように構成されたツールのタイプに固有であり得る。これにより、上記で説明されたように、システムコントローラ650は、一緒にネットワーク化され、本明細書において説明されるプロセスおよび制御などの共通の目的に向かって作動する、1つまたは複数の個別のコントローラを含むことなどによって分散され得る。そのような目的のための分散されたコントローラの例には、チャンバ上のプロセスを制御するために協働する(プラットフォームレベルにおいて、またはリモートコンピュータの一部としてなど)遠隔に置かれた1つまたは複数の集積回路と通信しているチャンバ上の1つまたは複数の集積回路がある。
限定はしないが、例示的なシステムは、プラズマエッチチャンバまたはモジュール、堆積チャンバまたはモジュール、スピンリンスチャンバまたはモジュール、金属めっきチャンバまたはモジュール、クリーンチャンバまたはモジュール、ベベルエッジエッチチャンバまたはモジュール、物理的気相堆積(PVD)チャンバまたはモジュール、化学気相堆積(CVD)チャンバまたはモジュール、ALDチャンバまたはモジュール、原子層エッチ(ALE)チャンバまたはモジュール、イオン注入チャンバまたはモジュール、トラックチャンバまたはモジュール、ならびに半導体ウエハの作製および/または製造に関連するかあるいはその作製および/または製造において使用され得る任意の他の半導体処理システムを含み得る。
上記で触れられたように、ツールによって実施されるべき1つまたは複数のプロセスステップに応じて、システムコントローラ850は、他のツール回路またはモジュール、他のツール構成要素、クラスタツール、他のツールインターフェース、隣接するツール、近隣のツール、工場全体にわたって置かれたツール、メインコンピュータ、別のコントローラ、あるいは半導体製造工場におけるツールロケーションおよび/またはロードポートにおよびそこからウエハのコンテナを運ぶ材料輸送において使用されるツール、のうちの1つまたは複数と通信し得る。
本明細書において説明される装置/プロセスは、たとえば、半導体デバイス、ディスプレイ、LED、光起電性パネルなどの作製または製造のためのリソグラフィックパターニングツールまたはプロセスとともに使用され得る。一般に、必ずしもそうとは限らないが、そのようなツール/プロセスは、共通の作製設備において一緒に使用されるかまたは行われる。膜のリソグラフィックパターニングは、一般に、以下の動作、すなわち、(1)スピンオンツールまたはスプレーオンツールを使用する、ワークピース、換言すれば、基板に対するフォトレジストの適用、(2)ホットプレートまたは炉またはUV硬化ツールを使用する、フォトレジストの硬化、(3)ウエハステッパなどのツールを用いて可視光またはUV光またはX線光にフォトレジストを曝露すること、(4)レジストを現像し、ウェットベンチなどのツールを使用してレジストを選択的に取り除き、それにより、レジストをパターニングすること、(5)ドライエッチングツールまたはプラズマアシストエッチングツールを使用することによって、下にある膜またはワークピースにレジストパターンを転写すること、および(6)RFレジストストリッパまたはマイクロ波プラズマレジストストリッパなどのツールを使用してレジストを取り除くこと、の一部または全部を含み、各動作は、いくつかの可能なツールを用いて可能にされる。
結び
上記の実施形態は、理解の明瞭性の目的で、ある程度詳細に説明されたが、いくらかの変更および修正が、添付の特許請求の範囲内で実践され得ることが明らかであろう。本実施形態のプロセス、システム、および装置を実装する多くの代替のやり方があることに留意されたい。それゆえに、本実施形態は、限定ではなく例示とみなされるべきであり、実施形態は、本明細書において与えられた詳細に限定されるべきではない。

Claims (34)

  1. 方法であって、
    フィーチャ、および前記フィーチャの間の開いたギャップを備える構造を提供し、前記開いたギャップは、側壁面および底面を含み、深さを有し、
    1つまたは複数の抑制ブロックを実施すること、を備え、各抑制ブロックは、
    a)前記ギャップの前記側壁面および前記底面上における誘電体堆積を抑制するために、抑制処理に前記構造を曝露し、
    b)前記ギャップの前記底面の近くにおける有意な堆積なしに前記ギャップの上部の近くに誘電体膜を選択的に堆積させること、
    を備える、方法。
  2. 請求項1に記載の方法であって、堆積された誘電体材料を用いて前記ギャップを閉じ、それにより、前記フィーチャの間に閉じられたエアギャップを形成することをさらに備える、方法。
  3. 請求項2に記載の方法であって、前記ギャップは、抑制ブロック中に閉じられる、方法。
  4. 請求項2に記載の方法であって、前記1つまたは複数の抑制ブロックを実施した後に、前記ギャップを閉じるために、堆積を実施することをさらに備える、方法。
  5. 請求項1に記載の方法であって、前記ギャップを閉じるより前に、前記側壁面および/または前記底面から表面抑制種を取り除くために、パッシベーション動作を実施することをさらに備える、方法。
  6. 請求項5に記載の方法であって、少なくとも1つの抑制ブロックは、パッシベーション動作を備える、方法。
  7. 請求項5に記載の方法であって、前記パッシベーション動作が、1つまたは複数の抑制ブロックを実施した後に実施される、方法。
  8. 請求項5に記載の方法であって、前記パッシベーション動作は、酸素プラズマに前記構造を曝露することを備える、方法。
  9. 請求項2に記載の方法であって、前記ギャップは、前記閉じられたエアギャップ中にとどまる表面抑制種を用いて閉じられる、方法。
  10. 請求項1のいずれか一項に記載の方法であって、(b)は、前記ギャップの大部分内における有意な堆積なしに実施される、方法。
  11. 請求項1に記載の方法であって、前記抑制処理は、ハロゲン種を含む、方法。
  12. 請求項1のいずれか一項に記載の方法であって、前記1つまたは複数の抑制ブロックを実施するより前に、前記側壁面および前記底面上に共形誘電体層を堆積させることをさらに備える、方法。
  13. 請求項12に記載の方法であって、前記抑制処理への曝露は、抑制種が、前記共形誘電体層上に吸着されること、または前記共形誘電体層と反応するように、前記共形誘電体層を処理することをもたらす、方法。
  14. 請求項12に記載の方法であって、前記ギャップを閉じた後に、化学気相堆積によって前記フィーチャおよび前記ギャップの上に誘電体キャップ層を堆積させることをさらに備える、方法。
  15. 請求項14に記載の方法であって、前記誘電体キャップ層は、前記抑制ブロックが実施されるチャンバと同じチャンバ中で堆積される、方法。
  16. 請求項1に記載の方法であって、前記構造は、部分的に作製された3D NAND構造である、方法。
  17. 請求項1に記載の方法であって、前記構造は、部分的に作製されたDRAM構造である、方法。
  18. 請求項1に記載の方法であって、前記フィーチャは、金属線である、方法。
  19. 請求項2に記載の方法であって、閉じられた前記ギャップの前記上部は、前記フィーチャの上部よりも低い、方法。
  20. 請求項1に記載の方法であって、前記抑制ブロックは、(a)と(b)との間で前記ギャップの前記上部から抑制を選択的に取り除くことをさらに備える、方法。
  21. 請求項1に記載の方法であって、(b)は、原子層堆積(ALD)プロセスを備える、方法。
  22. 請求項21に記載の方法であって、前記ALDプロセスは、プラズマ強化型である、方法。
  23. 請求項21に記載の方法であって、前記ALDプロセスは、熱(非プラズマ)プロセスである、方法。
  24. 請求項1から18のいずれか一項に記載の方法であって、(b)は、化学気相堆積(CVD)プロセスを備える、方法。
  25. 請求項24に記載の方法であって、前記CVDプロセスは、熱(非プラズマ)プロセスである、方法。
  26. 請求項24に記載の方法であって、前記CVDプロセスは、プラズマ強化型である、方法。
  27. 方法であって、
    フィーチャ、および前記フィーチャの間の開いたギャップを備える構造を提供し、前記開いたギャップは、側壁面および底面を含み、深さを有し、
    1つまたは複数の抑制ブロックを実施すること、を備え、各抑制ブロックは、
    a)前記ギャップの前記側壁面および前記底面上における誘電体堆積を抑制するために、抑制処理に前記構造を曝露し、
    b)前記ギャップの前記底面の近くにおける有意な堆積なしに前記ギャップの上部の近くに誘電体膜を選択的に堆積させるために、1つまたは複数の原子層堆積(ALD)サイクルを実施すること、を備える、方法。
  28. 請求項27に記載の方法であって、堆積された誘電体材料を用いて前記ギャップを閉じ、それにより、前記フィーチャの間に閉じられたエアギャップを形成することをさらに備える、方法。
  29. 請求項28に記載の方法であって、前記ギャップは、抑制ブロック中に閉じられる、方法。
  30. 請求項28に記載の方法であって、1つまたは複数のALDサイクルの最終セットを実施することをさらに備え、前記ギャップは、1つまたは複数のALDサイクルの前記最終セット中に閉じられる、方法。
  31. 方法であって、
    フィーチャ、および前記フィーチャの間の開いたギャップを備える構造を提供し、前記開いたギャップは、側壁面および底面を含み、深さを有し、
    1つまたは複数の抑制ブロックを実施すること、を備え、各抑制ブロックは、
    a)前記ギャップの前記側壁面および前記底面上における誘電体堆積を抑制するために、抑制処理に前記構造を曝露し、
    b)前記ギャップの前記底面の近くにおける有意な堆積なしに前記ギャップの上部の近くに誘電体膜を選択的に堆積させるために、化学気相堆積(CVD)動作を実施すること、を備える、方法。
  32. 請求項31に記載の方法であって、堆積された誘電体材料を用いて前記ギャップを閉じ、それにより、前記フィーチャの間に閉じられたエアギャップを形成することをさらに備える、方法。
  33. 請求項32に記載の方法であって、前記ギャップは、抑制ブロック中に閉じられる、方法。
  34. 請求項32に記載の方法であって、前記ギャップを閉じるために、最終抑制ブロックの後にCVD堆積を実施することをさらに備える、方法。
JP2022581361A 2020-06-30 2021-06-28 半導体デバイスにおける層内静電容量の低減 Pending JP2023532118A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US202062705506P 2020-06-30 2020-06-30
US62/705,506 2020-06-30
PCT/US2021/039444 WO2022006010A1 (en) 2020-06-30 2021-06-28 Reducing intralevel capacitance in semiconductor devices

Publications (1)

Publication Number Publication Date
JP2023532118A true JP2023532118A (ja) 2023-07-26

Family

ID=79315497

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022581361A Pending JP2023532118A (ja) 2020-06-30 2021-06-28 半導体デバイスにおける層内静電容量の低減

Country Status (6)

Country Link
US (1) US20230307290A1 (ja)
JP (1) JP2023532118A (ja)
KR (1) KR20230029686A (ja)
CN (1) CN116137931A (ja)
TW (1) TW202218048A (ja)
WO (1) WO2022006010A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024091844A1 (en) * 2022-10-24 2024-05-02 Lam Research Corporation Fluorine reduction is silicon-containing films

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100286126B1 (ko) * 1999-02-13 2001-03-15 윤종용 다층의 패시배이션막을 이용한 도전층 사이에 공기 공간을 형성하는 방법
US6265321B1 (en) * 2000-04-17 2001-07-24 Chartered Semiconductor Manufacturing Ltd. Air bridge process for forming air gaps
US9396989B2 (en) * 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9385028B2 (en) * 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9159606B1 (en) * 2014-07-31 2015-10-13 Applied Materials, Inc. Metal air gap
US9349687B1 (en) * 2015-12-19 2016-05-24 International Business Machines Corporation Advanced manganese/manganese nitride cap/etch mask for air gap formation scheme in nanocopper low-K interconnect

Also Published As

Publication number Publication date
WO2022006010A1 (en) 2022-01-06
KR20230029686A (ko) 2023-03-03
US20230307290A1 (en) 2023-09-28
CN116137931A (zh) 2023-05-19
TW202218048A (zh) 2022-05-01

Similar Documents

Publication Publication Date Title
KR102328850B1 (ko) 서브-포화된 원자층 증착 및 등각막 증착
US10658172B2 (en) Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
KR102407031B1 (ko) 고 계수 ald sio2 스페이서를 위한 방법
KR102474327B1 (ko) 반도체 패터닝 애플리케이션을 위한 고 건식 에칭 레이트 재료들
KR20200033978A (ko) 유전체 막의 기하학적으로 선택적인 증착
US20230175117A1 (en) Seam mitigation and integrated liner for gap fill
US20220238325A1 (en) In-situ control of film properties during atomic layer deposition
US20230154754A1 (en) Loss prevention during atomic layer deposition
US20230307290A1 (en) Reducing intralevel capacitance in semiconductor devices
US20230002887A1 (en) In-situ pecvd cap layer
WO2023178273A1 (en) Reducing capacitance in semiconductor devices
TW202345205A (zh) 在介電間隙填充期間使側壁粗糙度平滑化並維持凹入結構的方法
TW202409322A (zh) 橫向間隙填充
TW202418351A (zh) 表面抑制原子層沉積
WO2023205284A1 (en) Lateral gap fill
WO2023159012A1 (en) High pressure inert oxidation and in-situ annealing process to improve film seam quality and wer
KR20240032126A (ko) 실리콘-함유 막들의 플라즈마 강화 원자 층 증착
WO2023076524A1 (en) Atomic layer deposition seam reduction
WO2023114870A1 (en) High pressure plasma inhibition