JP2023531909A

JP2023531909A - 電気的な細胞評価のための相補型金属酸化膜半導体（ｃｍｏｓ）マルチウェル装置

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Publication number: JP2023531909A
Application number: JP2022577744A
Authority: JP
Inventors: ハム，トンヒ; ウー，ウェンシュアン; ティアボット，ジェフリー; ジュリアンヒントン，ヘンリー; パク，ホンクン
Original assignee: Harvard College
Current assignee: Harvard College
Priority date: 2020-06-17
Filing date: 2021-06-16
Publication date: 2023-07-26
Also published as: IL299095A; US20230184739A1; CA3187266A1; CN116075722A; WO2021257686A1; EP4168316A1

Abstract

本明細書には、生物医学又はその他の用途に使用され得る、ＣＭＯＳ互換の、ウェーハスケールのマルチウェルプラットフォームを提供する半導体デバイスと、それを動作させる方法が開示されている。幾つかの実施形態では、回路が、マルチウェルアレイの下に設けられて、それらのウェル内の電極と電気的にインタフェースする。大きなアレイ内の電極とインタフェースするために、回路は、少なくともマルチウェルアレイの寸法と同じかそれより大きい寸法を有する単一のシリコン（Ｓｉ）ウェーハ上に作製されてもよい。本開示の一局面によれば、標準的な半導体ファウンドリで使用されることが知られているような標準的なＣＭＯＳ製造プロセスが、複雑な製造手順のための高価なカスタマイズ無しに使用され得る。これにより、場合によっては、製造コストの低減を図ることができる。

Description

関連出願への相互参照

本出願は、２０２０年６月１７日に出願された、ハム（Ｈａｍ）らによる「電気的な細胞評価のための相補型金属酸化膜半導体（ＣＭＯＳ）マルチウェル装置（Complementary Metal-Oxide-Semiconductor (CMOS) Multi-Well Apparatus for Electrical Cell Assessment）」と題する米国仮特許出願シリアルNo. 63/040，412の利益を主張し、その全体が参照により本明細書に組み込まれる。

本開示は、マルチウェルアレイ内で細胞又はその他の生体試料を電気的に評価するための半導体装置に関する。

本明細書では、生物医学又はその他の用途に使用され得る、ＣＭＯＳ互換の、ウェーハスケールのマルチウェルプラットフォームを提供する半導体デバイスと、それを動作させる方法について開示している。幾つかの実施形態では、回路が、マルチウェルアレイの下に設けられて、それらのウェル内の電極と電気的にインタフェースする。大きなアレイ内の電極とインタフェースするために、回路は、少なくともマルチウェルアレイの寸法と同じかそれより大きい寸法を有する単一のシリコン（Ｓｉ）ウェーハ上に作製されてもよい。本開示の一局面によれば、標準的な半導体ファウンドリで使用されることが知られているような標準的なＣＭＯＳ製造プロセスが、複雑な製造手順のための高価なカスタマイズ無しに使用され得る。これにより、場合によっては、製造コストの低減を図ることができる。

幾つかの実施形態は、生化学センサ又は他のセンサと共に使用するための半導体デバイスに関する。上記半導体デバイスは、マルチウェルアレイを含んでいてもよい。上記半導体デバイスは、幾つかの例では、ウェーハ内に配置された少なくとも２つのレチクル領域を含む、ウェーハを更に含んでもよい。上記レチクル領域の幾つか又は全部は、同じ設計の複数の回路を有していてもよい。上記レチクル領域の幾つか又は全部は、
上記マルチウェルアレイのウェルと電気的に通信するように構成された少なくとも１つのウェル回路と、
上記レチクル領域の第１の辺から第１の方向に沿って上記レチクル領域の第２の辺へ向かって第１のタイプの信号をルーティングし、かつ、上記レチクル領域の第３の辺から上記第１の方向とは異なる第２の方向に沿って上記レチクル領域の第４の辺へ向かって第２のタイプの信号をルーティングするように構成されたルーティング回路と
を含んでいてもよい。

幾つかの実施形態では、上記少なくとも２つのレチクル領域は、互いに電気的に通信していてもよい。
上記半導体デバイスは、上記少なくとも２つのレチクル領域を電気的に通信状態にするように構成された複数のクロスレチクル接続を備えていてもよい。
上記少なくとも２つのレチクル領域は、上記ウェーハの第１の表面上に配置されていてもよい。
上記半導体デバイスは、上記第１の表面上に再分配層（ＲＤＬ）をさらに備えていてもよく、上記複数のクロスレチクル接続の少なくとも一部は、上記再分配層内に配置された導体を含んでいてもよい。
上記半導体デバイスは、上記ウェーハの上記第１の表面と反対側の第２の表面に面するインタポーザを備えていてもよい。
上記インタポーザは、プリント回路基板（ＰＣＢ）であってもよい。
上記インタポーザは、キャビティを有し、上記ウェーハは、上記キャビティ内に搭載されていてもよい。
上記レチクル領域の幾つか又は全部は、上記第１の方向に並んだ辺および上記第２の方向に並んだ辺を有する矩形の形状を有していてもよい。
上記第１のタイプの信号はデジタル信号であってもよく、上記第２のタイプの信号はアナログ信号であってもよい。
第１のレチクル領域内のルーティング回路は、上記第１の方向に沿って上記第１のレチクル領域に隣り合う第２のレチクル領域から上記第１のタイプの信号を受信するように構成されていてもよい。
上記第１のレチクル領域内の上記ルーティング回路は、上記第２の方向に沿って上記第１のレチクル領域に隣り合う第３のレチクル領域から上記第２のタイプの信号を受信するようにさらに構成されていてもよい。
上記半導体デバイスは、上記マルチウェルアレイの下に結合されるように構成され、それによって、上記ウェル回路の幾つか又は全部が、上記マルチウェルアレイ内の対応するウェルと電気的に通信し、かつ隣り合って配置されるようになっていてもよい。
上記ルーティング回路は、上記第１のタイプの上記信号をルーティングするように構成された１つ以上のシフトレジスタを含んでいてもよい。
上記ルーティング回路は、少なくとも１つのデジタルバスと、少なくとも１つのアナログバスとを含んでいてもよい。
上記少なくとも１つのウェル回路は、上記ウェル内の電極アレイに配置された複数の電極と電気的に通信するように構成されていてもよい。
上記複数の電極は、少なくとも１０００個の電極を含んでいてもよい。
上記複数の電極は、少なくとも４０００個の電極を含んでいてもよい。
上記ウェル回路の幾つか又は全部は、複数の周辺回路を有していてもよい。
上記周辺回路の幾つか又は全部は、刺激回路と、記録回路とを含んでいてもよい。
上記刺激回路は、電流注入器を含んでいてもよい。
上記半導体デバイスは、上記ウェル回路内の周辺回路のサブセットを上記電極アレイ内の電極のサブセットに対して選択的に結合するように構成された１つ以上のスイッチを備えていてもよい。
上記１つ以上のスイッチは、周辺回路のサブセットを１つ以上の光電要素と選択的に結合するようにさらに構成されていてもよい。
上記１つ以上の光電要素は、発光ダイオード、光検出器、または、上記発光ダイオードと上記光検出器との組合せを含んでいてもよい。
上記電極のサブセットの或る電極は、参照電極であってもよい。
上記少なくとも２つのレチクル領域は、上記第１の方向に沿って行に配列され、かつ上記第２の方向に沿って列に配列されたレチクル領域のアレイであり、
上記行の幾つか又は全部内の隣り合うレチクル領域は、上記第２の方向に沿って配置されたクロスレチクル接続のアレイによって接続されており、かつ、
上記列の幾つか又は全部内の隣り合うレチクル領域は、上記第１の方向に沿って配置されたクロスレチクル接続のアレイによって接続されていてもよい。
上記半導体デバイスは、上記マルチウェルアレイの下に結合されるように構成され、それによって、上記レチクル領域の幾つか又は全部は、上記マルチウェルアレイの対応するウェルの下にあってもよい。
上記レチクル領域の幾つか又は全部は、少なくとも９ｍｍの幅を有していてもよい。
上記レチクル領域の幾つか又は全部は、少なくとも１８ｍｍの幅を有していてもよい。
上記レチクル領域の幾つか又は全部は、２つ以上のウェル回路を含んでいてもよい。
上記マルチウェルアレイは、少なくとも９６個のウェルを有していてもよい。
上記ウェーハは、上記マルチウェルアレイの最大横方向範囲に等しいか、またはその最大横方向範囲よりも大きい横方向寸法を有していてもよい。
上記ウェーハは、シリコンを含んでいてもよい。
上記レチクル領域の幾つか又は全部は、相補型金属酸化膜半導体（ＣＭＯＳ）要素を含む集積回路であってもよい。

幾つかの実施形態は、マルチウェルアレイを含む生化学センサを試験する半導体デバイスを動作させる方法に関する。
上記半導体デバイスは、ウェーハと、上記ウェーハ内に配置された少なくとも２つのレチクル領域とを備える。
上記レチクル領域の幾つか又は全部は、同じ設計の複数の回路を有し、上記レチクル領域の幾つか又は全部は、少なくとも１つのウェル回路と、ルーティング回路とを含む。
上記方法は、
上記少なくとも１つのウェル回路を用いて、上記マルチウェルアレイのウェルと電気的に通信することと、
上記ルーティング回路を用いて、上記レチクル領域の第１の辺から第１の方向に沿って上記レチクル領域の第２の辺へ向かって第１のタイプの信号をルーティングし、かつ、上記レチクル領域の第３の辺から上記第１の方向とは異なる第２の方向に沿って上記レチクル領域の第４の辺へ向かって第２のタイプの信号をルーティングすることと
を含んでいてもよい。

幾つかの実施形態では、上記第１のタイプの信号はデジタル信号であってもよく、上記第２のタイプの信号はアナログ信号であってもよい。
上記第１のタイプの上記信号および上記第２のタイプの上記信号をルーティングすることは、
上記第１のタイプの信号を、第２のレチクル領域から上記第１の方向に沿って上記第２のレチクル領域に隣り合う第１のレチクル領域へ送信することと、
上記第２のタイプの信号を、第３のレチクル領域から上記第２の方向に沿って上記第１のレチクル領域へ送信することとを含み、上記第３のレチクル領域は、上記第２の方向に沿って上記第１のレチクル領域に隣り合っていてもよい。
上記ウェルと電気的に通信することは、上記マルチウェルアレイ内に配置された細胞に１つ以上の刺激を与えること、上記細胞の１つ以上の特性を測定すること、または、上記刺激を与えることと上記特性を測定することとの組合せを含んでいてもよい。
上記細胞の上記１つ以上の特性は、インピーダンス、接着、酸化還元電位、活動電位、伝導速度、シナプスマッピング、または、上記インピーダンスと上記接着と上記酸化還元電位と上記活動電位と上記伝導速度と上記シナプスマッピングとの組合せを含んでいてもよい。
上記１つ以上の刺激は、電流または電圧を含んでいてもよい。
上記ウェル回路の幾つか又は全部は、複数の周辺回路を含んでいてもよい。
上記周辺回路の幾つか又は全部は、刺激回路と記録回路とを含み、
上記ウェルと電気的に通信することは、さらに、
上記半導体デバイス内の１つ以上のスイッチを用いて、上記ウェル回路内の周辺回路のサブセットを、上記ウェル内の電極アレイ内の電極のサブセットに対して選択的に結合することと、
上記周辺回路のサブセット内の上記刺激回路を用いて、上記電極のサブセットを介して上記細胞に１つ以上の刺激を与えることと、
上記周辺回路のサブセット内の上記記録回路を用いて、上記電極のサブセットを介して上記細胞の１つ以上の特性を記録すること
を含んでいてもよい。
上記方法は、さらに、
光電要素を周辺回路と選択的に結合することと、
上記光電要素を用いて、上記マルチウェルアレイ内に配置された上記細胞へ光信号を放出し、または、上記細胞から光信号を受信することと
を含んでいてもよい。

幾つかの実施形態は、生体試料の電気的評価のための装置に関する。
上記装置は、
生体試料を保持するためのマルチウェルアレイを有するプレートを備え、上記マルチウェルアレイの各ウェルは、そのウェル内に配置された複数の電極を有し、
上記プレートの第１の側に面する第１の表面を有するウェーハを備え、
上記ウェーハは、
レチクル領域のアレイを備え、各レチクル領域は、同じ設計の複数の回路を有し、
各レチクル領域は、
上記マルチウェルアレイのウェル内の電極と電気的に通信するように構成された少なくとも１つのウェル回路と、
上記レチクル領域の第１の辺から第１の方向に沿って上記レチクル領域の第２の辺へ向かって第１のタイプの信号をルーティングし、かつ、上記レチクル領域の第３の辺から上記第１の方向とは異なる第２の方向に沿って上記レチクル領域の第４の辺へ向かって第２のタイプの信号をルーティングするように構成されたルーティング回路と
を含んでいてもよい。
上記装置は、さらに、
上記第１の表面とは反対側の上記ウェーハの第２の表面に面するウェーハ取付面を有する第１の基板を備え、
上記第１の基板は、上記レチクル領域のアレイの少なくとも一部を、上記ウェーハ取付面と反対側の上記第１の基板の搭載面に配置された複数のパッドに対して電気的に接続する複数の導体を有していてもよい。

幾つかの実施形態では、
上記第１の基板は、キャビティを含むインタポーザであり、
上記ウェーハ取付面は、上記キャビティ内に配置され、
上記ウェーハの上記第２の表面は、上記第１の基板の上記ウェーハ取付面に取り付けられていてもよい。
上記装置は、さらに、上記プレートの上記第１の側と反対側の第２の側に結合された蓋を備えていてもよい。
上記蓋は、複数の参照電極を有していてもよい。
上記参照電極の幾つか又は全部は、上記マルチウェルアレイの対応するウェル内へ延在していてもよい。
上記蓋は、複数の光放出器を備えていてもよい。
上記光放出器の幾つか又は全部は、上記マルチウェルアレイの対応するウェルに面していてもよい。
上記装置は、上記第１の基板の上記搭載面に面する第１の表面に配置された複数の導電性構造体を有する第２の基板を備えていてもよい。
上記導電性構造体の幾つか又は全部は、上記第１の基板の上記搭載面上の上記複数のパッドのうちの対応するパッドに対して電気的に接続されていてもよい。
上記第２の基板と上記第１の基板は、磁力を介して結合されていてもよい。
上記装置は、上記ウェーハおよび上記プレートを少なくとも５つの側で囲む筐体を備えていてもよい。
上記生体試料は、複数の単細胞を含んでいてもよい。
或るウェル内の上記複数の電極は、上記ウェル内に配置された単細胞の内部と電気的に通信するように構成されていてもよい。
上記第１のタイプの信号はデジタル信号であり、また、上記第２のタイプの信号はアナログ信号であってもよい。
第１のレチクル領域内のルーティング回路は、上記第１の方向に沿って上記第１のレチクル領域に隣り合う第２のレチクル領域から上記第１のタイプの信号を受信するように構成され、さらに、
上記第１のレチクル領域内の上記ルーティング回路は、上記第２の方向に沿って上記第１のレチクル領域に隣り合う第３のレチクル領域から上記第２のタイプの信号を受信するように構成されていてもよい。
上記ウェル回路の幾つか又は全部が、複数の周辺回路を含んでいてもよい。
上記周辺回路の幾つか又は全部が、刺激回路と記録回路とを含んでいてもよい。
上記装置は、さらに、ウェル回路内の周辺回路のサブセットを、上記複数の電極内の電極のサブセットに対して選択的に結合する、１つ以上のスイッチを備えていてもよい。

以下の図を参照して、様々な局面および実施形態について説明する。図が必ずしも縮尺通りに描かれていないことを理解されたい。複数の図に現れるアイテムは、それらが現れる全ての図において同じ参照番号で示されている。
幾つかの実施形態に従う、例示的なＣＭＯＳマルチウェルプラットフォームを示すハイレベルのブロック図である。幾つかの実施形態に従う、例示的なＣＭＯＳマルチウェルプラットフォームを示すハイレベルの模式図である。幾つかの実施形態に従う、ＣＭＯＳマルチウェルプラットフォームで使用され得る例示的な半導体デバイスの上面視模式図である。図２Ｂの一部の拡大図である。幾つかの実施形態に従う、生体試料の電気的評価のための例示的な装置を示す概略ブロック図である。幾つかの実施形態に従う、例示的な装置の断面の模式図である。幾つかの実施形態に従う、外部データ取得システムとインタフェースし得る例示的な装置の断面の模式図である。幾つかの実施形態に従う、例示的な環境チャンバの平面視模式図である。幾つかの実施形態に従う、例示的なウェーハを示す上面視模式図である。幾つかの実施形態に従う、レチクル領域内の例示的な回路設計を示す上面視模式図である。幾つかの実施形態に従う、レチクル領域９２０の内部の例示的なウェル回路を示す概略ブロック図である。幾つかの実施形態に従う、一設計例の基準電極を有する環境チャンバ蓋の上面視模式図である。幾つかの実施形態に従う、一設計例の基準電極を有する環境チャンバ蓋の底面視模式図である。本明細書に開示されたような装置の幾つかの例示的な用途を示す図である。本明細書に開示されたような装置の幾つかの例示的な用途を示す図である。本明細書に開示されたような装置の幾つかの例示的な用途を示す図である。

本開示は、生物医学又はその他の用途に使用され得るＣＭＯＳ互換のウェーハスケールのマルチウェルプラットフォームを提供する半導体デバイス、およびそれを動作させる方法に向けられている。幾つかの用途では、回路が、マルチウェルアレイの下に設けられて、ウェル内の電極と電気的にインタフェースする。このプラットフォームは、ＣＭＯＳマルチウェルプラットフォームと呼ばれることもある。本発明者らは、大規模なアレイの電極とインタフェースするために、マルチウェルアレイの寸法と少なくとも同じかそれより大きい寸法を有する単一のシリコン（Ｓｉ）ウェーハ上に回路を作製してもよいことを認識し、理解している。本開示の一局面によれば、標準的な半導体ファウンドリで使用されることが知られているような標準的なＣＭＯＳ製造プロセスが、例えば、複雑な製造手順のための高価なカスタマイズなしに使用されてもよい。したがって、製造コストが場合により低下され得る。本開示の幾つかの局面に従うＣＭＯＳマルチウェルプラットフォームは、電気的方法を用いた電気生理学研究および一般的な細胞評価を含む用途で、および／または、高スループットフォーマット（例えば２４ウェル、９６ウェル、及び３８４ウェルプレートフォーマット）で、使用され得る。

幾つかの実施形態では、Ｓｉウェーハは、半導体デバイスの一部であり、レチクル領域のアレイを有し、レチクル領域の幾つか又は全部は、同じ設計の複数の回路を有する。本発明者らは、製造中、ウェーハのレチクル領域は、場合によっては、ウェーハ全体に繰り返される同じリソグラフィマスク設計を再使用でき、したがって、ツールのコストを削減し、ウェーハ製造スループットを向上させることができることを認識し、評価している。

一局面によれば、レチクル領域内のデジタル及びアナログ回路は、マルチウェルアレイがウェーハの上に結合されたときに、１つ以上のウェルに対応するように配置され得る。したがって、幾つかの実施形態は、ウェーハを切断しない、および／または、製造コストを低減するために標準的なＣＭＯＳ互換技術を用いたスタンダードと互換性のある製造方法を使用することによって、マルチウェルアレイとの電気インタフェースのウェーハスケールの統合を提供することができる。

さらに、幾つかの局面によれば、レチクル領域はマルチウェルアレイのピッチに従って互いに間隔をあけて配置されるため、レチクル領域間で電力およびデータ信号をルーティングするために、半導体デバイスにクロスレチクル接続が設けられても良い。クロスレチクル接続は、ウェーハの上方または下方に配置された再分配層（ＲＤＬ）のように、レチクル領域とは異なる平面内に配置された導体を用いて作製され得る。

ウェーハにわたって大量のデータ信号をルーティングするために、ウェーハのレチクル領域の幾つか又は全部は、レチクル領域のルーティング領域にわたってデジタル信号を第１の方向（Ｘ方向）に沿ってルーティングし、かつ、レチクル領域のルーティング領域にわたってアナログ信号を第２の方向（Ｙ方向）に沿ってルーティングするように構成されたウェル回路を含んでいてもよい。例えば、それによって、デジタル信号とアナログ信号が、ウェーハの端まで、１つのレチクルから次のレチクルにカスケード接続される。レチクル領域の幾つか又は全部は、再構成可能な周辺回路を含んでいてもよい。周辺回路の幾つか又は全部は、刺激回路、記録回路、または、刺激回路と記録回路との１つ以上の組合せを含んでもよい。半導体デバイスは、ウェル回路内の周辺回路のサブセットを、上記ウェル回路の上方のウェル内に配置された選択された電極のサブセットに対して選択的に結合することができるアドレス指定可能なスイッチを含んでいてもよい。任意的に、電極に加えて、スイッチは、周辺回路を１つ以上の光電要素に結合させてもよい。光電要素は、光検出器又は発光ダイオードであってもよく、幾つかの実施形態では、電極アレイの数に対して１対１の関係で提供されてもよい。それによって、レチクル領域の上方の各ウェルの機能性が個別かつ独立してプログラムされて、マルチウェルアレイ内で異なる評価（複数）の範囲を実行することが可能になる。上述した局面及び実施形態は、追加の局面及び実施形態とともに、以下でさらに説明される。これらの態様及び／又は実施形態は、本開示がこの点で限定されないように、個別に、全て一緒に、または、２つ以上の任意の組み合わせで使用され得る。

図１は、幾つかの実施形態に従う、例示的なＣＭＯＳマルチウェルプラットフォームを例示するハイレベルのブロック図である。図１は、ウェーハ５１を含む半導体デバイス５０を示す。少なくとも２つのレチクル領域５２がウェーハ５１内に配置され、そのウェーハ内では、レチクル領域の幾つか又は全部が、同じ設計の複数の回路を有している。レチクル領域５２内の各回路は、少なくとも１つのウェル回路５３とルーティング回路５４とを含む。ルーティング回路５４は、レチクル領域５２の第１の辺６１から第１の方向ｙに沿ってレチクル領域５２の第２の辺６２へ向かって第１のタイプの信号５５をルーティングし、かつ、レチクル領域の第３の辺６３から第２の方向ｘに沿ってレチクル領域の第４の辺６４へ向かって第２のタイプの信号５６をルーティングする。半導体デバイス５０は、マルチウェルアレイを含む生化学センサと共に使用されるように構成されている。例えば、半導体デバイス５０は、ｚ方向に沿ってマルチウェルアレイ１に結合され、それによって、それぞれのレチクル領域５２におけるウェル回路５３がマルチウェルアレイ１におけるそれぞれのウェル２と電気的に通信されるようになっていてもよい。

図２Ａでは、９６ウェルプレート１０が、ウェル１２のアレイ内に配置された単細胞などの生体試料を評価するためのバイオセンサの一部として提供されている。ウェル１２は、ウェル内の試料と細胞外又は細胞内でインタフェースできるプローブとして機能するために、例えばウェル１２の底面に配置された電極１４のアレイを有していてもよい。９６ウェルプレート１０は、基板１１０及びインタポーザ１０２を含む半導体デバイス１００に取り付けられる。幾つかの実施形態では、基板１１０は集積回路（ＩＣ）を含み、ワイヤボンディング又はフリップチップ半田バンプ接続を介してインターポーザプリント回路基板（ＰＣＢ）に結合される。基板１１０内の回路は、各ウェル１２の下方に位置し、ウェル１２内に配置された電極１４と電気的に通信する。プレート１０は、例示のみを目的として９６ウェルアレイとして示されており、本開示の他の局面は、それに限定されず、例えば、２４ウェル、３８４ウェル、または当該分野で知られている他の適切なマルチウェルアレイフォーマットに適用可能であることが理解されるべきである。

図２Ａは、幾つかの実施形態に従う、例示的なＣＭＯＳマルチウェルプラットフォームを示すハイレベルの模式図である。図２Ａでは、９６ウェルプレート１０が、ウェル１２のアレイ内に配置された単細胞などの生体試料を評価するためのバイオセンサの一部として提供されている。ウェル１２は、ウェル内の試料と細胞外又は細胞内でインタフェースできるプローブとして機能するために、例えばウェル１２の底面に配置された電極１４のアレイを有していてもよい。９６ウェルプレート１０は、基板１１０及びインタポーザ１０２を含む半導体デバイス１００に取り付けられる。幾つかの実施形態では、基板１１０は集積回路（ＩＣ）を含み、ワイヤボンディング又はフリップチップ半田バンプ接続を介してインターポーザプリント回路基板（ＰＣＢ）に結合される。基板１１０内の回路は、各ウェル１２の下方に位置し、ウェル１２内に配置された電極１４と電気的に通信する。プレート１０は、例示のみを目的として９６ウェルアレイとして示されており、本開示の他の局面は、それに限定されず、例えば、２４ウェル、３８４ウェル、または当該分野で知られている他の適切なマルチウェルアレイフォーマットに適用可能であることが理解されるべきである。

電極アレイ１４の電極の数は、本開示の局面がそのように限定されないように、少なくとも１０００、少なくとも４０００、又は幾つかの実施形態では少なくとも１００万であってもよい。電極アレイ１４はプレート１０のウェル１２内に配置されて示されているが、電極アレイ１４がマルチウェルプレートの一部として、または半導体デバイス１００とは別の構成要素として提供される必要はないことが理解されるべきである。幾つかの実施形態では、電極アレイ１４は、例えば、プレート１０に面する基板１１０の絶縁性表面から露出する導体として、半導体デバイス１００内に配置されていてもよい。幾つかの実施形態では、電極アレイ１４は、半導体デバイス１００を形成する半導体製造プロセスの一部として基板１１０の表面上にパターン形成されてもよく、ＡｕもしくはＰｔ、またはそれらの合金からなる金属パッドであってもよい。そのような実施形態では、基板１１０は、露出した電極アレイ１４を基板１１０内の回路に対して垂直に相互接続する導体をさらに含んでいてもよい。

図２Ｂは、幾つかの実施形態に従う、ＣＭＯＳ－マルチウェルプラットフォームで使用され得る例示的な半導体デバイス２００の上面視模式図である。図２Ｂにおいて、基板２１０には８×１２＝９６個のレチクル領域２２０が存在し、基板２１０はマルチウェルＩＣと呼ばれてもよい。基板２１０は、Ｓｉウェーハであってもよく、また、各レチクル領域は、ウェーハをダイシングする必要無しに、標準リソグラフィプロセスのレチクルをＸ方向及びＹ方向に沿ってステップさせることによって製造される同一デザインのものであってもよい。各レチクル領域は、シリコン要素を含む活性層を含む複数の層を含んでいてもよく、また、接続及び相互接続として導体及び誘電体材料を含む１つ以上の層を含んでいてもよい。各レチクル領域は、図２Ｃの拡大図画像に示すように、１つまたは複数の同一のウェル回路２３０を含んでいてもよい。

図２Ｂに示す実施形態では、各レチクル領域２２０はＣＭＯＳチップであってもよく、また、９６個のチップはすべて、標準的な半導体処理技術を使用して製造され得るクロスレチクル接続を介して接続されていてもよい。

図３は、幾つかの実施形態に従う、生体試料の電気的評価のための例示的な装置１０００を示す概略ブロック図である。装置１０００は、ＣＭＯＳマルチウェルプラットフォームの一例であってもよく、マルチウェルアレイを有するプレート３０を含んでいてもよい。プレート３０は、幾つかの非限定的な例では、標準的な２４ウェル、９６ウェル、又は３８４ウェルプレートであってもよい。プレート３０は、ウェーハ３１０（マルチウェルＩＣであってもよい）に機械的に取り付けられている。ウェーハ３１０は、複数のレチクル領域３２０を構成するシリコンウェーハであってもよい。レチクル領域３２０は、ウェーハ３１０の表面上にアレイ状に配置されていてもよく、ダイシングされていないシリコンダイであってもよい。隣り合うレチクル領域（複数）は、例えばクロスレチクル接続を介して、互いに電気的に通信している。各レチクル領域は、同一の回路設計を有していてもよい。幾つかの実施形態では、各レチクル領域は、Ｎ個の同一のウェル回路３３０を有していてもよい。図２Ｂに示す例では、プレート３０の１つのウェル内の電極と電気的にインタフェースするために、１つのウェル回路が設けられている。例えば、２４個のレチクル領域がある場合、Ｎは、２４ウェルフォーマットの場合は１であり、９６ウェルフォーマットの場合は４であり、３８４ウェルフォーマットの場合は１６であってもよい。しかしながら、レチクル及びウェル回路の設計は、ウェルと一対一の対応を提供することに限定されず、１つのウェルに対してより多くの又はより少ないウェル回路が提供されてもよいことが理解されるべきである。幾つかの実施形態では、ウェル回路は、例えば複数のスイッチを使用することによって、異なるウェルに結合するように再構成されてもよい。

さらに図３を参照すると、ウェーハ３１０はインタポーザ３０２に機械的、電気的の両方で取り付けられている。フリップチップボンディングまたはワイヤボンディングのような（しかし、それらに限定されない）、半導体パッケージングの分野で知られている任意の適切なボンディング方法が、ウェーハ３１０をインタポーザ３０２と結合するために使用されてもよい。装置１０００は、プレート３０のウェルに配置された生体試料の電気的評価を実施するための構成要素を、追加的かつ任意に含むことができる。そのような構成要素は、インタポーザ３０２上のコンタクトパッドと通信するデータ取得システム、ウェーハ３１０を使用して試験を実施する方法を実施するために１つ以上の記録媒体に格納されたプログラムを実行できるプロセッサを有する１つ以上のコンピュータを含んでもよい。さらに、幾つかの実施形態では、自動サンプル処理及び配置を提供するために、プレート３０と関連してロボットが使用されてもよい。

図４は、幾つかの実施形態に従う、例示的な装置の断面視模式図である。図４において、マルチウェルＩＣ４２０の第１の表面又は上面４２２は、プレート４０内のウェル４２に面しており、一方、マルチウェルＩＣの第２の表面又は下面４２４は、ウェルと反対側を向いており、インタポーザに面している。複数のレチクル領域（図示せず）が、マルチウェルＩＣの上面に配置されている。マルチウェルＩＣ４２０は、ウェーハ取付面４０６でインタポーザ４０２に結合されている。インタポーザ４０２は、図４に示すように、キャビティ４０４を含んでいてもよく、幾つかの例では、マルチウェルＩＣ４２０を形成するウェーハの厚さに類似するキャビティ高さを有していてもよい。ウェーハ取付面４０６は、キャビティ４０４の底面に配置されていてもよく、また、マルチウェルＩＣ４２０は、キャビティ４０４の内部に配置され、インタポーザ４０２にワイヤボンディングされていてもよい。マルチウェルＩＣ４２０の入力／出力（Ｉ／Ｏ）は、インタポーザ４０２の底部で、搭載面４０９上に配置されたコンタクトパッド４０８に対してワイヤボンディングされ、配線されていてもよい。インタポーザとマルチウェルＩＣとの間の接続は、図４の例に示すようなワイヤボンディングに限定されず、幾つかの実施形態では、フリップチップボンディング、又は他の技術を用いて行われてもよいことが理解されるべきである。パッド４０８は、代替的に、コンタクトパッドの代わりに、ゴールドフィンガ、ケーブル、又はコネクタ（例えば、ＵＳＢ）として実装されてもよい。例えば、中央開口部を有し、マルチウェルＩＣのパッドと整列したパッドを有するＰＣＢは、フリップチップボンディングに使用され得る。この場合、半田バンプは、ワイヤボンディング無しに、インタポーザのパッドをマルチウェルＩＣのパッドアレイと直接接続するだろう。

図４に示すように、ウェル４２は、マルチウェルＩＣ４２０及びインタポーザ４０２の上に取り付けられる開底ウェルであり、それによって、ウェル４２の内部がマルチウェルＩＣ４２０の上面４２２に流体的に接続され得るようになっている。ただし、本開示の局面は、開底ウェルに限定されない。

図５は、幾つかの実施形態に従う、外部データ取得システムとインタフェースし得る例示的な装置の断面視模式図である。図５において、図４のものと類似する構成要素は、同じ参照番号で示されている。図５では、キースロット特徴を有する環境チャンバまたはインキュベータ５０６が、ウェルプレート４０を案内して、第２の基板５０２上のばね付勢コンタクト５０４の配列（インタポーザ４０２上のコンタクトパッド４０８に一致するパターンを有する）と位置合わせするために使用される。密閉されたチャンバ５０６は、ガス制御を伴う実験ウェル４２のための隔離された環境を提供する。幾つかの実施形態では、第２の基板５０２は、チャンバ５０６のための機械的な支持及び環境的な密閉を提供してもよい。さらに、第２の基板５０２は、チャンバ５０６内のマルチウェルＩＣ４２０とチャンバ５０６の外側の外部データ取得システムとの間の電気的な相互接続を提供してもよい。第２の基板５０２は、適切なクランプ技術によってインタポーザ４０２に物理的に固定されてもよい。幾つかの実施形態では、第２の基板５０２は、例えば、インタポーザ４０２の搭載面４０９及び第２の基板５０２の上面に配置された一対の磁石を使用して、磁力を介してインタポーザ４０２に結合される。これにより、パッド４０８とばね付勢コンタクト５０４との間の十分な接触を確保するための引力／弾発力が提供される。

図６は、幾つかの実施形態に従う、例示的な環境チャンバ６０６の平面視模式図である。図６は、環境チャンバ６０６が、底部に向かって２つの開口を有する筐体を形成するためにハウジング６１０にスナップオンできる蓋６０８を含むことを示している。２つの開口は、ウェルプレートへ開いた開口６０２と、環境チャンバ６０６にガス制御を提供するための開口６０４とを含む。

図７は、幾つかの実施形態による例示的なウェーハ７１０を示す上面視模式図である。ウェーハ７１０は、マルチウェルＩＣであってもよく、図示された例では、４×６＝２４個の同一のレチクル領域（例えば、１８ｍｍ×１８ｍｍ）から構成されている。レチクル領域は、隣り合うレチクル領域（複数）のＩＯパッド間の単純な再分配層（ＲＤＬ）接続によってＩ／Ｏ信号がウェーハ全体を通過できるように、特定の対称性で設計されていてもよい。ＲＤＬは、隣り合うレチクル領域（複数）を相互接続するクロスレチクル接続として働く金属トレースなどの導体を含んでいてもよい。それから、ウェーハ７１０の周辺に配置されたＩＯパッドは、図４に示すように、インタポーザにワイヤボンディングされていてもよい。

図８は、幾つかの実施形態に従う、或るレチクル領域内の例示的な回路設計を示す上面視模式図である。図８において、レチクル領域は、標準的なウェルプレートアライメント（例えば、９ｍｍの距離）を可能にするように配置された４つの同一のウェル回路８３０を含んでいる。しかしながら、図８に示すような設計の、任意の適切な数のウェル回路を有する変形が、２４ウェルおよび３８４ウェルプレートなどの他のマルチウェルアレイに使用され得ることが理解されるべきである。２４ウェル版のレチクルについては、この例では、１つのウェル回路のみがレチクルの中心に配置されることが望ましい。例えば３８４ウェル版のレチクル領域では、１６個のウェル回路が、標準的な４．５ｍｍのウェル距離を確保するように配置され得る。

図８では、レチクル領域８２０は、周辺部に左右および上下対称のＩＯパッドを有するように設計されており、それによって、信号はそのレチクル領域を横断してルーティングされ、クロスレチクル信号バス８２２を通して隣接レチクル領域内へ通過することができる。レチクル領域８２０内の各ウェル回路８３０は、グローバル信号をローカルウェル回路に緩衝するため、及びその逆を行うための専用の信号バッファを有していてもよい。一実施形態では、レチクル領域の複数の行及び列をデイジーチェーン接続する際のルーティング効率を高めるために、異なるタイプの信号（複数）がＸ方向及びＹ方向に沿ってルーティングされる。例えば、クロスレチクル信号バス８２２は、レチクル領域の左側から右側に向かってＸ方向に沿ってデジタル信号をルーティングし、かつ、レチクル領域の上側から下側に向かってＹ方向に沿ってアナログ信号をルーティングするルーティング回路であってよい。

図９は、幾つかの実施形態に従う、レチクル領域９２０内の例示的なウェル回路９３０を示す概略ブロック図である。ウェル回路９３０において、複数の周辺回路９３４は、レチクル領域９２０が配置されているウェーハの上に取り付けられたマルチウェルアレイのウェル内の電極９３６のアレイの全部又はサブセットに接続できるように設計されている。電極のアレイは、画素（複数）とも呼ばれ、各画素が画素領域を占める。非限定的な例では、ウェル回路９３０は、２５６個の周辺回路を有する。複数のスイッチ９３２の選択的な動作によって、周辺回路の全部又はサブセットは、高密度（ＨＤ）、中密度（ＭＤ）又は低密度（ＬＤ）接続を可能にするために、ウェル内の４０９６画素の全部又はサブセットと接続することができる。また、任意の画素（複数）のセットは、電極を参照電極バイアス（ＶＲＥＦ）に接続することによって、参照電極として機能することができる。説明した非限定的な例では、ＨＤ（ＭＤ）接続では、全部で６４×６４個の利用可能な画素のうち、１６×１６（３２×３２）画素のサブセットが記録される。このルーティング設計は、利用可能な活性領域（６４×６４）全体にわたって記録領域（ＨＤでは１６×１６、ＭＤでは３２×３２）を走査することを可能にする。この設計例は、ウェルごとにカスタマイズされた実験セットアップを可能にする。

幾つかの実施形態では、スイッチ９３２はまた、周辺回路９３４を電極の代わりに１つ以上の光電要素に対して選択的に結合することができる。光電要素の例は、光検出器又は発光ダイオードのような発光器を含む。それによって、レチクル領域の上方の各ウェルのための機能性が個別に独立してプログラムされて、マルチウェルアレイ内で異なる評価（複数）の範囲を実行することを可能にする。幾つかの実施形態では、光電要素は、ウェーハ７１０などのウェーハ上に製造され、画素領域内の光電感知領域内に配置されたフォトダイオードであってもよい。非限定的な例では、光電感知領域の横方向の空間スパンは、画素領域内の電極アレイと同じ領域をカバーする。ただし、光電要素のための他の適切な配置又は寸法が使用され得ることが理解されるべきである。幾つかの実施形態では、光電インタフェースは、電気インタフェースと１対１マッピングを有し、光電要素は、各電極アレイ又は各画素領域に対して提供される。ただし、１対１マッピングは必須条件ではない。

図９に戻って、周辺回路９３４はそれぞれ、刺激回路と記録回路を含んでもよい。幾つかの実施形態では、刺激回路は、１つ以上の電流注入器から構成されてもよい。周辺回路設計の幾つかの局面は、国際出願公開No. WO 2019/010343、代理人ドケットNo. H0776.70105WO00に開示されているような、起電性細胞（electrogenic cell）用の電流ベースの刺激装置及び関連する方法に関するものであり、その開示は、参照によりその全体が本明細書に組み込まれる。幾つかの局面はまた、国際出願公開No. WO 2019/089495、代理人ドケットNo. H0498.70647WO00に開示されているような、起電性細胞を分析するための電子回路及び関連する方法に関するものであり、その開示は、その全体が参照により本明細書に組み込まれる。

さらに図９のウェル回路の設計を参照すると、グローバルデジタル制御及び構成信号は、レチクルの中央で左から右へルーティングされてもよく、一方、グローバルアナログ信号（出力及び制御信号）は、図８に示されているように、同じくレチクルの中央で上から下へルーティングされていてもよい。幾つかの実施形態では、各ウェル回路は、そのローカル信号をグローバルバスにバッファを介して入れ、かつ取り出す。

デジタルインタフェース

本開示の一局面によれば、２４個のレチクルを全部横切って図７に示すウェーハ７１０のようなマルチウェルＩＣの簡単かつ高速なプログラミングを可能にするために、３つのレベルのシリアル周辺インタフェース（ＳＰＩ）が提供されてもよい。最上位レベルのＳＰＩは、下位レベルの２つのＳＰＩ内でプログラムされるマルチウェルＩＣから１つ以上の特定のウェルを選択する。このＳＰＩの入力（ＤＩＮ）はレチクル領域の左側にあるＩ／Ｏパッドから来てもよく、また、このＳＰＩの出力（ＤＯＵＴ）はレチクル領域の右側にある対称Ｉ／Ｏパッドにルーティングされ、これにより、単純なＲＤＬ接続でレチクル（複数）を一緒にデイジーチェーン接続することを可能にする。下位の２つのレベルのＳＰＩは、マルチウェルＩＣ全体にわたって制御信号を共有してもよい。幾つかの実施形態では、アドレス選択ＳＰＩは、構成ＳＰＩによってプログラムされるべきウェル回路内の構成要素（複数）（例えば、周辺回路及び温度制御）を選択する。構成ＳＰＩは、選択された構成要素（複数）のレジスタ（複数）を、選択されたウェル（複数）に書き込む。

アナログ出力

さらに本開示の実施形態によれば、各レチクル領域は、例えば、上部Ｉ／Ｏパッドから下部Ｉ／Ｏパッドへルーティングされた８つのアナログ出力バスを有していてもよい。各ウェル内の周辺回路のアナログ出力は、８つのバスのうちの１つに多重化される。各レチクルは４つのウェルを有するが、アナログバスは８つである。この設計は、レチクル領域の上部２列（２×６）が上側から読み出され、下部２列（同じく２×６）がレチクル領域の下側から読み出されることを可能にする。ただし、本開示の局面はそれに限定されず、他の適切な読み出しスキームが使用され得る。本発明者らは、本明細書に記載されたようなアナログ信号及びデジタル信号のルーティングが、ルーティング設計を単純化することによって信号ルーティング効率を有利に改善し得ることを認識し、理解している。しかしながら、他の実施形態では、他の数のアナログバスも可能であることが理解されるべきである。追加的に又は代替的に、信号は、レチクル内でアナログ信号がアナログ－デジタル変換器で変換された後、全てデジタルでルーティングされ、刺激を与えるために必要なときにデジタル－アナログ変換器を用いてアナログ形態に戻されることが可能である。

図１０Ａ及び１０Ｂは、それぞれ、幾つかの実施形態に従う、参照電極を有する環境チャンバ蓋の設計例の、上面視及び底面視模式図である。上記蓋は、本発明者らが電気化学的用途における重要な参照電極材料として認識しているＡｇ／ＡｇＣｌ参照電極を含んでいてもよい。図１０Ａに示される例では、２４／９６／３８４個の参照電極及びそれらの制御回路は、標準的なウェルプレートと同じフォームファクタを有するＰＣＢ蓋に集積されている。上記制御回路は、ウェルごとにカスタマイズされた実験を行うことができるように、ＳＰＩでプログラムされていてもよい。上記参照電極は、溶液／媒体の電圧／電流を測定し、また、実験ウェルに刺激を与えることができる。付加的に、光学的用途（光遺伝学／光学的電気化学センシングなど）のためにフォトダイオードやフォトエミッタの蓋を使用することも可能である。

用途

図１１Ａ、１１Ｂ及び１１Ｃは、本明細書に開示されるような装置の幾つかの例示的な用途を示す図である。電気生理学的研究に加えて、本明細書に記載のＣＭＯＳマルチウェルプラットフォームは、インピーダンス及び電気化学的測定を活用して、用途の領域を拡大することもできる。

例えば、ＣＭＯＳマルチウェルプラットフォームは、ウェル表面に配置された細胞または組織の１つ以上の特性の空間的特性のような、細胞または組織のマッピングに使用され得る。このような特性は、細胞集密度（cell confluency）、細胞泳動（cell migration）、細胞生存率（cell viability）／毒性（toxicity）、及び細胞接着（cell adhesion）のような、１つ以上の現象に関連し得る。非限定的な一例では、電極アレイ内の電極間のインピーダンスマップが、電極に対する細胞の空間分布を代表するものとして作成され得る。

別の例示的な使用シナリオとして、本明細書に記載のＣＭＯＳマルチウェルプラットフォームは、ウェル内の電極の選択パターンを選択的に活性化することによって、選択された空間領域においてパターン化された酸化還元電気化学を実行するために使用され得る。パターン化された電気化学は、細胞のパターンと電気化学的に相互作用するために、または、選択的にパターン化された空間領域におけるｐＨ、Ｏ_２レベルなどのセンシングのような電気化学的センシングを実行するために使用され得る。

さらなる例として、ＣＭＯＳマルチウェルプラットフォームは、単細胞の活動電位またはイオンチャネル測定を含む単細胞測定に使用され得る（ただし、それに限定されない。）。単細胞測定はまた、幾つかの非限定的な例では、心臓細胞の伝導速度を特徴付けるためのネットワーク測定、又は神経細胞のシナプスマッピングを含んでもよい。

以下の出願はそれぞれ、その全体が参照により本明細書に組み込まれる。すなわち、パク（Ｐａｒｋ）らによって２０２０年６月１７日に出願された米国仮特許出願シリアルNo. 63／040，439と、ハム（Ｈａｍ）らによって２０２０年６月１７日に出願された米国仮特許出願シリアルNo. 63／040，424と、ハム（Ｈａｍ）らによって２０２０年６月１７日に出願された米国仮特許出願シリアルNo. 63/040,412とである。加えて、以下のものはそれぞれ、その全体が参照により本明細書に組み込まれる。すなわち、「細胞のパターン化および空間的電気化学マッピングのためのシステムおよび方法（Systems and Methods for Patterning and Spatial Electrochemical Mapping of Cells）」と題して２０２１年６月１６日に出願されたＰＣＴ特許出願と、「インピーダンス測定を介した細胞マッピングのための装置およびそれを動作させる方法（Apparatuses for Cell Mapping Via Impedance Measurements and Methods to Operate the Same）」と題して２０２１年６月１６日に出願されたＰＣＴ特許出願とである。

このようにして、この発明の少なくとも一つの実施形態の幾つかの局面を説明してきたが、当業者には様々な変更、修正、および改良が容易に生じることが理解されるだろう。そのような変更、修正、および改良は、この開示の一部であり、本発明の精神および範囲内にあることが意図されている。さらに、本発明の利点が示されているが、本明細書に記載された技術の全ての実施形態が、記載された全ての利点を含むわけではないことが理解されるべきである。幾つかの実施形態は、本明細書で有利であると説明された特徴を実施しない可能性があり、また、幾つかの実施形態では、説明された特徴の１つ以上が、さらなる実施形態を達成するために実施される可能性がある。したがって、前述の説明及び図面は、例示に過ぎない。

本発明の様々な態様は、単独で、組み合わせて、または前述の実施形態で特に説明されていない様々な配置で使用され得る。したがって、その適用は、前述の説明で述べられた、または図面に例示された構成要素の詳細および配置に限定されない。例えば、或る実施形態で説明した局面は、他の実施形態で説明した局面と任意の態様で組み合わせ可能である。

また、本発明は、一例を示した方法として具現化され得る。方法の一部として実行される行為は、任意の適切な方法で順序付けされ得る。従って、例示した順序とは異なる順序で行為が行われる実施形態が構築されてもよい。例示した実施形態では連続した行為として示されているが、幾つかの行為を同時に行うことを含む場合がある。

特許請求の範囲において、クレーム要素を修飾するために「第１」、「第２」、「第３」などの序数を使用することは、それ自体、あるクレーム要素の他の要素に対する優先順位、先行順位、または方法の行為が実行される時間順序を意味せず、単にある名前を有するあるクレーム要素と同じ名前を有する他の要素（ただし序数を使用）を区別するためにラベルとして使用されているに過ぎない。

用語「近似的（approximately）」および「約（about）」は、幾つかの実施形態において目標値の±２０％以内、幾つかの実施形態において目標値の±１０％以内、幾つかの実施形態において目標値の±５％以内、および、幾つかの実施形態において目標値の±２％以内を意味して使用されてもよい。用語「近似的（approximately）」および「約（about）」は、目標値を含んでもよい。

Claims

マルチウェルアレイを含む生化学センサと共に使用される半導体デバイスであって、
ウェーハと、
上記ウェーハ内に配置された少なくとも２つのレチクル領域とを備え、各レチクル領域は、同じ設計の複数の回路を有し、
各レチクル領域は、
上記マルチウェルアレイのウェルと電気的に通信するように構成された少なくとも１つのウェル回路と、
上記レチクル領域の第１の辺から第１の方向に沿って上記レチクル領域の第２の辺へ向かって第１のタイプの信号をルーティングし、かつ、上記レチクル領域の第３の辺から上記第１の方向とは異なる第２の方向に沿って上記レチクル領域の第４の辺へ向かって第２のタイプの信号をルーティングするように構成されたルーティング回路と
を含む
ことを特徴とする半導体デバイス。
請求項１に記載の半導体デバイスにおいて、
上記少なくとも２つのレチクル領域は、互いに電気的に通信している
ことを特徴とする半導体デバイス。
請求項２に記載の半導体デバイスにおいて、さらに、
上記少なくとも２つのレチクル領域を電気的に通信状態にするように構成された複数のクロスレチクル接続を備えた
ことを特徴とする半導体デバイス。
請求項３に記載の半導体デバイスにおいて、
上記少なくとも２つのレチクル領域は、上記ウェーハの第１の表面上に配置され、
上記半導体デバイスは、上記第１の表面上に再分配層（ＲＤＬ）をさらに備え、
上記複数のクロスレチクル接続の少なくとも一部は、上記再分配層内に配置された導体を含む
ことを特徴とする半導体デバイス。
請求項４に記載の半導体デバイスにおいて、さらに、
上記ウェーハの上記第１の表面と反対側の第２の表面に面するインタポーザを備えた
ことを特徴とする半導体デバイス。
請求項５に記載の半導体デバイスにおいて、
上記インタポーザは、プリント回路基板（ＰＣＢ）である
ことを特徴とする半導体デバイス。
請求項６に記載の半導体デバイスにおいて、
上記インタポーザは、キャビティを有し、
上記ウェーハは、上記キャビティ内に搭載されている
ことを特徴とする半導体デバイス。
請求項１から７までのいずれか一つに記載の半導体デバイスにおいて、
上記第１のタイプの信号はデジタル信号であり、
上記第２のタイプの信号はアナログ信号である
ことを特徴とする半導体デバイス。
請求項１から８までのいずれか一つに記載の半導体デバイスにおいて、
第１のレチクル領域内のルーティング回路は、上記第１の方向に沿って上記第１のレチクル領域に隣り合う第２のレチクル領域から上記第１のタイプの信号を受信するように構成されている
ことを特徴とする半導体デバイス。
請求項９に記載の半導体デバイスにおいて、
上記第１のレチクル領域内の上記ルーティング回路は、上記第２の方向に沿って上記第１のレチクル領域に隣り合う第３のレチクル領域から上記第２のタイプの信号を受信するようにさらに構成されている
ことを特徴とする半導体デバイス。
請求項１から１０までのいずれか一つに記載の半導体デバイスにおいて、
上記ルーティング回路は、上記第１のタイプの上記信号をルーティングするように構成された１つ以上のシフトレジスタを含む
ことを特徴とする半導体デバイス。
請求項１から１１までのいずれか一つに記載の半導体デバイスにおいて、
上記ルーティング回路は、少なくとも１つのデジタルバスと、少なくとも１つのアナログバスとを含む
ことを特徴とする半導体デバイス。
請求項１から１２までのいずれか一つに記載の半導体デバイスにおいて、
上記少なくとも１つのウェル回路は、上記ウェル内の電極アレイに配置された複数の電極と電気的に通信するように構成されている
ことを特徴とする半導体デバイス。
請求項１３に記載の半導体デバイスにおいて、
上記複数の電極は、少なくとも１０００個の電極を含む
ことを特徴とする半導体デバイス。
請求項１４に記載の半導体デバイスにおいて、
上記複数の電極は、少なくとも４０００個の電極を含む
ことを特徴とする半導体デバイス。
請求項１３から１５までのいずれか一つに記載の半導体デバイスにおいて、
各ウェル回路は、複数の周辺回路を有し、
各周辺回路は、刺激回路と、記録回路とを含む
ことを特徴とする半導体デバイス。
請求項１６に記載の半導体デバイスにおいて、
上記刺激回路は、電流注入器を含む
ことを特徴とする半導体デバイス。
請求項１６または１７に記載の半導体デバイスにおいて、さらに、
上記ウェル回路内の周辺回路のサブセットを上記電極アレイ内の電極のサブセットに対して選択的に結合するように構成された１つ以上のスイッチを備えた
ことを特徴とする半導体デバイス。
請求項１から１８までのいずれか一つに記載の半導体デバイスにおいて、
上記半導体デバイスは、上記マルチウェルアレイの下に結合されるように構成され、それによって、各ウェル回路が、上記マルチウェルアレイ内の対応するウェルと電気的に通信し、かつ隣り合って配置されるようになっている
ことを特徴とする半導体デバイス。
請求項１から１９までのいずれか一つに記載の半導体デバイスにおいて、
各レチクル領域は、１つ以上のウェル回路を含む
ことを特徴とする半導体デバイス。
請求項１８に記載の半導体デバイスにおいて、
上記１つ以上のスイッチは、周辺回路のサブセットを１つ以上の光電要素と選択的に結合するようにさらに構成されている
ことを特徴とする半導体デバイス。
請求項２１に記載の半導体デバイスにおいて、
上記１つ以上の光電要素は、発光ダイオード、光検出器、または、上記発光ダイオードと上記光検出器との組み合わせを含む
ことを特徴とする半導体デバイス。
請求項１８または２１に記載の半導体デバイスにおいて、
上記電極のサブセットの或る電極は、参照電極である
ことを特徴とする半導体デバイス。
請求項３から７までのいずれか一つに記載の半導体デバイスにおいて、
各レチクル領域は、上記第１の方向に並んだ辺および上記第２の方向に並んだ辺を有する矩形の形状を有する
ことを特徴とする半導体デバイス。
請求項１３から１８までのいずれか一つに記載の半導体デバイスにおいて、
上記少なくとも２つのレチクル領域は、上記第１の方向に沿って行に配列され、かつ上記第２の方向に沿って列に配列されたレチクル領域のアレイであり、
各行内の隣り合うレチクル領域は、上記第２の方向に沿って配置されたクロスレチクル接続のアレイによって接続されており、かつ、
各列内の隣り合うレチクル領域は、上記第１の方向に沿って配置されたクロスレチクル接続のアレイによって接続されている
ことを特徴とする半導体デバイス。
請求項２５に記載の半導体デバイスにおいて、
上記半導体デバイスは、上記マルチウェルアレイの下に結合されるように構成され、それによって、各レチクル領域は、上記マルチウェルアレイの対応するウェルの下にある
ことを特徴とする半導体デバイス。
請求項２５または２６に記載の半導体デバイスにおいて、
各レチクル領域は、少なくとも９ｍｍの幅を有する
ことを特徴とする半導体デバイス。
請求項２５から２７までのいずれか一つに記載の半導体デバイスにおいて、
各レチクル領域は、少なくとも１８ｍｍの幅を有する
ことを特徴とする半導体デバイス。
請求項１から２８までのいずれか一つに記載の半導体デバイスにおいて、
上記マルチウェルアレイは、少なくとも９６個のウェルを有する
ことを特徴とする半導体デバイス。
請求項１から２９までのいずれか一つに記載の半導体デバイスにおいて、
上記ウェーハは、上記マルチウェルアレイの最大横方向範囲に等しいか、またはその最大横方向範囲よりも大きい横方向寸法を有する
ことを特徴とする半導体デバイス。
請求項１から３０までのいずれか一つに記載の半導体デバイスにおいて、
上記ウェーハは、シリコンを含む
ことを特徴とする半導体デバイス。
請求項３１に記載の半導体デバイスにおいて、
上記レチクル領域の各々は、相補型金属酸化膜半導体（ＣＭＯＳ）要素を含む集積回路である
ことを特徴とする半導体デバイス。
マルチウェルアレイを含む生化学センサを評価する半導体デバイスを動作させる方法であって、
上記半導体デバイスは、ウェーハと、上記ウェーハ内に配置された少なくとも２つのレチクル領域とを備え、各レチクル領域は、同じ設計の複数の回路を有し、各レチクル領域は、少なくとも１つのウェル回路と、ルーティング回路とを含み、
上記方法は、
上記少なくとも１つのウェル回路を用いて、上記マルチウェルアレイのウェルと電気的に通信することと、
上記ルーティング回路を用いて、上記レチクル領域の第１の辺から第１の方向に沿って上記レチクル領域の第２の辺へ向かって第１のタイプの信号をルーティングし、かつ、上記レチクル領域の第３の辺から上記第１の方向とは異なる第２の方向に沿って上記レチクル領域の第４の辺へ向かって第２のタイプの信号をルーティングすることと
を含む
ことを特徴とする方法。
請求項３３に記載の方法において、
上記第１のタイプの信号はデジタル信号であり、
上記第２のタイプの信号はアナログ信号である
ことを特徴とする方法。
請求項３３または３４に記載の方法において、
上記第１のタイプの上記信号および上記第２のタイプの上記信号をルーティングすることは、
上記第１のタイプの信号を、第２のレチクル領域から上記第１の方向に沿って上記第２のレチクル領域に隣り合う第１のレチクル領域へ送信することと、
上記第２のタイプの信号を、第３のレチクル領域から上記第２の方向に沿って上記第１のレチクル領域へ送信することとを含み、上記第３のレチクル領域は、上記第２の方向に沿って上記第１のレチクル領域に隣り合っている
ことを特徴とする方法。
請求項３３から３５までのいずれか一つに記載の方法において、
上記ウェルと電気的に通信することは、上記マルチウェルアレイ内に配置された細胞に１つ以上の刺激を与えること、上記細胞の１つ以上の特性を測定すること、または、上記刺激を与えることと上記特性を測定することとの組合せを含む
ことを特徴とする方法。
請求項３６に記載の方法において、
上記細胞の上記１つ以上の特性は、インピーダンス、接着、酸化還元電位、活動電位、伝導速度、シナプスマッピング、または、上記インピーダンスと上記接着と上記酸化還元電位と上記活動電位と上記伝導速度と上記シナプスマッピングとの組合せを含む
ことを特徴とする方法。
請求項３６または３７に記載の方法において、
上記１つ以上の刺激は、電流または電圧を含む
ことを特徴とする方法。
請求項３６から３８までのいずれか一つに記載の方法において、
各ウェル回路が複数の周辺回路を含み、各周辺回路が刺激回路と記録回路とを含み、
上記ウェルと電気的に通信することは、さらに、
上記半導体デバイス内の１つ以上のスイッチを用いて、上記ウェル回路内の周辺回路のサブセットを、上記ウェル内の電極アレイ内の電極のサブセットに対して選択的に結合することと、
上記周辺回路のサブセット内の上記刺激回路を用いて、上記電極のサブセットを介して上記細胞に１つ以上の刺激を与えることと、
上記周辺回路のサブセット内の上記記録回路を用いて、上記電極のサブセットを介して上記細胞の１つ以上の特性を記録すること
を含む
ことを特徴とする方法。
請求項３９に記載の方法において、さらに、
光電要素を周辺回路と選択的に結合することと、
上記光電要素を用いて、上記マルチウェルアレイ内に配置された上記細胞へ光信号を放出し、または、上記細胞から光信号を受信することと
を含む
ことを特徴とする方法。
生体試料の電気的評価のための装置であって、
生体試料を保持するためのマルチウェルアレイを有するプレートを備え、上記マルチウェルアレイの各ウェルは、そのウェル内に配置された複数の電極を有し、
上記プレートの第１の側に面する第１の表面を有するウェーハを備え、
上記ウェーハは、
レチクル領域のアレイを備え、各レチクル領域は、同じ設計の複数の回路を有し、
各レチクル領域は、
上記マルチウェルアレイのウェル内の電極と電気的に通信するように構成された少なくとも１つのウェル回路と、
上記レチクル領域の第１の辺から第１の方向に沿って上記レチクル領域の第２の辺へ向かって第１のタイプの信号をルーティングし、かつ、上記レチクル領域の第３の辺から上記第１の方向とは異なる第２の方向に沿って上記レチクル領域の第４の辺へ向かって第２のタイプの信号をルーティングするように構成されたルーティング回路と
を含み、
上記第１の表面とは反対側の上記ウェーハの第２の表面に面するウェーハ取付面を有する第１の基板を備え、
上記第１の基板は、上記レチクル領域のアレイの少なくとも一部を、上記ウェーハ取付面と反対側の上記第１の基板の搭載面に配置された複数のパッドに対して電気的に接続する複数の導体を有する
ことを特徴とする装置。
請求項４１に記載の装置において、
上記第１の基板は、キャビティを含むインタポーザであり、
上記ウェーハ取付面は、上記キャビティ内に配置され、
上記ウェーハの上記第２の表面は、上記第１の基板の上記ウェーハ取付面に取り付けられている
ことを特徴とする装置。
請求項４１または４２に記載の装置において、さらに、
上記プレートの上記第１の側と反対側の第２の側に結合された蓋を備えた
ことを特徴とする装置。
請求項４３に記載の装置において、
上記蓋は、複数の参照電極を有し、
各参照電極は、上記マルチウェルアレイの対応するウェル内へ延在している
ことを特徴とする装置。
請求項４３または４４に記載の装置において、
上記蓋は、複数の光検出器を備え、
各光検出器は、上記マルチウェルアレイの対応するウェルに面している
ことを特徴とする装置。
請求項４１から４５までのいずれか一つに記載の装置において、さらに、
上記第１の基板の上記搭載面に面する第１の表面に配置された複数の導電性構造体を有する第２の基板を備え、
各導電性構造体は、上記第１の基板の上記搭載面上の上記複数のパッドのうちの対応するパッドに対して電気的に接続されている
ことを特徴とする装置。
請求項４６に記載の装置において、
上記第２の基板と上記第１の基板は、磁力を介して結合されている
ことを特徴とする装置。
請求項４１から４７までのいずれか一つに記載の装置において、さらに、
上記ウェーハおよび上記プレートを少なくとも５つの側で囲む筐体を備えた
ことを特徴とする装置。
請求項４１から４８までのいずれか一つに記載の装置において、
上記生体試料は、複数の単細胞を含む
ことを特徴とする装置。
請求項４９に記載の装置において、
或るウェル内の上記複数の電極は、上記ウェル内に配置された単細胞の内部と電気的に通信するように構成され
ことを特徴とする装置。
請求項４１から５０までのいずれか一つに記載の装置において、
上記第１のタイプの信号はデジタル信号であり、
上記第２のタイプの信号はアナログ信号である
ことを特徴とする装置。
請求項５１に記載の装置において、
第１のレチクル領域内のルーティング回路は、上記第１の方向に沿って上記第１のレチクル領域に隣り合う第２のレチクル領域から上記第１のタイプの信号を受信するように構成され、さらに、
上記第１のレチクル領域内の上記ルーティング回路は、上記第２の方向に沿って上記第１のレチクル領域に隣り合う第３のレチクル領域から上記第２のタイプの信号を受信するように構成されている
ことを特徴とする装置。
請求項４１から５２までのいずれか一つに記載の装置において、
各ウェル回路が複数の周辺回路を含み、各周辺回路が刺激回路と記録回路とを含み、
上記装置は、さらに、
ウェル回路内の周辺回路のサブセットを、上記複数の電極内の電極のサブセットに対して選択的に結合する、１つ以上のスイッチを備えた
ことを特徴とする装置。
請求項４１から５３までのいずれか一つに記載の装置において、
各ウェルは、上記ウェーハに向かって開いている開口を有し、
上記複数の電極は、上記ウェーハの絶縁性表面上に配置された導体のアレイを含む
ことを特徴とする装置。