JP2023529032A - 表示パネル及び表示装置 - Google Patents

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Abstract

本発明は表示パネル（ＤＰＮ）及び表示装置を提供する。該表示パネル（ＤＰＮ）は、表示領域（Ｒ１）と、前記表示領域（Ｒ１）の片側に位置し、又は前記表示領域（Ｒ１）により取り囲まれる透光領域（Ｒ２）と、前記表示領域（Ｒ１）と前記透光領域（Ｒ２）との間に位置した非発光領域である第１ダミー領域（Ｒ３１）と、前記表示領域（Ｒ１）及び前記第１ダミー領域（Ｒ３１）に位置する第１信号線（Ｌ１）と、前記表示領域（Ｒ１）に位置し、表示画素回路（１００）を含む表示画素ユニット（Ｐ０）と、前記第１ダミー領域（Ｒ３１）に位置し、第１ダミー画素回路（１０１）を含む第１ダミー画素ユニット（Ｐ１）と、を含み、前記表示画素回路（１００）は前記第１信号線（Ｌ１）に接続され、前記第１ダミー画素回路（１０１）は前記第１信号線（Ｌ１）に接続される。【選択図】図８

Description

本開示の実施例は表示パネル及び表示装置に関する。
近年以来、アクティブマトリクス有機発光ダイオード（Ａｃｔｉｖｅ－ｍａｔｒｉｘ ｏｒｇａｎｉｃ ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、略称ＡＭＯＬＥＤ）表示装置は表示分野で急速に発展しており、応用範囲がますます広がっていると同時に、消費者の表示装置の表示効果への要求もますます高まっている。
ＡＭＯＬＥＤフレキシブルスクリーン技術は日増しに成熟し、湾曲可能で、コントラストが高く、消費電力が低いという特徴を有するため、液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、略称ＬＣＤ）を代替する次世代表示方式となる。
本開示の実施例は表示パネル及び表示装置を提供する。
本開示の実施例に係る表示パネルであって、表示領域と、前記表示領域の片側に位置する透光領域と、前記表示領域と前記透光領域との間に位置した非発光領域である第１ダミー領域と、前記表示領域及び前記第１ダミー領域に位置する第１信号線と、前記表示領域に位置し、表示画素回路を含む表示画素ユニットと、前記第１ダミー領域に位置し、第１ダミー画素回路を含む第１ダミー画素ユニットと、を含み、前記表示画素回路は前記第１信号線に接続され、前記第１ダミー画素回路は前記第１信号線に接続される。
本開示のいくつかの実施例に係る表示パネルによれば、前記第１ダミー画素回路の構造は前記表示画素回路の構造と同じである。
本開示のいくつかの実施例に係る表示パネルによれば、前記表示画素回路及び前記第１ダミー画素回路はいずれもトランジスタを含む。
本開示のいくつかの実施例に係る表示パネルによれば、前記表示画素回路及び前記第１ダミー画素回路はいずれも蓄電コンデンサを更に含む。
本開示のいくつかの実施例に係る表示パネルによれば、表示パネルは更に第２信号線及び接続素子を含み、前記第２信号線の延在方向は前記第１信号線の延在方向と同じであり、前記第２信号線と前記第１信号線は前記接続素子により接続され、前記第２信号線は前記第１ダミー画素ユニットに接続される。
本開示のいくつかの実施例に係る表示パネルによれば、前記第１信号線はゲート線を含み、前記第２信号線はリセット制御信号線を含む。
本開示のいくつかの実施例に係る表示パネルによれば、前記第１信号線に接続される前記第１ダミー画素ユニットからなる負荷は前記第１信号線が補償前に欠損した負荷より小さい。
本開示のいくつかの実施例に係る表示パネルによれば、前記第１信号線に接続される前記第１ダミー画素ユニットからなる負荷は前記第１信号線が補償前に欠損した負荷の６５％～８０％である。
本開示のいくつかの実施例に係る表示パネルによれば、前記第１信号線に接続される第１ダミー画素ユニットからなる負荷は前記第１信号線が補償前に欠損した負荷の７０％である。
本開示のいくつかの実施例に係る表示パネルによれば、表示パネルは更に第２ダミー画素ユニット及び第２ダミー領域を含み、前記第２ダミー画素ユニットは前記第２ダミー領域に位置し、前記第２ダミー領域は前記表示パネルの縁部に近接し、前記第１ダミー領域の前記表示領域から離れる側に位置し、前記第２ダミー画素ユニットは第２ダミー画素回路を含み、前記第２ダミー画素回路の構造は前記第１ダミー画素回路の構造の一部である。
本開示のいくつかの実施例に係る表示パネルによれば、前記第１信号線は複数提供され、前記第１信号線は第１方向に沿って延在し、前記複数の第１信号線は第２方向に沿って配列され、前記第１方向は前記第２方向と交差し、前記第２方向において、複数の第１信号線の負荷は線形逓増する傾向がある。
本開示のいくつかの実施例に係る表示パネルによれば、前記透光領域に位置する切欠を更に含む。
本開示のいくつかの実施例に係る表示パネルによれば、前記第１ダミー画素ユニットは複数提供され、前記第１信号線の両端はそれぞれ前記複数の第１ダミー画素ユニットに接続される。
本開示のいくつかの実施例に係る表示パネルによれば、前記第１信号線の各端に接続される前記第１ダミー画素ユニットの個数は２つより大きい。
本開示のいくつかの実施例に係る表示パネルによれば、前記第１信号線は前記切欠の前記第１信号線の延在方向における相対する両側のうちの少なくとも片側に位置し、前記第１信号線の前記切欠に近接する端に接続される前記第１ダミー画素ユニットの個数は前記第１信号線の前記切欠から離れる端に接続される前記第１ダミー画素ユニットの個数より大きい。
本開示のいくつかの実施例に係る表示パネルによれば、前記透光領域は前記表示領域の片側に位置し、前記表示領域の前記透光領域に近接する側の縁部は曲線であり、トラフ及び前記トラフの両側に別々に設置されるピークを含み、前記透光領域は前記トラフの箇所に位置する。
本開示のいくつかの実施例に係る表示パネルによれば、前記曲線における前記ピークの前記切欠に近接する側に位置する部分の勾配は前記曲線における前記ピークの前記切欠から離れる側に位置する部分の勾配より大きい。
本開示のいくつかの実施例に係る表示パネルによれば、前記第１信号線は複数提供され、前記第１信号線は第１方向に沿って延在し、複数の第１信号線は第２方向に沿って配列され、前記第１方向は前記第２方向と交差し、前記第２方向において、複数の第１信号線の負荷は線形逓減してから線形逓増する傾向がある。
本開示のいくつかの実施例に係る表示パネルによれば、前記透光領域は前記表示領域により取り囲まれ、前記透光領域は貫通孔領域を含み、前記貫通孔領域は第１貫通孔領域及び第２貫通孔領域を含み、前記第１ダミー領域は前記第１貫通孔領域と前記第２貫通孔領域との間に位置する部分を含み、前記第１ダミー画素ユニットは前記第１ダミー領域における前記第１貫通孔領域と前記第２貫通孔領域との間に位置する前記部分内に位置する。
本開示のいくつかの実施例に係る表示パネルによれば、表示パネルは更に画素限定層を含み、前記画素限定層は前記表示領域に開口を設置することにより前記表示画素ユニットの発光面積を限定し、前記画素限定層は前記第１ダミー領域に開口を設置しないことにより前記第１ダミー画素ユニットを発光させない。
本開示のいくつかの実施例に係る表示パネルによれば、前記第１ダミー画素ユニットは更にダミー素子を含み、前記ダミー素子は前記表示画素回路に接続されず、又は前記ダミー素子の第１電極は前記ダミー素子の発光機能層に接触しない。
本開示のいくつかの実施例に係る表示パネルによれば、表示パネルは更にデータ線、発光制御信号線、第１電源コード、第２電源コード、リセット制御信号線、第１初期化信号線及び第２初期化信号線を含み、前記第１ダミー画素ユニットは更にダミー素子を含み、前記第１ダミー画素ユニットは駆動トランジスタ、データ書き込みトランジスタ、閾値補償トランジスタ、第１発光制御トランジスタ、第２発光制御トランジスタ、第１リセットトランジスタ、第２リセットトランジスタ及び蓄電コンデンサを含み、前記蓄電コンデンサの第１極は前記閾値補償トランジスタの第２極に電気的に接続され、前記蓄電コンデンサの第２極は前記第１電源コードに電気的に接続され、前記データ書き込みトランジスタのゲート電極は前記第１信号線に電気的に接続され、前記データ書き込みトランジスタの第１極及び第２極はそれぞれ前記データ線、前記駆動トランジスタの第１極に電気的に接続され、前記閾値補償トランジスタのゲート電極は前記第１信号線に電気的に接続され、前記閾値補償トランジスタの第１極は前記駆動トランジスタの第２極に電気的に接続され、前記閾値補償トランジスタの第２極は前記駆動トランジスタのゲート電極に電気的に接続され、前記第１発光制御トランジスタのゲート電極及び前記第２発光制御トランジスタのゲート電極はいずれも発光制御信号線に接続され、前記第１発光制御トランジスタの第１極及び第２極はそれぞれ前記第１電源コード及び前記駆動トランジスタの第１極に電気的に接続され、前記第２発光制御トランジスタの第１極は前記駆動トランジスタの第２極に電気的に接続され、前記ダミー素子の第２電極は前記第２電源コードに電気的に接続され、前記第１リセットトランジスタのゲート電極は前記リセット制御信号線に電気的に接続され、前記第１リセットトランジスタの第１極は前記第１初期化信号線に電気的に接続され、前記第１リセットトランジスタの第２極は前記駆動トランジスタのゲート電極に電気的に接続され、前記第２リセットトランジスタのゲート電極は前記第２信号線に電気的に接続され、前記第２リセットトランジスタの第１極は前記第２初期化信号線に電気的に接続され、前記ダミー素子に第１電極が設置されず、又は前記ダミー素子に第１電極が設置される場合、前記第２発光制御トランジスタの第２極は前記ダミー素子の第１電極に電気的に接続されず、前記第２リセットトランジスタの第２極は前記ダミー素子の第１電極に電気的に接続されない。
本開示の少なくとも１つの実施例は上記いずれか１つの表示パネルを含む表示装置を更に提供する。
本開示の実施例の技術案をより明確に説明するために、以下に実施例の図面を簡単に説明する。明らかに、以下に説明される図面は本開示のいくつかの実施例に関わるものに過ぎず、本開示を制限するためのものではない。
表示パネルの模式図である。 図１に示される表示パネルの部分模式図である。 本開示の一実施例に係る表示パネルの部分模式図である。 本開示の一実施例に係る表示パネルにおける表示画素ユニット、ダミー画素ユニット及び表示画素ユニットに信号を提供する信号線の模式図である。 本開示の一実施例に係る表示パネルの部分模式図である。 本開示の一実施例に係る表示パネルの模式図である。 図５の部分構造模式図である。 本開示の一実施例に係る表示パネルの第１ダミー画素ユニットの分布模式図である。 図８における点線枠Ｂ１内の構造の模式図である。 本開示の一実施例に係る表示パネルの模式図である。 本開示の一実施例に係る表示パネルの模式図である。 図１１の部分模式図である。 本開示の一実施例に係る表示パネルの部分模式図である。 本開示の一実施例に係る表示パネルの部分模式図である。 本開示の一実施例に係る表示パネルにおける各表示画素ユニットに信号を提供する信号線の模式図である。 本開示の一実施例に係る表示パネルの表示画素回路構造の原理図である。 本開示の実施例に係る表示パネルの１つの表示画素ユニットのタイミング信号図である。 本開示の一実施例に係る表示画素ユニットの表示画素回路構造の平面図である。 本開示の一実施例に係る表示パネルの表示画素ユニットの断面図である。 本開示の一実施例に係る表示基板の製造方法において形成された半導体パターン層の模式図である。 本開示の一実施例に係る表示基板の製造方法において第１絶縁薄膜層上に形成された第１導電パターン層の模式図である。 本開示の一実施例に係る表示基板の製造方法において半導体パターン層をセルフアライン技術により導体化処理した後の構造模式図である。 本開示の一実施例に係る表示基板の製造方法において第２絶縁薄膜層上に形成された第２導電パターン層の模式図である。 本開示の一実施例に係る表示基板の製造方法において第２導電パターン層上に第３絶縁薄膜層を形成し、且つ第１絶縁薄膜層、第２絶縁薄膜層及び第３絶縁薄膜層のうちの少なくとも１つにビアを形成する模式図である。 本開示の一実施例に係る表示基板の製造方法において層間絶縁層上に形成された第３導電パターン層の模式図である。 本開示の一実施例に係る表示パネルの第１ダミー画素ユニットの断面図である。 本開示の一実施例に係る表示パネルの第１ダミー画素ユニットの断面図である。 本開示の一実施例に係る表示パネルの第１ダミー画素回路構造の原理図である。 平板コンデンサの方式で負荷補償を行う表示パネルの模式図である。 本開示の一実施例に係る表示パネルの第２ダミー画素ユニットの平面図である。
本開示の実施例の目的、技術案及び利点をより明確にするために、以下に本開示の実施例の図面を参照しながら本開示の実施例の技術案を明確且つ完全に説明する。明らかに、説明される実施例は本開示の一部の実施例であり、全部の実施例ではない。説明される本開示の実施例に基づいて、当業者が進歩性のある労働を必要とせずに取得する他の実施例は、いずれも本開示の保護範囲に属する。
特に定義しない限り、本開示に使用される技術用語又は科学用語は本開示の属する分野内で当業者が理解する通常の意味であるべきである。本開示に使用される「第１」、「第２」及び類似する言葉はいかなる順序、数又は重要性を示すものではなく、異なる構成部分を区別するためのものに過ぎない。同様に、「含む」又は「含み」等の類似する言葉は、該言葉の前に記載された素子又は部材が該言葉の後に列挙した素子又は部材及びそれらと同等のものをカバーすることを指し、他の素子又は部材を排除しない。「接続」又は「連結」等の類似する言葉は物理的又は機械的な接続に限定されるのではなく、直接的又は間接的接続にかかわらず、電気的接続も含む。「上」、「下」、「左」、「右」等は相対的な位置関係を指すだけであり、説明された対象の絶対的な位置が変化すると、該相対的な位置関係も対応して変化する可能性がある。
現在、透光領域が設置される必要のあるフレキシブルスクリーンについては、透光領域の近傍に異形表示領域を形成するが、透光領域の設置はスクリーンの表示効果に影響し、異形表示領域を補償しなければ、全画面表示するとき、輝度の差異によりＭｕｒａ等の表示不良が発生してしまい、従って、透光領域が設置されるディスプレイは異形表示領域に対して補償設計を行うことを考慮する必要がある。例えば、透光領域の設置は切欠を設置して透光領域を形成し又は貫通孔を開設することにより透光領域を形成することができる。
図１は表示パネルの模式図である。図１に示すように、表示パネルは表示領域Ｒ１のフレーム領域Ｒｆ及び透光領域Ｒ２を含み、図１における実線は表示パネルの輪郭線であり、図１における点線は表示パネルの表示領域の境界である。フレーム領域Ｒｆは表示領域Ｒ１外に位置し、且つ表示領域Ｒ１を取り囲む。例えば、輪郭線は切断線である。パッケージ層を形成した後に輪郭線に応じて切断して単一の表示パネルを形成する。
図２は図１に示される表示パネルの部分模式図である。図２に示すように、表示パネルはゲート線ＧＬと、ゲート線ＧＬに接続される複数の表示画素ユニットＰ０とを含む。
図２に示すように、透光領域Ｒ２の位置する表示画素ユニット行に表示画素ユニットが一定数不足し、透光領域が大きければ大きいほど、表示画素ユニットの不足数は多くなり、該行の表示画素ユニットのゲート線の負荷の低減をもたらし、各行の表示画素ユニットのゲート線の負荷の不一致により表示画素ユニットの充電時間は異なり、隣接行の表示画素ユニットのゲート線の充電時間の差が大きすぎると、この２行の表示画素ユニットの電流差はより大きくなり、電流差が規格を超えると、該領域にＭｕｒａ表示不良が発生してしまう。例えば、図２に示すように、透光領域Ｒ２の近傍に、より上のゲート線ＧＬの負荷が小さければ小さいほど、充電時間は多くなり、ゲート信号のオン時間は異なり、リフレッシュ周波数は異なり、同じデータ信号において、書き込み表示画素ユニットの電圧は異なり、このため、表示パネルの上部の輝度は表示パネルの下部の輝度より大きくなり、全画面表示するとき、画面が同じではなく、ｍｕｒａ等の表示不良現象が発生してしまう。透光領域の近傍の各行の表示画素ユニットのゲート線の負荷の差を小さくするために、透光領域の近傍の各行の表示画素ユニットのゲート線の負荷を補償する必要がある。補償過程において表示領域の異形度に基づいて空間を活用し、適切な補償方案を用いて補償する必要があり、これにより、表示効果を最適化して、できるだけ表示効果を最適化するとともにフレームを狭くするという目的を実現するようにする。
図３は本開示の一実施例に係る表示パネルの部分模式図である。図３に示すように、表示パネルは表示領域Ｒ１、透光領域Ｒ２、第１ダミー領域Ｒ３１、第１信号線Ｌ１、表示画素ユニットＰ０及び第１ダミー画素ユニットＰ１を含む。
図３に示すように、透光領域Ｒ２は表示領域Ｒ１の片側に位置し、他の実施例では、透光領域Ｒ２は表示領域Ｒ１により取り囲まれてもよい。透光領域Ｒ２はセンシング素子を置くことに用いられてもよく、センシング素子はカメラを含むが、それに限らない。例えば、センシング素子の少なくとも一部は透光領域Ｒ２内に位置する。
図３に示すように、第１ダミー領域Ｒ３１は表示領域Ｒ１と透光領域Ｒ２との間に位置し、第１ダミー領域Ｒ３１は非発光領域である。図１～図３を参照して、点線で示される表示領域の境界と実線で示される表示パネルの輪郭線との間の領域はフレーム領域であってもよい。フレーム領域は非発光領域であり、第１ダミー領域Ｒ３１はフレーム領域に位置する。
図３に示すように、第１信号線Ｌ１は表示領域Ｒ１及び第１ダミー領域Ｒ３１に位置する。即ち、第１信号線Ｌ１は表示領域Ｒ１に位置する部分及び第１ダミー領域Ｒ３１に位置する部分を含む。表示画素ユニットＰ０は表示領域Ｒ１に位置する。表示画素ユニットＰ０は出光可能である。第１ダミー画素ユニットＰ１は第１ダミー領域Ｒ３１に位置する。明瞭に図示するために、図３には一部の表示画素ユニットＰ０、一部の第１ダミー画素ユニットＰ１を模式的に示す。表示画素ユニットＰ０の個数及び第１ダミー画素ユニットＰ１の個数は必要に応じて設定されてもよい。
図４は本開示の一実施例に係る表示パネルにおける表示画素ユニット、ダミー画素ユニット及び表示画素ユニットに信号を提供する信号線の模式図である。図４に示すように、表示画素ユニットＰ０は表示画素回路１００を含む。第１ダミー画素ユニットＰ１は第１ダミー画素回路１０１を含む。表示画素回路１００は第１信号線Ｌ１に接続され、第１ダミー画素回路１０１は第１信号線Ｌ１に接続される。
本開示の実施例に係る表示パネルによれば、第１ダミー領域で第１信号線Ｌ１に第１ダミー画素回路１０１を設置することにより、第１信号線Ｌ１の負荷を大幅に増加させ、表示時の輝度不均一によるｍｕｒａ等の表示不良を回避する。
図４に示すように、表示画素ユニットＰ０は発光素子２０と、発光素子２０に駆動電流を提供する表示画素回路構造１００とを含み、発光素子２０は電界発光素子例えば有機電界発光素子であってもよく、例えば有機発光ダイオード（ＯＬＥＤ）であってもよい。表示画素ユニットＰ０は正常に発光する画素ユニットである。表示画素ユニットＰ０は表示領域Ｒ１に位置する。
図４に示すように、表示パネルは更に初期化信号線２１０、発光制御信号線１１０、データ線３１３、第１電源コード３１１及び第２電源コード３１２を含む。例えば、第１信号線Ｌ１は表示画素回路構造１００に走査信号ＳＣＡＮを提供するように構成される。発光制御信号線１１０は表示画素ユニットＰ０に発光制御信号ＥＭを提供するように構成される。データ線３１３は画素回路構造１００にデータ信号ＤＡＴＡを提供するように構成され、第１電源コード３１１は表示画素回路構造１００に一定の第１電圧信号ＥＬＶＤＤを提供するように構成され、第２電源コード３１２は表示画素回路構造１００に一定の第２電圧信号ＥＬＶＳＳを提供するように構成され、且つ第１電圧信号ＥＬＶＤＤは第２電圧信号ＥＬＶＳＳより大きい。初期化信号線２１０は表示画素回路構造１００に初期化信号Ｖｉｎｔを提供するように構成される。初期化信号Ｖｉｎｔは一定の電圧信号であり、そのサイズは例えば第１電圧信号ＥＬＶＤＤと第２電圧信号ＥＬＶＳＳとの間に介在してもよいが、それに限らず、例えば、初期化信号Ｖｉｎｔは第２電圧信号ＥＬＶＳＳ以下であってもよい。例えば、表示画素回路構造１００は走査信号ＳＣＡＮ、データ信号ＤＡＴＡ、初期化信号Ｖｉｎｔ、第１電圧信号ＥＬＶＤＤ、第２電圧信号ＥＬＶＳＳ、発光制御信号ＥＭ等の信号の制御によって駆動電流を出力することにより発光素子２０を駆動して発光させる。図４に示すように、発光素子２０は第１電極２０１及び第２電極２０２を含む。第１電極２０１は表示画素回路構造１００に接続され、第２電極２０２は第２電源コード３１２に接続される。
図４に示すように、第１信号線Ｌ１は第１ダミー画素回路１０１に接続され、第１ダミー画素ユニットＰ１はダミー素子３０を含み、ダミー素子３０は第１ダミー画素回路１０１に接続されず、このため、第１ダミー画素ユニットＰ１は発光しない。例えば、画素定義層はダミー領域に開口を設置せず、このため、ダミー素子３０は第１ダミー画素回路１０１に接続されない。当然ながら、他の方式で第１ダミー画素ユニットＰ１を発光させなくてもよく、例えば、ダミー素子３０に第１電極を設置しなくてもよく、又は発光機能層を設置しなくてもよい。図４に示すように、ダミー素子３０は第２電極３０２を含む。第２電極３０２は第２電源コード３１２に接続される。
例えば、第１信号線Ｌ１の負荷を最大限に増加させるために、第１ダミー画素回路１０１の構造を表示画素回路１００の構造と同じにする。第１ダミー画素回路１０１の構造を表示画素回路１００の構造と同じにすることにより、第１信号線Ｌ１の表示画素ユニットに位置する部分及び第１信号線Ｌ１の第１ダミー画素ユニットに位置する部分の環境を一致させ、負荷を類似させ、第１信号線Ｌ１の負荷をより良く補償することができ、隣接する第１信号線Ｌ１の負荷を類似させ、これにより、より最適な補償効果を実現する。
例えば、表示画素回路１００及び第１ダミー画素回路１０１はいずれもトランジスタを含む。例えば、表示画素回路１００及び第１ダミー画素回路１０１はいずれも蓄電コンデンサを更に含む。
図５は本開示の一実施例に係る表示パネルの部分模式図である。図３に示される表示パネルに比べて、図５に示される表示パネルは更に第２ダミー画素ユニットＰ２を含み、第２ダミー画素ユニットＰ２は第２ダミー領域Ｒ３２に位置し、第２ダミー領域Ｒ３２は表示パネルの縁部に近接する。例えば、第２ダミー画素ユニットＰ２は容量補償の役割を果たさず、第２ダミー画素ユニットＰ２の設置はエッチング均一性の向上に役立つ。例えば、各第１信号線の表示パネルの縁部に近接する箇所に１つの第２ダミー画素ユニットＰ２が設置される。例えば、透光領域の近傍に、各第１信号線の表示パネルの左側縁部、右側縁部に近接する箇所に１つの第２ダミー画素ユニットＰ２が設置される。透光領域が切欠である場合、透光領域の近傍に、各第１信号線の表示パネルの切欠に近接する箇所に１つの第２ダミー画素ユニットＰ２が設置される。本開示の実施例では、透光領域の設置により一部の表示画素ユニットが不足しない表示画素ユニット行の第１信号線は負荷の補償を行わなくてもよい。
例えば、図５に示すように、同一行の表示画素ユニットにおいて、透光領域の左側に位置する第１信号線の負荷は透光領域の右側に位置する第１信号線の負荷に一致し、透光領域の左右両側にｍｕｒａ等の表示不良が発生することを回避する。例えば、図５に示すように、隣接する２行の表示画素ユニットにおいて、隣接する２つの第１信号線の負荷は一致し又はそれらの差が小さく、上下２行の表示画素ユニットにｍｕｒａ等の表示不良が発生することを回避する。
図６は本開示の一実施例に係る表示パネルの模式図である。図６に示すように、表示パネルＤＰＮは表示画素ユニットＰ０、第１ダミー画素ユニットＰ１、第２ダミー画素ユニットＰ２を含む。第２ダミー画素ユニットＰ２は第２ダミー画素回路１０２を含み、第２ダミー画素回路１０２の構造は第１ダミー画素回路１０１の構造の一部であり、又は第１ダミー画素回路１０１の構造と同じである。図６に示すように、表示画素ユニットＰ０は表示画素回路１００を含み、第１ダミー画素ユニットＰ１は第１ダミー画素回路１０１を含む。表示画素回路１００はトランジスタＴ０及びコンデンサＣ０を含み、第１ダミー画素回路１０１はトランジスタＴ０１及びコンデンサＣ０１を含み、第２ダミー画素回路１０２はトランジスタＴ０２及びコンデンサＣ０２を含む。例えば、トランジスタＴ０、トランジスタＴ０１及びトランジスタＴ０２の構造は同じであるが、それに限らない。例えば、コンデンサＣ０、コンデンサＣ０１及びコンデンサＣ０２の構造は同じであるが、それに限らない。当然ながら、いくつかの実施例では、第２ダミー画素回路１０２はトランジスタ及びコンデンサのうちの少なくとも１つを有しなくてもよい。当然ながら、他のいくつかの実施例では、第２ダミー画素ユニットＰ２及び第２ダミー画素回路１０２を設置しなくてもよい。
図７は図５の部分構造模式図である。図７に示すように、表示パネルの上辺に、第２ダミー領域Ｒ３２は第１ダミー領域Ｒ３１より表示領域Ｒ１を離れる。表示パネルの左辺に、第２ダミー領域Ｒ３２は表示領域Ｒ１に隣接する。
例えば、図３、図５及び図７に示すように、より良い負荷補償の役割を果たすために、第１信号線Ｌ１の両端をそれぞれ複数の第１ダミー画素ユニットＰ１に接続する。
例えば、図３、図５及び図７に示すように、第１信号線Ｌ１の負荷の増加に役立つために、第１信号線Ｌ１の各端に接続される第１ダミー画素ユニットＰ１の個数を２つより大きくする。
例えば、図３、図５及び図７に示すように、第１信号線Ｌ１は複数提供され、第１信号線Ｌ１は第１方向Ｘに沿って延在し、複数の第１信号線Ｌ１は第２方向Ｙに沿って配列され、第１方向Ｘは第２方向Ｙと交差し、第２方向Ｙにおいて、複数の第１信号線Ｌ１の負荷は線形逓増する傾向がある。これにより、補償によって異形表示領域の各行の表示画素ユニットの電流は線形逓増する傾向があるようにすることができ、隣接行の表示画素ユニットの表示輝度の差がより大きい現象が発生することを回避することができ、輝度の差異によるｍｕｒａ等の表示不良が発生することを回避する。当然ながら、表示パネルは透光領域の近傍の負荷が線形逓増する傾向のある複数の第１信号線Ｌ１のほか、透光領域を離れる負荷が一致し又はほぼ一致する複数の他の第１信号線Ｌ１を更に含みてもよい。
図８は本開示の一実施例に係る表示パネルの第１ダミー画素ユニットの分布模式図である。図８では、第１ダミー領域Ｒ３１内に位置する灰色部分は第１ダミー画素ユニットを代表する。図８に示すように、表示パネルは中心線ＣＴ０に対して軸対称な構造を呈する。中心線ＣＴ０は第２方向Ｙに沿って延在する。本開示の他の実施例に係る表示パネルは中心線に対して軸対称な構造を呈してもよい。
実際に補償するとき、異形領域の空間を最大限に利用すべきであり、空間のある前提で第１ダミー画素ユニットをできる限り多く設置することにより透光領域を補償し、負荷をより良く補償することができるだけでなく、フレームを効果的に減少させることもできる。
図８に示すように、切欠の左右両側は肩の形状を呈する。縁部（Ｍａｒｇｉｎ）を少々広くし、曲がり角の箇所に空間を有し、該空間で第１ダミー画素ユニットＰ１を多く設置することができる。
図９は図８における点線枠Ｂ１内の構造の模式図である。灰色部分が多ければ多いほど、第１ダミー画素ユニットＰ１の数が多くなることを代表する。図８及び図９には隣接する第１ダミー画素ユニット間の境界を示さない。
本開示の実施例に係る補償方案の設計は、異形表示領域の空間を活用する前提で、第１ダミー画素ユニットを用いて透光領域（切欠）を補償し、異形領域のフレームを減少させるとともに、より最適な異形領域表示効果を実現することである。
図３、図５、図７～図９を参照して、同一行の表示画素ユニットは切欠の第１側に位置する１つの第１信号線Ｌ１及び切欠の第２側に位置する１つの第１信号線Ｌ１を含む。例えば、切欠の第１側は切欠の左側であり、切欠の第２側は切欠の右側である。切欠の第１側及び切欠の第２側は切欠の第１方向Ｘにおける相対する両側である。例えば、切欠の第１側の第１信号線Ｌ１は切欠の第２側に位置する第１信号線Ｌ１に接続されず、切欠の第１側に位置する第１信号線Ｌ１は第１ゲート駆動回路により駆動され、切欠の第２側に位置する１つの第１信号線Ｌ１は第２ゲート駆動回路により駆動される。例えば、切欠の近傍の表示画素ユニットは走査駆動回路を該表示パネルに取り付けられるＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）片側駆動方式として用いて駆動する。
例えば、図３、図５、図７～図９を参照して、第１信号線Ｌ１は切欠の第１信号線Ｌ１の延在方向における相対する両側のうちの片側に位置し、第１信号線Ｌ１の切欠に近接する端に接続される第１ダミー画素ユニットＰ１の個数は第１信号線Ｌ１の切欠から離れる端に接続される第１ダミー画素ユニットＰ１の個数より大きい。
例えば、図３、図５、図７～図９を参照して、透光領域Ｒ２は表示領域Ｒ１の片側に位置し、図中の透光領域Ｒ２は表示領域Ｒ１の上側に位置する。図８に示すように、表示領域Ｒ１の透光領域Ｒ２に近接する側の縁部は曲線であり、該曲線はトラフ６０及びトラフ６０の両側に別々に設置されるピーク７０を含み、透光領域Ｒ２はトラフ６０の箇所に位置する。透光領域Ｒ２は切欠ＮＣを含む。
例えば、図８に示すように、曲線におけるピーク７０の切欠ＮＣに近接する側に位置する部分７０１の勾配は曲線におけるピークの切欠ＮＣから離れる側に位置する部分７０２の勾配より大きい。勾配とは例えば該部分曲線と第１方向Ｘとがなす夾角を指し、又は、該部分曲線と第１信号線Ｌ１の延在方向とがなす夾角を指す。該部分曲線が弧度を有する場合には、該部分曲線のある点での接線と第１方向Ｘ又は第１信号線Ｌ１の延在方向とがなす夾角を指してもよい。
図１０は本開示の一実施例に係る表示パネルの模式図である。図５に示される表示パネルに比べて、図１０に示される表示パネルにおいて、同一行の表示画素ユニットにおける切欠の第１側に位置する第１信号線Ｌ１と切欠の第２側に位置する第１信号線Ｌ１は接続線により接続される。接続線はフレーム領域内に位置する。例えば、切欠の近傍の表示画素ユニットは走査駆動回路を該表示パネルに取り付けられるＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）両側駆動方式として用いて駆動する。
図１１は本開示の一実施例に係る表示パネルの模式図である。図１１に示すように、表示パネルは表示領域Ｒ１、透光領域Ｒ２、フレーム領域Ｒｆ及び第１ダミー領域Ｒ３１を含む。フレーム領域Ｒｆは表示領域Ｒ１を取り囲む。表示領域Ｒ１は透光領域Ｒ２を取り囲む。透光領域Ｒ２は貫通孔領域を含み、貫通孔領域は第１貫通孔領域Ｒ２１及び第２貫通孔領域Ｒ２２を含み、第１ダミー領域Ｒ３１は第１貫通孔領域Ｒ２１と第２貫通孔領域Ｒ２２との間に位置する部分を含む。例えば、パッケージ層を形成した後、第１貫通孔領域Ｒ２１及び第２貫通孔領域Ｒ２２の輪郭線に応じて切断して貫通孔領域を有する表示パネルを形成する。
図１２は図１１の部分模式図である。第１ダミー画素ユニットＰ１は第１ダミー領域Ｒ３１の第１貫通孔領域Ｒ２１と第２貫通孔領域Ｒ２２との間に位置する部分Ｒ３１１内に位置する。図１２には表示領域Ｒ１に位置する表示画素ユニットＰ０を更に示す。図１２には第１信号線Ｌ１、発光制御信号線１１０及びデータ線３１３を更に示す。例えば、第１信号線Ｌ１及び発光制御信号線１１０は第１導電パターン層ＬＹ１に位置し、データ線３１３は第３導電パターン層ＬＹ３に位置するが、それらに限らない。
例えば、図１２に示すように、第１信号線Ｌ１は複数提供され、第１信号線Ｌ１は第１方向Ｘに沿って延在し、複数の第１信号線Ｌ１は第２方向Ｙに沿って配列され、第１方向Ｘは第２方向Ｙと交差する。例えば、いくつかの実施例では、第２方向Ｙにおいて、複数の第１信号線Ｌ１の負荷は線形逓減してから線形逓増する傾向がある。これにより、透光領域Ｒ２の近傍の隣接する２行の表示画素ユニットの表示輝度の差異を小さくし、ｍｕｒａ等の表示不良が発生することを回避する。当然ながら、表示パネルは透光領域の近傍の負荷が線形逓減してから線形逓増する傾向のある複数の第１信号線Ｌ１のほか、透光領域を離れる負荷が一致し又はほぼ一致する複数の他の第１信号線Ｌ１を更に含みてもよい。
図１３は本開示の一実施例に係る表示パネルの部分模式図である。図１３に示すように、表示パネルＤＰＮ１は透光領域Ｒ２を有し、透光領域Ｒ２は第１貫通孔領域Ｒ２１及び第２貫通孔領域Ｒ２２を含む。図１３に示すように、センサ８０は第１センサ８０１及び第２センサ８０２を含み、第１センサ８０１は第１貫通孔領域Ｒ２１内に位置し、第２センサ８０２は第２貫通孔領域Ｒ２２内に位置する。図１２及び図１３を参照して、第３方向Ｚは第１方向Ｘに垂直であり、且つ第２方向Ｙに垂直である。
図１４は本開示の一実施例に係る表示パネルの部分模式図である。例えば、図１４に示すように、表示パネルは更に第２信号線Ｌ２及び接続素子ＣＮ０を含み、第２信号線Ｌ２の延在方向は第１信号線Ｌ１の延在方向と同じであり、第２信号線Ｌ２及び第１信号線Ｌ１はいずれも第１方向Ｘに沿って延在し、第２信号線Ｌ２及び第１信号線Ｌ１は第２方向Ｙに沿って配列される。第２信号線Ｌ２と第１信号線Ｌ１は接続素子ＣＮ０により接続され、第２信号線Ｌ２は第１ダミー画素ユニットＰ１に接続される。接続素子ＣＮ０はリード領域Ｒ４に位置する。リード領域Ｒ４は第２ダミー領域Ｒ３２の表示領域Ｒ１から離れる側に位置する。例えば、リード領域Ｒ４は表示パネルの左辺及び／又は右辺に位置してもよい。
例えば、第１信号線Ｌ１はゲート線を含み、第２信号線Ｌ２はリセット制御信号線を含む。例えば、第１信号線Ｌ１と第２信号線Ｌ２は同一層例えば第１導電パターン層に位置するが、接続素子ＣＮ０は他の層例えば第３導電パターン層に位置し、且つ貫通絶縁層のビアによってそれぞれ第１信号線Ｌ１及び第２信号線Ｌ２に接続される。例えば、図１４における接続素子ＣＮ０の左側はＧＯＡ回路に接続される。
本開示の実施例に係る表示パネルによれば、第２信号線Ｌ２は第１信号線Ｌ１に接続され、且つ第２信号線Ｌ２は第１ダミー画素ユニットＰ１に接続され、これにより、第１信号線Ｌ１の負荷を大幅に増加させ、第１信号線Ｌ１の負荷欠損を効果的に減少させる。
例えば、本開示のいくつかの実施例では、第１信号線Ｌ１に接続される第１ダミー画素ユニットＰ１からなる負荷は第１信号線Ｌ１が補償前に欠損した負荷より小さい。即ち、補償を行うとき、補償の負荷は補償前に欠損した負荷に等しいのではなく、第１信号線Ｌ１の補償の負荷は第１信号線Ｌ１が補償前に欠損した負荷より小さい。
例えば、第１信号線Ｌ１が補償前に欠損した負荷は該表示画素ユニット行の透光領域に設置され得る表示画素ユニットの個数によって取得されてもよい。又は、第１信号線Ｌ１が補償前に欠損した負荷は透光領域が設置されない場合の第１信号線Ｌ１の負荷及び透光領域が設置される場合の第１信号線Ｌ１の負荷によって取得されてもよい。第１信号線Ｌ１が補償前に欠損した負荷は透光領域が設置されない場合の第１信号線Ｌ１の負荷から透光領域が設置される場合の第１信号線Ｌ１の負荷を引くことにより取得されてもよいが、それに限らない。
負荷は電気容量を含む。例えば、第１信号線Ｌ１が補償前に欠損した負荷は模擬又は計算の方式で取得されてもよく、例えば、表示画素ユニットの個数、欠損した表示画素ユニットの個数及び電気容量の公式に基づいて取得される。電気容量の公式から分かるように、電気容量は２つの極板の間の距離、２つの極板の間の正対面積及び２つの極板の間の誘電体の誘電率等に関連する。
例えば、本開示のいくつかの実施例では、表示品質を向上させるために、第１信号線Ｌ１に接続される第１ダミー画素ユニットＰ１からなる負荷は第１信号線Ｌ１が補償前に欠損した負荷の６５％～８０％である。
例えば、本開示のいくつかの実施例では、表示品質を向上させるために、第１信号線Ｌ１に接続される第１ダミー画素ユニットＰ１からなる負荷は第１信号線Ｌ１が補償前に欠損した負荷の７０％である。
図１５は本開示の一実施例に係る表示パネルにおける各表示画素ユニットに信号を提供する信号線の模式図である。図１６は本開示の一実施例に係る表示パネルの表示画素回路構造の原理図である。図１７は本開示の実施例に係る表示パネルの１つの表示画素ユニットのタイミング信号図である。図１８は本開示の一実施例に係る表示画素ユニットの表示画素回路構造の平面図である。図１９は本開示の一実施例に係る表示パネルの表示画素ユニットの断面図である。
図１５及び図１６を参照して、各表示画素ユニットＰ０は発光素子２０と、発光素子２０に駆動電流を提供する表示画素回路構造１００とを含み、発光素子２０は電界発光素子例えば有機電界発光素子であってもよく、例えば有機発光ダイオード（ＯＬＥＤ）であってもよい。表示画素ユニットＰ０は正常に発光する画素ユニットである。表示画素ユニットＰ０は表示領域Ｒ１に位置する。
図１５には第１信号線Ｌ１、データ線３１３、第１電源コード３１１、第２電源コード３１２、発光制御信号線１１０及び初期化信号線２１０を示す。図１６には第２信号線Ｌ２及びリセット制御信号線１１１を更に示し、第２信号線Ｌ２は表示画素回路構造１００にリセット制御信号ＲＥＳＥＴを提供するように構成される。リセット制御信号線１１１は表示画素回路構造１００にリセット制御信号ＲＥＳＥＴを提供するように構成される。
例えば、図１５及び図１６を参照して、第１信号線Ｌ１は表示画素回路構造に走査信号ＳＣＡＮを提供するように構成される。発光制御信号線１１０は表示画素ユニットＰ０に発光制御信号ＥＭを提供するように構成される。データ線３１３は表示画素回路構造１００にデータ信号ＤＡＴＡを提供するように構成され、第１電源コード３１１は表示画素回路構造１００に一定の第１電圧信号ＥＬＶＤＤを提供するように構成され、第２電源コード３１２は表示画素回路構造１００に一定の第２電圧信号ＥＬＶＳＳを提供するように構成され、且つ第１電圧信号ＥＬＶＤＤは第２電圧信号ＥＬＶＳＳより大きい。初期化信号線２１０は表示画素回路構造１００に初期化信号Ｖｉｎｔを提供するように構成される。初期化信号Ｖｉｎｔは一定の電圧信号であり、そのサイズは例えば第１電圧信号ＥＬＶＤＤと第２電圧信号ＥＬＶＳＳとの間に介在してもよいが、それに限らず、例えば、初期化信号Ｖｉｎｔは第２電圧信号ＥＬＶＳＳ以下であってもよい。例えば、画素回路構造は走査信号ＳＣＡＮ、データ信号ＤＡＴＡ、初期化信号Ｖｉｎｔ、第１電圧信号ＥＬＶＤＤ、第２電圧信号ＥＬＶＳＳ、発光制御信号ＥＭ等の信号の制御によって駆動電流を出力することにより発光素子を駆動して発光させる。
例えば、図１８に示すように、リセット制御信号線１１１、第１信号線Ｌ１、発光制御信号線１１０、第２信号線Ｌ２及び蓄電コンデンサＣ１の第１極Ｃ１１は第１導電パターン層ＬＹ１に位置し、第１初期化信号線２１１、第２初期化信号線２１２、導電ブロックＢＫ及び蓄電コンデンサＣ１の第２極Ｃ１２は第２導電パターン層ＬＹ２に位置し、第１接続電極３１ａ、第２接続電極３１ｂ、第３接続電極３１ｃ、第４接続電極３１ｄ、データ線３１３及び第１電源コード３１１は第３導電パターン層ＬＹ３に位置する。第２電源コード３１２は第３導電パターン層ＬＹ３に位置してもよい。
図１８及び図１９を参照して、表示パネルは更にアクティブ層ＡＴＬを含み、アクティブ層ＡＴＬと第１導電パターン層ＬＹ１との間に第１ゲート絶縁層ＧＩ１が設置され、第１導電パターン層ＬＹ１と第２導電パターン層ＬＹ２との間に第２ゲート絶縁層ＧＩ２が設置され、第２導電パターン層ＬＹ２と第３導電パターン層ＬＹ３との間に層間絶縁層ＩＬＤが設置される。
例えば、表示パネルは複数の表示画素ユニットＰ０を含み、複数の表示画素ユニットＰ０はアレイ状に配列されてもよい。各表示画素ユニットＰ０は表示画素回路構造１００、発光素子２０並びに第１信号線Ｌ１、データ線３１３及び電圧信号線を含む。例えば、発光素子２０は有機発光ダイオード（ＯＬＥＤ）であり、発光素子２０はそれに対応する表示画素回路構造１００の駆動によって赤色光、緑色光、青色光又は白色光等を発する。該電圧信号線は１つであってもよく、又は複数であってもよい。例えば、図１５及び図１６に示すように、該電圧信号線は第１電源コード３１１、第２電源コード３１２、発光制御信号線１１０、第１初期化信号線２１１、第２初期化信号線２１２、リセット制御信号線１１１及び第２信号線Ｌ２等のうちの少なくとも１つを含む。第１信号線Ｌ１は表示画素回路構造１００に走査信号ＳＣＡＮを提供するように構成される。データ線３１３は表示画素回路構造１００にデータ信号ＤＡＴＡを提供するように構成される。例えば、１つの画素は複数の表示画素ユニットを含む。１つの画素は異なる色の光を射出する複数の表示画素ユニットを含みてもよい。例えば、１つの画素は赤色光を射出する表示画素ユニット、緑色光を射出する表示画素ユニット及び青色光を射出する表示画素ユニットを含むが、それらに限らない。１つの画素に含まれる表示画素ユニットの個数及び各表示画素ユニットの出光状況は必要に応じて決定されてもよい。
例えば、第１ダミー画素ユニットＰ１の構造は表示画素回路構造１００と同じである。例えば、画素定義層は第１ダミー領域Ｒ３１に開口を有せず、及び／又は第１ダミー領域Ｒ３１に発光素子の第１電極を配置せず、それにより第１ダミー画素ユニットＰ１を発光させない。
例えば、第２ダミー画素ユニットＰ２の構造は表示画素ユニットＰ０の回路構造を除去してなるものである。例えば、第２ダミー画素ユニットＰ２の画素回路は不完全であり、画素定義層は第２ダミー領域Ｒ３２に開口を有せず、及び／又は第２ダミー領域Ｒ３２に発光素子の第１電極を配置せず、それにより第２ダミー画素ユニットＰ２を発光させない。第２ダミー画素ユニットＰ２の画素回路が不完全であることは、第２ダミー画素ユニットＰ２の画素回路が表示画素回路構造１００における少なくとも１つの素子又は部材を有しないことを含む。
例えば、第１電源コード３１１は表示画素回路構造１００に一定の第１電圧信号ＥＬＶＤＤを提供するように構成され、第２電源コード３１２は表示画素回路構造１００に一定の第２電圧信号ＥＬＶＳＳを提供するように構成され、且つ第１電圧信号ＥＬＶＤＤは第２電圧信号ＥＬＶＳＳより大きい。発光制御信号線１１０は表示画素回路構造１００に発光制御信号ＥＭを提供するように構成される。第１初期化信号線２１１及び第２初期化信号線２１２は表示画素回路構造１００に初期化信号Ｖｉｎｔを提供するように構成され、リセット制御信号線１１１は表示画素回路構造１００にリセット制御信号ＲＥＳＥＴを提供するように構成され、第２信号線Ｌ２は表示画素回路構造１００に走査信号ＳＣＡＮを提供するように構成される。初期化信号Ｖｉｎｔは一定の電圧信号であり、そのサイズは例えば第１電圧信号ＥＬＶＤＤと第２電圧信号ＥＬＶＳＳとの間に介在してもよいが、それに限らず、例えば、初期化信号Ｖｉｎｔは第２電圧信号ＥＬＶＳＳ以下であってもよい。
図１６及び図１８に示すように、該表示画素回路構造１００は駆動トランジスタＴ１、データ書き込みトランジスタＴ２、閾値補償トランジスタＴ３、第１発光制御トランジスタＴ４、第２発光制御トランジスタＴ５、第１リセットトランジスタＴ６、第２リセットトランジスタＴ７及び蓄電コンデンサＣ１を含む。駆動トランジスタＴ１は発光素子２０に電気的に接続され、且つ走査信号ＳＣＡＮ、データ信号ＤＡＴＡ、第１電圧信号ＥＬＶＤＤ、第２電圧信号ＥＬＶＳＳ等の信号の制御によって駆動電流を出力することにより発光素子２０を駆動して発光させる。
有機発光ダイオード表示パネルの画素ユニットにおいて、駆動トランジスタは有機発光素子に接続され、データ信号、走査信号等の信号の制御によって有機発光素子に駆動電流を出力することにより有機発光素子を駆動して発光させる。
例えば、本開示の実施例に係る表示パネルは更にデータ駆動回路及び走査駆動回路を含む。データ駆動回路は制御回路の命令に基づいて表示画素ユニットＰ０にデータ信号ＤＡＴＡを提供するように構成され、走査駆動回路は制御回路の命令に基づいて表示画素ユニットＰ０に発光制御信号ＥＭ、走査信号ＳＣＡＮ及びリセット制御信号ＲＥＳＥＴ等の信号を提供するように構成される。例えば、制御回路は外部集積回路（ＩＣ）を含むが、それに限らない。例えば、走査駆動回路は該表示パネルに取り付けられるＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）構造であり、又は該表示パネルとボンディング（Ｂｏｎｄｉｎｇ）する駆動チップ（ＩＣ）構造である。例えば、更に異なる駆動回路を用いてそれぞれ発光制御信号ＥＭ及び走査信号ＳＣＡＮを提供することができる。例えば、上記電圧信号を提供するよう、表示パネルは更に電源（図示せず）を含み、必要に応じて電圧源又は電流源であってもよく、前記電源はそれぞれ第１電源コード３１１、第２電源コード３１２及び初期化信号線（第１初期化信号線２１１及び第２初期化信号線２１２）により表示画素ユニットＰ０に第１電圧信号ＥＬＶＤＤ、第２電源電圧ＥＬＶＳＳ及び初期化信号Ｖｉｎｔ等を提供するように構成される。
図１６及び図１８に示すように、蓄電コンデンサＣ１の第２極Ｃ１２は第１電源コード３１１に電気的に接続され、蓄電コンデンサＣ１の第１極Ｃ１１は閾値補償トランジスタＴ３の第２極Ｔ３２に電気的に接続される。データ書き込みトランジスタＴ２のゲート電極Ｔ２０は第１信号線Ｌ１に電気的に接続され、データ書き込みトランジスタＴ２の第１極Ｔ２１及び第２極Ｔ２２はそれぞれデータ線３１３、駆動トランジスタＴ１の第１極Ｔ１１に電気的に接続される。閾値補償トランジスタＴ３のゲート電極Ｔ３０は第１信号線Ｌ１に電気的に接続され、閾値補償トランジスタＴ３の第１極Ｔ３１は駆動トランジスタＴ１の第２極Ｔ１２に電気的に接続され、閾値補償トランジスタＴ３の第２極Ｔ３２は駆動トランジスタＴ１のゲート電極Ｔ１０に電気的に接続される。
例えば、図１６及び図１８に示すように、第１発光制御トランジスタＴ４のゲート電極Ｔ４０及び第２発光制御トランジスタＴ５のゲート電極Ｔ５０はいずれも発光制御信号線１１０に接続される。
例えば、図１６及び図１８に示すように、第１発光制御トランジスタＴ４の第１極Ｔ４１及び第２極Ｔ４２はそれぞれ第１電源コード３１１及び駆動トランジスタＴ１の第１極Ｔ１１に電気的に接続される。第２発光制御トランジスタＴ５の第１極Ｔ５１及び第２極Ｔ５２はそれぞれ駆動トランジスタＴ１の第２極Ｔ１２、発光素子２０の第１電極２０１に電気的に接続される。発光素子２０の第２電極２０２（ＯＬＥＤの共通電極、例えば陰極であってもよい）は第２電源コード３１２に電気的に接続される。
例えば、図１６及び図１８に示すように、第１リセットトランジスタＴ６のゲート電極Ｔ６０はリセット制御信号線１１１に電気的に接続され、第１リセットトランジスタＴ６の第１極Ｔ６１は第１初期化信号線２１１に電気的に接続され、第１リセットトランジスタＴ６の第２極Ｔ６２は駆動トランジスタＴ１のゲート電極Ｔ１０に電気的に接続される。第２リセットトランジスタＴ７のゲート電極Ｔ７０は第２信号線Ｌ２に電気的に接続され、第２リセットトランジスタＴ７の第１極Ｔ７１は第２初期化信号線２１２に電気的に接続され、第２リセットトランジスタＴ７の第２極Ｔ７２は発光素子２０の第１電極２０１に電気的に接続される。
例えば、図１８に示すように、第１接続電極３１ａ、第２接続電極３１ｂ、第３接続電極３１ｃ、第４接続電極３１ｄ、データ線３１３及び第１電源コード３１１は同一層に位置する。これにより、データ線３１３はビアＶ１０によってデータ書き込みトランジスタＴ２の第１極Ｔ２１に電気的に接続され、第１電源コード３１１はビアＶ２０によって第１発光制御トランジスタＴ４の第１極Ｔ４１に電気的に接続され、第１電源コード３１１はビアＶ３０によって蓄電コンデンサＣ１の第２極Ｃ１２に電気的に接続され、第１電源コード３１１はビアＶ０によって導電ブロックＢＫに電気的に接続される。第１接続電極３１ａの一端はビアＶ１１によって第１初期化信号線２１１に電気的に接続され、第１接続電極３１ａの他端はビアＶ１２によって第１リセットトランジスタＴ６の第１極Ｔ６１に接続され、更に第１リセットトランジスタＴ６の第１極Ｔ６１を第１初期化信号線２１１に電気的に接続させる。第２接続電極３１ｂの一端はビアＶ２１によって第１リセットトランジスタＴ６の第２極Ｔ６２に電気的に接続され、第２接続電極３１ｂの他端はビアＶ２２によって駆動トランジスタＴ１のゲート電極Ｔ１０（即ち、蓄電コンデンサＣ１の第１極Ｃ１１）に電気的に接続され、それにより第１リセットトランジスタＴ６の第２極Ｔ６２を駆動トランジスタＴ１のゲート電極Ｔ１０（即ち、蓄電コンデンサＣ１の第１極Ｃ１１）に電気的に接続させる。第３接続電極３１ｃの一端はビアＶ３１によって第２初期化信号線２１２に電気的に接続され、第３接続電極３１ｃの他端はビアＶ３２によって第２リセットトランジスタＴ７の第１極Ｔ７１に電気的に接続され、それにより第２リセットトランジスタＴ７の第１極Ｔ７１を第２初期化信号線２１２に電気的に接続させる。第４接続電極３１ｄはビアＶ４０によって第２発光制御トランジスタＴ５の第２極Ｔ５２に電気的に接続される。第４接続電極３１ｄは後続に形成された発光素子２０の第１電極２０１（図６参照）に電気的に接続することに用いられてもよい。
なお、本開示の一実施例に使用されるトランジスタはいずれも薄膜トランジスタ又は電界効果トランジスタ又は他の特性が同じであるスイッチングデバイスであってもよい。ここで使用されるトランジスタのソース電極、ドレイン電極は構造的に対称的なものであってもよいため、そのソース電極、ドレイン電極は構造的に区別しなくてもよい。本開示の一実施例では、トランジスタのゲート電極以外の２つの極を区別するために、その一方の極が第１極であり、他方の極が第２極であると直接説明され、従って、本開示の実施例の全部又は一部のトランジスタの第１極及び第２極は必要に応じて交換可能である。例えば、本開示の実施例に記載のトランジスタの第１極はソース電極であってもよく、第２極はドレイン電極であってもよく、又は、トランジスタの第１極はドレイン電極であり、第２極はソース電極である。
また、トランジスタの特性に基づいて区別すれば、トランジスタをＮ型及びＰ型トランジスタに分けることができる。本開示の実施例はトランジスタがいずれもＰ型トランジスタを用いる場合を例として説明する。本開示の該実現方式に対する説明及び指導に基づいて、当業者は創造的な労力を要することなく、Ｎ型トランジスタを本開示の実施例の表示画素回路構造における少なくとも一部のトランジスタとして用い、即ちＮ型トランジスタ又はＮ型トランジスタ及びＰ型トランジスタの組み合わせの実現方式を用いることに容易に想到することができ、従って、これらの実現方式も本開示の保護範囲内に含まれる。
図３及び図５に示される表示基板の表示画素回路は図１６に示される。本開示の実施例は表示パネルの画素回路が７Ｔ１Ｃの構造である場合を例として説明するが、それに限らない。表示基板の画素回路は更に他の数のトランジスタを含む構造、例えば７Ｔ２Ｃ構造、６Ｔ１Ｃ構造、６Ｔ２Ｃ構造又は９Ｔ２Ｃ構造であってもよく、本開示の実施例はこれを制限しない。
図１９は本開示の一実施例に係る表示パネルの断面図である。例えば、図１９に示すように、表示パネルは薄膜トランジスタＴａ及び蓄電コンデンサＣ１を含む。薄膜トランジスタＴａは上記第２発光制御トランジスタＴ５である。薄膜トランジスタＴａはベース基板ＢＳに位置するアクティブ層ＡＴＬ１、アクティブ層ＡＴＬ１のベース基板ＢＳから離れる側に位置する第１ゲート絶縁層ＧＩ１、第１ゲート絶縁層ＧＩ１のベース基板ＢＳから離れる側に位置するゲート電極ＧＥを含む。表示パネルはゲート電極ＧＥのベース基板ＢＳから離れる側に位置する第２ゲート絶縁層ＧＩ２、第２ゲート絶縁層ＧＩ２のベース基板ＢＳから離れる側に位置する層間絶縁層ＩＬＤ、並びに層間絶縁層ＩＬＤのベース基板ＢＳから離れる側に位置する接続電極ＣＮＥ１及び接続電極ＣＮＥ２を更に含む。アクティブ層ＡＴＬ１はチャネルＣＮ１１と、それぞれチャネルＣＮ１１の両側に位置する第１極ＥＴ１及び第２極ＥＴ２とを含み、接続電極ＣＮＥ１は第１ゲート絶縁層ＧＩ１、第２ゲート絶縁層ＧＩ２及び層間絶縁層ＩＬＤを貫通するビアによって第２極ＥＴ２に接続され、接続電極ＣＮＥ２は第１極ＥＴ１に接続される。蓄電コンデンサＣ１は第１極Ｃ１１及び第２極Ｃ１２を含み、第１極Ｃ１１及びゲート電極ＧＥは同一層に位置し、いずれも第１導電パターン層ＬＹ１に位置し、第２極Ｃ１２は第２ゲート絶縁層ＧＩ２と層間絶縁層ＩＬＤとの間に位置し、第２導電パターン層ＬＹ２に位置する。第１極ＥＴ１及び第２極ＥＴ２のうちの一方はソース電極であり、第１極ＥＴ１及び第２極ＥＴ２のうちの他方はドレイン電極である。接続電極ＣＮＥ１及び接続電極ＣＮＥ２は第３導電パターン層ＬＹ３に位置する。表示パネルは更に不動態化層ＰＶＸ及び平坦化層ＰＬＮを含む。例えば、接続電極ＣＮＥ１及び接続電極ＣＮＥ２はそれぞれ上述の第４接続電極３１ｄ及び第２接続電極３１ｂであってもよい。
図１９に示すように、表示パネルは更に発光素子２０を含み、発光素子２０は第１電極２０１、発光機能層ＥＭＬ及び第２電極２０２を含み、第１電極２０１は不動態化層ＰＶＸ及び平坦化層ＰＬＮを貫通するビアによって接続電極ＣＮＥ１に接続される。表示パネルは更にパッケージ層ＣＰＳを含み、パッケージ層ＣＰＳは第１パッケージ層ＣＰＳ１、第２パッケージ層ＣＰＳ２及び第３パッケージ層ＣＰＳ３を含む。例えば、第１パッケージ層ＣＰＳ１及び第３パッケージ層ＣＰＳ３は無機材料層であり、第２パッケージ層ＣＰＳ２は有機材料層である。例えば、第１電極２０１は陽極であり、第２電極２０２は陰極であるが、それらに限らない。
発光素子２０は有機発光ダイオードを含む。発光機能層は第２電極２０２と第１電極２０１との間に位置する。発光機能層ＥＭＬは少なくとも発光層を含み、更に正孔輸送層、正孔注入層、電子輸送層、電子注入層のうちの少なくとも１つを含みてもよい。
図１９に示すように、表示パネルは更に画素定義層ＰＤＬ及び支持物ＰＳを含む。画素定義層ＰＤＬは開口を有し、開口は表示画素ユニットの発光面積（出光領域）を限定するように構成され、支持物ＰＳは発光機能層ＥＭＬを形成する際に精密金属マスクを支持するように構成される。図１９には発光素子の相対する両側にいずれも支持物ＰＳが設置されることを示す。例えば、隣接する表示画素ユニットの間にいずれも支持物ＰＳが設置されるが、それに限らず、他の実施例では、隣接しない表示画素ユニットの間にいずれも支持物ＰＳが設置される。
例えば、発光素子２０の陽極及び陰極のうちの一方は駆動トランジスタに電気的に接続され、駆動トランジスタは発光素子２０を駆動して発光させる駆動電流を発光素子２０に提供するように構成される。
例えば、データ線は表示画素ユニットにデータ信号を入力するように構成され、第１電源信号線は駆動トランジスタに第１電源電圧を入力するように構成される。第２電源信号線は表示画素ユニットに第２電源電圧を入力するように構成される。第１電源電圧は定電圧であり、第２電源電圧は定電圧であり、例えば、第１電源電圧は正電圧であり、第２電源電圧は負電圧であるが、それらに限らない。例えば、いくつかの実施例では、第１電源電圧は正電圧であり、第２電源信号線は接地される。
以下に図１６及び図１７を参照しながら本開示の実施例に係る表示パネルの１つの表示画素ユニットの駆動方法について説明する。
図１７に示すように、１フレームの表示時間帯内に、表示画素ユニットの駆動方法は第１リセット段階ｔ１、データ書き込み及び閾値補償並びに第２リセット段階ｔ２、発光段階ｔ３を含む。
第１リセット段階ｔ１において、発光制御信号ＥＭをオフ電圧として設定し、リセット制御信号ＲＥＳＥＴをオン電圧として設定し、走査信号ＳＣＡＮをオフ電圧として設定する。
データ書き込み及び閾値補償並びに第２リセット段階ｔ２において、発光制御信号ＥＭをオフ電圧として設定し、リセット制御信号ＲＥＳＥＴをオフ電圧として設定し、走査信号ＳＣＡＮをオン電圧として設定する。
発光段階ｔ３において、発光制御信号ＥＭをオン電圧として設定し、リセット制御信号ＲＥＳＥＴをオフ電圧として設定し、走査信号ＳＣＡＮをオフ電圧として設定する。
図１７に示すように、第１電圧信号ＥＬＶＤＤ、第２電圧信号ＥＬＶＳＳ及び初期化信号Ｖｉｎｔはいずれも一定の電圧信号であり、初期化信号Ｖｉｎｔは第１電圧信号ＥＬＶＤＤと第２電圧信号ＥＬＶＳＳとの間に介在する。
例えば、本開示の実施例のオン電圧とは対応のトランジスタの第１極及び第２極をオンさせることができる電圧を指し、オフ電圧とは対応のトランジスタの第１極及び第２極をオフさせることができる電圧を指す。トランジスタがＰ型トランジスタである場合、オン電圧は低電圧（例えば、０Ｖ）であり、オフ電圧は高電圧（例えば、５Ｖ）であり、トランジスタがＮ型トランジスタである場合、オン電圧は高電圧（例えば、５Ｖ）であり、オフ電圧は低電圧（例えば、０Ｖ）である。図１７に示される駆動波形はいずれもＰ型トランジスタを例として説明し、即ちオン電圧は低電圧（例えば、０Ｖ）であり、オフ電圧は高電圧（例えば、５Ｖ）である。
図１６及び図１７を併せて参照して、第１リセット段階ｔ１において、発光制御信号ＥＭはオフ電圧であり、リセット制御信号ＲＥＳＥＴはオン電圧であり、走査信号ＳＣＡＮはオフ電圧である。このとき、第１リセットトランジスタＴ６はオン状態にあるが、データ書き込みトランジスタＴ２、閾値補償トランジスタＴ３、第１発光制御トランジスタＴ４及び第２発光制御トランジスタＴ５はオフ状態にある。第１リセットトランジスタＴ６は初期化信号（初期化電圧）Ｖｉｎｔを駆動トランジスタＴ１のゲート電極に伝送して蓄電コンデンサＣ１に記憶し、駆動トランジスタＴ１をリセットして前回（前の１フレーム）発光する際に記憶されるデータを削除する。
データ書き込み及び閾値補償並びに第２リセット段階ｔ２において、発光制御信号ＥＭはオフ電圧であり、リセット制御信号ＲＥＳＥＴはオフ電圧であり、走査信号ＳＣＡＮはオン電圧である。このとき、データ書き込みトランジスタＴ２及び閾値補償トランジスタＴ３はオン状態にあり、第２リセットトランジスタＴ７はオン状態にあり、第２リセットトランジスタＴ７は初期化信号Ｖｉｎｔを発光素子２０の第１電極に伝送することにより発光素子２０をリセットするが、第１発光制御トランジスタＴ４、第２発光制御トランジスタＴ５、第１リセットトランジスタＴ６及び第２リセットトランジスタＴ７はオフ状態にある。このとき、データ書き込みトランジスタＴ２はデータ信号電圧ＶＤＡＴＡを駆動トランジスタＴ１の第１極に伝送し、即ちデータ書き込みトランジスタＴ２は走査信号ＳＣＡＮ及びデータ信号ＤＡＴＡを受信して走査信号ＳＣＡＮに基づいて駆動トランジスタＴ１の第１極にデータ信号ＤＡＴＡを書き込む。閾値補償トランジスタＴ３がオンされて駆動トランジスタＴ１をダイオード構造に接続し、これにより、駆動トランジスタＴ１のゲート電極を充電することができる。充電が完了した後、駆動トランジスタＴ１のゲート電圧はＶＤＡＴＡ＋Ｖｔｈであり、ここで、ＶＤＡＴＡがデータ信号電圧であり、Ｖｔｈが駆動トランジスタＴ１の閾値電圧であり、即ち、閾値補償トランジスタＴ３は走査信号ＳＣＡＮを受信して走査信号ＳＣＡＮに基づいて駆動トランジスタＴ１のゲート電圧に対して閾値電圧補償を行う。この段階では、蓄電コンデンサＣ１の両端の電圧差はＥＬＶＤＤ－ＶＤＡＴＡ－Ｖｔｈである。
発光段階ｔ３において、発光制御信号ＥＭはオン電圧であり、リセット制御信号ＲＥＳＥＴはオフ電圧であり、走査信号ＳＣＡＮはオフ電圧である。第１発光制御トランジスタＴ４及び第２発光制御トランジスタＴ５はオン状態にあるが、データ書き込みトランジスタＴ２、閾値補償トランジスタＴ３、第１リセットトランジスタＴ６及び第２リセットトランジスタＴ７はオフ状態にある。第１電圧信号ＥＬＶＤＤは第１発光制御トランジスタＴ４によって駆動トランジスタＴ１の第１極に伝送され、駆動トランジスタＴ１のゲート電圧がＶＤＡＴＡ＋Ｖｔｈに維持され、発光電流Ｉは第１発光制御トランジスタＴ４、駆動トランジスタＴ１及び第２発光制御トランジスタＴ５を通過して発光素子２０に流れ込んで、発光素子２０が発光する。即ち、第１発光制御トランジスタＴ４及び第２発光制御トランジスタＴ５は発光制御信号ＥＭを受信して、発光制御信号ＥＭに基づいて発光素子２０を発光させるように制御する。発光電流Ｉは下記飽和電流公式を満足する。
Ｋ（Ｖｇｓ－Ｖｔｈ）２＝Ｋ（ＶＤＡＴＡ＋Ｖｔｈ－ＥＬＶＤＤ－Ｖｔｈ）２＝Ｋ（ＶＤＡＴＡ－ＥＬＶＤＤ）２
ここで、Ｋ＝０．５μｎＣｏｘ（Ｗ／Ｌ）であり、μｎが駆動トランジスタのチャネル移動度であり、Ｃｏｘが駆動トランジスタＴ１の単位面積のチャネル電気容量であり、ＷとＬがそれぞれ駆動トランジスタＴ１のチャネル幅及びチャネル長さであり、Ｖｇｓが駆動トランジスタＴ１のゲート電極とソース電極（即ち、本実施例における駆動トランジスタＴ１の第１極）との間の電圧差である。
上記式から分かるように、発光素子２０を流れる電流は駆動トランジスタＴ１の閾値電圧に関連しない。従って、該表示画素回路の構造は駆動トランジスタＴ１の閾値電圧をより良く補償する。
例えば、発光段階ｔ３の時間の１フレームの表示時間帯での比率は調節可能である。そうすると、発光段階ｔ３の時間の１フレームの表示時間帯での比率を調節することにより発光輝度を制御することができる。例えば、表示パネルの走査駆動回路１０３又は追加設置された駆動回路を制御することにより発光段階ｔ３の時間の１フレームの表示時間帯での比率を調節することが実現される。
例えば、他の実施例では、第１リセットトランジスタＴ６又は第２リセットトランジスタＴ７等を提供しなくてもよく、即ち本開示の実施例は図６に示される具体的な画素回路に限らず、駆動トランジスタに対する補償を実現できる他の画素回路を用いてもよい。本開示の該実現方式に対する説明及び指導に基づいて、当業者が創造的な労力を要することなく容易に想到し得る他の設置方式は、いずれも本開示の保護範囲内に属する。
以下に図１８に示される表示基板の製造方法について説明する。
図２０は本開示の一実施例に係る表示基板の製造方法において形成された半導体パターン層の模式図である。半導体パターン層ＳＣＰは半導体材料により形成される。半導体材料は多結晶シリコンを含む。マスクを用いて半導体パターン層ＳＣＰを形成することができる。例えば、薄膜トランジスタの閾値電圧を調節するよう、半導体パターン層ＳＣＰは低濃度ドープを行うことができる。低濃度ドープはホウ素イオンを用いてドープすることができる。
本開示の一実施例に係る表示基板の製造方法は半導体パターン層ＳＣＰ上に第１絶縁薄膜層を形成することを更に含む。第１絶縁薄膜層はＳｉＯｘを用いてもよいが、それに限らない。
図２１は本開示の一実施例に係る表示基板の製造方法において第１絶縁薄膜層上に形成された第１導電パターン層の模式図である。第１導電パターン層ＬＹ１は発光制御信号線１１０、リセット制御信号線１１１、第２信号線Ｌ２、第１信号線Ｌ１、駆動トランジスタＴ１のゲート電極Ｔ１０を含む。駆動トランジスタＴ１のゲート電極Ｔ１０は同時に蓄電コンデンサＣ１の第１極Ｃ１１とされる。第１導電パターン層ＬＹ１の材料は金属を含み、金属はモリブデン（Ｍｏ）を含むが、それに限らない。
図２２は本開示の一実施例に係る表示基板の製造方法において半導体パターン層をセルフアライン技術により導体化処理した後の構造模式図である。半導体パターン層をセルフアライン技術により導体化処理した後にアクティブ層ＡＬＴを形成する。例えば、表示基板の製造過程において、セルフアライン技術を用いて第１導電パターン層ＬＹ１をマスクとして半導体パターン層ＳＣＰを導体化処理して、アクティブ層ＡＴＬを形成する。例えば、イオン注入を用いて半導体パターン層ＳＣＰを高濃度ドープし、例えば、大量のホウ素イオンをドープしてもよく、これにより、半導体パターン層ＳＣＰの第１導電パターン層ＬＹ１で被覆されていない部分の抵抗を大幅に低減させ、導体特性を有させ、即ち導体化されて、駆動トランジスタＴ１のソース電極領域（第１極Ｔ１１）及びドレイン電極領域（第２極Ｔ１２）、データ書き込みトランジスタＴ２のソース電極領域（第１極Ｔ２１）及びドレイン電極領域（第２極Ｔ２２）、閾値補償トランジスタＴ３のソース電極領域（第１極Ｔ３１）及びドレイン電極領域（第２極Ｔ３２）、第１発光制御トランジスタＴ４のソース電極領域（第１極Ｔ４１）及びドレイン電極領域（第２極Ｔ４２）、第２発光制御トランジスタＴ５のソース電極領域（第１極Ｔ５１）及びドレイン電極領域（第２極Ｔ５２）、第１リセットトランジスタＴ６のソース電極領域（第１極Ｔ６１）及びドレイン電極領域（第２極Ｔ６２）、並びに第２リセットトランジスタＴ７のソース電極領域（第１極Ｔ７１）及びドレイン電極領域（第２極Ｔ７２）を形成する。半導体パターン層ＳＣＰの第１導電パターン層ＬＹ１で被覆される部分は半導体特性を維持し、駆動トランジスタＴ１のチャネル領域Ｔ１４、データ書き込みトランジスタＴ２のチャネル領域Ｔ２４、閾値補償トランジスタＴ３のチャネル領域Ｔ３４、第１発光制御トランジスタＴ４のチャネル領域Ｔ４４、第２発光制御トランジスタＴ５のチャネル領域Ｔ５４、第１リセットトランジスタＴ６のチャネル領域Ｔ６４及び第２リセットトランジスタＴ７のチャネル領域Ｔ７４を形成する。例えば、図１０に示すように、第２リセットトランジスタＴ７の第２極Ｔ７２及び第２発光制御トランジスタＴ５の第２極Ｔ５２は一体に形成され、第２発光制御トランジスタＴ５の第１極Ｔ５１、駆動トランジスタＴ１の第２極Ｔ１２及び閾値補償トランジスタＴ３の第１極Ｔ３１は一体に形成され、駆動トランジスタＴ１の第１極Ｔ１１、データ書き込みトランジスタＴ２の第２極Ｔ２２、第１発光制御トランジスタＴ４の第２極Ｔ４２は一体に形成され、閾値補償トランジスタＴ３の第２極Ｔ３２及び第１リセットトランジスタＴ６の第２極Ｔ６２は一体に形成される。
例えば、図２２に示すように、第１発光制御トランジスタＴ４のゲート電極Ｔ４０は発光制御信号線１１０の一部であり、第２発光制御トランジスタＴ５のゲート電極Ｔ５０は発光制御信号線１１０の一部であり、データ書き込みトランジスタＴ２のゲート電極Ｔ２０は第１信号線Ｌ１の一部であり、閾値補償トランジスタＴ３のゲート電極Ｔ３０は第１信号線Ｌ１の一部であり、第１リセットトランジスタＴ６のゲート電極Ｔ６０はリセット制御信号線１１１の一部であり、第２リセットトランジスタＴ７のゲート電極Ｔ７０は第２信号線Ｌ２の一部である。
例えば、本開示の実施例が使用されるトランジスタのチャネル領域（アクティブ層）は単結晶シリコン、多結晶シリコン（例えば、低温多結晶シリコン）又は金属酸化物半導体材料（例えば、ＩＧＺＯ、ＡＺＯ等）であってもよい。１つの実施例では、該トランジスタはいずれもＰ型低温多結晶シリコン（ＬＴＰＳ）薄膜トランジスタである。他の実施例では、駆動トランジスタＴ１のゲート電極に直接接続される閾値補償トランジスタＴ３及び第１リセットトランジスタＴ６は金属酸化物半導体薄膜トランジスタであり、即ちトランジスタのチャネル材料は金属酸化物半導体材料（例えば、ＩＧＺＯ、ＡＺＯ等）であり、金属酸化物半導体薄膜トランジスタはより低い漏れ電流を有し、駆動トランジスタＴ１のゲート漏れ電流の低減に役立つ。
例えば、本開示の実施例が使用されるトランジスタは複数種類の構造、例えばトップゲート型、ボトムゲート型又はダブルゲート構造を含みてもよい。１つの実施例では、駆動トランジスタＴ１のゲート電極に直接接続される閾値補償トランジスタＴ３及び第１リセットトランジスタＴ６はダブルゲート型薄膜トランジスタであり、駆動トランジスタＴ１のゲート漏れ電流の低減に役立つ。
本開示の一実施例に係る表示基板の製造方法によれば、導体化処理後の構造に第２絶縁薄膜層を形成する。図面には第２絶縁薄膜層を示さない。例えば、第２絶縁薄膜層は面状を呈するようにベース基板を被覆することができる。第２絶縁薄膜層の材料はＳｉＮｘを含むが、それに限らない。
図２３は本開示の一実施例に係る表示基板の製造方法において第２絶縁薄膜層上に形成された第２導電パターン層の模式図である。第２導電パターン層ＬＹ２は第１初期化信号線２１１、導電ブロックＢＫ、蓄電コンデンサＣ１の第２極Ｃ１２及び第２初期化信号線２１２を含む。蓄電コンデンサＣ１の第２極Ｃ１２は開口ＯＰＮ１を有する。蓄電コンデンサＣ１の第２極Ｃ１２は開口ＯＰＮ１を有し、第２接続電極３１ｂ（図１８参照）が開口ＯＰＮ１を貫通して蓄電コンデンサＣ１の第１極Ｃ１１に電気的に接続されることに役立つ。第２接続電極３１ｂと蓄電コンデンサＣ１の第２極Ｃ１２とが互いに絶縁される。第２導電パターン層ＬＹ２の材料は金属を含み、金属はモリブデン（Ｍｏ）を含むが、それに限らない。
図２４は本開示の一実施例に係る表示基板の製造方法において第２導電パターン層上に第３絶縁薄膜層を形成し、且つ第１絶縁薄膜層、第２絶縁薄膜層及び第３絶縁薄膜層のうちの少なくとも１つにビアを形成する模式図である。図２４に示すように、ビアを形成した後、第１ゲート絶縁層、第２ゲート絶縁層及び層間絶縁層を形成し、図２４には第１ゲート絶縁層、第２ゲート絶縁層及び層間絶縁層を示さず、図１９を参照してもよい。第３絶縁薄膜層は面状を呈するようにベース基板を被覆することができる。第１ゲート絶縁層は第１絶縁薄膜層内にビアを形成した後の構造である。第２ゲート絶縁層は第２絶縁薄膜層内にビアを形成した後の構造である。層間絶縁層は第３絶縁薄膜層内にビアを形成した後の構造である。層間絶縁層ＩＬＤの材料はＳｉＯｘ及びＳｉＮｘのうちの少なくとも１つを含むが、それらに限らない。
図２４に示すように、表示パネルはビアＶ４０、ビアＶ０、ビアＶ１０、ビアＶ２０、ビアＶ３０、ビアＶ１１、ビアＶ１２、ビアＶ２１、ビアＶ２２、ビアＶ３１及びビアＶ３２を含む。
図２５は本開示の一実施例に係る表示基板の製造方法において層間絶縁層上に形成された第３導電パターン層の模式図である。図２５に示すように、第３導電パターン層ＬＹ３は第１接続電極３１ａ、第２接続電極３１ｂ、第３接続電極３１ｃ、第４接続電極３１ｄ、データ線３１３及び第１電源コード３１１を含む。第３導電パターン層を形成した後、図１８に示される表示基板を得ることができる。例えば、第３導電パターン層ＬＹ３の材料は金属材料を含み、例えば、Ｔｉ－Ａｌ－Ｔｉの３つのサブ層が積層された構造を用いてもよいが、それに限らない。
図２５、図２４及び図１８を参照して、蓄電コンデンサＣ１の第１極Ｃ１１は第２接続電極３１ｂによって閾値補償トランジスタＴ３の第２極Ｔ３２に電気的に接続される。閾値補償トランジスタＴ３の第２極Ｔ３２は第２接続電極３１ｂによって駆動トランジスタＴ１のゲート電極Ｔ１０に電気的に接続される。第１リセットトランジスタＴ６の第１極Ｔ６１は第１接続電極３１ａによって第１初期化信号線２１１に電気的に接続される。第２リセットトランジスタＴ７の第１極Ｔ７１は第３接続電極３１ｃによって第２初期化信号線２１２に電気的に接続される。第４接続電極３１ｄは第２発光制御トランジスタＴ５の第２極Ｔ５２に電気的に接続される。
図２６は本開示の一実施例に係る表示パネルの第１ダミー画素ユニットの断面図である。図２６に示すように、第１ダミー画素ユニットＰ１は第１ダミー画素回路１０１及びダミー素子３０を含み、図２６に示すように、ダミー素子３０は第１電極３０１、発光機能層ＥＭＬ及び第２電極３０２を含む。第１ダミー画素回路１０１はトランジスタＴｂを含み、画素定義層ＰＤＬは第１ダミー画素ユニットＰ１に開口を設置せず、ダミー素子３０の発光機能層ＥＭＬは第１電極３０１に接触せず、これにより、第１ダミー画素ユニットＰ１は発光しない。画素限定層ＰＤＬは第１ダミー領域Ｒ３１に開口を設置せず、第１ダミー画素ユニットＰ１を発光させない。図２６に示すように、画素限定層ＰＤＬはダミー素子３０の第１電極３０１を完全に被覆し、第１ダミー画素ユニットＰ１に通じる信号チャネルがない。ダミー素子３０の第１電極３０１はダミー素子３０の発光機能層ＥＭＬに接触しない。
図２７は本開示の一実施例に係る表示パネルの第１ダミー画素ユニットの断面図である。図２７に示すように、第１ダミー画素ユニットＰ１は第１ダミー画素回路１０１及びダミー素子３０を含み、第１ダミー画素回路１０１はトランジスタＴｃを含み、ダミー素子３０は発光機能層ＥＭＬ及び第２電極３０２を含む。図２７に示すように、ダミー素子３０は第１電極３０１を含みず、且つダミー素子３０の発光機能層ＥＭＬは第１ダミー画素回路１０１に接触しない。これにより、第１ダミー画素ユニットＰ１は発光しない。図２７における画素限定層ＰＤＬは開口を有するが、該開口は平坦化層ＰＬＮ及び不動態化層ＰＶＸを貫通せず、これにより、ダミー素子３０の発光機能層ＥＭＬは第１ダミー画素回路１０１に接触しない。
図２８は本開示の一実施例に係る表示パネルの第１ダミー画素回路構造の原理図である。図１６に示される表示画素ユニットの表示画素回路構造に比べて、ダミー素子３０は第１ダミー画素回路構造１０１に接続されない。図１６及び図２８に示すように、表示画素回路１０１の構造は第１ダミー画素回路１０１の構造と同じである。
例えば、図４及び図２８を参照して、表示パネルはデータ線３１３、発光制御信号線１１０、第１電源コード３１１、第２電源コード３１２、リセット制御信号線１１１、第１初期化信号線２１１及び第２初期化信号線２１２を含み、第１ダミー画素ユニットＰ１は更にダミー素子３０を含み、第１ダミー画素ユニットＰ１は駆動トランジスタＴ１、データ書き込みトランジスタＴ２、閾値補償トランジスタＴ３、第１発光制御トランジスタＴ４、第２発光制御トランジスタＴ５、第１リセットトランジスタＴ６、第２リセットトランジスタＴ７及び蓄電コンデンサＣ１を含む。
蓄電コンデンサＣ１の第２極は第１電源コード３１１に電気的に接続され、蓄電コンデンサＣ１の第１極は閾値補償トランジスタＴ３の第２極に電気的に接続される。
データ書き込みトランジスタＴ２のゲート電極は第１信号線Ｌ１に電気的に接続され、データ書き込みトランジスタＴ２の第１極及び第２極はそれぞれデータ線３１３、駆動トランジスタＴ１の第１極に電気的に接続される。
閾値補償トランジスタＴ３のゲート電極は第１信号線Ｌ１に電気的に接続され、閾値補償トランジスタＴ３の第１極は駆動トランジスタＴ１の第２極に電気的に接続され、閾値補償トランジスタＴ３の第２極は駆動トランジスタＴ１のゲート電極に電気的に接続される。
第１発光制御トランジスタＴ４のゲート電極及び第２発光制御トランジスタＴ５のゲート電極はいずれも発光制御信号線１１０に接続される。
第１発光制御トランジスタＴ４の第１極及び第２極はそれぞれ第１電源コード３１１及び駆動トランジスタＴ１の第１極に電気的に接続され、第２発光制御トランジスタＴ５の第１極は駆動トランジスタＴ１の第２極に電気的に接続され、ダミー素子３０の第２電極は第２電源コード３１２に電気的に接続される。
第１リセットトランジスタＴ６のゲート電極はリセット制御信号線１１１に電気的に接続され、第１リセットトランジスタＴ６の第１極は第１初期化信号線２１１に電気的に接続され、第１リセットトランジスタＴ６の第２極は駆動トランジスタＴ１のゲート電極に電気的に接続される。
第２リセットトランジスタＴ７のゲート電極は第２信号線Ｌ２に電気的に接続され、第２リセットトランジスタＴ７の第１極は第２初期化信号線２１２に電気的に接続される。
ダミー素子３０に第１電極３０１が設置されず、又は、ダミー素子３０に第１電極３０１が設置される場合、第２発光制御トランジスタＴ５の第２極はダミー素子３０の第１電極３０１に電気的に接続されず、第２リセットトランジスタＴ７の第２極はダミー素子３０の第１電極３０１に電気的に接続されない。
本開示の実施例に係る表示パネルによれば、負荷補償は３Ｄ補償の方式を用い、多くのノードを含み、多くの寄生容量による補償は負荷補償効果が高い。
図２９は平板コンデンサの方式を用いて負荷補償を行う表示パネルの模式図である。図２９に示すように、点線枠Ｂ２は平板コンデンサの設置箇所であり、平板コンデンサはリード領域Ｒ４に設置される。ところが、平板コンデンサを補償ユニットとして用いて異形領域を補償するとき、平板コンデンサの実際補償値と理論計算値との差がより大きく、且つ平板コンデンサ自体の負荷と表示画素ユニットとの差がより大きく、平板コンデンサの方式を用いて負荷欠損を十分に補償することができない。従って、平板コンデンサに比べて、空間のある前提で第１ダミー画素ユニットを補償ユニットとして用いることは明らかな利点を有し、第１ダミー画素ユニットは各第１信号線の位置する環境を一致させることができ、そうすると、各第１信号線の負荷を基本的に一致させることができ、第１信号線のエッチング均一性にも役立ち、エッチング不均一により第１信号線の負荷が一致せず、更に補償に誤差が生じて表示効果に影響してしまうことを回避する。
本開示の実施例では、第１信号線Ｌ１はゲート線であってもよく、第２信号線Ｌ２はリセット制御信号線であってもよい。例えば、第２信号線Ｌ２は第２リセット制御信号線である。リセット制御信号線１１１は第１リセット制御信号線である。
図８に示される表示パネル及び図２９に示される表示パネルの補償効果の比較は下記表に示される。表から分かるように、本開示の実施例に係る表示パネルにおいて、第１信号線の補償負荷は１７．３９ｆＦに達することができ、第２信号線の補償負荷は１６．４０ｆＦに達することができ、即ち、単一の第１信号線及び単一の第２信号線の補償効果は平板コンデンサを補償ユニットとして用いる補償方式による補償効果に近い。第１信号線及び第２信号線の補償の負荷の和は平板コンデンサを補償ユニットとして用いる補償方式による補償効果より大きい。
Figure 2023529032000002
第１信号線が第２信号線に接続される場合、第１ダミー画素ユニットによりある行の第１信号線の負荷を補償するとき、補償負荷は該行の第１信号線の負荷及び第１信号線に接続される第２信号線の負荷の２つの部分を含むが、平板コンデンサの方式で補償するとき、補償の負荷の圧倒的多数は補償ユニットからのものである。
表１は異なる補償方案における補償ユニットの第１信号線の電気容量であり、表から分かるように、方案１を利用して補償するとき、第１信号線及び第２信号線の負荷の和は１つの平板コンデンサの補償ユニットの負荷より大きく、且つ平板コンデンサの実際補償値と理論計算値との差はより大きく、即ち第１ダミー画素ユニットを用いる補償方式は明らかな利点を有する。
例えば、異形表示領域を補償するとき、平板コンデンサの補償ユニットが多ければ多いほど、占有するフレームが大きくなり、それにより上部フレームが大きくなる。本開示の実施例は異形表示領域の空間を最大限に利用し、それにより補償ユニットの個数を減少させ、更に上部フレームの幅を減少させる。
本開示の実施例に係る表示パネルによれば、異形表示領域の空間を活用する前提で、第１ダミー画素ユニットを補償ユニットとして用いて透光領域を補償し、フレームを狭くすることができるだけでなく、負荷をより良く補償することもでき、より最適な表示効果を実現する。
図３０は本開示の一実施例に係る表示パネルの第２ダミー画素ユニットの平面図である。図３０に示すように、第２ダミー画素ユニットＰ２は第２ダミー画素回路１０２を含む。第２ダミー画素回路１０２はコンデンサのみを含み、完全なトランジスタを含みない。例えば、第２ダミー画素ユニットＰ２のアクティブ層ＡＴＬ２は表示画素ユニットのアクティブ層ＡＴＬと異なる。アクティブ層ＡＴＬ２の構造はアクティブ層ＡＴＬの構造の一部である。第２ダミー画素ユニットＰ２は発光しない。例えば、第２ダミー画素ユニットＰ２が発光しない方式は第１ダミー画素ユニットと同じであってもよいが、それに限らない。例えば、第２ダミー画素ユニットは発光機能層を含みなくてもよいが、それに限らない。
本開示の少なくとも１つの実施例は上記いずれか１つの表示パネルを含む表示装置を更に提供する。
例えば、表示装置はＯＬＥＤ表示装置又はＯＬＥＤ表示装置を含むコンピュータ、携帯電話、腕時計、デジタルフォトフレーム、カーナビゲーション等のいかなる表示機能を持つ製品又はデバイスを含む。
以上の説明は本開示の具体的な実施形態であって、本開示の保護範囲を制限するためのものではない。当業者が本開示に開示される技術的範囲内で容易に想到し得る変更や置換は、いずれも本開示の保護範囲内に含まれるべきである。従って、本開示の保護範囲は特許請求の範囲に準じるべきである。

Claims (23)

  1. 表示パネルであって、
    表示領域と、
    前記表示領域の片側に位置する透光領域と、
    前記表示領域と前記透光領域との間に位置した非発光領域である第１ダミー領域と、
    前記表示領域及び前記第１ダミー領域に位置する第１信号線と、
    前記表示領域に位置し、表示画素回路を含む表示画素ユニットと、
    前記第１ダミー領域に位置し、第１ダミー画素回路を含む第１ダミー画素ユニットと、を含み、
    前記表示画素回路は、前記第１信号線に接続され、
    前記第１ダミー画素回路は、前記第１信号線に接続される、
    表示パネル。
  2. 前記第１ダミー画素回路の構造は、前記表示画素回路の構造と同じである、
    請求項１に記載の表示パネル。
  3. 前記表示画素回路及び前記第１ダミー画素回路は、いずれもトランジスタを含む、
    請求項１又は２に記載の表示パネル。
  4. 前記表示画素回路及び前記第１ダミー画素回路は、いずれも蓄電コンデンサを含む、請求項１～３のいずれか１項に記載の表示パネル。
  5. 第２信号線及び接続素子を更に含み、
    前記第２信号線の延在方向は、前記第１信号線の延在方向と同じであり、
    前記第２信号線と前記第１信号線は、前記接続素子により接続され、
    前記第２信号線は、前記第１ダミー画素ユニットに接続される、
    請求項１～４のいずれか１項に記載の表示パネル。
  6. 前記第１信号線は、ゲート線を含み、
    前記第２信号線は、リセット制御信号線を含む、
    請求項５に記載の表示パネル。
  7. 前記第１信号線に接続される前記第１ダミー画素ユニットからなる負荷は、前記第１信号線が補償前に欠損した負荷より小さい、
    請求項１～６のいずれか１項に記載の表示パネル。
  8. 前記第１信号線に接続される前記第１ダミー画素ユニットからなる負荷は、前記第１信号線が補償前に欠損した負荷の６５％～８０％である、
    請求項７に記載の表示パネル。
  9. 前記第１信号線に接続される前記第１ダミー画素ユニットからなる負荷は、前記第１信号線が補償前に欠損した負荷の７０％である、
    請求項７に記載の表示パネル。
  10. 第２ダミー画素ユニット及び第２ダミー領域を更に含み、
    前記第２ダミー画素ユニットは、前記第２ダミー領域に位置し、
    前記第２ダミー領域は、前記表示パネルの縁部に近接し、前記第１ダミー領域の前記表示領域から離れる側に位置し、
    前記第２ダミー画素ユニットは、第２ダミー画素回路を含み、
    前記第２ダミー画素回路の構造は、前記第１ダミー画素回路の構造の一部である、
    請求項１～９のいずれか１項に記載の表示パネル。
  11. 前記第１信号線は複数提供され、
    前記第１信号線は、第１方向に沿って延在し、
    複数の前記第１信号線は、第２方向に沿って配列され、
    前記第１方向は、前記第２方向と交差し、
    前記第２方向において、複数の第１信号線の負荷は、線形逓増する傾向がある、
    請求項１～１０のいずれか１項に記載の表示パネル。
  12. 前記透光領域に位置する切欠を更に含む、
    請求項１～１１のいずれか１項に記載の表示パネル。
  13. 前記第１ダミー画素ユニットは複数提供され、
    前記第１信号線の両端はそれぞれ、複数の前記第１ダミー画素ユニットに接続される、
    請求項１２に記載の表示パネル。
  14. 前記第１信号線の各端に接続される前記第１ダミー画素ユニットの個数は２つより大きい、
    請求項１３に記載の表示パネル。
  15. 前記第１信号線は、前記切欠の前記第１信号線の延在方向における相対する両側のうちの少なくとも片側に位置し、
    前記第１信号線の前記切欠に近接する端に接続される前記第１ダミー画素ユニットの個数は、前記第１信号線の前記切欠から離れる端に接続される前記第１ダミー画素ユニットの個数より大きい、
    請求項１３又は１４に記載の表示パネル。
  16. 前記表示領域の前記透光領域に近接する側の縁部は曲線であり、トラフ及び前記トラフの両側に別々に設置されるピークを含み、
    前記透光領域は、前記トラフの箇所に位置する、
    請求項１２～１５のいずれか１項に記載の表示パネル。
  17. 前記曲線における前記ピークの前記切欠に近接する側に位置する部分の勾配は、前記曲線における前記ピークの前記切欠から離れる側に位置する部分の勾配より大きい、
    請求項１６に記載の表示パネル。
  18. 前記第１信号線は複数提供され、
    前記第１信号線は第１方向に沿って延在し、
    複数の第１信号線は第２方向に沿って配列され、
    前記第１方向は前記第２方向と交差し、
    前記第２方向において、複数の第１信号線の負荷は線形逓減してから線形逓増する傾向がある、
    請求項１～１０のいずれか１項に記載の表示パネル。
  19. 前記透光領域は、前記表示領域により取り囲まれ、
    前記透光領域は、貫通孔領域を含み、
    前記貫通孔領域は、第１貫通孔領域及び第２貫通孔領域を含み、
    前記第１ダミー領域は、前記第１貫通孔領域と前記第２貫通孔領域との間に位置する部分を含み、
    前記第１ダミー画素ユニットは、前記第１ダミー領域における前記第１貫通孔領域と前記第２貫通孔領域との間に位置する前記部分内に位置する、
    請求項１８に記載の表示パネル。
  20. 画素限定層を更に含み、
    前記画素限定層は、前記表示領域に開口を設置することにより前記表示画素ユニットの発光面積を限定し、
    前記画素限定層は、前記第１ダミー領域に開口を設置しないことにより前記第１ダミー画素ユニットを発光させない、
    請求項１～１９のいずれか１項に記載の表示パネル。
  21. 前記第１ダミー画素ユニットは、更にダミー素子を含み、
    前記ダミー素子は、前記第１ダミー画素回路に接続されず、又は、
    前記ダミー素子の第１電極は、前記ダミー素子の発光機能層に接触しない、
    請求項１～２０のいずれか１項に記載の表示パネル。
  22. データ線、発光制御信号線、第１電源コード、第２電源コード、リセット制御信号線、第１初期化信号線及び第２初期化信号線を更に含み、
    前記第１ダミー画素ユニットは、更にダミー素子を含み、
    前記第１ダミー画素ユニットは、駆動トランジスタ、データ書き込みトランジスタ、閾値補償トランジスタ、第１発光制御トランジスタ、第２発光制御トランジスタ、第１リセットトランジスタ、第２リセットトランジスタ及び蓄電コンデンサを含み、
    前記蓄電コンデンサの第１極は、前記閾値補償トランジスタの第２極に電気的に接続され、前記蓄電コンデンサの第２極は、前記第１電源コードに電気的に接続され、
    前記データ書き込みトランジスタのゲート電極は、前記第１信号線に電気的に接続され、
    前記データ書き込みトランジスタの第１極及び第２極はそれぞれ、前記データ線、前記駆動トランジスタの第１極に電気的に接続され、
    前記閾値補償トランジスタのゲート電極は、前記第１信号線に電気的に接続され、前記閾値補償トランジスタの第１極は、前記駆動トランジスタの第２極に電気的に接続され、前記閾値補償トランジスタの第２極は、前記駆動トランジスタのゲート電極に電気的に接続され、
    前記第１発光制御トランジスタのゲート電極及び前記第２発光制御トランジスタのゲート電極は、いずれも発光制御信号線に接続され、
    前記第１発光制御トランジスタの第１極及び第２極はそれぞれ、前記第１電源コード及び前記駆動トランジスタの第１極に電気的に接続され、
    前記第２発光制御トランジスタの第１極は、前記駆動トランジスタの第２極に電気的に接続され、
    前記ダミー素子の第２電極は、前記第２電源コードに電気的に接続され、
    前記第１リセットトランジスタのゲート電極は、前記リセット制御信号線に電気的に接続され、前記第１リセットトランジスタの第１極は、前記第１初期化信号線に電気的に接続され、前記第１リセットトランジスタの第２極は、前記駆動トランジスタのゲート電極に電気的に接続され、
    前記第２リセットトランジスタのゲート電極は、前記第２信号線に電気的に接続され、前記第２リセットトランジスタの第１極は、前記第２初期化信号線に電気的に接続され、
    前記ダミー素子に第１電極が設置されず、又は前記ダミー素子に第１電極が設置される場合、前記第２発光制御トランジスタの第２極は、前記ダミー素子の第１電極に電気的に接続されず、前記第２リセットトランジスタの第２極は、前記ダミー素子の第１電極に電気的に接続されない、
    請求項５に記載の表示パネル。
  23. 請求項１～２２のいずれか１項に記載の表示パネルを含む表示装置。
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