JP2023527597A - クロック同期システム、信号同期制御方法、記憶媒体及びコンピュータプログラム - Google Patents

Abstract

本願はクロック同期システムを開示しており、量子制御プロセッサと、デジタルアナログコンバータと、を含み、デジタルアナログコンバータは周波数変換モジュールと、信号同期モジュールと、を含み、信号同期モジュールはＤトリガーを含み、量子制御プロセッサはグローバル同期信号、及び基準クロック信号を生成し、周波数変換モジュールにグローバル同期信号、及び基準クロック信号を送信し、信号同期モジュールにグローバル同期信号を送信し、周波数変換モジュールは基準クロック信号に対して周波数変換処理を行い、ターゲットクロック信号を取得し、グローバル同期信号に基づいて信号同期命令を生成し、信号同期モジュールに信号同期命令、及びターゲットクロック信号を送信し、信号同期モジュールはグローバル同期信号に基づき、Ｄトリガーによってターゲットクロック信号に対して信号同期を行う。本願はさらに信号同期制御方法を提供している。本願はＤトリガーによってターゲットクロック信号を低ジッタの基準クロック信号に再ロックし、それにより信号の遅延が低減し、信号同期の精度が向上する。

Description

本願は、２０２１年０４月１９日に中国特許局に提出され、出願番号が第２０２１１０４２０５６５．５号であり、出願の名称が「クロック同期システム、信号同期制御方法及び記憶媒体」である中国特許出願の優先権を要求し、その全部の内容は引用によって本願に組み合わされる。

本願は量子コンピュータ制御の分野に関し、特にクロック同期、信号同期の制御に関する。

近年、量子技術は飛躍的に発展し、技術革命と産業変革の新ラウンドのフロンティア分野となっている。超伝導量子計算は実用的な量子計算を率先して実現する可能性の最も高い手段の１つであると一般的に考えられるため、注目されている。超伝導量子コンピュータのシステムは極低温環境下で動作し、そのコアは超伝導量子チップであり、マイクロ波周波数上にパルス波形を印加することによって量子ビットに対する操作制御を実現し、且つマイクロ波電子デバイスの作製上において従来の半導体マイクロ加工プロセスを利用することができ、現在、量子計算を実現するための信頼性の高い物理システムの１つとなっている。

ここで、超伝導量子コンピュータのコアは、量子チップ及び量子測定制御システムであり、量子測定制御システムは主にアナログデジタル変換（Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ、ＡＤＣ）モジュール、及びデジタルアナログ変換（Ｄｉｇｉｔａｌ－ｔｏ－Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ、ＤＡＣ）モジュールを含む。複数のモジュールの間の同期はトリガー（ｔｒｉｇｇｅｒ）信号によって実現される必要があり、１つのモジュールによってｔｒｉｇｇｅｒ信号を単独で発生させ、同じ長さの同軸ケーブルを介して異なるＡＤＣモジュール又はＤＡＣモジュールに接続して、異なるモジュールを同期することに用いられる。

しかしながら、ｔｒｉｇｇｅｒ信号はフィールドプログラマブルゲートアレイチップ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ、ＦＰＧＡ）により発生するため、クロックチップに対して比較的大きなジッタが発生してしまう。

本願の実施例はクロック同期システム、信号同期制御方法及び記憶媒体を提供しており、グローバル同期信号がデジタルアナログコンバータにおける信号同期モジュールに入った後に、１つ又は複数のＤトリガーによってターゲットクロック信号を低ジッタの基準クロック信号に再ロックし、それにより信号の遅延が低減し、信号同期の精度が向上する。

これに鑑み、本願の一態様はクロック同期システムを提供しており、該クロック同期システムは量子制御プロセッサ及びＮ個のデジタルアナログコンバータを含み、各デジタルアナログコンバータは周波数変換モジュール及び信号同期モジュールを含み、信号同期モジュールは少なくとも１つのＤトリガーを含み、Ｎは１よりも大きい整数であり、
量子制御プロセッサは、グローバル同期信号、及びＮ個の基準クロック信号を生成することに用いられ、各基準クロック信号は１つのデジタルアナログコンバータに対応し、
量子制御プロセッサは、さらに、各デジタルアナログコンバータにおける周波数変換モジュールにグローバル同期信号、及び基準クロック信号を送信し、且つ信号同期モジュールにグローバル同期信号を送信することに用いられ、
周波数変換モジュールは、受信された基準クロック信号に対して周波数変換処理を行い、ターゲットクロック信号を取得し、且つ受信されたグローバル同期信号に基づいて信号同期命令を生成することに用いられ、
周波数変換モジュールは、さらに、信号同期モジュールに信号同期命令、及びターゲットクロック信号を送信することに用いられ、
信号同期モジュールは、信号同期命令に応答して、グローバル同期信号に基づき、少なくとも１つのＤトリガーによってターゲットクロック信号に対して信号同期を行い、同期クロック信号を取得することに用いられる。

本願の他の態様は信号同期制御方法を提供しており、該制御方法はクロック同期システムに応用され、クロック同期システムは量子制御プロセッサ及びＮ個のデジタルアナログコンバータを含み、各デジタルアナログコンバータは周波数変換モジュール及び信号同期モジュールを含み、信号同期モジュールは少なくとも１つのＤトリガーを含み、Ｎは１よりも大きい整数であり、信号同期制御方法は、
量子制御プロセッサによってグローバル同期信号、及びＮ個の基準クロック信号を生成するステップであって、各基準クロック信号は１つのデジタルアナログコンバータに対応する、ステップと、
量子制御プロセッサによって各デジタルアナログコンバータにおける周波数変換モジュールにグローバル同期信号、及び基準クロック信号を送信し、且つ信号同期モジュールにグローバル同期信号を送信するステップと、
周波数変換モジュールによって受信された基準クロック信号に対して周波数変換処理を行い、ターゲットクロック信号を取得し、且つ受信されたグローバル同期信号に基づいて信号同期命令を生成するステップと、
周波数変換モジュールによって信号同期モジュールに信号同期命令、及びターゲットクロック信号を送信するステップと、
信号同期モジュールによって信号同期命令に応答して、グローバル同期信号に基づき、少なくとも１つのＤトリガーによってターゲットクロック信号に対して信号同期を行い、同期クロック信号を取得するステップと、を含む。

本願の他の態様はコンピュータ可読記憶媒体を提供しており、コンピュータ可読記憶媒体中にコンピュータプログラムが記憶されており、前記コンピュータプログラムは上記各態様の方法を実行することに用いられる。

本願の別の態様は、コンピュータプログラム製品又はコンピュータプログラムを提供しており、該コンピュータプログラム製品又はコンピュータプログラムはコンピュータ命令を含み、該コンピュータ命令はコンピュータ可読記憶媒体中に記憶されている。コンピュータ機器のプロセッサはコンピュータ可読記憶媒体から該コンピュータ命令を読み取り、プロセッサは該コンピュータ命令を実行して、該コンピュータ機器に上記各態様により提供された方法を実行させる。

以上の技術的手段から分かることができるように、本願の実施例は以下の利点を有する。

本願の実施例では、クロック同期システムを提供している。上記システムを採用し、該クロック同期システムは量子制御プロセッサ及びＮ個のデジタルアナログコンバータを含み、各デジタルアナログコンバータは周波数変換モジュール及び信号同期モジュールを含み、信号同期モジュールは少なくとも１つのＤトリガーを含み、量子制御プロセッサはグローバル同期信号、及びＮ個の基準クロック信号を生成する。次に、量子制御プロセッサは各デジタルアナログコンバータにおける周波数変換モジュールにグローバル同期信号、及び基準クロック信号を送信し、且つ信号同期モジュールにグローバル同期信号を送信する。周波数変換モジュールは受信された基準クロック信号に対して周波数変換処理を行い、ターゲットクロック信号を取得し、且つ受信されたグローバル同期信号に基づいて信号同期命令を生成する。そして信号同期モジュールに信号同期命令、及びターゲットクロック信号を送信する。最終的に、信号同期モジュールは信号同期命令に応答して、グローバル同期信号に基づき、少なくとも１つのＤトリガーによってターゲットクロック信号に対して信号同期を行い、同期クロック信号を取得する。上記システムを採用し、グローバル同期信号がデジタルアナログコンバータにおける信号同期モジュールに入った後に、１つ又は複数のＤトリガーによってターゲットクロック信号を低ジッタの基準クロック信号に再ロックし、それにより信号の遅延が低減し、信号同期の精度が向上する。

本願の実施例における超伝導量子コンピュータの基本的な実験プラットフォームの１つの模式図である。 本願の実施例における量子測定制御システムの１つの構造模式図である。 本願の実施例におけるクロック同期システムの１つの構造模式図である。 本願の実施例における多段Ｄトリガーに基づき信号処理を実現する１つの模式図である。 本願の実施例におけるクロック同期システムに基づく１つの任意波形発生器の構造模式図である。 本願の実施例におけるクロック同期システムに基づく別の任意波形発生器の構造模式図である。 本願の実施例におけるクロック同期システムに基づく別の任意波形発生器の構造模式図である。 本願の実施例におけるクロック同期システムに基づく１つのデジタル収集器の構造模式図である。 本願の実施例におけるクロック同期システムに基づく別のデジタル収集器の構造模式図である。 本願の実施例におけるクロック同期システムに基づく別のデジタル収集器の構造模式図である。 本願の実施例におけるクロック同期システムに基づく別の構造模式図である。 本願の実施例におけるクロック同期システムに基づく別の任意波形発生器の構造模式図である。 本願の実施例におけるクロック同期システムに基づく別の任意波形発生器の構造模式図である。 本願の実施例におけるクロック同期システムに基づく別の任意波形発生器の構造模式図である。 本願の実施例におけるクロック同期システムに基づく別のデジタル収集器の構造模式図である。 本願の実施例におけるクロック同期システムに基づく別のデジタル収集器の構造模式図である。 本願の実施例におけるクロック同期システムに基づく別のデジタル収集器の構造模式図である。 本願の実施例におけるクロック同期システムに基づく１つの筐体の構造模式図である。 本願の実施例におけるクロック同期システムに基づく別の筐体の構造模式図である。 本願の実施例における複数のクロック同期システムをカスケードする構造模式図である。 本願の実施例における信号同期を実施する１つの実施例の模式図である。 本願の実施例における信号同期を実施する１つのプロセス模式図である。 本願の実施例における信号同期制御方法の１つのプロセス模式図である。

本願の実施例はクロック同期システム、信号同期制御方法及び記憶媒体を提供しており、グローバル同期信号がデジタルアナログコンバータにおける信号同期モジュールに入った後に、１つ又は複数のＤトリガーによってターゲットクロック信号を低ジッタの基準クロック信号に再ロックし、それにより信号の遅延が低減し、信号同期の精度が向上する。

本願の明細書、特許請求の範囲及び上記図面における用語「第１」、「第２」、「第３」、「第４」等（もし存在するなら）は類似の対象を区別することに用いられるが、特定の順序又は前後順番を記述することに用いられるものではない。理解すべきであるように、このように使用されるデータは、適切な場合に互いに交換できるため、ここで記述される本願の実施例は、たとえばここで図示され、又は記述されたいくつかの順序以外の順序で実施されてもよい。また、用語「含む」、「対応する」及びそれらの任意の変形は、非排他的な含みをカバーすることを意図する。たとえば、一連のステップ又はユニットを含む過程、方法、システム、製品又は機器は、明確に挙げられたそれらのステップ又はユニットに制限される必要がなく、明確に挙げられていない又はこれらの過程、方法、製品又は機器に対して固有である他のステップ又はユニットを含んでもよい。

量子力学と古典的な情報科学との組み合わせにより１つの新しい学科である量子情報科学が登場し、ここで、主に量子通信及び量子計算等の分野を網羅する。量子情報技術の巨大な応用可能性及び重大な科学的重要性により、近年、量子通信技術を代表とする量子情報技術は、科学界及び工学界から極めて大きな注目を集めている。量子特性は情報分野では独特な機能を有し、演算速度の向上、情報セキュリティの確保、情報容量の増大及び検出精度の向上等の点では従来の古典的な情報システムの限界を打破する可能性がある。そして１つの新しい学科のブランチ、すなわち量子情報科学が登場した。量子情報科学は量子力学と情報科学との組み合わせによる産物であり、量子暗号、量子通信、量子計算及び量子測定等を含む。

量子計算は幅広く応用され、生物医学分野では、量子コンピュータシミュレーションによって分子相互作用及び化学反応の原理を取得でき、それにより新材料を発見し、新薬を開発することができる。量子計算はさらに遺伝子に対してシーケンシング及び分析を行うことができ、大規模な分析と機械学習によって、人々が遺伝子発現を理解するのに役立つ。ビッグデータ分野では、量子計算はその「重ね合わせ」の特徴のため、並行計算能力を備え、あるいくつかの古典的なアルゴリズムを加速することができ、ビッグデータ処理分野において多くの用途が発生する。金融工学分野では、量子計算は大量のデータを迅速に分析し且つ迅速に実行する能力を有するため、高頻度取引を満たすことができる。また、さらに資産とリスク管理を実現することができ、金融投資組み合わせの構築及び管理は多くの技術データを考慮し、分析し且つさまざまな戦略を決定する必要があり、量子計算の複数種のアルゴリズムは金融製品の組み合わせ最適化に用いることができる。航空宇宙分野では、量子計算は航空宇宙産業における問題を解決することに用いることができ、衛星により伝送された画像を分類及び分析し、飛行機に新規材料を製造する等を含む。

ここで、量子計算を実現するための手段は複数種である。ここで超伝導量子計算は、その長いコヒーレンス時間、良好な拡張性及び正確な操作測定等の特性により、現在最も有望な汎用量子コンピュータの実現手段の１つである。量子計算を実現するのは主に量子コンピュータ（Ｑｕａｎｔｕｍ Ｃｏｍｐｕｔｅｒ）であり、量子コンピュータは量子力学の法則に従って高速な数学的および論理的演算を行い、量子情報を記憶及び処理するための物理装置である。量子コンピュータのコアは量子チップ及び量子測定制御システムであり、量子測定制御システムによって設計された量子回路を相応な量子制御パルス信号に変換し、アナログ信号を電磁場の形式でその中に量子ビットが組み込まれた物理ベースに結合し、さらに量子コンピュータの作動の操作制御が実現される。

本願により提供されたクロック同期システム及び信号同期制御方法は量子計算における量子測定制御システムに応用でき、又は、超伝導量子コンピュータに応用でき、又は他の物理的実現に基づく量子計算プラットフォームに応用でき、将来の大規模量子計算の技術的基盤を築く。理解の便宜上、図１に参照されるように、図１は本願の実施例における超伝導量子コンピュータの基本的な実験プラットフォームの１つの模式図である。図示のように、超伝導量子計算プラットフォームを例として、主に絶対零度付近にある超伝導量子チップ、希釈冷凍機、量子ビットを制御するマイクロ波エレクトロニクスシステム、エレクトロニクスシステムを制御するパーソナルコンピュータ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ、ＰＣ）側を含む。編集された量子プログラムをパーソナルコンピュータ（ＰＣ）側のソフトウェアによって命令にコンパイルして電子及びマイクロ波制御システムに送信し且つ電子及びマイクロ波信号に変換して希釈冷凍機に入力し、１０ミリケルビン（ｍｉｌｌｉｋｅｌｖｉｎ、ｍＫ）未満の温度にある超伝導量子ビットを制御する。読み取り過程はそれとは逆であり、すなわち読み取り波形は量子チップに伝えられる。

本願は比較的多くの専門用語に関するため、理解の便宜上、以下に本願に関する専門用語を紹介する。具体的には以下のとおりである。

（１）量子計算（Ｑｕａｎｔｕｍ Ｃｏｍｐｕｔａｔｉｏｎ、ＱＣ）：量子状態の重ね合わせ及びエンタングルメント性質を利用して特定の計算タスクを迅速に完了する方式。

（２）物理量子ビット：実際の物理デバイスを使用して実現される量子ビットであり、データ量子ビット及び補助量子ビットを含む。

（３）フィールドプログラマブルゲートアレイチップ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ、ＦＰＧＡ）：ＦＰＧＡは特定用途向け集積回路における１つのセミカスタム回路に属し、プログラマブル論理アレイであり、既存のデバイスのゲート回路の数が比較的少ないという問題を効果的に解決することができる。ＦＰＧＡは論理セルアレイ（Ｌｏｇｉｃ Ｃｅｌｌ Ａｒｒａｙ、ＬＣＡ）という概念を採用し、内部は配置可能な論理モジュール（Ｃｏｎｆｉｇｕｒａｂｌｅ Ｌｏｇｉｃ Ｂｌｏｃｋ、ＣＬＢ）、入力出力モジュール（Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｂｌｏｃｋ、ＩＯＢ）及びインターコネクト（Ｉｎｔｅｒｃｏｎｎｅｃｔ）の３つの部分を含む。

（４）アナログデジタル変換（Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ、ＡＤＣ）チャネル：アナログ形式の連続信号をデジタル形式の離散信号に変換することに用いられる種類の機器である。

（５）デジタルアナログ変換（Ｄｉｇｉｔａｌ－ｔｏ－Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ、ＤＡＣ）チャネル：デジタル信号をアナログ信号（電流、電圧又は電荷の形式による）に変換する機器である。

（６）任意波形発生器（Ａｒｂｉｔｒａｒｙ Ｗａｖｅｆｏｒｍ Ｇｅｎｅｒａｔｏｒ、ＡＷＧ）：デジタル信号で配置された波形情報を受信して、デジタルからアナログへの変換後に対応するアナログ波形を発生させる。量子測定制御システムにおいて量子ビットを制御し及び読み取る波形を発生させることに用いられる。

（７）デジタル収集器（Ｄｉｇｉｔａｌ Ａｃｑｕｉｓｉｔｉｏｎ、ＤＡＱ）：アナログ信号入力を受信し、アナログ－デジタル変換を経た後に、対応するデジタル信号を取得し且つ次のさまざまな処理に用いられる。量子測定制御システムにおいて量子チップの読み取り結果を受信することに用いられる。

（８）量子制御プロセッサ（Ｑｕａｎｔｕｍ Ｃｏｎｔｒｏｌ Ｐｒｏｃｅｓｓｏｒ、ＱＣＰ）：量子命令を実行するモジュールであり、実験過程でＤＡＱから結果を受信し、且つＡＷＧを制御して量子操作に対応する波形を送信させる。量子測定制御システムにおいて、量子制御プロセッサは量子プログラムが生成した命令をリアルタイムに処理することによって、プログラムフロー制御及びフィードバック制御を行う。

（９）量子測定制御システム（Ｑｕａｎｔｕｍ Ｃｏｎｔｒｏｌ ＆ Ｍｅａｓｕｒｅｍｅｎｔ Ｓｙｓｔｅｍ）：量子命令セットを実行することによって量子プログラムの実行を実現し、且つ量子チップに入力信号を提供して制御を行い、及び量子チップを測定し且つ結果を収集するシステムである。超伝導量子計算では、１セットの量子測定制御システムは通常、任意波形発生器（ＡＷＧ）、デジタル収集器（ＤＡＱ）及び量子制御プロセッサ（ＱＣＰ）で構成される。

（１０）チャネル間の偏差（Ｓｋｅｗ）：異なるチャネルが同時に信号を発し、出力側の信号の位相が整列している状況を指す。

（１１）Ｄトリガー（Ｄ ｆｌｉｐ－ｆｌｏｐ、ＤＦＦ）：１つの入力、１つの出力及び１つのクロック入力を有し、クロックが０から１に変わるときに、出力された値は入力された値に等しい。このようなトリガーはノイズによるエラーを防止することに用いることができる。

（１２）標準すなわち高度なテレコム計算ラットフォーム（Ａｄｖａｎｃｅｄ Ｔｅｌｅｃｏｍ Ｃｏｍｐｕｔｉｎｇ Ａｒｃｈｉｔｅｃｔｕｒｅ、ＡＴＣＡ）：それは電気通信、宇宙、産業制御、医療器具、インテリジェント交通及び軍事装備等の分野で幅広く応用されている新世代の主流の産業用計算技術から生まれる。

（１３）フェーズロックループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ、ＰＬＬ）：フィードバック（Ｆｅｅｄｂａｃｋ）制御原理を利用して実現された周波数及び位相の制御システムであり、その作用は回路により出力された信号をその外部の基準信号と同期して保持し、基準信号の周波数又は位相は変わるときに、フェーズロック回路はこのような変化を検出し、且つ両者が改めて同期するようになるまでその内部のフィードバックシステムによって出力周波数を調節する。このような同期は「フェーズロック（Ｐｈａｓｅ－ｌｏｃｋｅｄ）」とも呼ばれる。

（１４）電圧制御発振器（ｖｏｌｔａｇｅ－ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ、ＶＣＯ）：電圧入力により発振周波数を制御する電子発振回路設計である。電圧制御発振器とは出力周波数と入力制御電圧とが対応関係を有する発振回路を指す。周波数が入力信号電圧の関数である発振器であり、発振器の動作状態又は発振回路の素子パラメータは入力制御電圧により制御されると、１つの電圧制御発振器を構成することができる。

（１５）分周及び遅延ユニット（ｄｉｖｉｄｅｒ ａｎｄ ｄｅｌａｙ、Ｄｉｖ／Ｄｌｙ）：分周ユニットとは入力信号の周波数（ｆｉｎ）を以下のように処理して、出力信号の周波数（ｆｏｕｔ）に以下の関係を満たせる回路であり、すなわちｆｏｕｔ＝ｆｉｎ／Ｎである。ここで、Ｎは整数である。遅延ユニットとは入力信号を特定の時間長さ遅延させる回路である。

（１６）Ｇｍｏｎ：高コヒーレンス量子ビットと調整可能な量子ビット－量子ビット結合とを組み合わせる超伝導量子ビット構造である。

（１７）同相（ｉｎ－ｐｈａｓｅ、Ｉ）：同相直交（ｉｎ－ｐｈａｓｅ ｑｕａｄｒａｔｕｒｅ、ＩＱ）信号における同相信号である。

（１８）直交（ｑｕａｄｒａｔｕｒｅ、Ｑ）：ＩＱ信号における直交信号であり、同相信号位との差が９０度である。

（１９）ローカル振動信号（Ｌｏｃａｌ ｏｓｃｉｌｌａｔｏｒ、ＬＯ）。

（２０）ベースバンド信号（ｂａｓｅｂａｎｄ、ＢＢ）。

（２１）無線周波数信号（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ、ＲＦ）。

上記紹介と併せて、本願は量子測定制御システムを提供しており、以下、本願における量子測定制御システムを紹介する。図２に参照されるように、図２は本願の実施例における量子測定制御システムの１つの構造模式図である。図示のように、量子測定制御システムには若干の任意波形発生器（ＡＷＧ）ボード、若干のデジタル収集器（ＤＡＱ）ボード及び１つの量子制御プロセッサ（ＱＣＰ）ボードが集積されており、各デジタル収集器（ＤＡＱ）ボードは複数のアナログデジタル変換（ＡＤＣ）チャネル及び複数のフィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）を有し、各任意波形発生器（ＡＷＧ）ボードは複数のデジタルアナログ変換（ＤＡＣ）チャネル及び複数のフィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）を有する。量子制御プロセッサ（ＱＣＰ）はデジタル収集器（ＤＡＱ）及び任意波形発生器（ＡＷＧ）を制御することができる。ここで、デジタル収集器（ＤＡＱ）の数量及び任意波形発生器（ＡＷＧ）の数量は測定制御する必要がある量子ビットの数及びチップ構造によって決められる。たとえば、５６ビットをサポートするＧｍｏｎを必要とし、１８個の任意波形発生器（ＡＷＧ）、２個のデジタル収集器（ＤＡＱ）及び１つの量子制御プロセッサ（ＱＣＰ）を必要とする。

図２に示される量子測定制御システムに基づいて、各モジュールの異なるアナログデジタル変換（ＡＤＣ）チャネルの出力箇所でのデータと、異なるデジタルアナログ変換（ＤＡＣ）チャネルの出力箇所での波形とを同期することによって、モジュール間の複数のチャネルの異なるデータ、又は波形を同期して保持する必要がある集積システムは、設計者が臨んでいる課題である。通常、同期機能は以下の３つの状況を満たす必要がある。第一の状況は、システムにおけるすべてのアナログデジタル変換（ＡＤＣ）チャネルは複数の入力を同時にサンプリングするか、又は相互間の既知の位相関係で入力をサンプリングする必要があることである。第二の状況は、システムにおけるすべてのデジタルアナログ変換（ＤＡＣ）チャネルは波形を同時に出力するか、又は異なるチャネル間の波形が既知の固定位相を保持する必要があることである。第三の状況は、システムにおけるアナログデジタル変換（ＡＤＣ）チャネルとデジタルアナログ変換（ＤＡＣ）チャネルは相互間の既知の固定位相で入力をサンプリングする必要があることである。

これに基づき、本願はクロック同期システムをさらに提供している。上記システムを採用し、同期手段を使用して異なるモジュールを時系列的に１つの有機体とする。以下、本願におけるクロック同期システムを紹介する。図３に参照されるように、本願の実施例におけるクロック同期システムの１つの実施例の模式図である。図示のように、クロック同期システムは量子制御プロセッサ（ＱＣＰ）１０及びＮ個のデジタルアナログコンバータ２０を含み、各デジタルアナログコンバータ２０は周波数変換モジュール２０１及び信号同期モジュール２０２を含み、信号同期モジュール２０２は少なくとも１つのＤトリガー（ＤＦＦ）を含み、Ｎは１よりも大きい整数である。
量子制御プロセッサ（ＱＣＰ）１０は、グローバル同期信号、及びＮ個の基準クロック信号を生成することに用いられる。ここで、各基準クロック信号は１つのデジタルアナログコンバータ２０に対応する。
量子制御プロセッサ（ＱＣＰ）１０は、さらに、各デジタルアナログコンバータ２０における周波数変換モジュール２０１にグローバル同期信号、及び基準クロック信号を送信し、且つ信号同期モジュール２０２にグローバル同期信号を送信することに用いられる。
周波数変換モジュール２０１は、受信された基準クロック信号に対して周波数変換処理を行い、ターゲットクロック信号を取得し、且つ受信されたグローバル同期信号に基づいて信号同期命令を生成することに用いられる。
周波数変換モジュール２０１は、さらに、信号同期モジュール２０２に信号同期命令、及びターゲットクロック信号を送信することに用いられる。
信号同期モジュール２０２は、信号同期命令に応答して、グローバル同期信号に基づき、少なくとも１つのＤトリガーによってターゲットクロック信号に対して信号同期を行い、同期クロック信号を取得することに用いられる。

本実施例では、クロック同期システムはクロック同期が追加された量子測定制御システムである。ここで、Ｎ個のデジタルアナログコンバータは少なくとも１つの任意波形発生器（ＡＷＧ）及び少なくとも１つのデジタル収集器（ＤＡＱ）を含む。理解できるように、図３における１つのデジタルアナログコンバータは図２における任意波形発生器（ＡＷＧ）又はデジタル収集器（ＤＡＱ）に対応する。ここで、デジタルアナログコンバータにおける周波数変換モジュール及び信号同期モジュールは図２に示される任意波形発生器のフィールドプログラマブルゲートアレイチップ（ＡＷＧ ＦＰＧＡ）、又はデジタル収集器のフィールドプログラマブルゲートアレイチップ（ＤＡＱ ＦＰＧＡ））から独立する。

具体的には、量子制御プロセッサ（ＱＣＰ）は、クロックバッファ（ｃｌｏｃｋ ｂｕｆｆｅｒ）及びシステムオンチップフィールドプログラマブルゲートアレイチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ ＦＰＧＡ、ＳＯＣ ＦＰＧＡ）を含む。ここで、クロックバッファ（ｃｌｏｃｋ ｂｕｆｆｅｒ）の入力は１であり、出力はＮであれば、Ｎ個の基準クロック信号（ＲＥＦＣＬＫ）を出力することができる。従って、各デジタルアナログコンバータは１つの基準クロック信号と対応する。システムオンチップフィールドプログラマブルゲートアレイチップ（ＳＯＣ ＦＰＧＡ）はグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）を出力し、Ｎ個のデジタルアナログコンバータはいずれも統一したグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）を採用する。量子制御プロセッサ（ＱＣＰ）は各デジタルアナログコンバータにおける周波数変換モジュールにグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）及び対応する基準クロック信号を送信し、且つ信号同期モジュールにグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）を送信する。

任意の１つのデジタルアナログコンバータを例とすると、該デジタルアナログコンバータ内の周波数変換モジュールは受信された基準クロック信号に対して周波数変換処理を行い、異なるターゲットクロック信号を取得し、且つ受信されたグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）に基づいて信号同期命令を生成する。すると、周波数変換モジュールは信号同期モジュールに信号同期命令、及びターゲットクロック信号を送信し、信号同期モジュールは信号同期命令に応答して、グローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）に基づき、一段Ｄトリガー又は多段Ｄトリガーによって低ジッタのクロック信号にロックし、新しい低ジッタの同期信号を取得する。

本願の実施例では、クロック同期システムを提供している。上記システムを採用し、グローバル同期信号がデジタルアナログコンバータにおける信号同期モジュールに入った後に、１つ又は複数のＤトリガーによってグローバル同期信号を低ジッタの基準クロック信号に再ロックし、それにより準安定化状態の確率を低減させ、同期信号のジッタを減少させ、信号同期の精度を向上させる。

選択可能に、上記図３と対応する実施例を基礎として、さらに図４に参照されるように、図４は本願の実施例における多段Ｄトリガーに基づき信号処理を実現する１つの模式図である。図３及び図４と併せて参照すると、本願の実施例により提供されたクロック同期システムの別の選択可能な実施例では、信号同期モジュール２０２は第１Ｄトリガー２０２１、第２Ｄトリガー２０２２及び第３Ｄトリガー２０２３を含む。ここで、第１Ｄトリガー２０２１は第２Ｄトリガー２０２２と連結されており、且つ第２Ｄトリガー２０２２は第３Ｄトリガー２０２３と連結されている。

本実施例では、信号同期モジュール中に多段Ｄトリガーを設置すると、準安定化状態の状況を低減させることができる。ここで、準安定化状態とは正常な実行の過程で、信号が一定時間内に安定した０又は１に達することができないという現象を指す。マルチクロック設計では、準安定化状態は不可避的である。従って、準安定化状態の発生及び伝播を減少させて、準安定化状態の悪影響を除去する必要がある。準安定化状態の出力は安定する前にグリッチ、発振又は固定のある電圧値である可能性がある。従って、準安定化状態により論理的な誤判断を引き起こすことに加えて、０～１の間の中間電圧値を出力するとさらに次の段に準安定化状態の発生をもたらす（すなわち準安定化状態の伝播を引き起こす）。

これに基づき、信号同期モジュール中に多段Ｄトリガーが設置される。理解の便宜上、再び図４に参照されるように、図示のように、外部から入力された信号はグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）及び周波数変換モジュールにより出力されたターゲットクロック信号である。第１Ｄトリガー、第２Ｄトリガー及び第３Ｄトリガーでは、グローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）を採用してターゲットクロック信号を同期し、それにより同期クロック信号を出力する。

そして、本願の実施例では、クロック同期システムを提供している。上記システムを採用し、信号同期モジュール中に複数のＤトリガーを設置し、上記構造を採用し、第１Ｄトリガーが非同期入力をサンプリングした後に、許容される出力に発生した準安定化状態は１つの周期に達する可能性があり、この周期内に、準安定化状態の特性が弱まる。同様に、第２Ｄトリガー及び第３Ｄトリガーも準安定化状態の確率を弱める。従って、三段ＤＦＦによって非同期信号の準安定化状態の確率を大幅に低減させることができる。

選択可能に、上記図３と対応する実施例を基礎として、さらに図５に参照されるように、図５は本願の実施例におけるクロック同期システムに基づく１つの任意波形発生器の構造模式図である。図３及び図５と併せて参照すると、本願の実施例により提供されたクロック同期システムの別の選択可能な実施例では、Ｎ個のデジタルアナログコンバータ２０は任意波形発生器（ＡＷＧ）を含む。任意波形発生器（ＡＷＧ）はデジタルアナログコンバータ２０に属し、任意波形発生器（ＡＷＧ）はデジタルアナログ変換（ＤＡＣ）チャネル２０３を含む。周波数変換モジュール２０１は第１周波数変換ユニット２０１１及び第２周波数変換ユニット２０１２を含み、信号同期モジュール２０２は第１同期ユニット２０２１及び第２同期ユニット２０２２を含む。第１同期ユニット２０２１は少なくとも１つのＤトリガーを含み、第２同期ユニット２０２２は少なくとも１つのＤトリガーを含む。
第１周波数変換ユニット２０１１は、受信された基準クロック信号に対して周波数変換処理を行い、第１周波数クロックサブ信号を取得し、且つ受信されたグローバル同期信号に基づいて第１同期命令を生成することに用いられる。ここで、第１周波数クロックサブ信号はターゲットクロック信号に含まれ、第１同期命令は信号同期命令に含まれる。
第１周波数変換ユニット２０１１は、さらに、第１同期ユニット２０２１に第１同期命令、及び第１周波数クロックサブ信号を送信することに用いられる。
第１同期ユニット２０２１は、第１同期命令に応答して、グローバル同期信号に基づき、第１同期ユニット２０２１が含む少なくとも１つのＤトリガーによって第１周波数クロックサブ信号に対して信号同期を行い、第１同期クロックサブ信号を取得することに用いられる。ここで、第１同期クロックサブ信号は同期クロック信号に含まれる。
第１同期ユニット２０２１は、さらに、第２周波数変換ユニット２０１２に第１同期クロックサブ信号を送信することに用いられる。
第２周波数変換ユニット２０１２は、受信された第１同期クロックサブ信号に対して周波数変換、及び遅延処理を行い、第２周波数クロックサブ信号を取得し、且つ受信されたグローバル同期信号に基づいて第２同期命令を生成することに用いられる。ここで、第２周波数クロックサブ信号はターゲットクロック信号に含まれ、第２同期命令は信号同期命令に含まれる。
第２周波数変換ユニット２０１２は、さらに、第２同期ユニット２０２２に第２同期命令、及び第２周波数クロックサブ信号を送信することに用いられる。
第２同期ユニット２０２２は、第２同期命令に応答して、グローバル同期信号に基づき、第２同期ユニット２０２２が含む少なくとも１つのＤトリガーによって第２周波数クロックサブ信号に対して信号同期を行い、第２同期クロックサブ信号を取得することに用いられる。ここで、第２同期クロックサブ信号は同期クロック信号に含まれる。
第２同期ユニット２０２２は、さらに、デジタルアナログ変換（ＤＡＣ）チャネル２０３に第２同期クロックサブ信号を送信することに用いられる。ここで、第２同期クロックサブ信号はデジタル信号である。
デジタルアナログ変換（ＤＡＣ）チャネル２０３は、第２同期クロックサブ信号をアナログ信号に変換することに用いられる。

本実施例では、デジタルアナログコンバータが含む任意波形発生器（ＡＷＧ）を例として、任意波形発生器（ＡＷＧ）中に第１周波数変換ユニット及び第２周波数変換ユニットを含む。ここで、第１周波数変換ユニットは具体的にフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）であってもよく、第２周波数変換ユニットは具体的に分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）であってもよい。これに基づき、信号同期モジュールは第１同期ユニット及び第２同期ユニットを含む。ここで、第１周波数変換ユニットは第１同期ユニットに内蔵されるか、又は、第１周波数変換ユニットは第１同期ユニットと通信接続を有するようにしてもよい。同様に、第２周波数変換ユニットは第２同期ユニットに内蔵されるか、又は、第２周波数変換ユニットは第２同期ユニットと通信接続を有するようにしてもよい。

具体的には、以下は、第１周波数変換ユニットがフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）であり、第２周波数変換ユニットが分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）である例を紹介する。紹介の便宜上、図６に参照されるように、図６は本願の実施例におけるクロック同期システムに基づく別の任意波形発生器の構造模式図である。図示のように、Ｘ個の任意波形発生器（ＡＷＧ）を含むと仮定し、各任意波形発生器（ＡＷＧ）は１つの基準クロック信号に対応し、すなわち合計でＸ個の基準クロック信号を有する。ここで、Ｘは１以上であってＮ未満の整数である。フェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）は受信された基準クロック信号に対して周波数変換処理を行い、第１周波数クロックサブ信号を取得し、且つ受信されたグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）に基づいて第１同期命令を生成する。次に、フェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）は第１同期ユニットに第１同期命令、及び第１周波数クロックサブ信号を送信する。第１同期ユニットは第１同期命令に応答して、Ｄトリガーによりグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）を採用して第１周波数クロックサブ信号に対して信号同期を行い、それにより第１同期クロックサブ信号を出力する。

第１同期ユニットは分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）に第１同期クロックサブ信号を送信し、分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）は受信された第１同期クロックサブ信号に対して周波数変換、及び遅延処理を行い、第２周波数クロックサブ信号を取得し、且つ受信されたグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）に基づいて第２同期命令を生成する。次に、分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）は第２同期ユニットに第２同期命令、及び第２周波数クロックサブ信号を送信する。第２同期ユニットは第２同期命令に応答して、Ｄトリガーによりグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）を採用して第２周波数クロックサブ信号に対して信号同期を行い、それにより第２同期クロックサブ信号を出力する。

最終的に、第２同期ユニットはデジタルアナログ変換（ＤＡＣ）チャネルに第２同期クロックサブ信号を送信し、第２同期クロックサブ信号はデジタル信号である。ここで、図６に示される各分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）は４つのデジタルアナログ変換（ＤＡＣ）チャネルに対応し、各デジタルアナログ変換（ＤＡＣ）チャネルは２つの入力を有する。デジタルアナログ変換（ＤＡＣ）チャネルにより第２同期クロックサブ信号をアナログ信号に変換する。

なお、フェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）に対して、Ｄトリガーの入力はグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）であり、ターゲットクロック信号は電圧制御発振器（ＶＣＯ）の出力クロックである。分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）に対して、ターゲットクロック信号は入力されたクロックであり、一段Ｄトリガー又は多段Ｄトリガーを通過した後に、新しい同期クロック信号を発生させ、内部ディストリビューターの出力を同期することに用いられる。

再び、本願の実施例では、クロック同期システムを提供している。上記システムを採用し、各デジタルアナログ変換（ＤＡＣ）チャネルの出力側に配置可能な第２周波数変換ユニット、すなわち分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）を増設することで、各デジタルアナログ変換（ＤＡＣ）チャネルにより出力された信号の位相を独立して調整可能にし、プリント回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ、ＰＣＢ）配線及びデバイスの差異によるチャネル間の位相偏差を減少させる。

選択可能に、上記図３と対応する実施例を基礎として、さらに図７に参照されるように、図７は本願の実施例におけるクロック同期システムに基づく別の任意波形発生器の構造模式図である。図３及び図７と併せて参照すると、本願の実施例により提供されたクロック同期システムの別の選択可能な実施例では、任意波形発生器はさらにフィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）２０４を含む。
第２同期ユニット２０２２は、さらに、フィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）２０４に第２同期クロック信号を送信することに用いられる。
フィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）２０４は、第２同期クロック信号に基づいて、デジタルアナログ変換（ＤＡＣ）チャネル２０３にデータ信号を送信することに用いられる。

本実施例では、デジタルアナログコンバータが含む任意波形発生器（ＡＷＧ）を例として、任意波形発生器（ＡＷＧ）中に第１周波数変換ユニット及び第２周波数変換ユニットを含む。ここで、第１周波数変換ユニットは具体的にフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）であってもよく、第２周波数変換ユニットは具体的に分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）であってもよい。これに基づき、信号同期モジュールは第１同期ユニット及び第２同期ユニットを含む。ここで、第１周波数変換ユニットは第１同期ユニットに内蔵されるか、又は、第１周波数変換ユニットは第１同期ユニットと通信接続を有するようにしてもよい。同様に、第２周波数変換ユニットは第２同期ユニットに内蔵されるか、又は、第２周波数変換ユニットは第２同期ユニットと通信接続を有するようにしてもよい。

これに基づき、以下は、第１周波数変換ユニットがフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）であり、第２周波数変換ユニットが分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）であることを例として紹介する。紹介の便宜上、再び図６に参照されるように、図６は本願の実施例におけるクロック同期システムに基づく別の任意波形発生器の構造模式図である。図示のように、第２同期ユニットはさらにフィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）に周波数変換後の第２同期クロック信号を送信でき、フィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）は第２同期クロック信号に基づき、現在クロック同期が既に完了したと決定し、すると、デジタルアナログ変換（ＤＡＣ）チャネルにデータ信号を送信する。

さらに、本願の実施例では、クロック同期システムを提供している。上記システムを採用し、分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）は周波数変換処理を実現することができる。従って、さらにフィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）に周波数変換後の信号を送信することができ、他のデバイスを設置して周波数変換処理を行う必要がなく、集積化の効果が強化する。

選択可能に、上記図３と対応する実施例を基礎として、さらに図８に参照されるように、図８は本願の実施例におけるクロック同期システムに基づく１つのデジタル収集器の構造模式図である。図３及び図８と併せて参照すると、本願の実施例により提供されたクロック同期システムの別の選択可能な実施例では、Ｎ個のデジタルアナログコンバータ２０はデジタル収集器（ＤＡＱ）を含む。デジタル収集器（ＤＡＱ）はデジタルアナログコンバータ２０に属し、デジタル収集器（ＤＡＱ）はアナログデジタル変換（ＡＤＣ）チャネル２０５を含む。周波数変換モジュール２０１は第３周波数変換ユニット２０１３及び第４周波数変換ユニット２０１４を含み、信号同期モジュール２０２は第３同期ユニット２０２３及び第４同期ユニット２０２４を含む。第３同期ユニット２０２３は少なくとも１つのＤトリガーを含み、第４同期ユニット２０２４は少なくとも１つのＤトリガーを含む。
第３周波数変換ユニット２０１３は、受信された基準クロック信号に対して周波数変換処理を行い、第３周波数クロックサブ信号を取得し、且つ受信されたグローバル同期信号に基づいて第３同期命令を生成することに用いられる。ここで、第３周波数クロックサブ信号はターゲットクロック信号に含まれ、第３同期命令は信号同期命令に含まれる。
第３周波数変換ユニット２０１３は、さらに、第３同期ユニットに第３同期命令、及び第３周波数クロックサブ信号を送信することに用いられる。
第３同期ユニット２０２３は、第３同期命令に応答して、グローバル同期信号に基づき、第３同期ユニット２０２３が含む少なくとも１つのＤトリガーによって第３周波数クロックサブ信号に対して信号同期を行い、第３同期クロックサブ信号を取得することに用いられる。ここで、第３同期クロックサブ信号は同期クロック信号に含まれる。
第３同期ユニット２０２３は、さらに、第４周波数変換ユニット２０２４に第３同期クロックサブ信号を送信することに用いられる。
第４周波数変換ユニット２０１４は、受信された第３同期クロックサブ信号に対して周波数変換、及び遅延処理を行い、第４周波数クロックサブ信号を取得し、且つ受信されたグローバル同期信号に基づいて第４同期命令を生成することに用いられる。ここで、第４周波数クロックサブ信号はターゲットクロック信号に含まれ、第４同期命令は信号同期命令に含まれる。
第４周波数変換ユニット２０１４は、さらに、第４同期ユニット２０２４に第４同期命令、及び第４周波数クロックサブ信号を送信することに用いられる。
第４同期ユニット２０２４は、第４同期命令に応答して、グローバル同期信号に基づき、第４同期ユニット２０２４が含む少なくとも１つのＤトリガーによって第４周波数クロックサブ信号に対して信号同期を行い、第４同期クロックサブ信号を取得することに用いられる。ここで、第４同期クロックサブ信号は同期クロック信号に含まれる。
第４同期ユニット２０２４は、さらに、アナログデジタル変換（ＡＤＣ）チャネル２０５に第４同期クロックサブ信号を送信することに用いられる。ここで、第４同期クロックサブ信号はアナログ信号である。
アナログデジタル変換（ＡＤＣ）チャネル２０５は、第４同期クロックサブ信号をデジタル信号に変換することに用いられる。

本実施例では、デジタルアナログコンバータが含むデジタル収集器（ＤＡＱ）を例として、デジタル収集器（ＤＡＱ）中に第３周波数変換ユニット及び第４周波数変換ユニットを含む。ここで、第３周波数変換ユニットは具体的にフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）であってもよく、第４周波数変換ユニットは具体的に分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）であってもよい。これに基づき、信号同期モジュールは第３同期ユニット及び第４同期ユニットを含む。ここで、第３周波数変換ユニットは第３同期ユニットに内蔵されるか、又は、第３周波数変換ユニットは第３同期ユニットと通信接続を有するようにしてもよく、同様に、第４周波数変換ユニットは第４同期ユニットに内蔵されるか、又は、第４周波数変換ユニットは第４同期ユニットと通信接続を有するようにしてもよい。

具体的には、以下は、第３周波数変換ユニットがフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）であり、第４周波数変換ユニットが分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）であることを例として紹介する。紹介の便宜上、図９に参照されるように、図９は本願の実施例におけるクロック同期システムに基づく別のデジタル収集器の構造模式図である。図示のように、Ｙ個のデジタル収集器（ＤＡＱ）を含むと仮定し、各デジタル収集器（ＤＡＱ）は１つの基準クロック信号に対応し、すなわち合計でＹ個の基準クロック信号を有する。ここで、Ｙは１以上であってＮ未満の整数である。フェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）は受信された基準クロック信号に対して周波数変換処理を行い、第３周波数クロックサブ信号を取得し、且つ受信されたグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）に基づいて第３同期命令を生成する。次に、フェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）は第３同期ユニットに第３同期命令、及び第３周波数クロックサブ信号を送信する。第３同期ユニットは第３同期命令に応答して、Ｄトリガーによりグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）を採用して第３周波数クロックサブ信号に対して信号同期を行い、それにより第３同期クロックサブ信号を出力する。

第３同期ユニットは分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）に第３同期クロックサブ信号を送信し、分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）は受信された第３同期クロックサブ信号に対して周波数変換、及び遅延処理を行い、第４周波数クロックサブ信号を取得し、且つ受信されたグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）に基づいて第４同期命令を生成する。次に、分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）は第４同期ユニットに第４同期命令、及び第４周波数クロックサブ信号を送信する。第４同期ユニットは第４同期命令に応答して、Ｄトリガーによりグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）を採用して第４周波数クロックサブ信号に対して信号同期を行い、それにより第４同期クロックサブ信号を出力する。

最終的に、第４同期ユニットはアナログデジタル変換（ＡＤＣ）チャネルに第４同期クロックサブ信号を送信し、第４同期クロックサブ信号はアナログ信号である。ここで、図９に示される各分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）は４つのアナログデジタル変換（ＡＤＣ）チャネルに対応し、各アナログデジタル変換（ＡＤＣ）チャネルは２つの入力を有する。アナログデジタル変換（ＡＤＣ）チャネルにより第４同期クロックサブ信号をデジタル信号に変換する。

なお、フェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）に対して、Ｄトリガーの入力はグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）であり、ターゲットクロック信号は電圧制御発振器（ＶＣＯ）の出力クロックである。分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）に対して、ターゲットクロック信号は入力されたクロックであり、一段Ｄトリガー又は多段Ｄトリガーを通過した後に、新しい同期クロック信号を発生させて、内部ディストリビューターの出力を同期することに用いられる。

再び、本願の実施例では、クロック同期システムを提供している。上記システムを採用し、各アナログデジタル変換（ＡＤＣ）チャネルの出力側に配置可能な第４周波数変換ユニット、すなわち分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）を増設することで、各アナログデジタル変換（ＡＤＣ）チャネルにより出力された信号の位相を独立して調整可能にし、プリント回路基板（ＰＣＢ）配線及びデバイスの差異によるチャネル間の位相偏差を減少させる。

選択可能に、上記図３と対応する実施例を基礎として、さらに図１０に参照されるように、図１０は本願の実施例におけるクロック同期システムに基づく別のデジタル収集器の構造模式図である。図３及び図１０と併せて参照すると、本願の実施例により提供されたクロック同期システムの別の選択可能な実施例では、デジタル収集器はさらにフィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）２０６を含む。
第４同期ユニット２０２４は、さらに、フィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）２０６に第４同期クロックサブ信号を送信することに用いられる。
フィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）２０６は、第４同期クロックサブ信号に基づいて、アナログデジタル変換（ＡＤＣ）チャネル２０５が送信したデータ信号を受信することに用いられる。

本実施例では、デジタルアナログコンバータが含むデジタル収集器（ＤＡＱ）を例として、デジタル収集器（ＤＡＱ）中に第３周波数変換ユニット及び第４周波数変換ユニットを含む。ここで、第３周波数変換ユニットは具体的にフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）であってもよく、第４周波数変換ユニットは具体的に分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）であってもよい。これに基づき、信号同期モジュールは第３同期ユニット及び第４同期ユニットを含む。ここで、第３周波数変換ユニットは第３同期ユニットに内蔵されるか、又は、第３周波数変換ユニットは第３同期ユニットと通信接続を有するようにしてもよい。同様に、第４周波数変換ユニットは第４同期ユニットに内蔵されるか、又は、第４周波数変換ユニットは第４同期ユニットと通信接続を有するようにしてもよい。

これに基づき、以下は、第３周波数変換ユニットがフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）であり、第４周波数変換ユニットが分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）であることを例として紹介する。紹介の便宜上、再び図１０に参照されるように、図１０は本願の実施例におけるクロック同期システムに基づく別のデジタル収集器の構造模式図である。図示のように、第４同期ユニットはさらにフィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）に周波数変換後の第４同期クロック信号を送信することができ、フィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）は第４同期クロック信号に基づき、現在クロック同期がすでに完了したと決定し、すると、アナログデジタル変換（ＡＤＣ）チャネルにより送信されたデータ信号を受信することができる。

さらに、本願の実施例では、クロック同期システムを提供している。上記システムを採用し、分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）は周波数変換処理を実現することができる。従って、さらにフィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）に周波数変換後の信号を送信することができ、他のデバイスを設置して周波数変換処理を行う必要がなく、集積化の効果が強化する。

上記実施例と併せて参照すると、図１１に参照されるように、図１１は本願の実施例におけるクロック同期システムに基づく別の構造模式図である。図示のように、具体的には、量子制御プロセッサ（ＱＣＰ）によりフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）に基準クロック信号を送信する。次に新しい周波数クロックを発生させる。次に分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）によって分周及び遅延調節を行う。最終的にデジタルアナログ変換（ＤＡＣ）チャネル、アナログデジタル変換（ＡＤＣ）チャネル及びフィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）に入力する。量子制御プロセッサ（ＱＣＰ）によりグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）を任意波形発生器（ＡＷＧ）における電圧制御発振器（ＰＬＬ／ＶＣＯ）及び分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）に割り当て、且つ量子制御プロセッサ（ＱＣＰ）によりグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）をデジタル収集器（ＤＡＱ）における電圧制御発振器（ＰＬＬ／ＶＣＯ）及び分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）に割り当て、それにより対応する信号同期モジュールを駆動する。

なお、図１１に示されるクロック同期システムに基づき、各部分の動作方式及び信号伝達方向は既に上記実施例において紹介されたため、ここでは詳細な説明は省略する。

選択可能に、上記図３と対応する実施例を基礎として、さらに図１２に参照されるように、図１２は本願の実施例におけるクロック同期システムに基づく別の任意波形発生器の構造模式図である。図３及び図１２と併せて参照すると、本願の実施例により提供されたクロック同期システムの別の選択可能な実施例では、Ｎ個のデジタルアナログコンバータ２０は任意波形発生器（ＡＷＧ）を含む。任意波形発生器（ＡＷＧ）はデジタルアナログコンバータ２０に属し、任意波形発生器（ＡＷＧ）はデジタルアナログ変換（ＤＡＣ）チャネル２０３を含む。周波数変換モジュール２０１は第５周波数変換ユニット２０１５を含み、信号同期モジュール２０２は第５同期ユニット２０２５を含み、第５同期ユニット２０２５は少なくとも１つのＤトリガーを含む。
第５周波数変換ユニット２０１５は、受信された基準クロック信号に対して周波数変換、及びフェーズロックループ処理を行い、第５周波数クロックサブ信号を取得し、且つ受信されたグローバル同期信号に基づいて第５同期命令を生成することに用いられる。ここで、第５周波数クロックサブ信号はターゲットクロック信号に含まれ、第５同期命令は信号同期命令に含まれる。
第５周波数変換ユニット２０１５は、さらに、第５同期ユニット２０２５に第５同期命令、及び第５周波数クロックサブ信号を送信することに用いられる。
第５同期ユニット２０２５は、第５同期命令に応答して、グローバル同期信号に基づき、第５同期ユニット２０２５が含む少なくとも１つのＤトリガーによって第５周波数クロックサブ信号に対して信号同期を行い、第５同期クロックサブ信号を取得することに用いられる。ここで、第５同期クロックサブ信号は同期クロック信号に含まれる。
第５同期ユニット２０２５は、さらに、デジタルアナログ変換（ＤＡＣ）チャネル２０３に第５同期クロックサブ信号を送信することに用いられる。ここで、第５同期クロックサブ信号はデジタル信号である。
デジタルアナログ変換（ＤＡＣ）チャネル２０３は、第５同期クロックサブ信号をアナログ信号に変換することに用いられる。

本実施例では、デジタルアナログコンバータが含む任意波形発生器（ＡＷＧ）を例として、任意波形発生器（ＡＷＧ）中に第５同期ユニットを含む。ここで、第５同期ユニットは具体的にフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）であってもよい。これに基づき、信号同期モジュールは第５同期ユニットを含む。ここで、第５周波数変換ユニットは第５同期ユニットに内蔵されるか、又は、第５周波数変換ユニットは第５同期ユニットと通信接続を有するようにしてもよい。

具体的には、以下は、第５同期ユニットがフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）であることを例として紹介する。紹介の便宜上、図１３に参照されるように、図１３は本願の実施例におけるクロック同期システムに基づく別の任意波形発生器の構造模式図である。図示のように、Ｘ個の任意波形発生器（ＡＷＧ）を含むと仮定し、各任意波形発生器（ＡＷＧ）は１つの基準クロック信号に対応し、すなわち合計でＸ個の基準クロック信号を有する。ここで、Ｘは１以上であってＮ未満の整数である。フェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）は受信された基準クロック信号に対して周波数変換処理を行い、第５周波数クロックサブ信号を取得し、且つ受信されたグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）に基づいて第５同期命令を生成する。次に、フェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）は第５同期ユニットに第５同期命令、及び第５周波数クロックサブ信号を送信する。第５同期ユニットは第５同期命令に応答して、Ｄトリガーによりグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）を採用して第５周波数クロックサブ信号に対して信号同期を行い、それにより第５同期クロックサブ信号を出力する。

第５同期ユニットはデジタルアナログ変換（ＤＡＣ）チャネルに第５同期クロックサブ信号を送信し、第５同期クロックサブ信号はデジタル信号である。ここで、図１３に示される各第５同期ユニットは４つのデジタルアナログ変換（ＤＡＣ）チャネルに対応し、各デジタルアナログ変換（ＤＡＣ）チャネルは２つの入力を有する。デジタルアナログ変換（ＤＡＣ）チャネルにより第５同期クロックサブ信号をアナログ信号に変換する。

なお、フェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）に対して、Ｄトリガーの入力はグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）であり、ターゲットクロック信号は電圧制御発振器（ＶＣＯ）の出力クロックである。

再び、本願の実施例では、クロック同期システムを提供している。上記システムを採用し、各デジタルアナログ変換（ＤＡＣ）チャネルの出力側に若干のフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）を増設し、分周処理を実現することに用いられ、それにより信号周波数の調整目的を達成し、クロック同期に実現可能な実現方式を提供する。

選択可能に、上記図３と対応する実施例を基礎として、さらに図１４に参照されるように、図１４は本願の実施例におけるクロック同期システムに基づく別の任意波形発生器の構造模式図である。図３及び図１４と併せて参照すると、本願の実施例により提供されたクロック同期システムの別の選択可能な実施例では、任意波形発生器はさらにフィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）２０７を含み、周波数変換モジュール２０１はさらに第６周波数変換ユニット２０１６を含み、信号同期モジュール２０２はさらに第６同期ユニット２０２６を含み、第６同期ユニット２０２６は少なくとも１つのＤトリガーを含む。
第６周波数変換ユニット２０１６は、受信された基準クロック信号に対して周波数変換、及びフェーズロックループ処理を行い、第６周波数クロックサブ信号を取得し、且つ受信されたグローバル同期信号に基づいて第６同期命令を生成することに用いられる。ここで、第６周波数クロックサブ信号はターゲットクロック信号に含まれ、第６同期命令は信号同期命令に含まれる。
第６周波数変換ユニット２０１６は、さらに、第６同期ユニット２０２６に第６同期命令、及び第６周波数クロックサブ信号を送信することに用いられる。
第６同期ユニット２０２６は、第６同期命令に応答して、グローバル同期信号に基づき、第６同期ユニット２０１６が含む少なくとも１つのＤトリガーによって第６周波数クロックサブ信号に対して信号同期を行い、第６同期クロックサブ信号を取得することに用いられる。ここで、第６同期クロックサブ信号は同期クロック信号に含まれる。
第６同期ユニット２０２６は、さらに、フィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）２０７に第６同期クロック信号を送信することに用いられる。
フィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）２０７は、第６同期クロック信号に基づいて、デジタルアナログ変換（ＤＡＣ）チャネル２０３にデータ信号を送信することに用いられる。

本実施例では、デジタルアナログコンバータが含む任意波形発生器（ＡＷＧ）を例として、任意波形発生器（ＡＷＧ）中に第５同期ユニット及び第６同期ユニットを含む。ここで、第５同期ユニット及び第６同期ユニットは具体的にフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）であってもよい。これに基づき、信号同期モジュールは第５同期ユニット及び第６同期ユニットを含む。ここで、第５周波数変換ユニットは第５同期ユニットに内蔵されるか、又は、第５周波数変換ユニットは第５同期ユニットと通信接続を有するようにしてもよい。同様に、第６周波数変換ユニットは第６同期ユニットに内蔵されるか、又は、第６周波数変換ユニットは第６同期ユニットと通信接続を有するようにしてもよい。

具体的には、以下は、第５同期ユニット及び第６同期ユニットがいずれもフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）であることを例として紹介する。紹介の便宜上、再び図１３に参照されるように、図１３は本願の実施例におけるクロック同期システムに基づく別の任意波形発生器の構造模式図である。図示のように、Ｘ個の任意波形発生器（ＡＷＧ）を含むと仮定し、各任意波形発生器（ＡＷＧ）は１つの基準クロック信号に対応し、すなわち合計でＸ個の基準クロック信号を有する。ここで、Ｘは１以上であってＮ未満の整数である。上記実施例から明らかなように、第５同期ユニットと対応するフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）は受信された基準クロック信号に対して周波数変換処理を行い、第５周波数クロックサブ信号を取得し、且つ受信されたグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）に基づいて第５同期命令を生成する。次に、第５同期ユニットと対応するフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）は第５同期ユニットに第５同期命令、及び第５周波数クロックサブ信号を送信する。第５同期ユニットは第５同期命令に応答して、Ｄトリガーによりグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）を採用して第５周波数クロックサブ信号に対して信号同期を行い、それにより第５同期クロックサブ信号を出力する。

同様に、第６同期ユニットと対応するフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）は受信された基準クロック信号に対して周波数変換処理を行い、第６周波数クロックサブ信号を取得し、且つ受信されたグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）に基づいて第６同期命令を生成する。次に、第６同期ユニットと対応するフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）は第６同期ユニットに第６同期命令、及び第６周波数クロックサブ信号を送信する。第６同期ユニットは第６同期命令に応答して、Ｄトリガーによりグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）を採用して第６周波数クロックサブ信号に対して信号同期を行い、それにより第６同期クロックサブ信号を出力する。

なお、第５同期クロックサブ信号と第６同期クロックサブ信号は異なる周波数を有する。ここで、第５同期ユニットはデジタルアナログ変換（ＤＡＣ）チャネルに第５同期クロックサブ信号を送信し、第５同期クロックサブ信号はデジタル信号である。第６同期ユニットはフィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）に第６同期クロックサブ信号を送信し、フィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）は第６同期クロック信号に基づき、現在クロック同期がすでに完了したと決定し、すると、デジタルアナログ変換（ＤＡＣ）チャネルにデータ信号を送信する。

さらに、本願の実施例では、クロック同期システムを提供している。上記システムを採用し、複数のフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）を採用して周波数変換処理を実現する。従って、さらにフィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）に周波数変換後の信号を送信することができ、それにより手段の実行可能性及び操作可能性が向上する。

選択可能に、上記図３と対応する実施例を基礎として、さらに図１５に参照されるように、図１５は本願の実施例におけるクロック同期システムに基づく別のデジタル収集器の構造模式図である。図３及び図１５と併せて参照すると、本願の実施例により提供されたクロック同期システムの別の選択可能な実施例では、Ｎ個のデジタルアナログコンバータ２０はデジタル収集器（ＤＡＱ）を含む。デジタル収集器（ＤＡＱ）はデジタルアナログコンバータ２０に属し、デジタル収集器（ＤＡＱ）はアナログデジタル変換（ＡＤＣ）チャネル２０５を含む。周波数変換モジュール２０１は第７周波数変換ユニット２０１７を含み、信号同期モジュール２０２は第７同期ユニット２０２７を含み、第７同期ユニット２０２７は少なくとも１つのＤトリガーを含む。
第７周波数変換ユニット２０１７は、受信された基準クロック信号に対して周波数変換、及びフェーズロックループ処理を行い、第７周波数クロックサブ信号を取得し、且つ受信されたグローバル同期信号に基づいて第７同期命令を生成することに用いられる。ここで、第７周波数クロックサブ信号はターゲットクロック信号に含まれ、第７同期命令は信号同期命令に含まれる。
第７周波数変換ユニット２０１７は、さらに、第７同期ユニット２０２７に第７同期命令、及び第７周波数クロックサブ信号を送信することに用いられる。
第７同期ユニット２０２７は、第７同期命令に応答して、グローバル同期信号に基づき、第７同期ユニット２０２７が含む少なくとも１つのＤトリガーによって第７周波数クロックサブ信号に対して信号同期を行い、第７同期クロックサブ信号を取得することに用いられる。ここで、第７同期クロックサブ信号は同期クロック信号に含まれる。
第７同期ユニット２０２７は、さらに、アナログデジタル変換（ＡＤＣ）チャネル２０５に第７同期クロックサブ信号を送信することに用いられる。ここで、第７同期クロックサブ信号はアナログ信号である。
アナログデジタル変換（ＡＤＣ）チャネル２０５は、第７同期クロックサブ信号をデジタル信号に変換することに用いられる。

本実施例では、デジタルアナログコンバータが含むデジタル収集器（ＤＡＱ）を例として、デジタル収集器（ＤＡＱ）中に第７同期ユニットを含む。ここで、第７同期ユニットは具体的にフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）であってもよい。これに基づき、信号同期モジュールは第７同期ユニットを含む。ここで、第７周波数変換ユニットは第７同期ユニットに内蔵されるか、又は、第７周波数変換ユニットは第７同期ユニットと通信接続を有するようにしてもよい。

具体的には、以下は、第７同期ユニットがフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）であることを例として紹介する。紹介の便宜上、図１６に参照されるように、図１６は本願の実施例におけるクロック同期システムに基づく別のデジタル収集器の構造模式図である。図示のように、Ｙ個のデジタル収集器（ＤＡＱ）を含むと仮定し、各デジタル収集器（ＤＡＱ）は１つの基準クロック信号に対応し、すなわち合計でＹ個の基準クロック信号を有する。ここで、Ｙは１以上であってＮ未満の整数である。フェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）は受信された基準クロック信号に対して周波数変換処理を行い、第７周波数クロックサブ信号を取得し、且つ受信されたグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）に基づいて第７同期命令を生成する。次に、フェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）は第７同期ユニットに第７同期命令、及び第７周波数クロックサブ信号を送信する。第７同期ユニットは第７同期命令に応答して、Ｄトリガーによりグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）を採用して第７周波数クロックサブ信号に対して信号同期を行い、それにより第７同期クロックサブ信号を出力する。

第７同期ユニットはアナログデジタル変換（ＡＤＣ）チャネルに第７同期クロックサブ信号を送信し、第７同期クロックサブ信号はデジタル信号である。ここで、図１６に示される各第７同期ユニットは４つのアナログデジタル変換（ＡＤＣ）チャネルに対応し、各アナログデジタル変換（ＡＤＣ）チャネルは２つの入力を有する。アナログデジタル変換（ＡＤＣ）チャネルにより第７同期クロックサブ信号をアナログ信号に変換する。

なお、フェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）に対して、Ｄトリガーの入力はグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）であり、ターゲットクロック信号は電圧制御発振器（ＶＣＯ）の出力クロックである。

再び、本願の実施例では、クロック同期システムを提供している。上記システムを採用し、各アナログデジタル変換（ＡＤＣ）チャネルの出力側に若干のフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）を増設し、分周処理を実現することに用いられ、それにより信号周波数の調整の目的を達成し、クロック同期に実現可能な実現方式を提供する。

選択可能に、上記図３と対応する実施例を基礎として、さらに図１７に参照されるように、図１７は本願の実施例におけるクロック同期システムに基づく別のデジタル収集器の構造模式図である。図３及び図１７と併せて参照すると、本願の実施例により提供されたクロック同期システムの別の選択可能な実施例では、デジタル収集器はさらにフィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）２０８を含み、周波数変換モジュール２０１は第８周波数変換ユニット２０１８を含み、信号同期モジュール２０２は第８同期ユニット２０２８を含み、第８同期ユニット２０２８は少なくとも１つのＤトリガーを含む。
第８周波数変換ユニット２０１８は、受信された基準クロック信号に対して周波数変換、及びフェーズロックループ処理を行い、第８周波数クロックサブ信号を取得し、且つ受信されたグローバル同期信号に基づいて第８同期命令を生成することに用いられる。ここで、第８周波数クロックサブ信号はターゲットクロック信号に含まれ、第８同期命令は信号同期命令に含まれる。
第８周波数変換ユニット２０１８は、さらに、第８同期ユニット２０２８に第８同期命令、及び第８周波数クロックサブ信号を送信することに用いられる。
第８同期ユニット２０２８は、第８同期命令に応答して、グローバル同期信号に基づき、第８同期ユニット２０２８が含む少なくとも１つのＤトリガーによって第８周波数クロックサブ信号に対して信号同期を行い、第８同期クロックサブ信号を取得することに用いられる。ここで、第８同期クロックサブ信号は同期クロック信号に含まれる。
第８同期ユニット２０２８は、さらに、フィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）２０８に第８同期クロックサブ信号を送信することに用いられる。
フィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）２０８は、第８同期クロックサブ信号に基づいて、アナログデジタル変換（ＡＤＣ）２０５チャネルが送信したデータ信号を受信することに用いられる。

本実施例では、デジタルアナログコンバータが含むデジタル収集器（ＤＡＱ）を例として、デジタル収集器（ＤＡＱ）中に第７同期ユニット及び第８同期ユニットを含む。ここで、第７同期ユニット及び第８同期ユニットは具体的にフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）であってもよい。これに基づき、信号同期モジュールは第７同期ユニット及び第８同期ユニットを含む。ここで、第７周波数変換ユニットは第７同期ユニットに内蔵されるか、又は、第７周波数変換ユニットは第７同期ユニットと通信接続を有するようにしてもよい。同様に、第８周波数変換ユニットは第８同期ユニットに内蔵されるか、又は、第８周波数変換ユニットは第８同期ユニットと通信接続を有するようにしてもよい。

具体的には、以下は、第７同期ユニット及び第８同期ユニットがいずれもフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）であることを例として紹介する。紹介の便宜上、再び図１６に参照されるように、図１６は本願の実施例におけるクロック同期システムに基づく別の任意波形発生器の構造模式図である。図示のように、Ｙ個のデジタル収集器（ＤＡＱ）を含むと仮定し、各デジタル収集器（ＤＡＱ）は１つの基準クロック信号に対応し、すなわち合計でＹ個の基準クロック信号を有する。ここで、Ｙは１以上であってＮ未満の整数である。上記実施例から明らかなように、第７同期ユニットと対応するフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）は受信された基準クロック信号に対して周波数変換処理を行い、第７周波数クロックサブ信号を取得し、且つ受信されたグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）に基づいて第７同期命令を生成する。次に、第７同期ユニットと対応するフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）は第７同期ユニットに第７同期命令、及び第７周波数クロックサブ信号を送信する。第７同期ユニットは第７同期命令に応答して、Ｄトリガーによりグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）を採用して第７周波数クロックサブ信号に対して信号同期を行い、それにより第７同期クロックサブ信号を出力する。

同様に、第８同期ユニットと対応するフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）は受信された基準クロック信号に対して周波数変換処理を行い、第８周波数クロックサブ信号を取得し、且つ受信されたグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）に基づいて第８同期命令を生成する。次に、第８同期ユニットと対応するフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）は第８同期ユニットに第８同期命令、及び第８周波数クロックサブ信号を送信する。第８同期ユニットは第８同期命令に応答して、Ｄトリガーによりグローバル同期信号（Ｓｙｎｃ＿ＧＬＢ）を採用して第８周波数クロックサブ信号に対して信号同期を行い、それにより第８同期クロックサブ信号を出力する。

なお、第７同期クロックサブ信号と第８同期クロックサブ信号は異なる周波数を有する。ここで、第７同期ユニットはアナログデジタル変換（ＡＤＣ）チャネルに第７同期クロックサブ信号を送信し、第７同期クロックサブ信号はデジタル信号である。第８同期ユニットはフィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）に第８同期クロックサブ信号を送信し、フィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）は第８同期クロック信号に基づき、現在クロック同期がすでに完了したと決定し、すると、アナログデジタル変換（ＡＤＣ）チャネルにデータ信号を送信する。

さらに、本願の実施例では、クロック同期システムを提供している。上記システムを採用し、複数のフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）を採用して周波数変換処理を実現する。従って、さらにフィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）に周波数変換後の信号を送信することができ、それにより手段の実行可能性及び操作可能性が向上する。

選択可能に、上記図３と対応する実施例を基礎として、本願の実施例により提供されたクロック同期システムの別の選択可能な実施例では、クロック同期システムはさらに筐体を含み、Ｎ個のデジタルアナログコンバータ２０はＰ対の任意波形発生器（ＡＷＧ）及びＱ対のデジタル収集器（ＤＡＱ）を含む。ここで、各対の任意波形発生器（ＡＷＧ）は２つの任意波形発生器（ＡＷＧ）を含み、各対のデジタル収集器（ＤＡＱ）は２つのデジタル収集器（ＤＡＱ）を含み、Ｑ、及びＰはいずれも１以上の整数である。
量子制御プロセッサ（ＱＣＰ）１０、Ｐ個の任意波形発生器（ＡＷＧ）及びＱ個のデジタル収集器（ＤＡＱ）は筐体内に内蔵される。
各対の任意波形発生器（ＡＷＧ）は量子制御プロセッサ（ＱＣＰ）１０を中心として、対称的に分布して設置されている。
各対のデジタル収集器（ＤＡＱ）は量子制御プロセッサ（ＱＣＰ）１０を中心として、対称的に分布して設置されている。

本実施例では、さらにクロック同期システムが含むデバイスを１つの筐体内に集積してもよく、すなわち簡便で使用しやすい量子測定制御システムを提供しており、且つ該量子測定制御システムはクロック同期システムの機能を実現することができる。それにより量子科学者は大部分の精力を量子ビット上に費やすことができ、実験に必要な補助機器の構造に長い時間がかかる必要がない。

具体的には、理解の便宜上、図１８に参照されるように、図１８は本願の実施例におけるクロック同期システムに基づく１つの筐体の構造模式図である。図示のように、本願が採用する筐体は標準と類似する標準すなわち高度なテレコム計算ラットフォーム（ＡＴＣＡ）標準筐体であり、現在のニーズにより適合した筐体をカスタマイズする。筐体内の中間位置には１つの量子制御プロセッサ（ＱＣＰ）が設置されている。該量子制御プロセッサ（ＱＣＰ）は高速デジタルインタフェース（Ｈｉｇｈ－ｓｐｅｅｄ ｃｏｎｎｅｃｔｏｒ、ＨＳ ＣＯＮＮ）と、電源及び制御インタフェース（ｐｏｗｅｒ ａｎｄ ｃｏｎｔｒｏｌ ｃｏｎｎｅｃｔｏｒ、ＰＷＲ／ＣＴＲＬ）とを含む。任意波形発生器（ＡＷＧ）及びデジタル収集器（ＤＡＱ）の数量がいずれも偶数であり、すなわちＰ対の任意波形発生器（ＡＷＧ）及びＱ対のデジタル収集器（ＤＡＱ）を含む場合に、各対の任意波形発生器（ＡＷＧ）をそれぞれ量子制御プロセッサ（ＱＣＰ）の両側に設置し、且つ対称的に分布させる。同様に、各対のデジタル収集器（ＤＡＱ）をそれぞれ量子制御プロセッサ（ＱＣＰ）の両側に設置し、且つ同じく対称的に分布させる。

図１８を例に、Ｐが９であり、Ｑが１であり、すなわち１８個の任意波形発生器（ＡＷＧ）及び２個のデジタル収集器（ＤＡＱ）を有すると仮定し、且つ各任意波形発生器（ＡＷＧ）が１６個のデジタルアナログ変換（ＤＡＣ）チャネルを有し、各字収集器（ＤＡＱ）が１６個のアナログデジタル変換（ＡＤＣ）チャネルを有すると仮定すると、合計で３２０個のチャネルを有する。また、筐体内にはさらに補助電源及びファン等が設置されているが、ここでは詳細な説明は省略する。

そして、本願の実施例では、クロック同期システムを提供している。上記システムを採用し、量子制御プロセッサ（ＱＣＰ）を中間位置に設置する。それにより、それが各任意波形発生器（ＡＷＧ）及びデジタル収集器（ＤＡＱ）に出力するクロックの長さを等しくし、それによりシステム配備の合理性を増加させる。Ｐが９に等しく、Ｑが１に等しいときに、３２０個のアナログデジタル変換（ＡＤＣ）及びデジタルアナログ変換（ＤＡＣ）チャネルをサポートすることができ、且つ筐体全体のサイズの長さ、幅、高さは約７００ミリメートル＊３７０ミリメートル＊６００ミリメートルである。従って、システムの集積度が高く、実験前に複雑なシステム間の接続続を必要とせず、同期操作が簡単である。コストも低減する。

選択可能に、上記図３と対応する実施例を基礎として、本願の実施例により提供されたクロック同期システムの別の選択可能な実施例では、クロック同期システムはさらに筐体を含み、Ｎ個のデジタルアナログコンバータ２０はＫ個の任意波形発生器、及び（Ｎ－Ｋ）個のデジタル収集器を含む。ここで、Ｋは１以上であってＮ未満の整数である。
量子制御プロセッサ（ＱＣＰ）１０、Ｋ個の任意波形発生器（ＡＷＧ）及び（Ｎ－Ｋ）個のデジタル収集器（ＤＡＱ）は筐体内に内蔵される。
Ｋ個の任意波形発生器（ＡＷＧ）は量子制御プロセッサ（ＱＣＰ）１０の一側に設置されており、又は、Ｋ個の任意波形発生器（ＡＷＧ）は量子制御プロセッサ（ＱＣＰ）１０の両側に設置されている。
（Ｎ－Ｋ）個のデジタル収集器（ＤＡＱ）は量子制御プロセッサ（ＱＣＰ）１０の一側に設置されており、又は、（Ｎ－Ｋ）個のデジタル収集器（ＤＡＱ）は量子制御プロセッサ（ＱＣＰ）１０の両側に設置されている。

本実施例では、さらにクロック同期システムが含むデバイスを１つの筐体内に集積してもよく、すなわち簡便で使用しやすい量子測定制御システムを提供しており、且つ該量子測定制御システムはクロック同期システムの機能を実現することができる。それにより量子科学者は大部分の精力を量子ビット上に費やすことができ、実験に必要な補助機器の構造に長い時間がかかる必要がない。

具体的には、理解の便宜上、図１９に参照されるように、図１９は本願の実施例におけるクロック同期システムに基づく別の筐体の構造模式図である。図示のように、本願が採用する筐体は標準と類似する標準すなわち高度なテレコム計算ラットフォーム（ＡＴＣＡ）標準筐体であり、現在のニーズにより適合した筐体をカスタマイズする。筐体内の中間位置には１つの量子制御プロセッサ（ＱＣＰ）が設置されており、該量子制御プロセッサ（ＱＣＰ）は高速デジタルインタフェース（ＨＳ ＣＯＮＮ）と、電源及び制御インタフェース（ＰＷＲ／ＣＴＲＬ）とを含む。

任意波形発生器（ＡＷＧ）及びデジタル収集器（ＤＡＱ）の数量は両方とも偶数でない、すなわちＫ個の任意波形発生器（ＡＷＧ）及び（Ｎ－Ｋ）個のデジタル収集器（ＤＡＱ）を含む場合に、任意波形発生器（ＡＷＧ）及びデジタル収集器（ＤＡＱ）を量子制御プロセッサ（ＱＣＰ）の両側に任意に設置する。図１９を例として、Ｎが２０であると仮定し、且つ各任意波形発生器（ＡＷＧ）が１６個のデジタルアナログ変換（ＤＡＣ）チャネルを有し、各字収集器（ＤＡＱ）が１６個のアナログデジタル変換（ＡＤＣ）チャネルを有すると仮定すると、合計で３２０個のチャネルを有する。また、筐体内にはさらに補助電源及びファン等が設置されているが、ここでは詳細な説明は省略する。

そして、本願の実施例では、クロック同期システムを提供している。上記システムを採用し、量子制御プロセッサ（ＱＣＰ）、任意波形発生器（ＡＷＧ）及びデジタル収集器（ＤＡＱ）を筐体内に設置し、且つそれらのデバイスの筐体内での位置を柔軟に調整することができ、それによりデバイス配備の多様性及び柔軟性が向上する。

上記実施例と併せて、図２０に参照されるように、図２０は本願の実施例における複数のクロック同期システムをカスケードする構造模式図である。図２０における（Ａ）図に示すように、一種のカスケード方式では、クロック同期システム１は外部基準クロックを獲得し、クロック同期システム１の量子制御プロセッサ（ＱＣＰ）はフィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）によって同期トリガー信号を発生させ、一方はクロック同期システム１のグローバル同期信号とし、他方の同期トリガー信号はケーブルによってクロック同期システム２に伝送され、クロック同期システム２のグローバル同期信号をトリガーすることに用いられる。

図２０における（Ｂ）図に示すように、別のカスケード方式では、クロック同期システム１及びクロック同期システム２はそれぞれ外部基準クロックを獲得し、クロック同期システム１の量子制御プロセッサ（ＱＣＰ）はフィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）によって同期トリガー信号を発生させ、クロック同期システム１のグローバル同期信号とする。クロック同期システム２の量子制御プロセッサ（ＱＣＰ）はフィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）によって同期トリガー信号を発生させ、クロック同期システム２のグローバル同期信号とする。

選択可能に、上記図３と対応する実施例を基礎として、本願の実施例により提供されたクロック同期システムの別の選択可能な実施例では、Ｎ個のデジタルアナログコンバータ２０は任意波形発生器（ＡＷＧ）及びデジタル収集器（ＤＡＱ）を含み、任意波形発生器はデジタルアナログ変換（ＤＡＣ）チャネル２０３を含み、デジタル収集器はアナログデジタル変換（ＡＤＣ）チャネル２０５を含む。
量子制御プロセッサ（ＱＣＰ）１０は、さらに、フィールドプログラマブルゲートアレイチップコードファイルをロードすることに用いられる。ここで、フィールドプログラマブルゲートアレイチップコードファイルは第１レジスタパラメータ、第２レジスタパラメータ、第３レジスタパラメータ及び第４レジスタパラメータを含む。
任意波形発生器（ＡＷＧ）は、第１レジスタパラメータを任意波形発生器（ＡＷＧ）が含む周波数変換モジュール２０１に書き込むことに用いられる。
デジタル収集器（ＤＡＱ）は、第２レジスタパラメータをデジタル収集器（ＤＡＱ）が含む周波数変換モジュール２０１に書き込むことに用いられる。
任意波形発生器（ＡＷＧ）は、さらに、第３レジスタパラメータを任意波形発生器（ＡＷＧ）が含むデジタルアナログ変換（ＤＡＣ）チャネル２０３に書き込むことに用いられる。
デジタル収集器（ＤＡＱ）は、さらに、第４レジスタパラメータをデジタル収集器（ＤＡＱ）が含むアナログデジタル変換（ＡＤＣ）チャネル２０５に書き込むことに用いられる。

本実施例では、クロック同期システムにおけるＮ個のデジタルアナログコンバータは少なくとも１つの任意波形発生器（ＡＷＧ）及び少なくとも１つのデジタル収集器（ＤＡＱ）を含む。ここで、各任意波形発生器（ＡＷＧ）中にデジタルアナログ変換（ＤＡＣ）チャネルと、フェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）と、分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）とを含む。且つ各デジタル収集器（ＤＡＱ）中にアナログデジタル変換（ＡＤＣ）チャネルと、フェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）と、分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）とを含む。クロック同期前に、さらにフィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）コードファイルに基づきそれらのモジュールを初期化する必要がある。

具体的には、図２１に参照されるように、図２１は本願の実施例における信号同期を実施する１つの実施例の模式図である。図示のように、時点Ｔ０に、クロック同期システムの電源投入を完了し、フィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）コードファイルをロードした後に正常操作モードに入る。任意波形発生器（ＡＷＧ）は第１レジスタパラメータをフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）に書き込み、デジタル収集器（ＤＡＱ）は第２レジスタパラメータをフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）に書き込む。時点Ｔ１に、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）はフィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）コードファイルロック指示信号を受信した後に、約２ｍｓウェイトし、分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）のレジスタパラメータ書込みを完了する。すなわち任意波形発生器（ＡＷＧ）は第１レジスタパラメータを分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）に書き込み、デジタル収集器（ＤＡＱ）は第２レジスタパラメータを分周及び遅延ユニット（Ｄｉｖ／Ｄｌｙ）に書き込む。

約２ミリ秒ウェイトし、クロック出力が正常であるときに、量子制御プロセッサ（ＱＣＰ）のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）はグローバル同期信号を開始する。ここで、グローバル同期信号が各モジュールに到達する時間については厳密には長さが等しいという要求がなく、１マイクロ秒内に到達すればよい。時点Ｔ３に、同期が完了したときに、任意波形発生器（ＡＷＧ）のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）は第３レジスタパラメータをデジタルアナログ変換（ＤＡＣ）チャネルに書き込み、それによりチャネル配置が完了される。デジタル収集器（ＤＡＱ）のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）は第４レジスタパラメータをアナログデジタル変換（ＡＤＣ）チャネルに書き込み、それによりチャネル配置が完了される。時点Ｔ４に配置が完了して動作モードに入り、アナログデジタル変換（ＡＤＣ）チャネルのデータを受信し始める、又はデータをデジタルアナログ変換（ＤＡＣ）チャネルに送信し始めることができる。

プログラマブルゲートアレイチップコードファイルについては、フィールドプログラマブルゲートアレイチップコードファイルは第１レジスタパラメータ、第２レジスタパラメータ、第３レジスタパラメータ及び第４レジスタパラメータを含む。
任意波形発生器は、第１レジスタパラメータを任意波形発生器が含む周波数変換モジュール２０１に書き込むことに用いられる。
デジタル収集器は、第２レジスタパラメータをデジタル収集器が含む周波数変換モジュール２０１に書き込むことに用いられる。
任意波形発生器は、さらに、第３レジスタパラメータを任意波形発生器が含むデジタルアナログ変換（ＤＡＣ）チャネル２０３に書き込むことに用いられる。
デジタル収集器は、さらに、第４レジスタパラメータをデジタル収集器が含むアナログデジタル変換（ＡＤＣ）チャネル２０５に書き込むことに用いられる。

さらに、以下は、図２２と併せて信号同期を実施するプロセスを紹介し、図２２に参照されるように、図２２は本願の実施例における信号同期を実施する１つのプロセス模式図であり、図示のように、具体的には以下のとおりである。

ステップ３０１では、時点Ｔ０に、クロック同期システムの電源投入を完了し、フィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）コードファイルをロードした後に正常操作モードに入る。ここで、フィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）コードファイルは第１レジスタパラメータ、第２レジスタパラメータ、第３レジスタパラメータ及び第４レジスタパラメータを含む。

ステップ３０２では、フィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）コードファイルによってフェーズロックループ及び電圧制御発振器（ＰＬＬ／ＶＣＯ）のレジスタパラメータ書込みを完了し、且つフェーズロックループ（ＰＬＬ）のロックをウェイトする。各任意波形発生器（ＡＷＧ）及びデジタル収集器（ＤＡＱ）は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）コードファイルによって周波数変換モジュールのレジスタパラメータ書込みを完了し、且つフェーズロックループ（ＰＬＬ）のロックをウェイトする。

ステップ３０３では、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）はフェーズロックループロック指示信号を受信した後に約２ミリ秒ウェイトし、分周及び遅延ユニットのレジスタパラメータ書込みを完了する。

ステップ３０４では、約２ミリ秒ウェイトし、クロック出力は正常であり、このときに、量子制御プロセッサ（ＱＣＰ）のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）はグローバル同期信号を開始する。

ステップ３０５では、同期が完了し、デジタル収集器（ＤＡＱ）及び任意波形発生器（ＡＷＧ）のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）によって、対応するデジタルアナログ変換（ＤＡＣ）チャネル及びアナログデジタル変換（ＡＤＣ）チャネルの配置を完了する。

ステップ３０６では、動作モードに入る。

そして、本願の実施例では、クロック同期システムを提供している。上記システムを採用し、配置が完了した後に同期パルスをトリガーすれば、同期操作を完了することができ、且つ実現された量子測定制御システムに集積されたチャネル数は５６ビットのＧｍｏｎ量子ビットテストをサポートすることができ、異なるチャネル間の偏差は１５ピコ秒（ｐｉｃｏｓｅｃｏｎｄ、ｐｓ）未満であり得る。任意波形発生器（ＡＷＧ）は波形同期テストデータを出力し、なお、遅延校正を有効にしない場合に、同じモジュールの異なるチャネル間のチャネル間偏差は１００ｐｓ以下であり、異なるモジュールのチャネル間のチャネル間偏差は２００ｐｓ以下である。遅延校正を有効にする場合に、異なるチャネル間のチャネル間偏差は１５ｐｓ以下である。デジタル収集器（ＤＡＱ）は同期テストデータを入力する。サンプリングレートが１変換レート（Ｃｏｎｖｅｒｓｉｏｎ Ｒａｔｅ、ＧＳＰＳ）であるときに、異なるチャネル間が完全に整列することができる。

以下、本願における信号同期制御方法を記述する。図２３に参照されるように、図２３は本願の実施例における信号同期制御方法の１つの実施例の模式図である。該信号同期制御方法はクロック同期システムに応用され、クロック同期システムは量子制御プロセッサ及びＮ個のデジタルアナログコンバータを含み、各デジタルアナログコンバータは周波数変換モジュール及び信号同期モジュールを含み、信号同期モジュールは少なくとも１つのＤトリガーを含み、Ｎは１よりも大きい整数であり、信号同期制御方法は以下を含む。

４０１：量子制御プロセッサによってグローバル同期信号、及びＮ個の基準クロック信号を生成しする。ここで、各基準クロック信号は１つのデジタルアナログコンバータに対応する。
本実施例では、Ｎ個のデジタルアナログコンバータは少なくとも１つの任意波形発生器（ＡＷＧ）及び少なくとも１つのデジタル収集器（ＤＡＱ）を含む。量子制御プロセッサ（ＱＣＰ）はクロックバッファ（ｃｌｏｃｋ ｂｕｆｆｅｒ）及びフィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）を含む。ここで、クロックバッファ（ｃｌｏｃｋ ｂｕｆｆｅｒ）の入力は１であり、出力はＮであれば、Ｎ個の基準クロック信号を出力することができる。従って、各デジタルアナログコンバータは１つの基準クロック信号と対応する。フィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）はグローバル同期信号を出力し、Ｎ個のデジタルアナログコンバータはいずれも統一したグローバル同期信号を採用する。

４０２：量子制御プロセッサによって各デジタルアナログコンバータにおける周波数変換モジュールにグローバル同期信号、及び基準クロック信号を送信し、且つ信号同期モジュールにグローバル同期信号を送信する。
本実施例では、クロック同期システムは量子制御プロセッサ（ＱＣＰ）によって各デジタルアナログコンバータ（任意波形発生器（ＡＷＧ）及びデジタル収集器（ＤＡＱ））における周波数変換モジュールにグローバル同期信号、及び対応する基準クロック信号を送信し、且つ信号同期モジュールにグローバル同期信号を送信する。

４０３：周波数変換モジュールによって受信された基準クロック信号に対して周波数変換処理を行い、ターゲットクロック信号を取得し、且つ受信されたグローバル同期信号に基づいて信号同期命令を生成する。
本実施例では、クロック同期システムは周波数変換モジュールによって受信された基準クロック信号に対して周波数変換処理を行い、ターゲットクロック信号を取得し、また、該周波数変換モジュールはさらに受信されたグローバル同期信号に基づいて信号同期命令を生成することができる。

４０４：周波数変換モジュールによって信号同期モジュールに信号同期命令、及びターゲットクロック信号を送信する。
本実施例では、クロック同期システムは周波数変換モジュールによって信号同期モジュールに信号同期命令、及びターゲットクロック信号を送信する。ここで、信号同期命令はクロック同期をトリガーすることに用いられる。

４０５：信号同期モジュールによって信号同期命令に応答して、グローバル同期信号に基づき、少なくとも１つのＤトリガーによってターゲットクロック信号に対して信号同期を行い、同期クロック信号を取得する。

本実施例では、クロック同期システムは信号同期モジュールによって信号同期命令に応答して、グローバル同期信号を採用し、一段Ｄトリガー又は多段Ｄトリガーによってターゲットクロック信号に対して信号同期を行うことで、同期クロック信号を取得することができる。通常の場合に、三段Ｄトリガーを設置することができる。

本願の実施例では、信号同期制御方法を提供しており、上記方式によって、グローバル同期信号がデジタルアナログコンバータにおける信号同期モジュールに入った後に、１つ又は複数のＤトリガーによってターゲットクロック信号を低ジッタの基準クロック信号に再ロックし、それにより信号の遅延が低減し、信号同期の精度が向上する。

本願の実施例では、さらにコンピュータ可読記憶媒体を提供しており、該コンピュータ可読記憶媒体中にはコンピュータプログラムが記憶されており、それがコンピュータに実行されるときに、コンピュータに上記各実施例で記述された方法を実行させる。

本願の実施例では、さらにプログラムを含むコンピュータプログラム製品を提供しており、それがコンピュータに実行されるときに、コンピュータに上記各実施例で記述された方法を実行させる。

当業者が明確に理解できるように、記述の便宜及び簡潔のために、上記記述されたシステム、装置及びユニットの具体的な動作過程は、上記方法実施例における対応する過程を参照することができる。そのため、ここでは詳しい説明は省略する。

本願によって提供されたいくつかの実施例では、理解すべきであるように、提示されたシステム、装置及び方法は、他の方式によって実現することができる。たとえば、以上、記述された装置実施例は例示的なものに過ぎない。たとえば、上記ユニットの分割は、一種の論理機能の分割に過ぎず、実際に実現するときに他の分割方式があってもよい。たとえば複数のユニット又はアセンブリは別のシステムに組み合わせられる又は集積されるか、又はいくつかの特徴は無視するか、又は実行しないようにしてもよい。別の点では、表示又は検討された相互間の結合又は直接結合又は通信接続はいくつかのインタフェース、装置又はユニットを介した間接的結合又は通信接続であってもよく、電気的、機械的又は他の形式であってもよい。

分離部材として説明される上記ユニットは物理的に分離してもよく、又は物理的に分離しなくてもよく、ユニットとして表示される部材は物理ユニットであってもよく又は物理ユニットではなくてもよく、すなわち１つの場所に位置してもよく、又は複数のネットワークユニットに分布してもよい。実際の必要に応じてそのうちの一部又は全部のユニットを選択して本実施例の手段の目的を実現する。

また、本願の各実施例における各機能ユニットは１つの処理ユニット中に集積されてもよく、各ユニットは単独で物理的に存在してもよく、２つ又は２つ以上のユニットは１つのユニット中に集積されてもよい。上記集積されたユニットはハードウェアの形式を採用して実現されてもよく、ソフトウェア機能ユニットの形式を採用して実現されてもよい。

上記集積されたユニットはソフトウェア機能ユニットの形式で実現され且つ独立した製品として販売又は使用されるときに、１つのコンピュータ可読記憶媒体中に記憶されてもよい。このような理解に基づき、本願の技術的手段は本質的に又は従来技術に貢献する部分又は該技術的手段の全部又は一部はソフトウェア製品の形式で具体化することができる。該コンピュータソフトウェア製品は１つの記憶媒体中に記憶されており、若干の命令を含み、１台のコンピュータ機器（パーソナルコンピュータ、サーバ、又はネットワーク装置等であってもよい）に本願の各実施例に記載の方法の全部又は一部のステップを実行させることに用いられる。上記記憶媒体は、Ｕディスク、モバイルハードディスク、読み取り専用メモリ（ｒｅａｄ－ｏｎｌｙ ｍｅｍｏｒｙ、ＲＯＭ）、ランダムアクセスメモリ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ、ＲＡＭ）、磁気ディスク又は光ディスク等の、さまざまなプログラムコードを記憶することができる媒体を含む。

以上のように、以上実施例は本願の技術的手段を説明するためのものに過ぎず、それを制限するものではなく、上記実施例を参照しながら本願を詳細に説明したが、当業者は、それが依然として上記各実施例に記載の技術的手段を補正することができ、又はその中の一部の技術的特徴を等価置換することができ、それらの補正又は置換は、相応な技術的手段の本質を本願の各実施例の技術的手段の精神及び範囲から逸脱させないことを理解すべきである。

１ クロック同期システム
２ クロック同期システム
１０ 量子制御プロセッサ（ＱＣＰ）
２０ デジタルアナログコンバータ
２０１ 周波数変換モジュール
２０２ 信号同期モジュール
２０３ チャネル
２０４ フィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）
２０５ アナログデジタル変換（ＡＤＣ）チャネル
２０６ フィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）
２０７ フィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）
２０８ フィールドプログラマブルゲートアレイチップ（ＦＰＧＡ）
２０１１ 第１周波数変換ユニット
２０１２ 第２周波数変換ユニット
２０１３ 第３周波数変換ユニット
２０１４ 第４周波数変換ユニット
２０１５ 第５周波数変換ユニット
２０１６ 第６周波数変換ユニット
２０１６ 第６同期ユニット
２０１７ 第７周波数変換ユニット
２０１８ 第８周波数変換ユニット
２０２１ 第１Ｄトリガー
２０２１ 第１同期ユニット
２０２２ 第２Ｄトリガー
２０２２ 第２同期ユニット
２０２３ 第３Ｄトリガー
２０２３ 第３同期ユニット
２０２４ 第４周波数変換ユニット
２０２４ 第４同期ユニット
２０２５ 第５同期ユニット
２０２６ 第６同期ユニット
２０２７ 第７同期ユニット
２０２８ 第８同期ユニット

Claims (16)

1. クロック同期システムであって、前記クロック同期システムは量子制御プロセッサと、Ｎ個のデジタルアナログコンバータと、を含み、各デジタルアナログコンバータは周波数変換モジュールと、信号同期モジュールと、を含み、前記信号同期モジュールは少なくとも１つのＤトリガーを含み、前記Ｎは１よりも大きい整数であり、
   前記量子制御プロセッサは、グローバル同期信号、及びＮ個の基準クロック信号を生成することに用いられ、各基準クロック信号は１つのデジタルアナログコンバータに対応し、
   前記量子制御プロセッサは、さらに、前記各デジタルアナログコンバータにおける前記周波数変換モジュールに前記グローバル同期信号、及び基準クロック信号を送信し、且つ前記信号同期モジュールに前記グローバル同期信号を送信することに用いられ、
   前記周波数変換モジュールは、受信された前記基準クロック信号に対して周波数変換処理を行い、ターゲットクロック信号を取得し、且つ受信された前記グローバル同期信号に基づいて信号同期命令を生成することに用いられ、
   前記周波数変換モジュールは、さらに、前記信号同期モジュールに前記信号同期命令、及び前記ターゲットクロック信号を送信することに用いられ、
   前記信号同期モジュールは、前記信号同期命令に応答して、前記グローバル同期信号に基づき、前記少なくとも１つのＤトリガーによって前記ターゲットクロック信号に対して信号同期を行い、同期クロック信号を取得することに用いられることに用いられる、クロック同期システム。
2. 前記信号同期モジュールは、第１Ｄトリガーと、第２Ｄトリガーと、第３Ｄトリガーと、を含み、前記第１Ｄトリガーは前記第２Ｄトリガーと連結されており、且つ前記第２Ｄトリガーは前記第３Ｄトリガーと連結されている、請求項１に記載のクロック同期システム。
3. 前記Ｎ個のデジタルアナログコンバータは任意波形発生器を含み、前記任意波形発生器はデジタルアナログ変換チャネルを含み、前記周波数変換モジュールは第１周波数変換ユニットと、第２周波数変換ユニットと、を含み、前記信号同期モジュールは第１同期ユニットと、第２同期ユニットと、を含み、前記第１同期ユニットは少なくとも１つのＤトリガーを含み、前記第２同期ユニットは少なくとも１つのＤトリガーを含み、
   前記第１周波数変換ユニットは、受信された前記基準クロック信号に対して周波数変換処理を行い、第１周波数クロックサブ信号を取得し、且つ受信された前記グローバル同期信号に基づいて第１同期命令を生成することに用いられ、前記第１周波数クロックサブ信号は前記ターゲットクロック信号に含まれ、前記第１同期命令は前記信号同期命令に含まれ、
   前記第１周波数変換ユニットは、さらに、前記第１同期ユニットに前記第１同期命令、及び前記第１周波数クロックサブ信号を送信することに用いられ、
   前記第１同期ユニットは、前記第１同期命令に応答して、前記グローバル同期信号に基づき、前記第１同期ユニットが含む少なくとも１つのＤトリガーによって前記第１周波数クロックサブ信号に対して信号同期を行い、第１同期クロックサブ信号を取得することに用いられ、前記第１同期クロックサブ信号は前記同期クロック信号に含まれ、
   前記第１同期ユニットは、さらに、前記第２周波数変換ユニットに前記第１同期クロックサブ信号を送信することに用いられ、
   前記第２周波数変換ユニットは、受信された前記第１同期クロックサブ信号に対して周波数変換、及び遅延処理を行い、第２周波数クロックサブ信号を取得し、且つ受信された前記グローバル同期信号に基づいて第２同期命令を生成することに用いられ、前記第２周波数クロックサブ信号は前記ターゲットクロック信号に含まれ、前記第２同期命令は前記信号同期命令に含まれ、
   前記第２周波数変換ユニットは、さらに、前記第２同期ユニットに前記第２同期命令、及び前記第２周波数クロックサブ信号を送信することに用いられ、
   前記第２同期ユニットは、前記第２同期命令に応答して、前記グローバル同期信号に基づき、前記第２同期ユニットが含む少なくとも１つのＤトリガーによって前記第２周波数クロックサブ信号に対して信号同期を行い、第２同期クロックサブ信号を取得することに用いられ、前記第２同期クロックサブ信号は前記同期クロック信号に含まれ、
   前記第２同期ユニットは、さらに、前記デジタルアナログ変換チャネルに前記第２同期クロックサブ信号を送信することに用いられ、前記第２同期クロックサブ信号はデジタル信号であり、
   前記デジタルアナログ変換チャネルは、前記第２同期クロックサブ信号をアナログ信号に変換することに用いられる、請求項１又は２に記載のクロック同期システム。
4. 前記任意波形発生器はさらにフィールドプログラマブルゲートアレイチップを含み、
   前記第２同期ユニットは、さらに、前記フィールドプログラマブルゲートアレイチップに第２同期クロック信号を送信することに用いられ、
   前記フィールドプログラマブルゲートアレイチップは、前記第２同期クロック信号に基づいて、前記デジタルアナログ変換チャネルにデータ信号を送信することに用いられる、請求項３に記載のクロック同期システム。
5. 前記Ｎ個のデジタルアナログコンバータはデジタル収集器を含み、前記デジタル収集器は前記デジタルアナログコンバータに属し、前記デジタル収集器はアナログデジタル変換チャネルを含み、前記周波数変換モジュールは第３周波数変換ユニットと、第４周波数変換ユニットと、を含み、前記信号同期モジュールは第３同期ユニットと、第４同期ユニットと、を含み、前記第３同期ユニットは少なくとも１つのＤトリガーを含み、前記第４同期ユニットは少なくとも１つのＤトリガーを含み、
   前記第３周波数変換ユニットは、受信された前記基準クロック信号に対して周波数変換処理を行い、第３周波数クロックサブ信号を取得し、且つ受信された前記グローバル同期信号に基づいて第３同期命令を生成することに用いられ、前記第３周波数クロックサブ信号は前記ターゲットクロック信号に含まれ、前記第３同期命令は前記信号同期命令に含まれ、
   前記第３周波数変換ユニットは、さらに、前記第３同期ユニットに前記第３同期命令、及び前記第３周波数クロックサブ信号を送信することに用いられ、
   前記第３同期ユニットは、前記第３同期命令に応答して、前記グローバル同期信号に基づき、前記第３同期ユニットが含む少なくとも１つのＤトリガーによって前記第３周波数クロックサブ信号に対して信号同期を行い、第３同期クロックサブ信号を取得することに用いられ、前記第３同期クロックサブ信号は前記同期クロック信号に含まれ、
   前記第３同期ユニットは、さらに、前記第４周波数変換ユニットに前記第３同期クロックサブ信号を送信することに用いられ、
   前記第４周波数変換ユニットは、受信された前記第３同期クロックサブ信号に対して周波数変換、及び遅延処理を行い、第４周波数クロックサブ信号を取得し、且つ受信された前記グローバル同期信号に基づいて第４同期命令を生成することに用いられ、前記第４周波数クロックサブ信号は前記ターゲットクロック信号に含まれ、前記第４同期命令は前記信号同期命令に含まれ、
   前記第４周波数変換ユニットは、さらに、前記第４同期ユニットに前記第４同期命令、及び前記第４周波数クロックサブ信号を送信することに用いられ、
   前記第４同期ユニットは、前記第４同期命令に応答して、前記グローバル同期信号に基づき、前記第４同期ユニットが含む少なくとも１つのＤトリガーによって前記第４周波数クロックサブ信号に対して信号同期を行い、第４同期クロックサブ信号を取得することに用いられ、前記第４同期クロックサブ信号は前記同期クロック信号に含まれ、
   前記第４同期ユニットは、さらに、前記アナログデジタル変換チャネルに前記第４同期クロックサブ信号を送信することに用いられ、前記第４同期クロックサブ信号はアナログ信号であり、
   前記アナログデジタル変換チャネルは、前記第４同期クロックサブ信号をデジタル信号に変換することに用いられる、請求項１又は２に記載のクロック同期システム。
6. 前記デジタル収集器はさらにフィールドプログラマブルゲートアレイチップを含み、
   前記第４同期ユニットは、さらに、前記フィールドプログラマブルゲートアレイチップに前記第４同期クロックサブ信号を送信することに用いられ、
   前記フィールドプログラマブルゲートアレイチップは、前記第４同期クロックサブ信号に基づいて、前記アナログデジタル変換チャネルが送信したデータ信号を受信することに用いられる、請求項５に記載のクロック同期システム。
7. 前記Ｎ個のデジタルアナログコンバータは任意波形発生器を含み、前記任意波形発生器はデジタルアナログコンバータに属し、前記任意波形発生器はデジタルアナログ変換チャネルを含み、前記周波数変換モジュールは第５周波数変換ユニットを含み、前記信号同期モジュールは第５同期ユニットを含み、前記第５同期ユニットは少なくとも１つのＤトリガーを含み、
   前記第５周波数変換ユニットは、受信された前記基準クロック信号に対して周波数変換、及びフェーズロックループ処理を行い、第５周波数クロックサブ信号を取得し、且つ受信された前記グローバル同期信号に基づいて第５同期命令を生成することに用いられ、前記第５周波数クロックサブ信号は前記ターゲットクロック信号に含まれ、前記第５同期命令は前記信号同期命令に含まれ、
   前記第５周波数変換ユニットは、さらに、前記第５同期ユニットに前記第５同期命令、及び前記第５周波数クロックサブ信号を送信することに用いられ、
   前記第５同期ユニットは、前記第５同期命令に応答して、前記グローバル同期信号に基づき、前記第５同期ユニットが含む少なくとも１つのＤトリガーによって前記第５周波数クロックサブ信号に対して信号同期を行い、第５同期クロックサブ信号を取得することに用いられ、前記第５同期クロックサブ信号は前記同期クロック信号に含まれ、
   前記第５同期ユニットは、さらに、前記デジタルアナログ変換チャネルに前記第５同期クロックサブ信号を送信することに用いられ、前記第５同期クロックサブ信号はデジタル信号であり、
   前記デジタルアナログ変換チャネルは、前記第５同期クロックサブ信号をアナログ信号に変換することに用いられる、請求項１又は２に記載のクロック同期システム。
8. 前記任意波形発生器はさらにフィールドプログラマブルゲートアレイチップを含み、前記周波数変換モジュールはさらに第６周波数変換ユニットを含み、前記信号同期モジュールはさらに第６同期ユニットを含み、前記第６同期ユニットは少なくとも１つのＤトリガーを含み、
   前記第６周波数変換ユニットは、受信された前記基準クロック信号に対して周波数変換、及びフェーズロックループ処理を行い、第６周波数クロックサブ信号を取得し、且つ受信された前記グローバル同期信号に基づいて第６同期命令を生成することに用いられ、前記第６周波数クロックサブ信号は前記ターゲットクロック信号に含まれ、前記第６同期命令は前記信号同期命令に含まれ、
   前記第６周波数変換ユニットは、さらに、前記第６同期ユニットに前記第６同期命令、及び前記第６周波数クロックサブ信号を送信することに用いられ、
   前記第６同期ユニットは、前記第６同期命令に応答して、前記グローバル同期信号に基づき、前記第６同期ユニットが含む少なくとも１つのＤトリガーによって前記第６周波数クロックサブ信号に対して信号同期を行い、第６同期クロックサブ信号を取得することに用いられ、前記第６同期クロックサブ信号は前記同期クロック信号に含まれ、
   前記第６同期ユニットは、さらに、前記フィールドプログラマブルゲートアレイチップに第６同期クロック信号を送信することに用いられ、
   前記フィールドプログラマブルゲートアレイチップは、前記第６同期クロック信号に基づいて、前記デジタルアナログ変換チャネルにデータ信号を送信することに用いられる、請求項７に記載のクロック同期システム。
9. 前記Ｎ個のデジタルアナログコンバータはデジタル収集器を含み、前記デジタル収集器は前記デジタルアナログコンバータに属し、前記デジタル収集器はアナログデジタル変換チャネルを含み、前記周波数変換モジュールは第７周波数変換ユニットを含み、前記信号同期モジュールは第７同期ユニットを含み、前記第７同期ユニットは少なくとも１つのＤトリガーを含み、
   前記第７周波数変換ユニットは、受信された前記基準クロック信号に対して周波数変換、及びフェーズロックループ処理を行い、第７周波数クロックサブ信号を取得し、且つ受信された前記グローバル同期信号に基づいて第７同期命令を生成することに用いられ、前記第７周波数クロックサブ信号は前記ターゲットクロック信号に含まれ、前記第７同期命令は前記信号同期命令に含まれ、
   前記第７周波数変換ユニットは、さらに、前記第７同期ユニットに前記第７同期命令、及び前記第７周波数クロックサブ信号を送信することに用いられ、
   前記第７同期ユニットは、前記第７同期命令に応答して、前記グローバル同期信号に基づき、前記第７同期ユニットが含む少なくとも１つのＤトリガーによって前記第７周波数クロックサブ信号に対して信号同期を行い、第７同期クロックサブ信号を取得することに用いられ、前記第７同期クロックサブ信号は前記同期クロック信号に含まれ、
   前記第７同期ユニットは、さらに、前記アナログデジタル変換チャネルに前記第７同期クロックサブ信号を送信することに用いられ、前記第７同期クロックサブ信号はアナログ信号であり、
   前記アナログデジタル変換チャネルは、前記第７同期クロックサブ信号をデジタル信号に変換することに用いられる、請求項１又は２に記載のクロック同期システム。
10. 前記デジタル収集器はさらにフィールドプログラマブルゲートアレイチップを含み、前記周波数変換モジュールは第８周波数変換ユニットを含み、前記信号同期モジュールは第８同期ユニットを含み、前記第８同期ユニットは少なくとも１つのＤトリガーを含み、
    前記第８周波数変換ユニットは、受信された前記基準クロック信号に対して周波数変換、及びフェーズロックループ処理を行い、第８周波数クロックサブ信号を取得し、且つ受信された前記グローバル同期信号に基づいて第８同期命令を生成することに用いられ、前記第８周波数クロックサブ信号は前記ターゲットクロック信号に含まれ、前記第８同期命令は前記信号同期命令に含まれ、
    前記第８周波数変換ユニットは、さらに、前記第８同期ユニットに前記第８同期命令、及び前記第８周波数クロックサブ信号を送信することに用いられ、
    前記第８同期ユニットは、前記第８同期命令に応答して、前記グローバル同期信号に基づき、前記第８同期ユニットが含む少なくとも１つのＤトリガーによって前記第８周波数クロックサブ信号に対して信号同期を行い、第８同期クロックサブ信号を取得することに用いられ、前記第８同期クロックサブ信号は前記同期クロック信号に含まれ、
    前記第８同期ユニットは、さらに、前記フィールドプログラマブルゲートアレイチップに前記第８同期クロックサブ信号を送信することに用いられ、
    前記フィールドプログラマブルゲートアレイチップは、前記第８同期クロックサブ信号に基づいて、前記アナログデジタル変換チャネルが送信したデータ信号を受信することに用いられる、請求項９に記載のクロック同期システム。
11. 前記クロック同期システムはさらに筐体を含み、前記Ｎ個のデジタルアナログコンバータはＰ対の任意波形発生器と、Ｑ対のデジタル収集器と、を含み、各対の任意波形発生器は２つの任意波形発生器を含み、各対のデジタル収集器は２つのデジタル収集器を含み、前記Ｑ、及び前記Ｐはいずれも１以上の整数であり、
    前記量子制御プロセッサ、前記Ｐ個の任意波形発生器、及び前記Ｑ個のデジタル収集器は前記筐体内に内蔵されており、
    前記各対の任意波形発生器は前記量子制御プロセッサを中心として、対称的に分布して設置されており、
    前記各対のデジタル収集器は前記量子制御プロセッサを中心として、対称的に分布して設置されている、請求項１に記載のクロック同期システム。
12. 前記クロック同期システムはさらに筐体を含み、前記Ｎ個のデジタルアナログコンバータはＫ個の任意波形発生器と、（Ｎ－Ｋ）個のデジタル収集器と、を含み、前記Ｋは１以上であって前記Ｎ未満の整数であり、
    前記量子制御プロセッサ、前記Ｋ個の任意波形発生器、及び前記（Ｎ－Ｋ）個のデジタル収集器は前記筐体内に内蔵されており、
    前記Ｋ個の任意波形発生器は前記量子制御プロセッサの一側に設置されており、又は、前記Ｋ個の任意波形発生器は前記量子制御プロセッサの両側に設置されており、
    前記（Ｎ－Ｋ）個のデジタル収集器は前記量子制御プロセッサの一側に設置されており、又は、前記（Ｎ－Ｋ）個のデジタル収集器は前記量子制御プロセッサの両側に設置されている、請求項１に記載のクロック同期システム。
13. 前記Ｎ個のデジタルアナログコンバータは任意波形発生器と、デジタル収集器と、を含み、前記任意波形発生器はデジタルアナログ変換チャネルを含み、前記デジタル収集器はアナログデジタル変換チャネルを含み、
    前記量子制御プロセッサは、さらに、フィールドプログラマブルゲートアレイチップコードファイルをロードすることに用いられ、前記フィールドプログラマブルゲートアレイチップコードファイルは第１レジスタパラメータと、第２レジスタパラメータと、第３レジスタパラメータと、第４レジスタパラメータと、を含み、
    前記任意波形発生器は、前記第１レジスタパラメータを前記任意波形発生器が含む前記周波数変換モジュールに書き込むことに用いられ、
    前記デジタル収集器は、前記第２レジスタパラメータを前記デジタル収集器が含む前記周波数変換モジュールに書き込むことに用いられ、
    前記任意波形発生器は、さらに、前記第３レジスタパラメータを前記任意波形発生器が含む前記デジタルアナログ変換チャネルに書き込むことに用いられ、
    前記デジタル収集器は、さらに、前記第４レジスタパラメータを前記デジタル収集器が含む前記アナログデジタル変換チャネルに書き込むことに用いられる、請求項１に記載のクロック同期システム。
14. 信号同期制御方法であって、前記制御方法はクロック同期システムに応用され、前記クロック同期システムは量子制御プロセッサと、Ｎ個のデジタルアナログコンバータと、を含み、各デジタルアナログコンバータは周波数変換モジュールと、信号同期モジュールと、を含み、前記信号同期モジュールは少なくとも１つのＤトリガーを含み、前記Ｎは１よりも大きい整数であり、前記信号同期制御方法は、
    前記量子制御プロセッサによってグローバル同期信号、及びＮ個の基準クロック信号を生成するステップであって、各基準クロック信号は１つのデジタルアナログコンバータに対応する、ステップと、
    前記量子制御プロセッサによって前記各デジタルアナログコンバータにおける前記周波数変換モジュールに前記グローバル同期信号、及び基準クロック信号を送信し、且つ前記信号同期モジュールに前記グローバル同期信号を送信するステップと、
    前記周波数変換モジュールによって受信された前記基準クロック信号に対して周波数変換処理を行い、ターゲットクロック信号を取得し、且つ受信された前記グローバル同期信号に基づいて信号同期命令を生成するステップと、
    前記周波数変換モジュールによって前記信号同期モジュールに前記信号同期命令、及び前記ターゲットクロック信号を送信するステップと、
    前記信号同期モジュールによって前記信号同期命令に応答して、前記グローバル同期信号に基づき、前記少なくとも１つのＤトリガーによって前記ターゲットクロック信号に対して信号同期を行い、同期クロック信号を取得するステップと、を含む、信号同期制御方法。
15. コンピュータ可読記憶媒体であって、前記記憶媒体はコンピュータプログラムを記憶することに用いられ、前記コンピュータプログラムは請求項１４に記載の制御方法を実行することに用いられる、コンピュータ可読記憶媒体。
16. 命令を含むコンピュータプログラム製品であって、コンピュータに実行されるときに、前記コンピュータに請求項１４に記載の制御方法を実行させる命令を含む、コンピュータプログラム製品。

Images