JP2023523428A

JP2023523428A - パルス幅変調制御の同期化

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Publication number: JP2023523428A
Application number: JP2022564500A
Authority: JP
Inventors: サブラフマンヤブハラティアコンディラジャラグフパティヴェンカタラトナ; グナナサバパティサム
Original assignee: テキサスインスツルメンツインコーポレイテッド
Priority date: 2020-04-22
Filing date: 2021-04-21
Publication date: 2023-06-05
Also published as: US11901901B2; US20210336608A1; US11264972B2; US11558038B2; US20230170883A1; WO2021216633A1; US20220271739A1; CN115428406A; EP4140111A4; EP4140111A1

Abstract

記載される例において、パルス幅変調（ＰＷＭ）装置（２００）は、イニシエータ（２０２）及び受信機（２０４）を含む。イニシエータは、イニシエータカウンタ（２２８）及びイニシエータＰＷＭ信号生成器（２１０）を含む。イニシエータカウンタは、イニシエータクロック信号に応答してイニシエータカウントを進める。イニシエータＰＷＭ信号生成器は、イニシエータカウントに応答して、イニシエータＰＷＭ信号を生成する。受信機（２０４）は、受信機カウンタ（２３０）と、受信機ＰＷＭ信号生成器（２２２）と、受信機カウントをリセットするように構成される回路要素とを含む。受信機カウンタ（２３０）は、受信機クロック信号に応答して受信機カウントを進める。受信機ＰＷＭ信号生成器（２２２）は、受信機カウントに応答して、受信機ＰＷＭ信号を生成する。回路要素は、同期化信号に応答して、オフセットに基づいて、受信機カウントをリセットする。

Description

本願は、概して制御システムに関し、より詳細には、ローカルネットワークにわたって分散されたパルス幅変調制御システムの同期化に関する。

工業駆動システムなどの多くの応用例において、種々の物理的に分散された制御デバイスが、それぞれのデバイスを同期して動作するように制御するために同期して機能することが重要である。例えば、ロボットシステム、工作機械、及び、位置制御された駆動システムは、複数のそれぞれのコントローラのうちの異なるものによって独立して制御される、複数のモータ又はアクチュエータを組み込み得る。同期されたコントローラは、モータ及びアクチュエータが共に動作して、正確な時に正確な位置への協調した動きを達成することを可能にする。

幾つかの例において、同期されたコントローラが、機械、車両、建物、又は、数十メートル以下で測定可能なその他のものを介して分散され、通信ネットワークを介して接続される。コントローラは、通信ネットワークを介して制御信号及びセンサ測定値を交換し得る。クロックドリフト、クロックソースの変動（その結果、別個のコントローラでクロックの不一致が累積する可能性がある）、クロック生成エラー、及びクロック信号伝播差（例えば、ソフトウェア又はハードウェアによって生じる遅延や送信時間差）は、同期化を維持するために同一のクロックタイミングにその他の方式で依存する分散コントローラを非同期化する可能性がある。

図１は、従来技術のパルス幅変調（ＰＷＭ）制御されたシステム１００の例示の機能ブロック図を示す。一次ＰＷＭコントローラ１０２が、一次グローバルクロック１０４（グローバルクロックであってもよい）によってクロックされ、第１のＰＷＭ制御されたデバイス１０６（電力段とも称され得る）を制御するように接続される。一次ＰＷＭコントローラ１０２は、一次グローバルクロック１０４を用いて一次ＰＷＭカウントを維持し、一次ＰＷＭカウントを用いてＰＷＭ制御信号を生成して、第１のＰＷＭ制御されたデバイス１０６を制御する。特に、デューティサイクル（時間比例）ＰＷＭ実装では、ＰＷＭカウントの変化に応答して、例えば、カウントが第１の値に達したときにＰＷＭ信号を低に設定し、カウントが第２の値に達したときにＰＷＭ信号を高に設定するなど、ＰＷＭ信号の状態が高と低の間で変化する。（あるいは、カウントが第１の値に達したときにＰＷＭ信号を高に設定し、カウントが第２の値に達したときにＰＷＭ信号を低に設定する。）第１の値を調整することで、ＰＷＭ信号が高（又は低）であるＰＷＭ信号サイクルの一部であるＰＷＭデューティサイクルが変更される。第２の値を調整することは、ＰＷＭ信号サイクルの周期を決定する、カウンタ最大値又はモジュロ値を変更することに対応する。一次ＰＷＭコントローラ１０２はまた、Ｎ本の通信線１０８によって隔離ブロック１１０に接続され得る。隔離ブロック１１０の使用は、例えば、デバイス１０６が高電圧であるか低電圧であるかに依存し得る。隔離ブロック１１０は、容量性、誘導性、又は光インピーダンスを含み、異なるＰＷＭコントローラに印加される異なる電力レジームなどの他の電力レジームから、一次ＰＷＭコントローラ１０２を隔離する。隔離ブロック１１０は、Ｎ本の通信線１１２によって二次ＰＷＭコントローラ１１４に接続され、二次ＰＷＭコントローラ１１４は、二次グローバルクロック１１６によってクロックされる。二次ＰＷＭコントローラ１１４は、第２のＰＷＭ制御されたデバイス１１８を制御するように接続される。二次ＰＷＭコントローラ１１４は、二次グローバルクロック１１６を用いて二次ＰＷＭカウントを維持し、二次ＰＷＭカウントを用いてＰＷＭ制御信号を生成して、第２のＰＷＭ制御されたデバイス１１８を制御する。

記載する例において、パルス幅変調（ＰＷＭ）システムが、イニシエータ及び受信機を含む。イニシエータは、イニシエータカウンタと、イニシエータＰＷＭ信号生成器とを含む。イニシエータカウンタは、イニシエータクロック信号に応答してイニシエータカウントを進める。イニシエータＰＷＭ信号生成器は、イニシエータカウントに応答して、イニシエータＰＷＭ信号を生成する。受信機は、受信機カウンタと、受信機ＰＷＭ信号生成器と、受信機カウントをリセットするように構成された回路要素とを含む。受信機カウンタは、受信機クロック信号に応答して受信機カウントを進める。受信機ＰＷＭ信号生成器は、受信機カウントに応答して、受信機ＰＷＭ信号を生成する。回路要素は、同期化信号
に応答して及びオフセットに基づいて、受信機カウントをリセットする。

従来技術の同期化パルス幅変調（ＰＷＭ）制御されたシステムの例示の機能ブロック図を示す。

同期化ＰＷＭ制御されたシステムの例示の機能ブロック図を示す。

同期化ＰＷＭ制御されたシステムのイニシエータ部の例示の機能ブロック図を示す。

例示の同期化フレームビット単位のレイアウトを示す。

ＰＷＭ制御されたシステムの同期化プロセスの例を示す。

図２は、同期化ＰＷＭ制御されたシステム２００の例示の機能ブロック図を示す。ＰＷＭ制御されたシステム２００は、一次モジュール２０２（イニシエータモジュールとも称される）と二次モジュール２０４（受信機モジュールとも称される）とを含む。一次モジュール２０２は、一次ＰＷＭクロック信号を生成する一次ＰＷＭクロックユニット２０６を含み、フレームトリガユニット２０８及び一次ＰＷＭコントローラ２１０をクロックするように接続される。一次ＰＷＭクロック信号は、例えば、一次グローバルクロックシステム（図示せず）から生成することができる。フレームトリガユニット２０８は、同期化パルス（以下で更に記載する）を一次ＰＷＭコントローラ２１０及び送信機２１２に出力するように接続される。一次ＰＷＭコントローラ２１０は、第１の制御されたデバイス２１４を制御するように接続される。送信機２１２は、通信線２１６に出力する。通信線２１６は、例えば、高速シリアルインターフェース（ＦＳＩ）などの双方向相互接続とすることができる。通信線２１６は、データが通信線２１６を介して送信されることも可能にするために双方向であり得る。従って、通信線２１６は、データフレーム送信と同期化フレーム送信（又は他のフレームタイプの送信）との間で共有することができ、受信機２１８が通信線２１６に接続する入力は、共有入力２３２と呼ぶことができる。

二次モジュール２０４は、通信線２１６からフレーム（データフレーム又は同期化フレームなど）を受け取るように接続された受信機２１８を有する。受信機２１８は、受け取ったフレームを、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は専用デジタル論理などの、構成可能論理ブロック２２０（ＣＬＢ２２０）に接続される。ＣＬＢ２２０は、二次ＰＷＭコントローラ２２２への出力に接続される。二次ＰＷＭクロック２２４が、二次ＰＷＭコントローラ２２２をクロックするように接続される。二次ＰＷＭクロック２２４は、例えば、二次グローバルクロックシステム（図示せず）から生成され得る。二次ＰＷＭコントローラ２２２は、第２の制御されたデバイス２２６を制御するように接続される。

一次ＰＷＭコントローラ２１０は、一次ＰＷＭカウンタ２２８を含み、一次ＰＷＭカウンタ２２８は、一次ＰＷＭクロックユニット２０６によって生成される一次クロック信号に応答して一次ＰＷＭカウントを生成する。一次ＰＷＭコントローラ２１０は、一次ＰＷＭカウントを用いて、制御信号を生成して、第１の制御されたデバイス２１４を制御する。例えば、一次ＰＷＭクロックユニット２０６は１００ＭＨｚで動作することができ、一方、一次ＰＷＭカウントは、２０ｋＨｚのレートで増分される（例えば、５０００個の立ち上がりクロックエッジ毎に１回）。従って、一次モジュール２０２及び二次モジュール２０４における計算及び他の処理機能は、それぞれ、一次ＰＷＭコントローラ２１０及び二次ＰＷＭコントローラ２２２のデバイス制御機能と比較して、より高いレートで動作して、デバイス制御の精度を改善する。

従って、第１の制御されたデバイス２１４を動作させる制御信号は、ＰＷＭ制御信号として記載され得る。フレームトリガユニット２０８は、ＰＷＭカウント同期化が成される事前決定された同期化条件を検出し、同期化条件が検出されたとき同期化パルスを生成する。フレームトリガユニット２０８は、一次ＰＷＭカウント又は他の一次タイマ論理又はスペアＰＷＭタイマユニットが、フレームトリガユニット２０８のプログラマブルメモリ（例えば、不揮発性メモリ、ヒューズなど）に格納され得るか又はフレームトリガユニット２０８の静的論理にハードコードされ得る事前決定されたハードウェア符号化値に達することに応答して、同期化パルスを生成する。事前決定されたハードウェア符号化値の使用は、ストールやメモリフェッチなどのソフトウェア層実行において共通のタイミング変動に依存しない確定的リセットタイミングを提供する。従って、各同期化パルスを周期的に生成することができる。フレームトリガユニット２０８は、同期化パルスを１次ＰＷＭコントローラ２１０及び送信機２１２に出力する。同期化パルスに応答して、一次ＰＷＭコントローラ２１０は、一次ＰＷＭカウントをゼロにリセットする。同期化パルスに応答して、送信機は同期化フレーム（ＰＩＮＧフレームとも称される）を生成し、通信線２１６を介して同期化フレームを二次モジュール２０４の受信機２１８に送る。

二次モジュール２０４の受信機２１８は、受け取ったフレーム（データフレーム及び同期化フレームなど）をＣＬＢ２２０に出力する。ＣＬＢ２２０は、フレームが同期化フレームに対応する値を有するフレームタグ（ビットストリング）を含むかどうかを判定することなどによって、受け取ったフレームが同期化フレームであるかどうかを検出する。（同期化フレームの例示の構造については、図４を用いて更に記載する。）ＣＬＢ２２０が同期化フレームを検出した場合、ＣＬＢ２２０は、同期化パルスを二次ＰＷＭコントローラ２２２に送信する。

二次ＰＷＭコントローラ２２２は、二次ＰＷＭクロック２２４に応答して二次ＰＷＭカウントを生成する二次ＰＷＭカウンタ２３０を含む。二次ＰＷＭコントローラ２２２は、二次ＰＷＭカウントに応答して、第２の制御されたデバイス２２６を制御するための制御信号を生成する。従って、第２の制御されたデバイス２２６を動作させる制御信号は、ＰＷＭ制御信号として記載され得る。二次ＰＷＭコントローラ２２２が同期化パルスを受け取った場合、二次ＰＷＭコントローラ２２２は、二次ＰＷＭカウントをゼロプラスオフセット（位相値とも称される）にリセットする。

オフセットは、二次ＰＷＭコントローラ２２２に局所的なハードウェアで符号化され、同期化プロセスは、ソフトウェア層ではなくハードウェア層によって実施される。オフセットは、メモリ変数であり、例えば、不揮発性メモリ又はヒューズ論理において符号化され得る。ソフトウェア関連のストール、メモリフェッチ、及び他のプロセス関連の遅延を回避することで、確定的な同期化タイミングが提供され、同期化精度が高まる。オフセットは、一次モジュール２０２と二次モジュール２０４との間の物理的距離に応答して決定される。オフセットは、同期化パルスに様々に対応するシリアルビットストリーム及び同期化フレームが、フレームトリガユニット２０８から送信機２１２へ、通信線２１６を介して受信機２１８へ、ＣＬＢ２２０へ、二次ＰＷＭコントローラ２２２へ進むのにかかる時間を含むことができる。この伝搬遅延は、例えば、数十ナノ秒とすることができ、これをオフセットに加えることができる。ハードウェア層を用いて、送信時間以外の変数の影響を制限し、（回路ベースの遅延を補償するために）回路ベースの遅延に（更に）応答してオフセットを正確に決定することを可能にする。回路ベースの遅延（又はレイテンシ）は、例えば、フレーム転送を開始するのにかかる時間、同期化フレームの持続時間、ＣＬＢ２２０が同期化フレームを検出するのにかかる時間、二次ＰＷＭカウントリセットを実施するのにかかる時間、及び他の同期化プロセス関連遅延を含むことができる。

同期化フレーム及び送信距離関連オフセットを用いて同期化を実施するためのハードウェア層の使用は、幾つかの実装において、一次ＰＷＭクロック信号の単一サイクル内で一次／二次同期化を正確に提供する。一次ＰＷＭクロックユニット２０６が１００ＭＨｚで動作する実装では、これは１０ｎｓ以内の正確な一次／二次同期に対応することができる。従って、一次ＰＷＭカウンタ２２８によって生成された一次ＰＷＭカウントと、二次ＰＷＭカウンタ２３０によって生成された二次ＰＷＭカウントとによって制御されるデバイスが、それぞれの一次ＰＷＭクロックユニット２０６又は二次ＰＷＭクロックユニット２２４よりもはるかに低い周波数（例えば、１００ＭＨｚとは対照的に２０ｋＨｚなど）で動作する幾つかの実装において、比較的低い周波数のデバイス制御レジームと、比較的高い周波数の一次及び二次ブロック２０２、２０４動作レジームとの両方に関して、一次／二次同期が高度に正確に成される。

上記から、ＣＬＢ２２０が生成した同期化パルスは、二次ＰＷＭコントローラ２２２の二次ＰＷＭカウンタ２３０によって生成された二次ＰＷＭカウントをリセットする。このリセットは追加されたオフセットとともに、二次ＰＷＭカウントリセット時に（一次ＰＷＭコントローラ２１０の一次ＰＷＭカウンタ２２８によって生成された）一次ＰＷＭカウントと同じか又はほぼ同じカウントに二次ＰＷＭカウントを効果的に設定する。一次ＰＷＭカウントがリセットされ、同期化フレームが二次モジュール２０４の受信機２１８に送られるとき、二次ＰＷＭカウントがオフセットにリセットされるときまでに、一次ＰＷＭカウントもまた、そのオフセットに等しい（又はほぼ等しい）数だけ進んでいることになる。従って、同期化フレーム及びその結果として生じる二次リセットは、一次及び二次ＰＷＭカウントを、温度による変動など、送信時間並びにその他のプロセス変動に関連する許容範囲内に同期させる。一次モジュール２０２と二次モジュール２０４との間の物理的距離を数十メートルに制限することによって、送信時間の変動を制限することができ、そのため、同期化は、二次ＰＷＭカウントリセット時の一次ＰＷＭカウントと同じ値に、より正確に二次ＰＷＭカウントをリセットする。

本願において記載するように、ＰＷＭ制御システムは、指定された同期化フレームを用いて、複数のデバイスにわたってＰＷＭ制御モジュールを同期化させて、協調したリアルタイム制御を提供することができる。この同期化は、ＦＳＩなどの双方向相互接続（通信線２１６など）を介して同期化フレームを送信することによって実施することができる。同期化フレームは、比較的限られた帯域幅内に収まり得、従って、通信されている他のデータとの衝突を回避しながら、共有の通信回線を用いて送信することができる。

同期化フレームの通信転送を開始し、同期化フレームを受信及び検出するためにハードウェア専用層を用いることで、ソフトウェア関連のプロセス割り込みの一部又はすべてを回避することができ、タイミングの合った同期化を確実に提供する。ハードウェア層を使用し、ソフトウェアプロトコル層を使用せずに同期化を実効することにより、同期化プロセスを確定的に実効することができる。また、実行時に、ハードウェア層を使用し、ソフトウェアプロトコル層を使用しないことは、同期化プロセスが中央処理装置（ＣＰＵ）又は他のソフトウェア制御サブシステムへの依存を回避することを可能にする。従って、ＰＷＭネットワーク（ＰＷＭ制御されたシステム２００など）の一次モジュール２０２内のハードウェア層を用いて、フレームトリガユニット２０８を用いて一次モジュール２０２内部の事象を検出し、内部事象の検出に応答して同期化フレームを生成し、一次ＰＷＭモジュール２１０のタイマを同期させることは、ネットワークのＰＷＭモジュール２１０、２２２内に予測可能な、タイミングの合った同期事象を提供するのに役立つ。また、同期化フレームを受け取り、検出し、それに応答するためにＰＷＭネットワークの二次モジュール２０４内のハードウェア層を用いることは、ネットワークのＰＷＭモジュールの予測可能なタイミングの合った同期化を提供するのに役立つ。

ＰＷＭネットワークの二次モジュール２０４が、ハードウェアを用いて、受け取った同期化フレームを検出することができる。二次モジュール２０４は、同期化フレームの検出された受領に応答して同期化パルスを生成する。二次モジュール２０４内の二次ＰＷＭコントローラ２２２が同期化パルスを受け取った後、二次ＰＷＭコントローラ２２２のタイマは、フレーム待ち時間を補正するオフセットで二次ＰＷＭコントローラ２２２の二次ＰＷＭカウントをリセットすることによって、検出された同期化フレームに同期される。従って、一次及び二次ＰＷＭ制御モジュール２０２、２０４間の既知の（例えば、測定された）距離（幾つかの例において、付加的な信号伝搬遅延、及び、一次及び二次モジュール２０２、２０４、並びに、対応する一次及び二次ＰＷＭモジュール２１０、２２２内部の回路関連遅延などの、他の遅延を伴う）を用いて、オフセットを生成し、例えば、そのような距離によって引き起こされる送信遅延を補償することができる。

一次ＰＷＭカウントは、同期化パルスが送信された後（又は、例えば、同期化パルスが生成された後、又は、事前決定された一次ＰＷＭカウント値－同期をトリガすることなど、フレームトリガユニット２０８による事象の初期検出後）、それをゼロにリセットすることによって、同期され得る。二次ＰＷＭカウントは、同期化フレーム（又はそのフレームの検出に続くパルス）に応答して、ゼロプラス生成されたオフセットにリセットすることによって同期され得る。生成されたオフセットは、例えば、同期化フレームの送信と同期化フレームの受領との間の待ち時間、及び対応する同期化パルスの他の伝搬遅延を表すことができる。生成されたオフセットはまた、二次モジュール２０４及び対応する二次ＰＷＭコントローラ２２２の回路遅延、並びに、一次ＰＷＭカウントのリセットと同期化フレームの送信との間の回路遅延を含むことができる。

図３は、同期されたＰＷＭ制御システム３００のイニシエータ部分の例示の機能ブロック図を示す。一次モジュール送信機３０２の第１の入力が、第１の検出事象ブロック３０４の出力を受け取るように接続される。第１の検出事象ブロック３０４の入力が、第１のマルチプレクサ３０６の出力を受け取るように接続される。第１のマルチプレクサ３０６は、Ｍ本のハードウェア層トリガ線３０８に接続されたＭ個の入力を有する。一次モジュール送信機３０２の第２の入力が、第２の検出事象ブロック３１０の出力を受け取るように接続される。第２の検出事象ブロック３１０の入力が、第２のマルチプレクサ３１２の出力に接続される。第２のマルチプレクサ３１２は、Ｐ本のソフトウェア層トリガ線３１４に接続されたＰ個の入力を有する。第１及び第２の検出事象ブロック３０４、３１０、並びに、第１及び第２のマルチプレクサ３０６、３１２は、図２のフレームトリガユニット２０８に対応することができる。

Ｍ本のハードウェア層トリガ線３０８を用いて、Ｍ個の異なる内部（オンチップなど）又は外部ハードウェア層トリガソース（又は両方）に接続して、一次モジュール送信機３０２に同期化フレームを生成させることができる。第１の検出事象ブロック３０４は、一次モジュール送信機３０２による同期化フレームの生成のために、第１のマルチプレクサ３０６の出力信号が、或るトリガ事象に対応するか又はトリガ事象の組合せに対応するかを判定する。対応する場合、第１の検出事象ブロック３０４は、同期化パルスを一次モジュール送信機３０２に送信して、一次モジュール送信機３０２に同期化フレームを生成させる。

Ｐ本のソフトウェア層トリガ線３１４は、同期化フレーム以外のフレームを生成するために、一次モジュール送信機３０２のためのＰ個の異なる内部又は外部ソフトウェア層トリガソース（又は両方）に接続するために用いられ得る。第２の検出事象ブロック３１０は、第２のマルチプレクサ３１２の出力が、一次モジュール送信機３０２によるソフトウェアトリガされた非同期化フレームの生成のため或るトリガ事象に対応するか又はトリガ事象の組合せに対応するかを判定する。対応する場合、第２の検出事象ブロック３１２は、一次モジュール送信機３０２に信号を送信して、一次モジュール送信機３０２にソフトウェア開始フレームを生成させる。

図４は、例示の同期化フレームビット単位のレイアウト４００を示す。同期化フレーム４０２の前に、通信線２１６は、アイドル状態４０４にあり（及び受信機２１８がアイドル状態４０４を受け取り）得る。フレームの存在は、同期化フレーム４０２のプリアンブル４０６によって示される。図４の例では、プリアンブル４０２がフレーム４０２を識別する幾つかのクロックエッジを含むが、任意の他の適切なプリアンブルが用いられ得る。プリアンブル４０６の後には、順に、フレームの開始４０８、フレームタイプ４１０、フレームタグ４１２、フレームの終了４１４、及び１つ又は複数のポストフレームクロックエッジ４１６が続く。フレーム４０８の開始は、フレームのデータ部分の開始を示す。フレームタイプ４１０は、可能なフレームタイプの列挙された一覧から、フレームのタイプを示す。フレーム４１４の終了は、フレームの終了に達したことを示す。（図４にこれらのフレーム区分について示された特定の数値は単に例示のものである）通信線２１６上の他の信号からフレームを分離するポストフレームクロックエッジ４１６の後、通信線２１６はアイドル状態４０４（又は通信線２１６によって搬送される後続のコンテンツ）に戻る。

フレームタグ４１２は、フレームを同期化フレーム４０２として識別するために用いられる。フレームタグ４１２は、例えば４ビットであり得、フレームタグ４１２の特定の値は、同期化フレーム４０２に対応する。ＣＬＢ２２０（図２）は、フレームタグ４１２が同期化フレーム４０２に対応する値を有するかどうかを確認して、同期化フレーム４０２又は非同期化フレームの存在を検出する。ＣＬＢ２２０が受信機４１８による特定のフレームタグ４１２の受信を検出することは、フレームタグ４１２を自動的にかつ低減された決定論的待ち時間で検出することによって、ソフトウェア介入を回避するのに役立つ。

図５は、ＰＷＭ制御されたシステムのための同期化プロセス５００の例を示す。工程５０２において、イニシエータＰＷＭモジュール（例えば、一次ＰＷＭコントローラ２１０、図２）が、イニシエータＰＷＭカウントを生成する。工程５０４において、イニシエータＰＷＭモジュールを含むイニシエータモジュールが、イニシエータＰＷＭカウントに応答して第１の制御されたデバイスを制御する。工程５０６において、イニシエータモジュールは、イニシエータＰＷＭカウントの値などのハードウェア符号化トリガに応答して同期化パルスを生成する。工程５０８において、同期化フレームが、同期化パルスに応答して生成され、イニシエータモジュールから受信機モジュール（例えば、二次モジュール２０４、図２）に送信される。工程５１０において、イニシエータＰＷＭカウントは、同期化パルスに応答してリセットされる。工程５１２において、受信機ＰＷＭモジュールが受信機ＰＷＭカウントを生成する。工程５１４において、受信機ＰＷＭモジュールを含む受信機モジュールが、受信機ＰＷＭカウントに応答して第２の制御されたデバイスを制御する。工程５１６において、受信機モジュールは、同期化フレームを受信及び検出をする。工程５１８において、受信機ＰＷＭカウントは、同期化フレームの検出に応答して、オフセットを用いてリセットされる。

本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

幾つかの実施例において、単一の同期化事象（例えば、単一の同期化トリガによってトリガされる）に対応する同期化パルスと同期化フレームは、合わせて同期化信号と称されることがある。例えば、フレームトリガユニットによって生成される同期化パルスと、一次モジュールから二次モジュールに送信される同期化フレームと、同期化フレームの検出に応答してＣＬＢによって生成される同期化パルスとを合わせて、同期化信号と呼ぶことができる。

幾つかの実施例において、一次ＰＷＭカウントは、１ｋＨｚから１ＭＨｚ又はそれ以上のレートで増分される。

幾つかの実施例において、オフセット、又はオフセットに追加される値が、同期化フレームの一部として送信される。例えば、一次モジュールの内部機能に関連する遅延（プロセス及び伝搬関連遅延）に対応する値を、同期化フレームの一部として送信することができる。

幾つかの実施例において、通信線伝搬遅延は、対応するケーブルのデータシートから、例えば、ケーブル１メートル当たりのナノ秒数として決定することができる。

幾つかの実施例において、同期されたＰＷＭカウントが、アナログ・デジタル変換器（ＡＤＣ）及び捕捉モジュールの同期制御を実施し、制御アルゴリズムの実行を同期させるために用いられる。捕捉モジュールは、デジタルパルスを受け取り、入力パルス信号のパルス幅を測定するデジタル周辺機器である。

幾つかの実施例において、一次モジュールが、制御されたデバイスと一次モジュールの送信機との両方を制御する単一のＰＷＭコントローラを含む。

幾つかの実施例において、図２の一次モジュール及び二次モジュールは、テキサス・インスツルメンツ・インコーポレイテッドのＦ２８００４ｘ（ポテンザ）マイクロコントローラ及び高速シリアルインタフェースを含む他のテキサス・インスツルメンツ・インコーポレイテッドのＣ２０００ＭＣＵを用いて実装可能である。

幾つかの実施例において、一次ＰＷＭカウントが、同期化パルスに応答してゼロ以外の初期（又はデフォルト）値にリセットされ、二次ＰＷＭカウントは、同期化パルスに応答して、（非ゼロの）初期（又はデフォルト）値にオフセットを加えた値にリセットされる。幾つかの実施例において、ゼロ以外の初期値を、同期化パルスの生成と一次ＰＷＭカウントリセットとの間の遅延に対応するオフセットとすることができる。

幾つかの実施例において、ＰＷＭカウントが１増分する。幾つかの実施例において、ＰＷＭカウントが１以外の数だけ増分する。幾つかの実施例において、ＰＷＭカウントが減分する。カウントを増分させること及びカウントを減分させることは両方とも、本願においては、カウントを「進める」と称される。同期化フレームに応答する以外に実施されるカウントは、本願においては、カウントを「名目上」進めることと称される。

幾つかの実施例において、一次ＰＷＭカウントは同期化フレームに応答してリセットされない。幾つかの実施例において、一次ＰＷＭカウントは同期化フレームに含まれ、二次ＰＷＭカウントは、同期化フレームに含まれる一次ＰＷＭカウント及びオフセットに応答してリセットする。幾つかの実施例において、同期化フレームがデフォルト値を含み、一次ＰＷＭカウントはデフォルト値にリセットされ、二次ＰＷＭカウントはデフォルト値にオフセットを加えた値にリセットされる。幾つかの実施例において、一次ＰＷＭカウントは、現在の一次ＰＷＭカウント（選択された二進数に丸められた一次ＰＷＭカウントなど）に基づく値にリセットされ、二次ＰＷＭカウントは、現在の二次ＰＷＭカウント（選択された二進数に丸められた二次ＰＷＭカウントなど）にオフセットを加えた値にリセットされる。

ＦＳＩ及び構成可能論理ブロック周辺機器が、対応する例のために本願において用いられる。幾つかの実施例において、本願において記載する同期化フレーム及びオフセットが、他のインタフェース及びハードウェアを用いて実装される。

幾つかの実施例において、送信機２１２が、通信線２１６（又は他の通信線２１６）を介して、例えばスター又はデイジーチェーントポロジーで、付加的な二次モジュール２０４の受信機２１８に接続される。

幾つかの実施例において、同期化フレームを示すために他のフレーム部分が用いられる。幾つかの実施例において、或るフレームが、異なるビット単位のレイアウトを有する。

幾つかの実施例において、ＰＷＭ制御信号が、それぞれのＰＷＭ制御信号の論理値に応じて、制御されるデバイスをイネーブル及びディセーブルする。

幾つかの実施例において、一次モジュールと二次モジュールとの間の距離は数十メートル以下とし得る。幾つかの実施例において、一次モジュールと二次モジュールとの間の距離はより長くし得る。

幾つかの実施例において、本願において記載するような一次ＰＷＭカウント及び二次ＰＷＭカウント同期化は、様々な制御レジーム、例えば、分散型モータ軸制御、並びに、ソーラーインバータ／コンバータ、ＡＣ／ＤＣモジュール、及びＤＣ／ＤＣモジュールなどの分散型電力段の制御に適用可能である。

Claims

パルス幅変調（ＰＷＭ）システムであって、
イニシエータであって、
イニシエータクロック信号入力と、
前記イニシエータクロック信号入力で受信されたイニシエータクロック信号に応答して、イニシエータカウントを進めるように構成されるイニシエータカウンタと、
前記イニシエータカウントに応答して、イニシエータＰＷＭ信号を生成するように構成されるイニシエータＰＷＭ信号生成器と、
同期化信号を生成して出力するように構成される回路要素と、
を含む、前記イニシエータ、及び
受信機であって、
受信機クロック信号入力と、
前記受信機クロック信号入力で受信された受信機クロック信号に応答して、受信機カウントを進める受信機カウンタと、
前記受信機カウントに応答して、受信機ＰＷＭ信号を生成するように構成される受信機ＰＷＭ信号生成器と、
前記同期化信号に応答し、オフセットに基づいて、前記受信機カウントをリセットするように構成される回路要素と、
を含む、前記受信機、
を含む、ＰＷＭシステム。
請求項１に記載のＰＷＭシステムであって、前記オフセットが、前記受信機と前記イニシエータとの間の物理的距離に基づく、ＰＷＭシステム。
請求項１に記載のＰＷＭシステムであって、
前記イニシエータが前記イニシエータカウントを初期値にリセットするように構成され、
前記受信機が前記受信機カウントを前記初期値に前記オフセットを加えた値にリセットするように構成される、
ＰＷＭシステム。
請求項３に記載のＰＷＭシステムであって、
前記イニシエータが前記同期化信号に応答して、又は前記同期化信号の生成を引き起こすトリガに応答して、前記イニシエータカウントをリセットするように構成され、
前記オフセットが前記イニシエータと前記受信機との間の物理的距離に応答して決定される、
ＰＷＭシステム。
請求項１に記載のＰＷＭシステムであって、
通信線を更に含み、
前記イニシエータが、ハードウェア実行層において、前記同期化信号を生成し、前記同期化信号を前記通信線に出力し、前記イニシエータカウントをリセットするように構成され、
前記受信機が、ハードウェア実行層において、前記通信線から前記同期化信号を受信し、前記同期化信号を検出し、前記受信機カウントをリセットするように構成される、
ＰＷＭシステム。
請求項１に記載のＰＷＭシステムであって、前記イニシエータが、データ及び前記同期化信号を同じ通信線に出力するように構成される、ＰＷＭシステム。
請求項１に記載のＰＷＭシステムであって、前記イニシエータが、前記イニシエータにおいてハードウェア決定され、前記イニシエータのハードウェア実行層において検出されたトリガ条件に応答して、前記同期化信号を生成するようにハードウェア構成される、ＰＷＭシステム。
請求項１に記載のＰＷＭシステムであって、
前記イニシエータが、前記イニシエータＰＷＭ信号を第１の制御信号として出力するように構成され、
前記受信機が、前記受信機ＰＷＭ信号を第２の制御信号として出力するように構成される、ＰＷＭシステム。
パルス幅変調（ＰＷＭ）システムであって、
受信機を含み、
前記受信機が、
受信機入力と、
受信機クロック信号入力と、
前記受信機クロック信号入力で受信された受信機クロック信号に応答して受信機カウントを進める受信機カウンタと、
前記受信機カウントに応答して、受信機ＰＷＭ信号を生成するように構成される受信機ＰＷＭ信号生成器と、
前記受信機入力で同期化信号を受信し、前記受信機と前記同期化信号の送信源との間の物理的距離に応答して、前記受信機カウントをリセットするように構成される回路要素と、
を含む、
ＰＷＭシステム。
請求項９に記載のＰＷＭシステムであって、
前記受信機が、前記受信機カウントを事前決定された初期値にオフセットを加えたものにリセットするように構成される、
ＰＷＭシステム。
請求項１０に記載のＰＷＭシステムであって、
前記オフセットが、前記受信機カウント動作の前記リセットの完了に対する前記受信機入力からの回路ベースの待ち時間に応答して決定される、
ＰＷＭシステム。
請求項１０に記載のＰＷＭシステムであって、
前記受信機が、前記同期化信号から第１のオフセット部分を抽出するように、及び、前記オフセットを生成するために前記受信機に格納された第２のオフセット部分に前記第１のオフセット部分を加算するように構成される、
ＰＷＭシステム。
請求項９に記載のＰＷＭシステムであって、
前記受信機が、ハードウェア実行層において、前記同期化信号を検出し、前記検出された同期化信号に応答して前記受信機カウントをリセットするように構成される、
ＰＷＭシステム。
請求項９に記載のＰＷＭシステムであって、通信線を更に含み、
前記受信機入力が前記通信線に結合され、
前記受信機入力が、前記通信線を介して前記同期化信号を受信するように構成され、
前記受信機入力が、前記通信線を介してデータを受け取るように構成される、
ＰＷＭシステム。
パルス幅変調（ＰＷＭ）制御のための方法であって、
イニシエータを用いて、イニシエータクロック信号に応答してイニシエータカウントを進めることと、
前記イニシエータカウントに応答して、前記イニシエータを用いて、第１の制御されたデバイスを制御することと、
前記イニシエータを用いて同期化信号を生成することと、
前記イニシエータから受信機へ前記同期化信号を送信することと、
受信機を用いて、受信機クロック信号に応答して受信機カウントを進めることと、
前記受信機カウントに応答して、前記受信機を用いて、第２の制御されたデバイスを制御することと、
前記受信機を用いて前記同期化信号を受信及び検出することと、
オフセット値に基づいて、前記同期化信号に応答して前記受信機カウントをリセットすることと、
を含む、方法。
請求項１５に記載の方法であって、前記オフセット値が、前記受信機と前記イニシエータとの間の物理的距離に基づく、方法。
請求項１５に記載の方法であって、
前記イニシエータカウントを初期値にリセットすることを更に含み、
前記受信機カウントを前記リセットすることが、前記受信機カウントを前記初期値に前記オフセット値を加えた値にリセットすることを含む、
方法。
請求項１５に記載の方法であって、
前記イニシエータを前記リセットすることが、前記同期化信号に応答するか、又は前記同期化信号を生成させることに応答しており、
前記オフセット値が、前記イニシエータと前記受信機との間の物理的距離に応答して決定される、
方法。
請求項１５に記載の方法であって、
前記イニシエータにおいて、ハードウェア実行層を用いて、前記同期化信号を生成し、前記同期化信号を前記受信機に送信し、前記イニシエータカウントをリセットすることと、
前記受信機において、ハードウェア実行層を用いて、前記同期化信号を受信し、前記同期化信号を検出し、前記受信機カウントをリセットすることによって前記受信機カウントを調整すること、
を更に含む、方法。
請求項１５に記載の方法であって、前記同期化信号を前記送信することと同じ通信線を用いて、前記イニシエータから前記受信機にデータを送信することを更に含む、方法。
請求項１５に記載の方法であって、前記同期化信号を前記生成することが、前記イニシエータにおいてハードウェア決定されたトリガに応答して実施される、方法。
請求項１５に記載の方法であって、前記同期化信号を前記生成することが、前記イニシエータにおいてハードウェア決定され、前記イニシエータのハードウェア実行層において検出されたトリガ条件に応答して、実施される、方法。