JP2023519989A - モノリシック電子デバイス - Google Patents

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Abstract

複数のモノリシック電子デバイスを形成および試験する方法が提供される。方法の一部として、ＩＩＩ族窒化物を備えるモノリシックデバイスアレイが犠牲基板上に形成される。電気コンタクトを備える試験基板は、モノリシックデバイスアレイの電気コンタクトと位置合わせされ、接合誘電体層を介してモノリシックデバイスアレイに接合される。モノリシックデバイスアレイのモノリシックデバイスを試験するために、試験基板から電力が供給される。次いで、犠牲基板の一部を選択的に除去してモノリシック電子デバイスの各々を分離し、犠牲誘電体層を除去して各モノリシック電子デバイスを試験基板から分離する。

Description

開示の分野
本開示は、ＩＩＩ族窒化物半導体に関する。特に、本開示は、ＩＩＩ族窒化物半導体を含む電子デバイスに関する。
背景
マイクロＬＥＤは、一般に、１００μｍ×１００μｍ以下のサイズを有するＬＥＤとして定義される。マイクロＬＥＤは、スマートウォッチ、ヘッドマウントディスプレイ、ＡＲおよびＶＲアプリケーション用のピコプロジェクタ、ならびに大面積ディスプレイなどの様々なデバイスでの使用に適し得る自発光マイクロディスプレイ／プロジェクタを形成するためのアレイとして構成され得る。
マイクロＬＥＤアレイの１つの既知の形態は、ＩＩＩ族窒化物から形成された複数のＬＥＤを備える。ＩＩＩ族窒化物ＬＥＤは、活性発光領域にＧａＮおよびそのＩｎＮとＡｌＮとの合金を含む無機半導体ＬＥＤである。ＩＩＩ族窒化物ＬＥＤは、従来の大面積ＬＥＤ、例えば光発生層が有機化合物である有機発光ダイオード（ＯＬＥＤ）よりも著しく高い電流密度で駆動することができ、より高い光出力密度を放射することができる。結果として、所与の方向における光源の単位面積当たりに放射される光の量として定義されるより高い輝度（明るさ）は、マイクロＬＥＤを高い輝度を必要とする、高い輝度それから利益を得る用途に好適なものとする。
既知のマイクロＬＥＤ製造技術は、青色または緑色光を放射するＬＥＤを製造するために、サファイア基板上に１つ以上のＧａＮ層を形成することを含む。赤色光を放射するＬＥＤの場合、既知の製造技術は、ＧａＡｓ基板上に１つ以上のＩｎＡｌＧａＰ層を形成することを含む。
マイクロＬＥＤを備える大面積ディスプレイは、複数の赤色、緑色、および青色マイクロＬＥＤから形成されてもよい。例えば、４Ｋ解像度ディスプレイの場合、ディスプレイごとに約８３０万ピクセルが提供され得る。したがって、８３０万個の赤色、緑色、および青色ＬＥＤ（すなわち、ディスプレイごとに合計２，４９０万個のＬＥＤ）を設けて単一のディスプレイを形成することができる。赤色、緑色および青色ＬＥＤは、ピックアンドプレース技術を使用してディスプレイ基板上に組み立てることができる。ピックアンドプレース技術は、スタンプシステム、レーザ支援システムおよび流体アセンブリを含む。組み立て速度は、毎秒約１千から１万部品まで変化する。したがって、４Ｋスクリーンの組み立て時間は約１時間である。
ピックアンドプレース部品を使用してディスプレイを組み立てる場合、ピックアンドプレース部品の故障率は、ディスプレイの歩留まりに影響を及ぼし得る。例えば、上記の４Ｋ解像度のディスプレイの例は、２，４９０万個のＬＥＤを含む。したがって、このような多数のＬＥＤでは、比較的低い故障率であっても、多数の故障したＬＥＤがディスプレイに含まれることになり得る。
この背景に対して、本発明の目的は、ピックプレースプロセスを使用して組み立てるのに適した電子デバイスを形成する改善された方法を提供することである。
概要
本発明者らは、ＩＩＩ族窒化物を含むモノリシック電子デバイスなどのピックアンドプレース部品の故障率を低減しようとするためには、ピックアンドプレース組立で使用する前に各部品を試験することが望ましいことを認識した。しかしながら、各部品を個別に試験することは時間がかかる。
したがって、複数のモノリシック電子デバイスを形成および試験する方法が提供される。本方法は、
ａ）モノリシック電子デバイスアレイを形成するステップであって、
犠牲基板上にＩＩＩ族窒化物を備える共通半導体層を形成するステップと、
共通半導体層の犠牲基板とは反対側の共通半導体層の表面上にモノリシック電子デバイスのアレイを形成するステップであって、モノリシック電子デバイスのアレイの各モノリシック電子デバイスは、複数のＩＩＩ族窒化物層を備える、モノリシック電子デバイスのアレイを形成するステップと、
共通半導体層の表面とほぼ位置合わせされた平坦化誘電体表面を提供するために、モノリシック電子デバイスのアレイの上に平坦化誘電体層を形成するステップと、
平坦化誘電体表面から犠牲基板まで平坦化誘電体層および共通半導体層をエッチングすることによってトレンチのグリッドを形成するステップであって、トレンチのグリッドは、各モノリシック電子デバイスを取り囲む、トレンチのグリッドを形成するステップと、
平坦化誘電体層を貫通して各モノリシック電子デバイスに第１の電気コンタクトを形成するステップと、
共通半導体層の表面とほぼ位置合わせされた第１の接合面を形成するために、トレンチのグリッドおよび平坦化誘電体層の平坦化表面の上に犠牲誘電体層を形成するステップであって、第１の接合面は、第１の電気コンタクトの各々と位置合わせされた第１の開口部を備える、犠牲誘電体層を形成するステップと、を備える、モノリシック電子デバイスアレイを形成するステップと、
ｂ）試験基板を提供するステップであって、試験基板は、
モノリシック電子デバイスアレイのモノリシック電子デバイスの各々に電力を供給するように構成された電子試験回路を備える電子基板と、
モノリシック電子デバイスアレイの第１の電気コンタクトの配置に対応するように電子基板上に配置された複数の第２の電気コンタクトと、を備え、
第２の接合面を提供するために接合誘電体層が電子基板上に形成され、第２の接合面は、第２の電気コンタクトの各々と位置合わせされた第２の開口部を備える、試験基板を提供するステップと、
ｃ）試験基板の前記第２の電気コンタクトをモノリシック電子デバイスアレイの第１の電気コンタクトと位置合わせし、第１および第２の電気コンタクトが電気的に接触するように、試験基板の第２の接合面を犠牲誘電体層の第１の接合面に接合するステップと、
ｄ）モノリシック電子デバイスアレイのモノリシック電子デバイスの各々を複数の第１および第２の電気コンタクトを介して試験するために、試験基板からモノリシック電子デバイスアレイに電力を供給するステップと、
ｅ）モノリシック電子デバイスの各々を分離するために、犠牲基板の厚さを貫通して犠牲基板の第１の部分を選択的に除去するステップと、モノリシック電子デバイスを試験基板から分離するために、犠牲誘電体層を除去するステップと、を備える。
第１の態様による方法は、モノリシック電子デバイスアレイを試験基板に接合するステップを含む。したがって、試験基板は、モノリシック電子デバイスが形成される犠牲基板の除去を可能にするためのハンドリング基板を提供する。さらに、試験基板は、モノリシック電子デバイスの各々の試験を製造プロセスに統合することを可能にする。したがって、第１の態様による方法は、デバイス試験を方法に統合することにより、複数のモノリシック電子デバイスを形成および試験するより効率的な方法を提供する。
以下の節では、本発明の異なる態様がより詳細に定義される。そのように定義された各態様は、そうでないことが明確に示されていない限り、任意の他の態様と組み合わせることができる。特に、任意選択的または有利であると示された任意の特徴は、任意選択的または有利であると示された任意の他の特徴と組み合わせることができる。
いくつかの実施形態では、接合誘電体層は犠牲接合誘電体層であり、犠牲接合誘電体層は、各モノリシック電子デバイスをテキスト基板から分離するために犠牲誘電体層と共に選択的に除去されるように構成される。いくつかの実施形態では、試験基板は、直接接合（すなわち、融合接合）によって犠牲誘電体層の接合面に接合されてもよい。例えば、いくつかの実施形態では、犠牲接合誘電体層は、ＳｉＯ２またはＳｉＮｘを備えることができる。
いくつかの実施形態では、犠牲誘電体層を除去して各モノリシック電子デバイスを試験基板から分離した後、試験基板は、複数のモノリシックデバイスを形成および試験する方法において再利用することができる。
いくつかの実施形態では、試験基板の電子試験回路は、モノリシック電子デバイスの各々に並列に電力を供給するように構成される。したがって、試験基板は、モノリシックデバイスのアレイを試験するための効率的な方法を提供することができる。
いくつかの実施形態では、共通半導体層は、ｎ型ドープＩＩＩ族窒化物を備えてもよい。例えば、いくつかの実施形態では、共通半導体層は、ＧａＮおよびｎ型ドーパント、例えばＳｉまたはＧｅを備えてもよい。共通半導体層は、（犠牲基板に垂直な方向に）少なくとも５００ｎｍの厚さを有することができる。共通半導体層は、（犠牲基板に垂直な方向に）５μｍ以下の厚さを有することができる。
犠牲基板は、その上でのＩＩＩ族窒化物層の成長に適した面内格子定数を有する犠牲基板表面を提供するように構成された基板から形成されてもよい。例えば、犠牲基板は、サファイア、またはシリコン基板を備えることができる。
いくつかの実施形態では、モノリシック電子デバイスのアレイは、規則的に離間されたアレイとして形成されてもよい。規則的に離間されたアレイは、正方形パッキングまたは六角形パッキングなどの円（または多角形）の密パッキングのための任意の構成に類似し得る。アレイ内の各モノリシック電子デバイスは、一般に楕円形または多角形である共通半導体層上の表面積を有することができる。
いくつかの実施形態では、平坦化誘電体層は、複数のパッシベーション層から形成されてもよい。各パッシベーション層は、誘電体、例えば二酸化ケイ素または窒化ケイ素を備えてもよい。平坦化誘電体層は、平坦化誘電体表面の平滑性を改善するため（すなわち、表面粗さを低減するため）に、化学機械研磨プロセスを受けることができる。
いくつかの実施形態では、トレンチのグリッドは、犠牲基板の表面上に（モノリシック電子デバイスのアレイ内の隣接するモノリシック電子デバイス間の方向に）少なくとも５００ｎｍの幅を有することができる。したがって、トレンチを画定するピクセルは、各モノリシックＬＥＤピクセルを犠牲基板上の隣接するモノリシックＬＥＤピクセルから分離することができる。したがって、トレンチを画定するピクセルは、犠牲基板上の各モノリシックＬＥＤピクセルの周囲を囲む（すなわち、一周する）ことができる。
いくつかの実施形態では、犠牲誘電体層は、二酸化ケイ素または窒化ケイ素のうちの１つ以上を備えることができる。犠牲誘電体層は、実質的に連続したギャップ充填層として形成されてもよい。したがって、犠牲誘電体層は、任意のギャップまたは空隙を充填して接合面を提供するために設けられてもよい。したがって、そのように形成された接合面は、共通半導体層の表面と位置合わせされた実質的に連続した平面であってもよい。いくつかの実施形態では、接合面は、共通半導体層の表面に平行である。いくつかの実施形態では、犠牲誘電体層は、平坦化表面上で少なくとも５００ｎｍの厚さを有するように形成される。中間構造の不均一な性質のために、他の領域の犠牲誘電体層の厚さはより厚く（またはより薄く）てもよいことが理解されよう。いくつかの実施形態では、犠牲誘電体層は、平坦化表面上で２μｍ以下の厚さを有するように形成される。
いくつかの実施形態では、モノリシック電子デバイスアレイの各モノリシック電子デバイスは、発光ダイオード（ＬＥＤ）を備える。各ＬＥＤは、複数のＩＩＩ族窒化物層から形成されてもよい。いくつかの実施形態では、各モノリシック電子デバイスは、トランジスタ、コンデンサ、抵抗器、ダイオードを備える群から選択される１つ以上の電子デバイスを備えることができる。例えば、一実施形態では、モノリシック電子デバイスは、トランジスタ、ＬＥＤ、およびコンデンサを備えることができる。
いくつかの実施形態では、各モノリシック電子デバイスは、共通半導体層の表面上に複数のＬＥＤサブピクセルを備えるモノリシック発光ダイオード（ＬＥＤ）ピクセルである。各ＬＥＤサブピクセルは、ＩＩＩ族窒化物層のスタックを備える。モノリシックＬＥＤピクセルは各々、ＬＥＤディスプレイにおける組み立てに適していてもよい。モノリシックＬＥＤピクセルの各ＬＥＤサブピクセルは、関連する光抽出特徴部を有することができる。したがって、各モノリシックＬＥＤピクセルは、共通半導体層上にモノリシックに形成された複数のＬＥＤデバイスを含むことができる。分離されると、モノリシックＬＥＤピクセルは、例えばピックアンドプレース方法を使用して、ディスプレイを形成するように組み立てることができる。複数のＬＥＤデバイス（ＬＥＤサブピクセル）をモノリシックに形成することにより、ディスプレイを形成するために組み立てられる個別部品の数を減らすことができる。
いくつかの実施形態では、各ＬＥＤサブピクセルは、少なくとも３８０ｎｍの第１の波長を有する光を生成するように構成されている。したがって、各ＬＥＤサブピクセルは、可視光を生成することができる。いくつかの実施形態では、各ＬＥＤサブピクセルは、４９０ｎｍ以下の第１の波長を有する光を生成するように構成されている。したがって、各ＬＥＤサブピクセルは、実質的に青色の可視光を生成することができる。本開示では、ＬＥＤが特定の波長の光を生成するものとして言及される場合、これはＬＥＤによって生成される光のピーク波長を指すことが理解されよう。
モノリシックＬＥＤピクセルを形成するためのいくつかの実施形態では、モノリシック電子デバイスアレイを試験基板に接合した後、方法は、モノリシックＬＥＤピクセルの各々のための光抽出特徴部を形成するステップであって、ＬＥＤサブピクセルの各々と位置合わせされた犠牲基板の第２の部分を選択的に除去するステップを備える、光抽出特徴部を形成するステップを備える。
したがって、いくつかの実施形態では、ＩＩＩ族窒化物を備える共通半導体層上に複数のモノリシック電子デバイス（例えば、ＬＥＤサブピクセル）を設けることができる。共通半導体層は、犠牲基板上に形成される。したがって、第１の態様による方法は、犠牲基板および試験基板を提供することによって共通半導体層の両方の主面の処理を可能にする。犠牲基板は、共通半導体層およびモノリシック電子デバイスをその上に形成することができる初期基板を提供する。モノリシック電子デバイスは、続いて、共通半導体層の反対側にさらなるデバイス特徴部（例えば、光抽出特徴部）を形成するために犠牲基板の一部を除去することを可能にするために試験基板に取り付けられてもよい。共通半導体層の両方の主面を加工することにより、複数のモノリシック電子デバイスを共通半導体層上にモノリシックに形成することができる。
いくつかの実施形態では、モノリシックＬＥＤピクセルの各々に対して光抽出特徴部を形成することは、各ＬＥＤサブピクセルの光抽出効率を高めるように構成された散乱特徴部を有する共通半導体層の表面の第１の部分をパターニングすることを備える。したがって、共通半導体層は、ＬＥＤサブピクセルの効率を改善するためにさらに処理されてもよい。
いくつかの実施形態では、モノリシックＬＥＤピクセルの各々の光抽出特徴部を形成することは、ＬＥＤサブピクセルの各々と位置合わせされた犠牲基板の第２の部分を選択的に除去して、各ＬＥＤサブピクセルの容器容積を形成することと、各モノリシックＬＥＤピクセルの容器容積のうちの少なくとも１つに第１の色変換層を設けることとを備える。第１の色変換層は、第１の波長の光を吸収し、第１の波長よりも長い第１の変換光波長の変換光を放射するように構成されてもよい。いくつかの実施形態では、第１の変換光波長は、少なくとも５００ｎｍである。したがって、モノリシックＬＥＤピクセルは、第１の波長を有する光を放射するＬＥＤサブピクセルと、第１の変換光波長を有する光を放射するＬＥＤサブピクセルとを含むことができる。いくつかの実施形態では、第１の変換光波長は、６５０ｎｍ以下であってもよい。したがって、モノリシックピクセルは、赤色、緑色、または青色ＬＥＤから選択される色を有する可視光を提供するように構成されてもよい。
いくつかの実施形態では、各モノリシックＬＥＤピクセルの容器容積のうちの少なくとも１つの他の中に第２の色変換層が設けられ、第２の色変換層は、第１の波長の光を吸収し、第１の変換光波長よりも長い第２の変換光波長の変換光を放射するように構成される。したがって、第１の態様によるモノリシックＬＥＤピクセルは、３つの異なる波長（第１の波長、第１の変換光波長、第２の変換光波長）を備える光を放射するように構成されてもよい。
いくつかの実施形態では、第１の色変換層および／または第２の色変換層は、蛍光体、有機分子、または量子ドットを備える。したがって、モノリシックＬＥＤピクセルが異なる波長の組み合わせを有する光を放射することができるように、第１および／または第２の色変換層を設けて、第１の波長の光を変換することができる。
いくつかの実施形態では、各ＬＥＤサブピクセルの各ＩＩＩ族窒化物層は、ＡｌＩｎＧａＮ、ＡｌＧａＮ、ＩｎＧａＮおよびＧａＮのうちの１つ以上を含んでもよい。本明細書で使用される場合、その構成成分による種への言及は、そのすべての利用可能な化学量論を含む。したがって、例えば、ＡｌＧａＮは、ｘが１または０に等しくないＡｌｘＧａ１－ｘＮなど、そのすべての合金を含む。各層の化学量論は、特定の層の機能に応じて変化し得る。
例えば、いくつかの実施形態では、各ＬＥＤサブピクセルは、ＩＩＩ族窒化物層の超格子、光を生成するように構成された活性層、電子ブロッキング層、および１つ以上のｐ型半導体層を備えることができる。活性層は、１つ以上の量子井戸層を備えることができ、量子井戸層は光を生成するように構成される。
いくつかの実施形態では、平坦化誘電体層の形成に続いて、平坦化誘電体層の第３の部分を選択的に除去することができ、各ＬＥＤサブピクセルのアノードと平坦化誘電体表面との間にアノードコンタクトメタライゼーションを形成することができる。いくつかの実施形態では、平坦化誘電体層の形成に続いて、平坦化誘電体層の第４の部分を選択的に除去することができ、共通半導体層と平坦化誘電体表面との間のモノリシックＬＥＤピクセルごとに共通のカソードコンタクトメタライゼーションが形成される。
いくつかの実施形態では、平坦化誘電体表面の一部を形成する共通カソードコンタクトメタライゼーションの表面は、各モノリシックＬＥＤピクセルを形成するＬＥＤサブピクセルのうちの少なくとも１つと重なる。したがって、モノリシックＬＥＤピクセルの各ＬＥＤサブピクセルには、スペース効率の良い方法で電気コンタクトを設けることができる。
いくつかの実施形態では、各モノリシックＬＥＤピクセルのＬＥＤサブピクセルのうちの１つは、各モノリシックＬＥＤピクセルの別のＬＥＤサブピクセルよりも大きい表面積を共通半導体層上に有する。
いくつかの実施形態では、各モノリシックＬＥＤピクセルは、共通半導体層上にモノリシックに形成されたＬＥＤアレイの少なくとも３つまたは少なくとも４つのＬＥＤサブピクセルを備える。例えば、一実施形態では、各モノリシックＬＥＤピクセルは、正方形パックアレイの４つのＬＥＤサブピクセルを備えることができる。
いくつかの実施形態では、形成されたモノリシックＬＥＤピクセルの各々は、モノリシックマイクロＬＥＤピクセルであってもよい。したがって、ＬＥＤサブピクセルの各々は、１００μｍ×１００μｍ以下のサイズを有するマイクロＬＥＤサブピクセルであってもよい。いくつかの実施形態では、共通半導体層上の各ＬＥＤサブピクセルの表面積は、１００μｍ×１００μｍ以下の面積を画定することができる。いくつかの実施形態では、共通半導体層上の各ＬＥＤサブピクセルの表面積は、５０μｍ×５０μｍ、３０μｍ×３０μｍ、２０μｍ×２０μｍ、または１０μｍ×１０μｍ以下の面積を画定することができる。
本開示の第２の態様によれば、第３の態様の試験基板に接合するためのモノリシックデバイスアレイが提供される。モノリシックデバイスアレイは、犠牲基板と、共通半導体層と、モノリシック電子デバイスのアレイと、平坦化誘電体層と、第１の電気コンタクトと、犠牲誘電体層とを備える。共通半導体層はＩＩＩ族窒化物を備え、犠牲基板上に設けられる。モノリシック電子デバイスのアレイは、共通半導体層の犠牲基板とは反対側の共通半導体層の表面上に設けられる。モノリシック電子デバイスのアレイの各モノリシック電子デバイスは、複数のＩＩＩ族窒化物層を備える。平坦化誘電体層は、モノリシック電子デバイスのアレイ上に設けられ、共通半導体層の表面と位置合わせされた平坦化誘電体表面を提供する。平坦化誘電体層は、平坦化誘電体表面から犠牲基板まで延在するトレンチのグリッドを画定し、トレンチのグリッドは各モノリシック電子デバイスを取り囲む。第１の電気コンタクトは、モノリシック電子デバイスの各々に設けられる。第１の電気コンタクトは、各モノリシック電子デバイスから平坦化誘電体表面まで延在する。犠牲誘電体層は、トレンチのグリッド内および平坦化誘電体層の平坦化表面の上に設けられて、共通半導体層の表面とほぼ位置合わせされた第１の接合面を提供する。第１の接合面は、第１の電気コンタクトの各々と位置合わせされた第１の開口部を備える。
したがって、本開示の第２の態様は、本開示の第３の態様の試験基板に接合可能に構成されたモノリシックデバイスアレイを提供する。本開示の第２の態様のモノリシックデバイスアレイは、第１の態様の方法の一部として形成されてもよい。本開示の第２の態様は、本開示の第３の態様の試験基板にそれらを接合することによって並列に試験することができるモノリシック電子デバイスのアレイを提供する。モノリシックデバイスアレイは、本開示の第１の態様に関連して上述したモノリシックデバイスアレイの任意の特徴のいずれかを含むことができることが理解されよう。
いくつかの実施形態では、モノリシック電子デバイスアレイの各モノリシック電子デバイスは、発光ダイオード（ＬＥＤ）を備える。したがって、第２の態様のモノリシックデバイスアレイは、効率的に試験することができるそのように形成されたモノリシックＬＥＤのアレイを提供する。
いくつかの実施形態では、各モノリシック電子デバイスは、共通半導体層の表面上に複数のＬＥＤサブピクセルを備えるモノリシック発光ダイオード（ＬＥＤ）ピクセルであり、各ＬＥＤサブピクセルは、ＩＩＩ族窒化物層のスタックを備える。
本開示の第３の態様によれば、本開示の第２の態様のモノリシックデバイスアレイに接合するための試験基板が提供される。試験基板は、電子基板と、複数の第２の電気コンタクトと、接合誘電体層とを備える。電子基板は、モノリシック電子デバイスアレイのモノリシック電子デバイスの各々に電力を供給するように構成された電子試験回路を備える。複数の第２の電気コンタクトは、モノリシック電子デバイスアレイの第１の電気コンタクトの配置に対応するように電子基板上に配置される。接合誘電体層は、第２の接合面を提供するために電子基板上に形成される。第２の接合面は、第２の電気コンタクトの各々と位置合わせされた第２の開口部を備える。
したがって、本開示の第３の態様は、本開示の第２の態様のモノリシックデバイスアレイに接合可能に構成された試験基板を提供する。試験基板は、本開示の第１の態様に記載の方法に従って提供されてもよい。試験基板は、本開示の第１の態様に関連して上述した試験基板の任意選択の特徴のいずれかを含むことができることが理解されよう。
いくつかの実施形態では、接合誘電体層は犠牲接合誘電体層である。犠牲接合誘電体層は、各モノリシック電子デバイスをテキスト基板から分離するために犠牲誘電体層と共に選択的に除去されるように構成される。
いくつかの実施形態では、犠牲接合誘電体層は、モノリシック電子デバイスへの接合のために試験基板が再使用され得るように、選択的に除去されるように構成される。
いくつかの実施形態では、接合誘電体層と電子基板との間にエッチング停止層を設けることができる。
いくつかの実施形態では、試験基板の電子試験回路は、モノリシック電子デバイスの各々に並列に電力を供給するように構成される。
図面の簡単な説明
本開示は、以下の非限定的な図に関連して説明される。本開示のさらなる利点は、詳細をより明確に示すように縮尺通りではない図面と併せて考慮すると、詳細な説明を参照することによって明らかであり、同様の参照番号は、いくつかの図を通して同様の要素を示す。
本開示の一実施形態によるモノリシックＬＥＤピクセルの発光面の等角図を示す。 図１のモノリシックＬＥＤピクセルのコンタクト面の平面図を示す。 本開示の一実施形態によるモノリシックＬＥＤピクセルを形成する方法における第１の中間ステップを示す。 本開示の一実施形態によるモノリシックＬＥＤピクセルを形成する方法における第２の中間ステップを示す。 本開示の一実施形態によるモノリシックＬＥＤピクセルを形成する方法における第３の中間ステップを示す。 本開示の一実施形態によるモノリシックＬＥＤピクセルを形成する方法における第４の中間ステップを示す。 本開示の一実施形態によるモノリシックＬＥＤピクセルを形成する方法における第５の中間ステップを示す。 本開示の一実施形態によるモノリシックＬＥＤピクセルを形成する方法における第６の中間ステップを示す。 本開示の一実施形態によるモノリシックＬＥＤピクセルを形成する方法における第７の中間ステップを示す。 本開示の一実施形態によるモノリシックＬＥＤピクセルを形成する方法における第８の中間ステップを示す。 本開示の一実施形態によるモノリシックＬＥＤピクセルを形成する方法における第９の中間ステップを示す。 本開示の一実施形態によるモノリシックＬＥＤピクセルを形成する方法における第１０の中間ステップを示す。 本開示の一実施形態によるモノリシックＬＥＤピクセルを形成する方法における第１１の中間ステップを示す。 本開示の一実施形態によるモノリシックＬＥＤピクセルを形成する方法における第１２の中間ステップを示す。 本開示の一実施形態によるモノリシックＬＥＤピクセルを形成する方法における第１３の中間ステップを示す。 本開示の一実施形態によるモノリシックＬＥＤピクセルを形成する方法における第１４の中間ステップを示す。 本開示の一実施形態によるモノリシックＬＥＤピクセルを形成する方法における第１５の中間ステップを示す。 本開示の一実施形態によるモノリシックＬＥＤピクセルを形成する方法における第１６の中間ステップを示す。 本開示の一実施形態によるモノリシックＬＥＤピクセルを示す。 図４の中間ステップに対応する線Ｂ－Ｂ’に沿った中間ステップの断面を示す。 図５の中間ステップに対応する線Ｂ－Ｂ’に沿った中間ステップの断面を示す。 図７の中間ステップに対応する線Ｂ－Ｂ’に沿った中間ステップの断面を示す。 図９の中間ステップに対応する線Ｂ－Ｂ’に沿った中間ステップの断面を示す。 図１０の中間ステップに対応する線Ｂ－Ｂ’に沿った中間ステップの断面を示す。 犠牲誘電体層をさらに含む図１０の中間ステップに対応する線Ｂ－Ｂ’に沿った中間ステップの断面を示す。 図１１の中間ステップに対応する線Ｂ－Ｂ’に沿った中間ステップの断面を示す。 図１３の中間ステップに対応する線Ｂ－Ｂ’に沿った中間ステップの断面を示す。 図１４の中間ステップに対応する線Ｂ－Ｂ’に沿った試験基板ステップの断面を示す。 図１７の中間ステップに対応する線Ｂ－Ｂ’に沿った中間ステップの断面を示す。 線Ｂ－Ｂ’に沿ったモノリシックＬＥＤピクセルの断面を示す。
詳細な説明
本開示によれば、モノリシック電子デバイスを形成および試験する方法が提供される。本開示の第１の実施形態によれば、形成および試験されるモノリシック電子デバイスは、モノリシックＬＥＤピクセル１である。もちろん、本開示はモノリシックＬＥＤピクセルの形成に限定されず、モノリシックＬＥＤピクセル１の代わりに他のモノリシック電子デバイスが形成されてもよいことが理解されよう。例えば、本開示によるモノリシック電子デバイスは、コンデンサ、トランジスタ、抵抗器、ダイオード、ＬＥＤのうちの１つ以上を備えることができる。例えば、一実施形態では、各モノリシック電子デバイスは、共通半導体層１０２上に形成されたＬＥＤおよびトランジスタを備えることができる。トランジスタは、各モノリシック電子デバイスがＬＥＤおよび関連する駆動トランジスタを提供するように構成されるように、ＬＥＤへの駆動電流を制御するように構成されてもよい。
本開示の第１の実施形態によれば、モノリシックＬＥＤピクセル１は、複数のＬＥＤサブピクセル１０、２０、３０を備えることができる。第１の実施形態のモノリシックＬＥＤピクセル１の等角概略図を図１に示す。図１のモノリシックＬＥＤピクセルは、３つのＬＥＤサブピクセル１０、２０、３０を備える。３つのＬＥＤサブピクセル１０、２０、３０は各々、異なる（ピーク）波長の光を放射するように構成される。
モノリシックＬＥＤピクセル１の平面図を図２に示す。次に、モノリシックＬＥＤピクセル１の形成方法について、図３～図１９、および図２０～図３０を参照して説明する。図３～図１９は、モノリシックＬＥＤピクセル１を形成する方法の中間ステップ中の図２に示す線Ａ－Ａ’に沿ったモノリシックＬＥＤピクセル１の断面を示す。図２０～図３０は、モノリシックＬＥＤピクセル１を形成する方法の中間ステップ中の図２に示す線Ｂ－Ｂ’に沿ったモノリシックＬＥＤピクセル１の断面を示す。
第１の実施形態によるモノリシックＬＥＤピクセル１を形成する方法は、ＬＥＤサブピクセル１００の中間アレイの形成を備える。ＬＥＤサブピクセル１００の中間アレイは、犠牲基板１０１上に形成された複数のＬＥＤサブピクセル１０３を備える。
ＬＥＤサブピクセル１００の中間アレイを形成するために、ＩＩＩ族窒化物を備える共通半導体層１０２が犠牲基板１０１の第１の主面１３１上に形成される。したがって、モノリシックＬＥＤピクセル１を形成する方法は、ＩＩＩ族窒化物を備える共通の半導体１０２層を犠牲基板１０１上に形成するステップを備える。
犠牲基板１０１は、シリコン基板、炭化ケイ素基板、またはサファイア基板を備えてもよい。図３の実施形態では、犠牲基板１０１は、その上に形成された複数のＩＩＩ族窒化物バッファ層を有するシリコン基板を備える。
図３に示すように、犠牲基板１０１の表面に、共通半導体層１０２を略連続膜として形成してもよい。したがって、共通半導体層１０２は、犠牲基板１０１の表面の実質的にすべてを覆う。共通半導体層１０２は、ｎ型ドープＩＩＩ族窒化物半導体を備えてもよい。例えば、図３の実施形態では、共通半導体層１０２はＧａＮを備える。図３の共通半導体層１０２は、任意の適切なｎ型ドーパント、例えばＳｉまたはＧｅでｎ型ドープされてもよい。共通半導体層１０２は、金属有機化学気相成長（ＭＯＣＶＤ）または分子線エピタキシ（ＭＢＥ）などのＩＩＩ族窒化物を形成するための任意の適切な方法によって犠牲基板１０１上に形成されてもよい。
次に、共通半導体層１０２の表面１３２上にＬＥＤサブピクセルのアレイを形成することができる。ＬＥＤサブピクセルのアレイは、共通半導体層１０２の犠牲基板１０１とは反対側に形成される。各ＬＥＤサブピクセル１０３は、ＩＩＩ族窒化物層のスタックを備える。ＬＥＤサブピクセルのアレイを形成するための様々な方法が当業者に知られている。
図３の実施形態では、ＬＥＤサブピクセルのアレイは、ＩＩＩ族窒化物層１４０の連続スタックから形成される。ＩＩＩ族窒化物層１４０のそのように堆積された連続スタックは、共通半導体層１０２の第２の主面１３２の実質的に全てを覆う。続いて、選択的除去プロセスを使用してＩＩＩ族窒化物層１４０の連続スタックをパターニングして、ＬＥＤサブピクセル１０３のアレイを画定することができる。１つの可能な選択的除去プロセスは、リソグラフィプロセスを使用してＩＩＩ族窒化物層１４０の連続スタックをマスク層でコーティングすることと、選択的に除去されるＩＩＩ族窒化物層１４０の連続スタックの領域をエッチングすることとを備える。結果として得られるＬＥＤサブピクセル１０３のアレイの一例を、本開示の図４に示す。
いくつかの実施形態では、例えば図３に示すように、ＩＩＩ族窒化物層１４０の連続スタックは、ＩＩＩ族窒化物層の超格子１５５、光を生成するように構成された活性層１５６、電子ブロッキング層１５７、および１つ以上のｐ型半導体層１５８を備えることができる。活性層は、１つ以上の量子井戸層を備えることができ、量子井戸層は光を生成するように構成される。図３の実施形態では、各ＬＥＤサブピクセルの活性層は、少なくとも３８０ｎｍ、４９０ｎｍ以下の波長を有する光を生成するように構成される。
したがって、ＩＩＩ族窒化物層１４０の連続スタックから形成される各ＬＥＤサブピクセル１０３は、ＩＩＩ族窒化物層の超格子１５５、光を生成するように構成された活性層１５６、電子ブロッキング層１５７、および１つ以上のｐ型半導体層１５８を備えることができる。ＬＥＤサブピクセルの各層の形成は、例えば、少なくとも英国特許第１８１１１０９．６号明細書でさらに論じられているように、当業者に知られている。
図３および図４の実施形態は、ＬＥＤサブピクセルのアレイを画定するために選択的除去プロセスを使用するが、本開示の方法はそのようなＬＥＤサブピクセルに限定されないことが理解されよう。例えば、選択領域成長法を使用して、ＩＩＩ族窒化物層のスタックを備えるＬＥＤサブピクセルのアレイを画定することができる。適切な選択領域成長法のさらなる詳細は、少なくとも英国特許第１８１１１０９．６号明細書に見出すことができる。
図４に示すように、各ＬＥＤサブピクセル１０３は、共通半導体層１０２から延在するメサ構造を形成する。ＬＥＤサブピクセル１０３の各々は、共通半導体層１０２上の他のＬＥＤサブピクセル１０３から離間されている。図４に示すように、各ＬＥＤサブピクセル１０３間の間隔は異なっていてもよい。図４の実施形態では、同じモノリシックＬＥＤピクセル１のサブピクセルを形成するように意図された隣接するＬＥＤサブピクセル１０３間の間隔は、異なるモノリシックＬＥＤピクセルの隣接するＬＥＤサブピクセル間の間隔よりも小さくてもよい。
複数のＬＥＤサブピクセル１０３の形成に続いて、中間アレイ１００は、ＬＥＤサブピクセル１０３の各々への第１の電気コンタクトを含むようにさらに処理されてもよい。当業者は、半導体デバイスへの電気コンタクトを形成するための様々な方法を認識していることが理解されよう。したがって、第１の電気コンタクトは、モノリシックＬＥＤピクセルを形成する方法の間の様々な段階で形成されてもよい。したがって、モノリシック電子デバイスのモノリシック形成および試験に関する本開示は、第１の電気コンタクトの特定の配置または第１の電気コンタクトを形成する方法に限定されない。
第１の実施形態によれば、各ＬＥＤサブピクセル１０３への第１の電気コンタクトは、複数のコンタクト層から形成されてもよい。コンタクト層は、各ＬＥＤサブピクセル１０３から平坦化誘電体表面まで延在してもよい。コンタクト層は、複数のステップで形成されてもよい。例えば、図５に示すように、共通半導体層１０２上に複数の第１のコンタクト層１０６を形成してもよい。第１のコンタクト層１０６は、共通半導体層１０２への電気コンタクトを提供するように構成されている。いくつかの実施形態では、各モノリシックＬＥＤピクセル１に対して単一の第１のコンタクト層（すなわち、共通コンタクト）を設けることができ、またはいくつかの実施形態では、各ＬＥＤサブピクセル１０３に対して第１のコンタクト層１０６を設けることができる。図５に示すように、第１のコンタクト層１０６は、ＬＥＤサブピクセル１０３ごとに設けられる。第１のコンタクト層１０６は、共通半導体層１０２へのオーミックコンタクトを形成するための任意の適切な材料を備えてもよい。例えば、第１のコンタクト層１０６は、チタン、アルミニウム、窒化チタン、金または銅のうちの１つ以上を備えてもよい。図５の実施形態において、第１のコンタクト層１０６は、第１のコンタクト層１０６が共通半導体層１０２上のＬＥＤサブピクセル１０３間の空間に設けられるように、熱蒸着を使用して堆積され、リソグラフィ法を使用してパターニングされてもよい。図５の実施形態では、第１のコンタクト層１０６と共通半導体層１０２との間のコンタクトの導電性を改善するために、第１のコンタクト層１０６を形成した後にアニールしてもよい。
次に、複数のＬＥＤサブピクセル１０３の上に第１のパッシベーション層１０７が形成されてもよい。第１のパッシベーション層１０７は、誘電体などの絶縁層を備えてもよい。例えば、図５の実施形態では、第１のパッシベーション層１０７は、二酸化ケイ素または窒化ケイ素を備えてもよい。第１のパッシベーション層１０７は、プラズマ化学気相成長法、化学気相成長法、物理気相成長法、蒸着または原子層堆積を使用して形成されてもよい。
第１のパッシベーション層１０７の形成に続いて、リソグラフィおよびエッチングなどの選択的除去プロセスを使用して、第１のパッシベーション層１０７を貫通する複数の開口部が形成されてもよい。複数の開口部は、ＬＥＤサブピクセル１０３の共通半導体層１０２およびｐ型半導体層への電気接続を形成するための領域を提供するために設けられてもよい。例えば、図５の実施形態では、第１のパッシベーション層１０７内の複数の第１の開口部１４１は、第１のコンタクト層１０６と接触するカソードコンタクト層１０９（すなわち、共通半導体層１０２への電気接続）の形成を可能にするために設けられ、複数の第２の開口部１４２は、ＬＥＤサブピクセル１０３のｐ型半導体層と電気的に接触するアノードコンタクト層１０８の形成を可能にするために形成される。
アノードコンタクト層１０８は、ＬＥＤサブピクセル１０３のｐ型半導体層上の第２の開口部１４２内に形成されてもよい。アノードコンタクト層１０８は、ＬＥＤサブピクセル１０３のｐ型半導体層へのオーミックコンタクトを形成するように構成されてもよい。例えば、いくつかの実施形態では、アノードコンタクト層は、ニッケル、銀、チタン、または窒化チタンのうちの１つ以上を備えることができる。第２のコンタクト層１０８は、蒸着技術を使用して形成され、リソグラフィ法を使用してパターニングされてもよい。したがって、アノードコンタクト層１０８は、ＬＥＤサブピクセル１０３の各々のｐ型半導体層の各々と位置合わせされたパッシベーション層内の複数の第２の開口部１４２と位置合わせして設けられてもよい。
いくつかの実施形態では、各モノリシックＬＥＤピクセル１の共通半導体層１０２は、クロストーク低減特徴部を提供するためにさらに処理されてもよい。例えば、図１の実施形態では、共通半導体層１０２は、各ＬＥＤサブピクセル間に入る各モノリシックＬＥＤピクセル１の領域内の共通半導体層１０２の一部を除去するための選択的除去プロセスを受ける。したがって、モノリシックＬＥＤピクセル１の２つの隣接するＬＥＤサブピクセル１０３の間の共通半導体層１０２の一部（すなわち、隣接するＬＥＤサブピクセル１０３によって覆われていない）を選択的に除去することができる。そのようなクロストーク低減特徴部の一例が図６に示されており、クロストーク低減トレンチ１１１が選択的除去プロセスによって形成される。図６に示すように、選択的除去プロセス（すなわち、エッチングプロセス）を使用して、クロストーク低減トレンチ１１１を共通半導体層１０２の第２の表面１３２から犠牲基板１０１の第１の表面１３１までエッチングする。クロストーク低減トレンチは、モノリシックＬＥＤピクセル１の一部を構成する隣接するＬＥＤサブピクセル１０３の間の領域に設けられる。効果的には、クロストーク低減トレンチ１１１は、各サブピクセル１０３に対応する共通半導体層１０２の領域を分離するように作用する。これにより、一方のＬＥＤサブピクセル１０３からの光が共通半導体層１０２を横切って移動し、別のＬＥＤサブピクセル１０３の光抽出特徴部を通って放射されるのを防止または低減することができる。
クロストーク低減トレンチ１１１は、当業者に知られている任意の適切なリソグラフィおよびエッチング技術、例えば、反応性イオンエッチング（ＲＩＥ）または誘導結合プラズマエッチング（ＩＣＰ）を使用して形成することができる。
任意選択のクロストーク低減特徴部の形成に続いて、平坦化誘電体層がＬＥＤサブピクセル１００の中間アレイの上に形成される。ＬＥＤサブピクセルの中間アレイのトポロジー（例えば、クロストーク低減特徴部、ＬＥＤサブピクセル１３０）および電気コンタクトを形成するプロセスに起因して、平坦化誘電体層は、もう１つのプロセスステップで形成されてもよい。図７、図８、および図９は、第１の実施形態による平坦化誘電体層を形成する方法の一例を提供する。当業者は、平坦化誘電体層を形成する他の方法が当業者に知られていることを理解するであろう。
第１の実施形態によれば、第２のパッシベーション層１１２は、図６に示すＬＥＤピクセルの中間アレイの上に形成されてもよい。第２のパッシベーション層１１２は、絶縁誘電体、例えば二酸化ケイ素または窒化ケイ素を備えてもよい。第２のパッシベーション層１１２は、第１のパッシベーション層１０７と同様に形成されてもよい。モノリシックＬＥＤピクセル１が形成される犠牲基板１０１の第１の表面１３１とほぼ位置合わせされた第１の平坦化表面２１５を提供するために、第２のパッシベーション層１１２は中間構造体の上に形成すされてもよい。第２のパッシベーション層１１２は、クロストーク低減トレンチ１１１を充填し、かつＬＥＤサブピクセル１０３の露出面を越えて延在するように形成されてもよい。
第２のパッシベーション層１１２の形成に続いて、アノードおよび／またはカソードコンタクト層１０８、１０９への電気コンタクトを形成するための第１のコンタクトメタライゼーション１１４を形成するために、複数の第３の開口部１４３が第２のパッシベーション層１１２内に形成されてもよい。複数の第３の開口部は、パッシベーション表面２１５から第１および／または第２のコンタクト層１０６、１０８まで延在してもよい。そのような第１のコンタクトメタライゼーションの例が図８に示されており、第１のコンタクトメタライゼーション１１４が第２のコンタクト層１０８の各々に対して形成されている。
第１の実施形態による平坦化誘電体層の形成の一部として、例えば図９に示すように、第３のパッシベーション層１１５がパッシベーション表面２１５上に形成される。第３のパッシベーション層１１５は、第２のパッシベーション層１１２と同様に形成されてもよい。第３のパッシベーション層１１５は、第３のパッシベーション層１１５の第２のパッシベーション層１１２とは反対側の第３のパッシベーション層表面２１７を提供する。
第２のパッシベーション層１１２と同様に、第３のパッシベーション層１１５は、コンタクトメタライゼーションを提供するためにＬＥＤサブピクセルの各々と位置合わせされた複数の第４の開口部１４４をさらに備えてもよい。続いて、各ＬＥＤサブピクセル１０３のｐ型半導体層との電気コンタクトを形成するために、第４の開口部１４４を第２のコンタクトメタライゼーション１１７で充填してもよい。第２のコンタクトメタライゼーション１１７の各々は、導電層のマルチスタックを備えてもよい。例えば、第２のコンタクトメタライゼーション１１７は、チタン、タングステン、金、および銅のうちの１つ以上を備えてもよい。
第３のパッシベーション層１１５および様々なコンタクトメタライゼーションの形成に続いて、第３のパッシベーション層表面２１７は、化学機械研磨などの研磨プロセスを使用してさらに平坦化されてもよい。ＣＭＰプロセスを提供することにより、第３のパッシベーション層表面２１７の表面粗さを低減して、ＬＥＤサブピクセル１００の中間アレイの試験基板２００への接合を改善することができる。このように、化学機械研磨プロセスは、表面の平滑性を改善し、エッチングおよびコンタクトメタライゼーション堆積プロセスの結果として形成され得た表面の欠陥または凹凸を低減するために提供され得る。
したがって、この実施形態の図７、図８、および図９に示すプロセスは、ＬＥＤサブピクセルのアレイ上に平坦化誘電体層を形成して、共通半導体層１０２の第２の表面１３２とほぼ位置合わせされた平坦化誘電体表面（すなわち、第３のパッシベーション層表面２１７）を提供する方法を提供する。図７、図８、および図９はまた、モノリシックデバイスの各々への第１の電気コンタクトの形成を示す。図７、図８、および図９に示すように、第１のコンタクト層は、複数のコンタクトメタライゼーション層１１４、１１７から形成されてもよい。第１のコンタクト層はまた、各ＬＥＤサブピクセル１０３への電気コンタクトを改善するためのアノードまたはカソードのコンタクト層を含んでもよい。第１の実施形態は、第１の電気コンタクトの形成の一例であることが理解されよう。したがって、第１の電気コンタクトは、当業者に知られているように、様々な他の方法で設けられてもよい。例えば、電気コンタクトの形成は、ＬＥＤサブピクセル１００の中間アレイ上に平坦化誘電体層が形成された後に提供されてもよい。
複数のＬＥＤサブピクセル１０３の上に平坦化誘電体表面２１７が形成された後、ＬＥＤサブピクセル１００の中間アレイは、トレンチのグリッド（すなわち、ピクセル画定トレンチ１１８）をエッチングすることによって複数のモノリシックＬＥＤピクセル１に部分的に分割される。ピクセル画定トレンチ１１８は、平坦化誘電体層を形成する層を平坦化誘電体表面２１７から犠牲基板１０１まで選択的に除去することによって形成される。トレンチ１１８を画定するピクセルの形成の一例を、本開示の図１０に示す。図１０に示すように、各モノリシックＬＥＤピクセル１は、少なくとも２つのＬＥＤサブピクセル１０３を備える。ピクセル画定トレンチ１１８は、上述したクロストーク低減トレンチ１１１と同様の方法で形成されてもよい。ピクセル画定トレンチ１１８の形成に続いて、複数のモノリシックＬＥＤピクセル１が、犠牲基板１０１の存在に起因して固定配置のままであることが理解されよう。したがって、複数のモノリシックピクセル１は、犠牲基板１０１の存在に起因して、ＬＥＤサブピクセル１００の中間アレイの一部として依然として取り扱われ、位置合わせされ得る。
トレンチ１１８を画定するピクセルの形成に続いて、ピクセルトレンチおよび平坦化誘電体表面２１７上に犠牲誘電体層１２１が形成され、共通半導体層１０２の表面とほぼ位置合わせされた接合面２２１を形成する。
第１の実施形態による方法では、犠牲誘電体層１２１の形成前にエッチング停止層１１９を設けてもよい。例えば、図１１に示すように、ピクセル画定トレンチ１１８および平坦化誘電体表面２１７の上にエッチング停止層１１９が実質的に連続した層として形成される。エッチング停止層１１９は、それを貫通して形成された複数の第５の開口部１４５を有することができる。エッチング停止層１１９の第５の開口部１４５の各々は、平坦化誘電体表面２１７に存在する任意のコンタクトメタライゼーション１１７と位置合わせされてもよい。いくつかの実施形態では、エッチング停止層１１９は、二酸化ケイ素または窒化ケイ素を備えてもよい。エッチング停止層１１９は、犠牲誘電体層１２１が除去される後続のエッチングプロセスに耐える誘電体層を提供するように構成されてもよい。したがって、エッチング停止層１１９は、犠牲誘電体層１２１がその後に除去される選択的除去ステップのプロセス耐性を高めることができる。
（任意選択の）エッチング停止層１１９の形成に続いて、トレンチ１１８を画定するピクセルおよび平坦化表面の上に犠牲誘電体層１２１を形成して、接合面を形成することができる。犠牲誘電体層１２１の形成は、複数の層が形成される多段プロセスを備えることができる。犠牲誘電体層１２１は、二酸化ケイ素および窒化ケイ素のうちの１つ以上を備えることができる。図１１に示すように、複数のＬＥＤサブピクセル１０３への電気接続を可能にするために、犠牲誘電体層１２１内に複数の第６の開口部１４６を形成することもできる。第６の開口部１４６の各々は、接合面から犠牲誘電体層の厚さを貫通して下の層（例えば、コンタクトメタライゼーション１１７）まで延在してもよい。犠牲誘電体層１２１内の複数の第６の開口部１４６は、コンタクトメタライゼーション１１７の各々の少なくとも一部と位置合わせされてもよい。
犠牲誘電体層１２１の形成に続いて、化学機械研磨プロセスを使用して接合面２２１をさらに平坦化することができる。したがって、犠牲誘電体層１２１は、犠牲基板１０１上の複数のモノリシックＬＥＤピクセル１を試験基板２００に接合するために、共通半導体層１０２の第２の表面１３２と位置合わせされるほぼ平坦な表面を提供することができる。
試験基板２００の一例を図１２に示す。試験基板２００は、犠牲誘電体層１２１の接合面２２１が接合され得る表面を提供する。
本開示の第１の実施形態によれば、試験基板２００は、図１１に示すＬＥＤサブピクセル１００の中間アレイの接合面２２１と接触する試験基板表面２１０を提供する。
いくつかの実施形態では、例えば図１２に示すように、試験基板２００は電子基板２０１を備える。いくつかの実施形態では、電子基板２０１は、シリコンウェハ、または電子回路の形成に適した他の任意の他の基板を備えることができる。図１２に示す実施形態などのいくつかの実施形態では、複数の電子層２０２、２０３、２０４、２０５を電子基板２０１の表面に設けることができる。複数の電子層は、第１の電子基板２０１上に電子接続および／または回路を形成するために、金属層２０２、２０４および絶縁層２０３、２０５を備えてもよい。試験基板２００は、モノリシックＬＥＤピクセル１のための回路を試験するように構成される。試験基板２００については、以下でより詳細に説明する。電子層２０２、２０３、２０４、２０５は、ＣＶＤ、ＰＥＣＶＤ、熱蒸着、ＰＶＤ、またはＡＬＤなどの任意の適切な技術を使用して第１の電子基板２０１上に堆積されてもよい。
いくつかの実施形態では、試験基板２００は、犠牲試験誘電体層２０６を備えることができる。犠牲試験誘電体層２０６は、接合のために試験基板２００の試験基板表面２１０を提供することができる。犠牲試験誘電体層２０６は、モノリシックＬＥＤピクセル１を試験基板２００から分離するために、犠牲誘電体層１２１と共に少なくとも部分的に除去されるように構成されてもよい。
いくつかの実施形態では、例えば図１２に示すように、試験基板２００はまた、試験エッチング停止層２０７を備えてもよい。試験エッチング停止層２０７は、犠牲試験誘電体層２０６と試験基板２００の他の層２０１、２０２、２０３、２０４、２０５との間に設けられてもよい。試験エッチング停止層２０７は、犠牲試験誘電体層２０６を選択的に除去するために使用される選択的除去プロセスに対してより耐性のある表面を提供するように構成されてもよい。したがって、試験エッチング停止層２０７は、試験基板２００の他の層を選択的除去プロセスから保護するように構成された層を提供する。したがって、試験エッチング停止層２０７は、試験基板２００の再利用性を改善することができる。
犠牲試験誘電体層２０６および試験エッチング停止層２０７は、二酸化ケイ素および窒化ケイ素の少なくとも１つ以上を備える誘電体層のスタックとして形成されてもよい。犠牲試験層２０６は、電子基板２０１の表面に垂直な方向に少なくとも５０ｎｍの厚さで形成されてもよい。いくつかの実施形態では、犠牲試験誘電体層２０６の厚さは、１μｍ以下であってもよい。試験エッチング停止層２０７は、電子基板２０１の表面に垂直な方向に少なくとも２０ｎｍの厚さを有することができる。いくつかの実施形態では、試験エッチング停止層２０７の厚さは、１００ｎｍ以下であってもよい。
本開示のいくつかの実施形態では、試験基板２００は、犠牲基板１０１の発光面１３０がさらに処理されている間に複数のモノリシックＬＥＤピクセル１が保持される基板を提供することができる。
図１３に示すように、試験基板は、モノリシック電子デバイスアレイのモノリシック電子デバイスの各々に電力を供給するように構成された電子試験回路を備える電子基板２０１を備えることができる。試験基板はまた、ＬＥＤサブピクセルの中間アレイのコンタクトメタライゼーション１１７の配置に対応するように電子基板２０１上に配置された複数の試験基板電気コンタクトを備えてもよい。いくつかの実施形態では、犠牲試験誘電体層２０６は、試験接合面を提供するために電子基板２０１上に形成され、試験接合面は、試験基板電気コンタクトの各々と位置合わせされた開口部を備える。
接合プロセスに続いて、試験基板２００は、ＬＥＤサブピクセル１０３の各々を試験するために試験基板２００からＬＥＤサブピクセルのアレイに電力を供給することによってモノリシック電子デバイスの各々（例えば、ＬＥＤサブピクセル１０３の各々）を試験するように構成されてもよい。このように、試験基板２００は、試験基板電気コンタクトとＬＥＤサブピクセルの中間アレイのコンタクトメタライゼーションとの間に電気回路を形成することができる。したがって、ＬＥＤサブピクセル１０３の各々は、モノリシックＬＥＤピクセル１を形成する方法に組み込まれた試験プロセスを使用して並列に試験することができる。
そのような実施形態では、試験基板２００とモノリシックＬＥＤピクセル１の各々との間に電気接続を形成することができる。互いに接触させる２つの基板間に電気接続を形成するための様々な方法が当業者に知られている。このような第１の実施形態による方法の一例を図１３および図１４に示す。
図１３に示すように、試験基板２００の試験基板表面２１０には、複数の第７の開口部２１２が形成されてもよい。第７の開口部の各々は、試験基板表面２１０から試験基板２００の電子層２０５、２０３のうちの１つ以上まで延在する。複数の第７の開口部２１２の各々は、ＬＥＤサブピクセル１０３の各々の金属コンタクトの１つと位置合わせされてもよい。すなわち、試験基板２００上の第７の開口部２１２の配置は、ＬＥＤサブピクセル１００の中間アレイに設けられた第６の開口部１４６の配置に対応する。
いくつかの実施形態では、例えば図１３に示すように、試験基板２００の第７の開口部２１２内に複数の導電性コンタクト部分２０８を形成することができる。導電性コンタクト部分２０８の各々は、試験表面２１０を越えて試験基板２００に垂直な方向に電子層２０３、２０５から延在してもよい。したがって、導電性コンタクト部分２０８は、試験表面２１０から突出してもよい。導電性コンタクト部分２０８は、試験表面２１０が接合面１２１と接触するときに、導電性コンタクト部分２１２が、ＬＥＤサブピクセル１００の中間アレイの様々なコンタクトメタライゼーションと試験基板２００の第２のコンタクトとの間に電気接続を形成するように、試験表面２１０から延在するように構成されてもよい。いくつかの実施形態では、導電性コンタクト部分２０８は、金属コンタクト、例えばチタン、金、銅またはスズのうちの１つ以上を備えることができる。
本開示の第１の実施形態の形成方法によれば、試験基板２００を犠牲誘電体層１２１の接合面２２１に接合することができる。図１４は、試験基板２００がＬＥＤサブピクセル１００の中間アレイに接合される例を示す。試験基板２００は、位置合わせ接合器（図示せず）を使用して接合面２２１に接合されてもよい。位置合わせ接合器は、接合面２２１が試験表面２１０に平行に配置されることを可能にし、また、試験基板２００の導電性コンタクト部分２１２が犠牲誘電体層１２１の第６の開口部１４６と位置合わせされることを可能にする。次いで、位置合わせ接合器は、２つの表面を接触させるように構成され、それによって犠牲誘電体層１２１が試験基板２００の試験基板表面２１０との接合を形成する。いくつかの実施形態では、位置合わせ接合器は、試験基板表面２１０と接合面２２１との間に形成される接合を改善するために、熱および圧力のうちの１つ以上を加えることができる。
例えば、いくつかの実施形態では、位置合わせ接合器は、試験基板２００をＬＥＤサブピクセル１００の中間アレイに接合するために少なくとも１０ｋＮの圧縮力を加えることができる。いくつかの実施形態では、位置合わせ接合器は、少なくとも２０ｋＮ、３０ｋＮ、または４０ｋＮの圧縮力を加えることができる。より大きな圧縮力を加えることによって、基板間の接合を形成する信頼性を向上させることができる。いくつかの実施形態では、プレスは、接合中の基板破壊または基板の他の望ましくない変形のリスクを低減するために、４５ｋＮ以下の圧縮力を加えることができる。
いくつかの実施形態では、位置合わせ接合器はまた、試験基板２００および／またはＬＥＤサブピクセル１００の中間アレイを加熱するように構成されてもよい。例えば、位置合わせ接合器は、試験基板２００および／またはＬＥＤサブピクセル１００の中間アレイを少なくとも１００℃の温度まで加熱するように構成されてもよい。いくつかの実施形態では、位置合わせ接合器は、試験基板２００および／またはＬＥＤサブピクセル１００の中間アレイを少なくとも２００℃、３００℃、４００℃、または５００℃の温度まで加熱するように構成されてもよい。位置合わせ接合器は、圧縮下で温度を保持するように構成されてもよく、任意選択的に一定期間温度を保持するように構成されてもよい。いくつかの実施形態では、期間は、少なくとも１分、２分、５分、１０分または１時間であり得る。したがって、プレスを使用して、試験基板２００とＬＥＤサブピクセル１００の中間アレイとの間の界面における直接的な融合接合の形成を改善することができる。
２つの基板を互いに接合するための様々な方法が知られている。例えば、図１４の実施形態では、犠牲誘電体層１２１は、犠牲試験誘電体層２０６と直接接合を形成する。他の実施形態では、試験基板２００を接合面２２１に接合するために、試験基板２００および／またはＬＥＤサブピクセル１００の中間アレイの一方または両方に異なる接合技術および接合層を設けることができる。位置合わせ接合器はまた、導電性コンタクト部分２１２と各ＬＥＤサブピクセル１０３の第１および第２のコンタクトとの間に電気接続を形成するように構成されてもよい。
第１の実施形態では、図１４に示すように、犠牲誘電体層１２１および犠牲試験誘電体層２０６は、それぞれ犠牲基板１０１および電子基板２０１にわたって実質的に連続した層として延在してもよいことが理解されよう。したがって、犠牲誘電体層１２１および犠牲試験誘電体層２０６は、ウエハを互いにしっかりと接合するために、ＬＥＤサブピクセル１００の中間アレイの接合面のかなりの部分の上に直接接合を形成する。さらに、導電性コンタクト部分２０８を介して、試験基板２００の電子層２０３、２０５とＬＥＤサブピクセル３０の各々との間に低抵抗コンタクト接合を形成することができる。
ＬＥＤサブピクセル１００の中間アレイが試験基板２００に接合されると、ＬＥＤサブピクセル１００の中間アレイを試験することができる。このように、モノリシック電子デバイスアレイの各モノリシック電子デバイスは、複数の第１および第２の電気コンタクトを介して試験基板２００からモノリシック電子デバイスアレイ（すなわち、ＬＥＤサブピクセル１００の中間アレイ）に電力を供給することによって試験することができる。試験手順については、図２９を参照して以下でより詳細に説明する。
試験手順に加えて、各モノリシックＬＥＤピクセル１の発光面をさらに処理して、各モノリシックＬＥＤピクセル１を分離し、モノリシックＬＥＤピクセル１の各々の光抽出特徴部を形成することができる。試験手順は、モノリシックＬＥＤピクセル１の各々を試験基板２００から除去する前の任意の時点で実行することができる。
したがって、第１の実施形態を形成する方法は、モノリシックＬＥＤピクセルの各々を分離するためのピクセル画定トレンチ１１８のグリッドと位置合わせされた犠牲基板１０１の厚さを介して犠牲基板１０１の第１の部分を選択的に除去するステップをさらに備える。例えば、図１５に示すように、犠牲基板１０１の第１の部分を除去して、発光面１３０に垂直な方向に犠牲基板１０１の厚さを貫通する複数の第８の開口部１４８を画定する。８つの開口部は、当業者に知られている任意の選択的除去プロセス、例えば、犠牲基板１０１のリソグラフィおよびエッチングを備えるプロセスを使用して形成することができる。ピクセル画定トレンチおよび犠牲基板１０１の第１の部分は、各モノリシックＬＥＤピクセル１を取り囲む。したがって、ピクセル画定トレンチ１１８と位置合わせされた犠牲基板１０１の第１の部分を除去することによって、犠牲基板１０１は、モノリシックＬＥＤピクセル１の各々を互いに接続しなくなる。むしろ、犠牲誘電体層１２１と試験基板２００との間に形成される接合は、試験基板２００上のモノリシックＬＥＤピクセル１の各々の相対位置を維持するように作用する。
第１の実施形態を形成する方法はまた、モノリシックＬＥＤピクセル１の各々の光抽出特徴部を形成するステップを備える。いくつかの実施形態では、モノリシックピクセル１の各々の光抽出特徴部は、モノリシックＬＥＤピクセルの各々から抽出される光の効率を改善することができる。いくつかの実施形態では、光抽出特徴部は、モノリシックＬＥＤピクセル１の各々によって放射される光を変調することができる。例えば、光抽出特徴部は、モノリシックＬＥＤピクセル１が少なくとも２つの異なる（ピーク）波長の光を出力することができるように、モノリシックＬＥＤピクセル１のＬＥＤサブピクセルのうちの１つ以上に色変換層を提供することができる。
いくつかの実施形態では、例えば図１５に示すように、モノリシックＬＥＤピクセル１の各サブピクセルの第１の光抽出特徴部１５１は、ＬＥＤサブピクセル１０３の各々と位置合わせされた犠牲基板１０１の第２の部分を選択的に除去することによって形成される。
犠牲基板１０１の第２の部分は、発光面１３０に垂直な方向に犠牲基板１０１の厚さを貫通して選択的に除去することができる。このように、犠牲基板１０１の第２の部分を除去して、犠牲基板１０１の厚さを貫通する複数の第９の開口部１４９を画定する。犠牲基板１０１の第２の部分を除去することによって、各ＬＥＤサブピクセル１０３の発光領域は、発光面１３０を介してより効率的に光を出力することができる。
選択的に除去される犠牲基板１０１の第２の部分の各々は、ＬＥＤサブピクセル１０３の各々と位置合わせされる。したがって、各モノリシックＬＥＤピクセル１は、犠牲基板１０１の厚さを貫通して複数の第９の開口部１４９を画定するように選択的に除去された犠牲基板１０１の複数の第２の部分を有することができる。選択的に除去される第２の部分の数は、モノリシックＬＥＤピクセル１ごとのＬＥＤサブピクセル１０３の数に対応する。図１５に示すように、第９の開口部１４９の面積は、少なくとも各ＬＥＤサブピクセルの発光面積と同じ大きさであってもよい。したがって、各ＬＥＤサブピクセルによって生成された光は、各ＬＥＤサブピクセルのそれぞれの第９の開口部１４９を通って導かれてもよい。
図１５に示すように、犠牲基板１０１の残りの部分は、各ＬＥＤサブピクセルの発光面の各々を他のＬＥＤサブピクセル１０３の他の発光面から効果的に分離する。したがって、いくつかの実施形態では、犠牲面１０１の残りの部分は、ＬＥＤサブピクセル間のクロストークを低減または排除することができる。
図１５の実施形態において、犠牲基板１０１の第２の部分は、各ＬＥＤサブピクセルのための容器容積１５１を形成するために選択的に除去されてもよい。したがって、容器容積は、図１５に示す複数の第９の開口部１４９に対応してもよい。容器容積１５１は、犠牲誘電体層１０１および共通半導体層１０２の表面の露出した第１の部分１７０を貫通して形成された第９の開口部１４９によって画定された容積であってもよい。容器容積１５１の各々は、色変換層が設けられ得る容積を提供するために設けられてもよい。
いくつかの実施形態では、例えば図１６に示すように、各モノリシックＬＥＤピクセル１の容器容積１５１のうちの少なくとも１つに第１の色変換層１６０を設けることができる。第１の色変換層１６０は、第１の波長の光を吸収し、第１の波長よりも長い第１の変換光波長の変換光を放射するように構成されてもよい。したがって、第１の色変換層１６０は、その上にそれが設けられるＬＥＤサブピクセルによって放射された光を異なるより長い波長の光に変換するために設けられてもよい。
いくつかの実施形態では、第１の色変換層１６０は、蛍光体、有機分子、または複数の量子ドットを備えてもよい。表面積が１ｍｍ２を超える容器容積を有するＬＥＤサブピクセルアレイの場合、蛍光体の粒径が大きいほど有利であり得る。表面積が１ｍｍ２を超える容器容積を有するＬＥＤサブピクセルアレイの場合、例えばモノリシックマイクロＬＥＤピクセルの場合、粒径が小さいため、量子ドットを備える色変換層を使用することが有利であり得る。量子ドットを含む色変換材料は当業者に公知である。色変換層として使用するのに適した量子ドットのさらなる詳細は、少なくともＧｕａｎ－Ｓｙｕｎ Ｃｈｅｎらによる「ｍｏｎｏｌｉｔｈｉｃ Ｒｅｄ／Ｇｒｅｅｎ／Ｂｌｕｅ Ｍｉｃｒｏ－ＬＥＤｓ ｗｉｔｈ ＨＢＲ ａｎｄ ＤＢＲ ｓｔｒｕｃｔｕｒｅｓ」に見出すことができる。
いくつかの実施形態では、第１の色変換層１６０は、ＬＥＤサブピクセルの容器容積１５１を完全に満たしてもよい。他の実施形態では、第１の色変換層１６０は、ＬＥＤサブピクセルの容器容積を部分的に満たしてもよい。例えば、図１６に示すように、第１の色変換層１６０は、第１の容器容積の全容積を実質的に満たす。
いくつかの実施形態では、第１の色変換層は、約３８０ｎｍ～４９０ｎｍの第１の波長を有する光を、少なくとも５００ｎｍ～６５０ｎｍの第１の変換光波長を有する変換光にまず変換するように構成されてもよい。すなわち、第１の色変換層１６０は、ＬＥＤサブピクセル１０３によって生成された実質的に青色の可視光を、前記ＬＥＤサブピクセルによって出力される実質的に緑色の可視光に変換するように構成されてもよい。
いくつかの実施形態では、例えば図１６に示すように、各モノリシックＬＥＤピクセル１は、第２の色変換層１６１をさらに備えてもよい。第２の色変換層１６１は、各モノリシックＬＥＤピクセル１の容器容積のうちの少なくとも１つの他の部分に設けられてもよい。第２の色変換層１６１は、第１の波長の光を吸収し、第１の変換光波長よりも長い第２の変換光波長の変換光を放射するように構成されてもよい。したがって、モノリシックＬＥＤピクセル１にさらなる光の色を提供するために、第１の色変換層１６０に加えて第２の色変換層１６１を設けることができる。すなわち、色変換層を有さないＬＥＤサブピクセル、第１の色変換層１６０を備えるＬＥＤサブピクセル、および第２の色変換層１６１を備えるＬＥＤサブピクセルを備えるモノリシックＬＥＤピクセル１は、３つの異なるピーク波長を備える光を出力することができる。例えば、図１６の実施形態では、モノリシックＬＥＤピクセル１は、実質的に赤色、緑色および青色の成分を含む可視光を出力するように構成されてもよい。
第２の色変換層１６１は、蛍光体または複数の量子ドットを備えてもよい。したがって、第２の色変換層１６１は、第１の色変換層１６０と同様の方法で形成されてもよい。いくつかの実施形態では、第２の色変換層は、少なくとも３８０ｎｍ～４９０ｎｍまでの波長を有する第１の光を、少なくとも５５０ｎｍ～６８０ｎｍ以下の第２の変換光波長を有する第２の変換光に変換するように構成されてもよい。
図１および図２に戻ると、図３～図１６に示す断面は、モノリシックＬＥＤピクセル１内に含まれる３つのＬＥＤサブピクセルのうちの２つを示していることが理解されよう。したがって、他のＬＥＤサブピクセル（図１６には示さず）は、第１または第２の色変換層１６０、１６１を含まなくてもよいことが理解されよう。
いくつかの実施形態では、容器容積１５１は、色変換層の代わりに光散乱媒体（図示せず）を備える。例えば、図１に示す実施形態では、Ｂサブピクセルは、第１の波長を有する光を放射するように構成される。したがって、Ｂサブピクセル用の容器容積１５１は、色変換層１６０、１６１を含まない。図１の実施形態において、Ｂピクセルの容器容積１５１は、光散乱媒体を含む。光散乱媒体は、Ｂピクセルによって出力された光がランバート配光、または１２０度（またはそれ以上）の半値全幅（ＦＷＨＭ）を有するように光を散乱するように構成され得る。したがって、光散乱媒体は、Ｂ ＬＥＤサブピクセルから放射される光の光抽出効率および視野角を改善するために提供され得る。
いくつかの実施形態では、犠牲基板１０１の第２の部分は、共通半導体層１０２の表面の第１の部分１７０が露出するように、犠牲基板の厚さを貫通して選択的に除去されてもよい。いくつかの実施形態では、例えば図１６に示すように、モノリシックＬＥＤピクセル１の各々に対して第３の光抽出特徴部を形成することができる。第３の光抽出特徴部は、共通半導体層１０２の表面の第１の部分１７０をパターニングして、各ＬＥＤサブピクセルの光抽出効率を高めるように構成された光散乱特徴部１７１を形成することによって形成されてもよい。
例えば、図１６の実施形態では、共通半導体層１０２の第１の部分１７０の領域を選択的に除去してテクスチャ加工表面を形成することによって、光散乱特徴部１７１が形成される。共通半導体層１０２と容器容積の各々との間の界面にテクスチャ加工表面を設けることは、共通半導体層１０２と容器容積１５１との間の界面で生じる全内部反射を低減するのに役立ち得る。したがって、共通半導体層１０２の表面の第１の部分１７０のパターニングによって形成される光散乱特徴部１７１は、各ＬＥＤサブピクセルの光抽出効率を高めるように構成される。すなわち、各ＬＥＤサブピクセルによって出力される光の量は、共通半導体層１０２と容器容積との間の界面で反射される光の割合を減少させることによって増加させることができる。図１６の実施形態では、共通半導体層１０２の表面の第１の部分１７０をパターニングするために選択的除去プロセスが使用されるが、他の実施形態では、発光ダイオードからの光抽出効率を改善することを目的とした反射防止コーティングまたは他の同様の光学コーティングが提供されてもよい。
いくつかの実施形態では、例えば図１７に示すように、各モノリシックＬＥＤピクセル１のＬＥＤサブピクセルのいくつかの上にポンプ光反射器積層体１８０を設けることができる。ポンプ光反射器積層体は、第１および／または第２の色変換層１６０、１６１を備えるＬＥＤサブピクセルの容器容積の上に設けられてもよい。ポンプ光反射器積層体は、第１の波長のポンプ光を吸収し、第１および／または第２の波長色変換波長の波長を有する光を透過するように構成されてもよい。効果的には、ポンプ光反射器積層体は、第１の波長の波長を含む狭い波長阻止帯域と、第１および／または第２の変換光波長を含む通過帯域とを有するように構成された帯域阻止フィルタである。
適切なポンプ光反射器積層体の一例は、分布ブラッグ反射器であってもよい。適切な分布ブラッグ反射器の例は、米国特許第１１／５０８，１６６号明細書に見出すことができる。当然のことながら、色変換層を含まないＬＥＤサブピクセル（すなわち、第１の波長を放射するＬＥＤサブピクセルであって、ポンプ光反射器積層体は前記ＬＥＤサブピクセルの上に設けられていなくてもよい）については、であることが理解されよう。図１７の実施形態では、第１および第２の色変換層１６０、１６１を含む容器容積１５１にわたって、１つのポンプ光反射器積層体１８０が設けられている。例えば、図１７の実施形態では、ポンプ光反射器積層体は、ＴｉＯ２（屈折率約２．６）とＳｉＯ２（屈折率約１．５）との交互層を備えてもよい。他の実施形態では、容器容積１５１の各々に対して異なるポンプ光反射器積層体を設けることができる。
光抽出特徴部の形成に続いて、各モノリシックＬＥＤピクセル１を試験基板２００から分離するために、犠牲誘電体層１２１を選択的に除去することができる。例えば、図１８に示すように、犠牲誘電体層１２１は選択的に除去されている。第１の実施形態の製造方法によれば、犠牲試験誘電体層２０６も選択的に除去されている。エッチング停止層１１９および試験エッチング停止層２０７は、モノリシックＬＥＤピクセル１の他の層および試験基板２００を保護するために、選択的除去プロセスがより確実に終了し得る表面を提供する。
犠牲誘電体層１２１の除去後、各モノリシックＬＥＤピクセルは、発光面１３０と、平坦化誘電体表面２１７とを含むことが理解されよう。発光面１３０および平坦化誘電体表面は、平坦化誘電体層、共通半導体層、および犠牲基板の側壁表面によって画定される側壁によって分離される。これらの側壁表面は、モノリシックＬＥＤピクセル１を形成する方法の間に実行された早期のエッチングプロセスの結果として形成される。したがって、平坦化誘電体層、共通半導体層、および犠牲基板は、モノリシックＬＥＤピクセル１の各々の発光面を囲むエッチングされた側壁を画定する。
図１８に示すように、犠牲誘電体層１２１の除去後も、モノリシックＬＥＤピクセル１は、複数の導電性コンタクト部分２０８によって試験基板に接続され得る。導電性コンタクト部分２０８とモノリシックＬＥＤサブピクセル１の各々との間の接続は、比較的弱いことが理解されよう。したがって、図１８に示すように、モノリシックＬＥＤサブピクセル１は各々、試験基板から持ち上げられて、導電性コンタクト部分２０８とモノリシックＬＥＤピクセル１との間のコンタクトを破壊してもよい。例えば、ピックアンドプレース質量移送機は、モノリシックＬＥＤピクセルの各々を順番に１回で除去することができる。犠牲誘電体層１２１の除去後の各モノリシックＬＥＤピクセル１間の間隔は、各モノリシックＬＥＤピクセル１をより容易に操作するためのピックアンドプレース質量移送機のための空間を提供することができる。
このように、本開示の第１の実施形態によれば、モノリシックＬＥＤピクセル１が提供される。ＬＥＤピクセル１は、犠牲基板１０１と、共通半導体層１０２と、ＬＥＤサブピクセルのアレイと、平坦化誘電体層とを備える。共通半導体層１０２は、犠牲基板１０１上に設けられたＩＩＩ族窒化物を備える。ＬＥＤサブピクセルのアレイは、共通半導体層１０２の犠牲基板１０１とは反対側の共通半導体層１０２の表面上に設けられる。ＬＥＤサブピクセルのアレイの各ＬＥＤサブピクセルは、ＩＩＩ族窒化物層のスタックを備える。ＬＥＤサブピクセルのアレイ上に設けられた平坦化誘電体層は、共通半導体層１０２の表面とほぼ位置合わせされた平坦化誘電体表面２１７を提供する。平坦化誘電体層、共通半導体層１０２、および犠牲基板１０１は、モノリシックＬＥＤピクセル１０３の発光面を囲むエッチングされた側壁を画定する。モノリシックＬＥＤピクセル１は、ＬＥＤサブピクセルの各々と位置合わせされた犠牲基板の厚さを貫通して設けられた第１の開口部を備える光抽出特徴部をさらに備える。
第１の実施形態によるモノリシックＬＥＤピクセル１の一例を図１および図２に示す。線Ａ－Ａ’に沿ったモノリシックＬＥＤピクセル１の断面を図１９に示す。モノリシックＬＥＤピクセル１のさらなる特徴は、第１の実施形態のモノリシックＬＥＤピクセル１を形成する方法に関して上述した様々な層の機能から明らかになるであろう。
次に、図２に示すＢ－Ｂ’線に沿った断面を参照して、第１の実施形態によるモノリシックＬＥＤピクセル１の形成方法について説明する。
図２の平面図に示すように、モノリシックＬＥＤピクセル１は、４つのコンタクトメタライゼーション１１７を備える。コンタクトメタライゼーション１１７のうちの３つは、アノードコンタクトメタライゼーション、ＡＲ、ＡＧ、ＡＢであり、３つのＬＥＤサブピクセル１０３の各々に対して１つである。したがって、モノリシックＬＥＤピクセルは、図２に示す１を含み、赤、緑、および青のＬＥＤサブピクセルＲ、Ｇ、Ｂの各々に対して、１つのアノードコンタクトメタライゼーションＡＲ、ＡＧ、ＡＢを含む。アノードコンタクトメタライゼーションＡＲ、ＡＧ、ＡＢの各々は、３つのＬＥＤサブピクセル１０３Ｒ、Ｇ、Ｂのそれぞれのアノードへの電気接続を形成するように構成される。
さらに、図２に示すように、モノリシックＬＥＤピクセル１は、共通カソードコンタクトメタライゼーションＣＣを含む。共通カソードコンタクトメタライゼーションＣＣは、ＬＥＤサブピクセル１０３のカソードの各々への電気接続を提供するように構成される。したがって、共通カソードコンタクトメタライゼーションＣＣは、共通半導体層１０２に対する単一のコンタクトポイント、または第１の実施形態などのいくつかの実施形態では、共通半導体層に対する複数のコンタクトポイントを備えてもよい。したがって、モノリシックＬＥＤピクセル１は、ＬＥＤサブピクセルＲ、Ｇ、Ｂの各々が他のＬＥＤサブピクセルＲ、Ｇ、Ｂから独立して制御され得るように、各ＬＥＤサブピクセルに対して共通カソードコンタクトメタライゼーションＣＣおよびアノードコンタクトメタライゼーションＡＲ、ＡＧ、ＡＢを備えることができる。
図２に示すように、コンタクトメタライゼーションＣＣ、ＡＲ、ＡＧ、ＡＢは、モノリシックＬＥＤピクセル１がピックアンドプレースプロセスの一部としてさらなる基板上に実装され得るように層内に設けられる。さらに、共通カソードコンタクトメタライゼーションＣＣをモノリシックＬＥＤピクセル１に統合するために、共通カソードは、ＬＥＤサブピクセルのうちの１つ以上と重なるように配置されてもよい。このような配置の例を、図２に示すＢ－Ｂ’線に沿った断面を参照して説明する。
図２０は、線Ｂ－Ｂ’に沿った本開示の第１の実施形態を形成する方法の中間ステップを示す。図２０に示すように、犠牲基板１０１が設けられる。犠牲基板１０１上には、共通半導体層１０２が設けられる。次いで、共通半導体層１０２上に複数のＬＥＤサブピクセル１０３が形成される。したがって、図２０の図は、本開示の図４に示す図の代替図である。図２０および図１の図から、図２０に示すＬＥＤサブピクセル１０３は、モノリシックＬＥＤピクセル１の他のＬＥＤサブピクセル１０３とは異なる表面積を有することが理解されよう。例えば、図２０に示すＬＥＤサブピクセルＧは、モノリシックＬＥＤピクセル１の他のＬＥＤサブピクセルＲ、Ｂの表面積の少なくとも２倍である。ＬＥＤサブピクセルＧの表面積の増加は、他のＬＥＤサブピクセルＲ、Ｂに対して共通半導体層１０２の表面と位置合わせされたＬＥＤサブピクセルＧの１つの寸法を伸長することによってもたらされる。すなわち、図２０に示すＬＥＤサブピクセル１０３は、モノリシックＬＥＤピクセル１を形成する他のＬＥＤサブピクセル１０３とは異なるサイズである。第１の実施形態では、３つのＬＥＤサブピクセル１０３のうちの最大のものとして、実質的に緑色の可視光を出力するＬＥＤサブピクセル１０３Ｇが設けられる。
次に、図２１に示すように、ＬＥＤサブピクセル１０３間の領域で共通半導体層１０２上に複数の第１のコンタクト層１０６を形成する。第１のコンタクト層１０６は、共通半導体層１０２への電気接続を提供するように構成されている。図２０に示すように、ＬＥＤサブピクセル１０３の両側に複数の第１のコンタクト層が設けられている。
さらに、複数のＬＥＤサブピクセル１０３の上に第１のパッシベーション層１０７が形成されている。第１のパッシベーション層１０７には、第１のコンタクト層１０６の各々と位置合わせされた複数の第１の開口部１４１が形成されている。次いで、カソードコンタクト層１０９が、第１のパッシベーション層１０７の第１の開口部１４１内に形成される。したがって、カソードコンタクト層１０９は、第１のコンタクト層１０６上に設けられている。第１のパッシベーション層１０７には、複数の第２の開口部１４２も形成されている。第２の開口部の各々は、ＬＥＤサブピクセル１０３のうちの１つと位置合わせされる。複数の第２の開口部１４２には、ＬＥＤサブピクセル１０３の各々のアノードへの電気接続を形成するために、アノードコンタクト層１０８が形成されている。したがって、図２１に示す中間構造は、図５に示す中間構造の代替図である。
カソードコンタクト層１０９およびアノードコンタクト層１０８の形成に続いて、平坦化誘電体層が形成される。上述したように、平坦化誘電体層を形成するプロセスの一部は、各モノリシックＬＥＤピクセル１のＬＥＤサブピクセル１０３の各々に電気接続を行うことを可能にするコンタクトメタライゼーション１１７の形成を含む。図２２に示すように、平坦化誘電体層は、複数のパッシベーション層から構築されてもよい。例えば、図２２に示すように、第２のパッシベーション層１１２がＬＥＤサブピクセル１０３のアレイの上に形成される。次いで、アノードコンタクト層１０８およびカソードコンタクト層１０９への電気接続を形成するための第１のコンタクトメタライゼーション１１４の形成を可能にするために、複数の第３の開口部１４３が第２のパッシベーション層１１２に形成されてもよい。図２２に示すように、複数の第１のコンタクトメタライゼーション１１４は第３の開口部１４３内に設けられている。図２２に示すように、複数の第１のコンタクトメタライゼーション１１４は、第２のパッシベーション層１１２を貫通してアノードコンタクト層１０８まで延在し、さらなる第１のコンタクトメタライゼーション１１４は、第２のパッシベーション層１１２を貫通してカソードコンタクト層１０９まで延在する。
次に、図２３に示すように、第３のパッシベーション層１１５が第２のパッシベーション層１１２の上に形成される。第３のパッシベーション層１１５には、第４の開口部１４４が形成されている。第４の開口部１４４は、各ＬＥＤサブピクセル１０３および共通カソードへの電気コンタクトごとに第２のコンタクトメタライゼーション１１７が提供される第３のパッシベーション層の領域を画定する。図２３の実施形態に示すように、共通カソードコンタクトメタライゼーションＣＣは、共通半導体層１０２に垂直な平面内でＬＥＤサブピクセル１０３と重なる第３のパッシベーション層１１５の第４の開口部１４４内に設けられる。ＬＥＤサブピクセルのうちの１つ以上と重なる共通カソードコンタクトメタライゼーションＣＣを提供することによって、共通カソードコンタクトメタライゼーションは、より空間効率的な方法でモノリシックＬＥＤピクセル１内に設けられ得る。すなわち、共通カソードコンタクトメタライゼーションＣＣは、モノリシックＬＥＤピクセル１の発光面の一部に重なる。その結果、モノリシックＬＥＤピクセルの発光面１３０のより大きな割合は、共通カソードコンタクトメタライゼーションＣＣのための空間を提供するように別様に提供される必要がある非発光面部分ではなく、各ＬＥＤサブピクセルの発光素子によって占められる。
図２３にも示すように、図２３に示すＬＥＤサブピクセルＧのためのアノードコンタクトメタライゼーションを形成するために、アノードコンタクトメタライゼーションＡＧが第４の開口部１４４のうちの別の開口部に設けられる。したがって、第１の電気コンタクトは、ＬＥＤサブピクセルの各々に設けられる。図２３に示すように、各ＬＥＤサブピクセルには、モノリシックＬＥＤピクセルごとにアノード第１の電気コンタクトおよび共通カソード第１の電気コンタクトが設けられる。もちろん、他の実施形態では、第１の電気コンタクトの数は、モノリシック電子デバイスの特定の特徴に依存する。
図２３に示す構造は、線Ｂ－Ｂ’に沿って見た、本開示の図９に示すものと同じ中間構造であることが理解されよう。したがって、第３のパッシベーション層１１５ならびにカソードおよびアノードコンタクトメタライゼーションは、モノリシックＬＥＤピクセル１のための平坦化誘電体表面を形成することが理解されよう。
アノードおよびカソードコンタクトメタライゼーションの形成に続いて、モノリシックＬＥＤピクセル１を形成する方法は、図１０および図１１に関連して上述したように継続する。これにより、図２４に示すように、ピクセル画定トレンチ１１８が形成される。図２５において、エッチング停止層１１９および犠牲誘電体層１２１は、図３から図１１に関連して上述したように、ＬＥＤサブピクセル１００の中間アレイを形成するために、ピクセル画定トレンチ１１８および平坦化誘電体層の上に形成される。
次に、ＬＥＤサブピクセル１００の中間アレイが、上述のように試験基板２００に接合される。図２７は、モノリシックＬＥＤピクセル１の線Ｂ－Ｂ’と位置合わせされる試験基板の部分に対応する試験基板２００の断面を示す。したがって、試験基板２００は、電子基板２０１および複数の電子層２０２、２０３、２０４、２０５を含む。第１の実施形態では、試験基板２００はまた、試験エッチング停止層２０７および犠牲試験誘電体層２０６を含む。
図２７に示すように、試験基板２００は、モノリシックＬＥＤピクセル１の各々を試験するように構成されている。図２７に示すように、複数の電子層２０２、２０３、２０４、２０５は、アノードコンタクトメタライゼーションＡＧ ＡＢ ＡＲおよびカソードコンタクトメタライゼーションＣＣへの電気接続を提供するように配置される。
例えば、試験基板２００は、第１の導電層２０３および第２の導電層２０５を備える。導電層の各々は、導電性材料、例えば金、アルミニウム、銅などの金属を備えてもよい。
試験基板はまた、第１の絶縁層２０２および第２の絶縁層２０４を備えてもよい。第１および第２の絶縁層２０２、２０４は、任意の適切な誘電性材料、例えば二酸化ケイ素を備えてもよい。第１の絶縁層２０２は、第１の導電層２０３が設けられ得る表面を提供してもよい。次いで、第１の導電層２０３を封入するために、第１の導電層２０３の上に第２の絶縁層２０４が設けられてもよい。次いで、第２の絶縁層２０４の上に第２の導電層２０５が形成されてもよい。したがって、電子層２０２、２０３、２０４、２０５のスタックは、ＬＥＤサブピクセルの中間アレイのアノードコンタクトメタライゼーションＡＧ ＡＢ ＡＲおよびカソードコンタクトメタライゼーションＣＣの各々への電気接続を提供するようなパターンで形成されてもよい。したがって、試験基板２００の複数の電子層２０２、２０３、２０４、２０５は、ＬＥＤサブピクセル１００の中間アレイに接合することができる各ＬＥＤサブピクセル用の電気試験回路を提供するように構成されてもよい。すなわち、試験基板がＬＥＤサブピクセル１００の中間アレイに接合されると、複数の電子層２０２、２０３、２０４、２０５は、ＬＥＤサブピクセル１０３の各々に電力を供給するように構成される。
図２７に示すように、ＬＥＤサブピクセル１００の中間アレイに設けられたアノードコンタクトメタライゼーションＡＧ ＡＢ ＡＲおよびカソードコンタクトメタライゼーションＣＣの配置に対応する複数の第７の開口部２１２が、試験基板表面２１０内に形成される。次いで、複数の導電性コンタクト部分２０８が、試験基板２００の第７の開口部２１２の各々内に形成される。
上述したように、ＬＥＤサブピクセル１００の中間アレイは、試験基板２００に接合されるように構成される。線Ｂ－Ｂ’に沿って互いに接合されているＬＥＤサブピクセル１００の中間アレイおよび試験基板２００の図を図２８に示す。したがって、図２８から、カソードコンタクト層１０９は、カソードコンタクトメタライゼーションＣＣを介して試験基板の第１の導電層２０３に電気的に接続されることが理解されよう。ＬＥＤサブピクセルＧ用のアノードコンタクト層１０８は、アノードコンタクトメタライゼーションＡＧを介して試験基板の第２の導電層２０５に電気的に接続される。
ＬＥＤサブピクセル１００の中間アレイを試験基板２００に接合した後、ＬＥＤサブピクセル１００の中間アレイの発光面１３０をさらに処理して、光抽出特徴部を形成することができる。例えば、図２９に示すように、容器容積１５１が犠牲基板１０１内に形成される。容器容積１５１は、第１の色変換材料１６０で充填され、ポンプ光反射器１８０は、容器容積１５１の上に設けられる。このように、図２９に示す構造は、図１７に示す構造とは別の図である。
最後に、例えば図３０に示すように、各モノリシックＬＥＤピクセル１は、例えば質量移送ピックアンドプレース機を使用して試験基板２００から除去することができる。
犠牲誘電体層１２１を除去し、各モノリシックＬＥＤピクセル１を試験基板２００から解放する前に、各ＬＥＤサブピクセルを試験することができる。試験手順の一部として、試験基板の第１および第２の導電層２０３、２０５は電源に接続されてもよい。したがって、電圧は、ＬＥＤサブピクセル１００の中間アレイの各ＬＥＤサブピクセルを通る電流を駆動するために、第１および第２の導電層２０３、２０５にわたって印加されてもよい。第１の実施形態によれば、試験手順は、ＬＥＤサブピクセルの中間アレイ内のＬＥＤの各々を同時に点灯するように構成される。次いで、試験分析装置、例えばカメラまたは他の感光センサは、中間アレイＬＥＤサブピクセル１００のＬＥＤサブピクセルから放射された光を検出することができる。次いで、試験分析装置によって記録された情報（例えば、カメラによって記録された画像）をプロセッサによって使用して、ＬＥＤサブピクセル１０３のいずれかが動作していないかどうかを判定することができる。１つ以上の非動作ＬＥＤサブピクセル１０３を含むと識別される中間アレイ１００内の任意のモノリシックＬＥＤピクセル１を識別することができ、その後のピックアンドプレースプロセスでは使用しない。したがって、試験基板２００は、モノリシックＬＥＤピクセル１のアレイが並列に試験されることを可能にする。このような並列試験プロセスは、試験基板２００から除去された後に各モノリシックＬＥＤピクセル１を試験するよりも効率的である。したがって、モノリシックＬＥＤピクセル１の各々の並列試験のプロセスは、モノリシックＬＥＤピクセル１を製造する方法に統合することができる。
もちろん、本開示は上記の試験手順に限定されないことが理解されよう。例えば、いくつかの実施形態では、試験基板は、モノリシック電子デバイスの各々を独立して試験するように構成されてもよい。いくつかの実施形態では、試験手順は、所定の電圧が印加されたときに各モノリシック電子デバイスを通って予想される量の電流が流れることを確認することを含むことができる。したがって、試験基板２００をＬＥＤサブピクセルの中間アレイに接合した後、試験手順をいつでも実行することができる。
図３０に示すように、モノリシックＬＥＤピクセル１を試験基板２００から除去した後、試験基板２００の試験回路は実質的に変化しない。したがって、試験基板２００は、モノリシックＬＥＤピクセル１のさらなる製造プロセスに再利用することができる。試験基板２００が犠牲試験誘電体層からＬＥＤサブピクセル１００の中間アレイに接合するための表面を含むいくつかの実施形態では、犠牲試験誘電体層は、その再使用の前に試験基板２００上に再び形成される必要があり得る。
これにより、本開示の第１の実施形態によるモノリシックＬＥＤピクセル１が提供される。いくつかの実施形態では、モノリシックＬＥＤピクセルの各々は、モノリシックマイクロＬＥＤピクセルであってもよい。したがって、ＬＥＤサブピクセルの各々は、１００μｍ×１００μｍ以下のサイズを有するマイクロＬＥＤサブピクセルであってもよい。いくつかの実施形態では、共通半導体層上の各ＬＥＤサブピクセルの表面積は、１００μｍ×１００μｍ以下の面積を画定することができる。いくつかの実施形態では、共通半導体層上の各ＬＥＤサブピクセルの表面積は、５０μｍ×５０μｍ、３０μｍ×３０μｍ、２０μｍ×２０μｍ、または１０μｍ×１０μｍ以下の面積を画定することができる。
本発明の好ましい実施形態を本明細書で詳細に説明したが、本発明または添付の特許請求の範囲から逸脱することなく変形が可能であることは当業者には理解されよう。

Claims (20)

  1. 複数のモノリシック電子デバイスを形成および試験する方法であって、
    ａ）モノリシック電子デバイスアレイを形成するステップであって、
    犠牲基板上にＩＩＩ族窒化物を備える共通半導体層を形成するステップと、
    前記共通半導体層の前記犠牲基板とは反対側の前記共通半導体層の表面上にモノリシック電子デバイスのアレイを形成するステップであって、前記モノリシック電子デバイスのアレイの各モノリシック電子デバイスは、複数のＩＩＩ族窒化物層を備える、モノリシック電子デバイスのアレイを形成するステップと、
    前記共通半導体層の前記表面とほぼ位置合わせされた平坦化誘電体表面を提供するために、前記モノリシック電子デバイスのアレイの上に平坦化誘電体層を形成するステップと、
    前記平坦化誘電体表面から前記犠牲基板まで前記平坦化誘電体層および前記共通半導体層をエッチングすることによってトレンチのグリッドを形成するステップであって、前記トレンチのグリッドは、各モノリシック電子デバイスを取り囲む、トレンチのグリッドを形成するステップと、
    前記平坦化誘電体層を貫通して各モノリシック電子デバイスに第１の電気コンタクトを形成するステップと、
    前記共通半導体層の前記表面とほぼ位置合わせされた第１の接合面を形成するために、前記トレンチのグリッドおよび前記平坦化誘電体層の前記平坦化表面の上に犠牲誘電体層を形成するステップであって、前記第１の接合面は、前記第１の電気コンタクトの各々と位置合わせされた第１の開口部を備える、犠牲誘電体層を形成するステップと、を備えるモノリシック電子デバイスアレイを形成するステップと、
    ｂ）試験基板を提供するステップであって、前記試験基板は、
    前記モノリシック電子デバイスアレイの前記モノリシック電子デバイスの各々に電力を供給するように構成された電子試験回路を備える電子基板と、
    前記モノリシック電子デバイスアレイの前記第１の電気コンタクトの配置に対応するように前記電子基板上に配置された複数の第２の電気コンタクトと、を備え、
    第２の接合面を提供するために接合誘電体層が前記電子基板上に形成され、前記第２の接合面は、前記第２の電気コンタクトの各々と位置合わせされた第２の開口部を備える、試験基板を提供するステップと、
    ｃ）前記試験基板の前記第２の電気コンタクトを前記モノリシック電子デバイスアレイの前記第１の電気コンタクトと位置合わせし、前記第１および前記第２の電気コンタクトが電気的に接触するように、前記試験基板の前記第２の接合面を前記犠牲誘電体層の前記第１の接合面に接合するステップと、
    ｄ）前記モノリシック電子デバイスアレイの前記モノリシック電子デバイスの各々を前記複数の第１および第２の電気コンタクトを介して試験するために、前記試験基板から前記モノリシック電子デバイスアレイに電力を供給するステップと、
    ｅ）前記モノリシック電子デバイスの各々を分離するために、前記犠牲基板の厚さを貫通して前記犠牲基板の第１の部分を選択的に除去するステップと、
    各モノリシック電子デバイスを前記試験基板から分離するために、前記犠牲誘電体層を除去するステップと、を備える、方法。
  2. 前記接合誘電体層は犠牲接合誘電体層であり、前記犠牲接合誘電体層は、各モノリシック電子デバイスを前記テキスト基板から分離するために前記犠牲誘電体層と共に選択的に除去されるように構成されている、
    請求項１に記載の方法。
  3. 前記犠牲誘電体層を前記除去して各モノリシック電子デバイスを前記試験基板から分離した後、前記試験基板は、複数のモノリシックデバイスを形成および試験する方法において再利用することができる、
    請求項１または請求項２に記載の方法。
  4. 前記試験基板の前記電子試験回路は、前記モノリシック電子デバイスの各々に並列に電力を供給するように構成されている、
    先行する請求項のいずれか１項に記載の方法。
  5. 前記モノリシック電子デバイスアレイの各モノリシック電子デバイスは、発光ダイオード（ＬＥＤ）を備える、
    先行する請求項のいずれか１項に記載の方法。
  6. 各モノリシック電子デバイスは、前記共通半導体層の前記表面上に複数のＬＥＤサブピクセルを備えるモノリシック発光ダイオード（ＬＥＤ）ピクセルであり、各ＬＥＤサブピクセルは、ＩＩＩ族窒化物層のスタックを備える、
    先行する請求項のいずれか１項に記載の方法。
  7. 前記モノリシック電子デバイスアレイを前記試験基板に接合した後、前記方法は、
    前記モノリシックＬＥＤピクセルの各々のための光抽出特徴部を形成するステップであって、前記ＬＥＤサブピクセルの各々と位置合わせされた前記犠牲基板の第２の部分を選択的に除去するステップを備える、光抽出特徴部を形成するステップ、を備える、請求項６に記載の方法。
  8. 前記モノリシックＬＥＤピクセルの各々の光抽出特徴部を形成するステップは、
    前記ＬＥＤサブピクセルの各々と位置合わせされた前記犠牲基板の第２の部分を選択的に除去して、各ＬＥＤサブピクセルの容器容積を形成するステップと、
    各モノリシックＬＥＤピクセルの前記容器容積のうちの少なくとも１つに第１の色変換層を設けるステップであって、前記第１の色変換層は、第１の波長の光を吸収し、前記第１の波長よりも長い第１の変換光波長の変換光を放射するように構成されている、第１の色変換層を設けるステップと、を備える、
    請求項７に記載の方法。
  9. 前記第１の変換光波長は、少なくとも５００ｎｍおよび／または６５０ｎｍ以下である、
    請求項８に記載の方法。
  10. 各モノリシックＬＥＤピクセルの前記容器容積のうちの少なくとも１つの他の中に第２の色変換層が設けられ、前記第２の色変換層は、第１の波長の光を吸収し、前記第１の変換光波長よりも長い第２の変換光波長の変換光を放射するように構成されている、
    請求項８または９に記載の方法。
  11. 各ＬＥＤサブピクセルは、少なくとも３８０ｎｍおよび／または４９０ｎｍ以下の第１の波長を有する光を生成するように構成されている、
    請求項６から１０のいずれか１項に記載の方法。
  12. 前記共通半導体層上の各ＬＥＤサブピクセルの前記表面積は、１００μｍ×１００μｍ以下の面積を画定することができる、
    請求項６から１１のいずれか１項に記載の方法。
  13. 請求項１６から２０のいずれか１項に記載の前記試験基板に接合するためのモノリシックデバイスアレイであって、
    犠牲基板と、
    前記犠牲基板上に設けられたＩＩＩ族窒化物を備える共通半導体層と、
    前記共通半導体層の前記犠牲基板とは反対側の前記共通半導体層の表面上に設けられたモノリシック電子デバイスのアレイであって、前記モノリシック電子デバイスのアレイの各モノリシック電子デバイスは、複数のＩＩＩ族窒化物層を備える、モノリシック電子デバイスのアレイと、
    前記モノリシック電子デバイスのアレイ上に設けられ、前記共通半導体層の前記表面と位置合わせされる平坦化誘電体表面を提供する平坦化誘電体層であって、
    前記平坦化誘電体表面から前記犠牲基板まで延在するトレンチのグリッドを画定し、前記トレンチのグリッドは各モノリシック電子デバイスを取り囲む、平坦化誘電体層と、
    各モノリシック電子デバイス用の第１の電気コンタクトであって、各モノリシック電子デバイスから前記平坦化誘電体表面まで延在する第１の電気コンタクトと、
    前記トレンチのグリッド内および前記平坦化誘電体層の前記平坦化表面の上に設けられ、前記共通半導体層の前記表面とほぼ位置合わせされた第１の接合面を提供する犠牲誘電体層であって、前記第１の接合面は、前記第１の電気コンタクトの各々と位置合わせされた第１の開口部を備える、犠牲誘電体層と、を備える、モノリシックデバイスアレイ。
  14. 前記モノリシック電子デバイスアレイの各モノリシック電子デバイスは、発光ダイオード（ＬＥＤ）を備える、
    請求項１３に記載のモノリシックデバイスアレイ。
  15. 各モノリシック電子デバイスは、前記共通半導体層の前記表面上に複数のＬＥＤサブピクセルを備えるモノリシック発光ダイオード（ＬＥＤ）ピクセルであり、各ＬＥＤサブピクセルは、ＩＩＩ族窒化物層のスタックを備える、
    請求項１３または１４に記載のモノリシックデバイスアレイ。
  16. 請求項１３から１５のいずれか１項に記載の前記モノリシックデバイスアレイに接合するための試験基板であって、
    前記モノリシック電子デバイスアレイの前記モノリシック電子デバイスの各々に電力を供給するように構成された電子試験回路を備える電子基板と、前記モノリシック電子デバイスアレイの前記第１の電気コンタクトの配置に対応するように前記電子基板上に配置された複数の第２の電気コンタクトと、
    第２の接合面を提供するために前記電子基板上に形成された接合誘電体層であって、前記第２の接合面は、前記第２の電気コンタクトの各々と位置合わせされた第２の開口部を備える、接合誘電体層と、を備える、試験基板。
  17. 前記接合誘電体層は犠牲接合誘電体層であり、前記犠牲接合誘電体層は、各モノリシック電子デバイスを前記テキスト基板から分離するために前記犠牲誘電体層と共に選択的に除去されるように構成されている、
    請求項１６に記載の試験基板。
  18. 前記犠牲接合誘電体層は、モノリシック電子デバイスへの接合のために前記試験基板が再使用され得るように、選択的に除去されるように構成されている、
    請求項１７に記載の試験基板。
  19. 前記接合誘電体層と前記電子基板との間に設けられたエッチング停止層をさらに備える、
    請求項１６から１８のいずれか１項に記載の試験基板。
  20. 前記試験基板の前記電子試験回路は、前記モノリシック電子デバイスの各々に並列に電力を供給するように構成されている、
    請求項１６から１９のいずれか１項に記載の試験基板。
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