JP2023501416A - ソリッドステート・ストレージ・デバイス用メモリ・コントローラ - Google Patents

Abstract

シングルビット記憶用とマルチビット記憶用とに選択的に構成可能なセルを含む不揮発性メモリ・セルのアレイの動作を制御する方法、コンピュータ・プログラムおよびシステムを開示する。該方法は、メモリ・コントローラがアレイがシングルビット記憶用に構成されたセルとマルチビット記憶用に構成されたセルの両方を含むハイブリッド・モードと、アレイ内のすべてのセルがマルチビット記憶用に構成されたマルチビット・モードとの動作のために、アレイを選択的に構成することを含む。さらにメモリ・コントローラがアレイの改良耐久性に関連付けられた定義済み閾値レベルを超えるアレイ容量使用率に対応してアレイのハイブリッド・モードの構成とマルチビット・モードの構成とを動的に切り換えることを含む。

Description

本発明は、一般にはソリッドステート・ストレージ・デバイス用メモリ・コントローラに関し、より具体的には、メモリ・セルを含む不揮発性メモリ・アレイ用コントローラに関する。

ソリッドステート・ストレージは、ディスクおよびテープなどの従来型磁気媒体または光媒体とは異なり、データを記憶するために典型的には集積回路（ＩＣ）における電子回路に基づくメモリ・セルを使用する不揮発性メモリである。フラッシュ・メモリ・デバイスなどのソリッドステート・ストレージ・デバイス（ＳＳＤ）は、可動部品がないため、従来型ストレージ・デバイスよりも堅牢である。ＳＳＤは、きわめて大きい帯域幅と、大幅な電力節減と、ハード・ディスク・ドライブ（ＨＤＤ）よりも数桁優れたランダムＩ／Ｏ（入力／出力）性能とを示す。

ＳＳＤでは、ストレージは、それぞれがデータを書き込むことができる１組の記憶場所を含む、記憶域または「ブロック」に編成された不揮発性メモリ・セルのアレイを含む。たとえばフラッシュ・メモリは、「ページ」と呼ばれるデータ書き込み場所を含む記憶ブロックに編成される。各記憶場所は、１組のメモリ・セルを含み、メモリ・セルのそれぞれが数ビットのデータを記憶することができ、ストレージは、１セル当たり異なるビット数を記憶するために選択的に構成可能とすることができる。たとえば、ほとんどの３Ｄ ＮＡＮＤフラッシュ・チップは、複数の記憶モード、典型的には、各セルが１ビットを記憶するシングルビットまたはＳＬＣ（シングルレベル・セル）記憶モードと、各セルが複数のビットを記憶するマルチビット記憶モードでのブロックの選択的構成をサポートする。現在のマルチビット・フラッシュ・モードには、２ビット／セルを記憶するＭＬＣ（マルチレベル・セル）モード、３ビット／セルを記憶するＴＬＣ（トリプルレベル・セル）モード、および４ビット／セルを記憶するＱＬＣ（クアッドレベル・セル）モードがある。ＳＬＣメモリは最速であり、最も耐久性があるが、容量は最小であり、コストが最も高く、一方、ＱＬＣメモリは最も安価であるが、最も低速で、耐久性が最も低い。

メモリ・コントローラは、不揮発性メモリ・アレイの動作を制御するための専用制御装置を提供する。メモリ・コントローラは、メモリ構成、データ配置、アドレス・マッピング、および、メモリ・アレイの内部管理に必要な様々なその他の動作を制御する。アレイが異なる記憶モードをサポートする場合、ハイブリッド・メモリ・コントローラが、利用可能記憶ブロックを異なるモードで動作する２つのプールに分割することができる。たとえば、ハイブリッドＳＬＣ／ＱＬＣフラッシュ・コントローラは、物理フラッシュ・ブロックを、一方がＳＬＣモード、他方がＱＬＣモードで使用される２つのプールに分割する。ハイブリッド・コントローラの利点としては、耐久性向上と、読み取りレイテンシ低減と、書き込みレイテンシの低減および予測可能性向上がある。

本発明の態様は、シングルビット記憶用とマルチビット記憶用に選択的に構成可能なセルを含む不揮発性メモリ・セルのアレイの動作を制御する方法、コンピュータ・プログラム製品およびシステムを開示する。方法は、メモリ・コントローラが、アレイがシングルビット記憶用に構成されたセルとマルチビット記憶用に構成されたセルの両方を含むハイブリッド・モードと、アレイ内のすべてのセルがマルチビット記憶用に構成されたマルチビット・モードとの動作のためにアレイを選択的に構成することを含む。方法は、メモリ・コントローラが、アレイの改良耐久性に関連付けられた定義済み閾値レベルを超えるアレイ容量使用率に対応してアレイのハイブリッド・モードの構成とマルチビット・モードの構成とを動的に切り換えることをさらに含む。

本発明の一実施形態による、ストレージ・デバイスの略図を示す例示の図である。 本発明の一実施形態による、図１のデバイスのメモリ・コントローラによって行われるメモリ制御方法の例示のステップを示すフローチャートである。 本発明の一実施形態による、図１のデバイスにおけるメモリ・アレイのハイブリッド・モード構成を示す例示の図である。 本発明の一実施形態による、メモリ・アレイの耐久性対容量利用率特性を示す例示の図である。 本発明の一実施形態による、様々なシステム・パラメータと異なるワークロード・タイプとを有するメモリ・アレイの特性を示す例示の図である。 本発明の一実施形態による、様々なシステム・パラメータと異なるワークロード・タイプとを有するメモリ・アレイの特性を示す例示の図である。 本発明の一実施形態による、様々なシステム・パラメータと異なるワークロード・タイプとを有するメモリ・アレイの特性を示す例示の図である。 本発明の一実施形態による、様々なシステム・パラメータと異なるワークロード・タイプとを有するメモリ・アレイの特性を示す例示の図である。 本発明の一実施形態による、様々なシステム・パラメータと異なるワークロード・タイプとを有するメモリ・アレイの特性を示す例示の図である。 本発明の一実施形態による、異なるワークロード・タイプに対応するメモリ制御方法の例示のステップを示すフローチャートである。 本発明の一実施形態による、好ましいメモリ制御方法の例示のステップを示すフローチャートである。

本発明は、システム、方法、またはコンピュータ・プログラム製品あるいはこれらの組合せとすることができる。コンピュータ・プログラム製品は、プロセッサに本発明の態様を実施させるためのコンピュータ可読プログラム命令が記憶されたコンピュータ可読記憶媒体（または複数の媒体）を含み得る。

コンピュータ可読記憶媒体は、命令実行デバイスによって使用される命令を保持し、記憶することができる有形デバイスとすることができる。コンピュータ可読記憶媒体は、たとえば、電子ストレージ・デバイス、磁気ストレージ・デバイス、光学式ストレージ・デバイス、電磁ストレージ・デバイス、半導体ストレージ・デバイス、またはこれらの任意の適合する組合せであってよいが、これらには限定されない。コンピュータ可読記憶媒体のより具体的な例の非網羅的なリストには、可搬コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、消去可能プログラマブル読み取り専用メモリ（ＥＰＲＯＭまたはフラッシュ・メモリ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、可搬コンパクト・ディスク読み取り専用メモリ（ＣＤ－ＲＯＭ）、デジタル・バーサタイル・ディスク（ＤＶＤ）、メモリ・スティック、フロッピィ・ディスク、パンチカードまたは命令が記録された溝内の隆起構造などの機械的に符号化されたデバイス、およびこれらの任意の適合する組合せが含まれる。本明細書で使用されるコンピュータ可読記憶媒体とは、電波またはその他の自由に伝播する電磁波、導波路またはその他の伝送媒体を伝播する電磁波（たとえば光ファイバ・ケーブルを通る光パルス）、またはワイヤを介して伝送される電気信号などの、一過性の信号自体であると解釈すべきではない。

本明細書に記載のコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティング／処理デバイスに、または、ネットワーク、たとえばインターネット、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワーク、または無線ネットワークあるいはこれらの組合せを介して外部コンピュータまたは外部記憶デバイスにダウンロードすることができる。ネットワークは、銅伝送ケーブル、光伝送ファイバ、無線伝送、ルータ、ファイアウォール、交換機、ゲートウェイ・コンピュータ、またはエッジ・サーバあるいはこれらの組合せを含んでもよい。各コンピューティング／処理デバイスにおけるネットワーク・アダプタ・カードまたはネットワーク・インターフェースが、ネットワークからコンピュータ可読プログラム命令を受信し、それらのコンピュータ可読プログラム命令を、それぞれのコンピューティング／処理デバイス内のコンピュータ可読記憶媒体への記憶のために転送する。

本発明の動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、インストラクション・セット・アーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、または、Ｓｍａｌｌｔａｌｋ、Ｃ＋＋などのオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語、または同様のプログラム言語などの従来型手続き型プログラミング言語を含む、１つまたは複数のプログラミング言語の任意の組合せで書かれたソース・コードまたはオブジェクト・コードとすることができる。コンピュータ可読プログラム命令は、スタンドアロン・ソフトウェア・パッケージとして全体がユーザのコンピュータ上でまたは一部がユーザのコンピュータ上で、または一部がユーザのコンピュータ上で一部がリモート・コンピュータ上で、または全体がリモート・コンピュータまたはサーバ上で実行されてもよい。後者の場合、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）またはワイド・エリア・ネットワーク（ＷＡＮ）を含む、任意の種類のネットワークを介してユーザのコンピュータに接続することができ、または接続は（たとえば、インターネット・サービス・プロバイダを使用してインターネットを介して）外部コンピュータに対して行ってもよい。実施形態によっては、本発明の態様を実行するために、たとえばプログラマブル・ロジック回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはプログラマブル・ロジック・アレイ（ＰＬＡ）を含む電子回路が、コンピュータ可読プログラム命令の状態情報を使用して電子回路をパーソナライズすることにより、コンピュータ可読プログラム命令を実行することができる。

本発明の態様について、本発明の実施形態による方法、装置（システム）、およびコンピュータ・プログラム製品を示すフローチャート図またはブロック図あるいはその両方を参照しながら説明する。フローチャート図またはブロック図あるいはその両方の図の各ブロックおよび、フローチャート図またはブロック図あるいはその両方の図のブロックの組合せは、コンピュータ可読プログラム命令によって実装可能であることを理解されたい。

これらのコンピュータ可読プログラム命令は、コンピュータまたはその他のプログラマブル・データ処理装置のプロセッサにより実行される命令が、フローチャートまたはブロック図あるいはその両方のブロックで指定されている機能／動作を実装する手段を形成するようなマシンを実現するように、汎用コンピュータ、専用コンピュータ、またはその他のプログラマブル・データ処理装置のプロセッサに供給することができる。これらのコンピュータ可読プログラム命令は、命令が記憶されたコンピュータ可読記憶媒体が、フローチャートまたはブロック図あるいはその両方のブロックで指定されている機能／動作の態様を実装する命令を含む製造品を含むように、コンピュータ、プログラマブル・データ処理装置、またはその他の装置あるいはこれらの組合せに対して特定の方式で機能するように指示することができるコンピュータ可読記憶媒体に記憶されてもよい。

コンピュータ可読プログラム命令は、コンピュータ、その他のプログラマブル装置またはその他のデバイス上で実行される命令がフローチャートまたはブロック図あるいはその両方のブロックで指定されている機能／動作を実装するように、コンピュータ、その他のプログラマブル装置、またはその他のデバイス上で一連の動作ステップが実行されてコンピュータ実装プロセスを実現するようにするために、コンピュータ、その他のプログラマブル・データ処理装置、またはその他のデバイスにロードされてもよい。

図面中のフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法およびコンピュータ・プログラム製品の可能な実装形態のアーキテクチャ、機能および動作を示す。これに関連して、フローチャートまたはブロック図の各ブロックは、指定されている論理機能を実装するための１つまたは複数の実行可能命令を含む、命令のモジュール、セグメント、または部分を表すことがある。一部の別の実装形態では、ブロックに記載されている機能は、図に記載されている順序とは異なる順序で行われてもよい。たとえば、連続して示されている２つのブロックは、関与する機能に依って、実際には実質的に並行して実行されてもよく、またはそれらのブロックは場合によっては逆の順序で実行されてもよい。また、ブロック図またはフローチャート図あるいはその両方の図の各ブロック、およびブロック図またはフローチャート図あるいはその両方の図のブロックの組合せは、指定されている機能または動作を実行する専用ハードウェア・ベースのシステムによって実装可能であるか、または専用ハードウェアとコンピュータ命令との組合せを実施することができることも理解されたい。

図１のブロック図に、本発明を実現するストレージ・デバイスの全体的アーキテクチャを示す。この実施例では、デバイス１は、シングルビット記憶用とマルチビット記憶用に選択的に構成可能なフラッシュ・メモリ・セルのアレイ（すなわちフラッシュ・メモリ・アレイ２）を有するフラッシュ・ストレージ・デバイスである。例示の一実施形態では、アレイ２は３Ｄ ＮＡＮＤフラッシュ・アレイである。デバイス１は、メモリ・アレイ２の動作を制御するためのメモリ・コントローラ３を含む。メモリ・コントローラ３は、制御論理を含む。例示の実施形態では、メモリ・コントローラ３は、フラッシュ制御プロセッサ（ＦＣＰ）４と、（デバイスへのデータ読み取り要求および書き込み要求に応じるための）読み取り／書き込み（Ｒ／Ｗ）インターフェース（Ｉ／Ｆ）５と、（ＦＣＰ４とフラッシュ・メモリ２との間のデータ／制御信号通信用の）フラッシュ・リンク・インターフェース６とによって制御論理を実装する。デバイス１は、メモリ・コントローラ３の動作中の様々なメタデータの一時記憶用の揮発性メモリ（たとえばＤＲＡＭ７）をさらに含む。

一般に、フラッシュ・メモリ・アレイ２は、１つまたは複数のチップ、またはチップのパッケージを含み、各チップは、１つまたは複数のフラッシュ・ストレージ・ダイを含むことができ、それぞれが１つまたは複数のチップまたはパッケージを含み得る１つまたは複数の記憶チャネルを提供することができる。実施形態によっては、フラッシュ・メモリ・アレイ２は、より大きなストレージ・アレイの一部であってもよく、追加のフラッシュまたはその他のストレージを提供する。

本発明の様々な実施形態において、読み取りおよび書き込み動作は、フラッシュ・メモリ２におけるページごとに行われ、一方、消去動作は、ブロックごとに行われる。データは、フラッシュ・ブロックが正常に消去された後でのみ、そのフラッシュ・ブロックに書き込むことができ、これは、書き込みスループットとレイテンシを向上させるために「ライトアウトオブプレース」方式を使用することができる。「ライトアウトオブプレース」方式では、記憶されているデータ・ページがフラッシュ・ストレージにおいてインプレースで更新されない。その代わりに、更新ページは別の空きフラッシュ・ページに書き込まれ、それに関連する古いフラッシュ・ページは無効としてマークされる。

したがって、「ライトアウトオブプレース」方式およびその他のフラッシュ記憶特性は、フラッシュ・ストレージの内部管理のために行われる特定の「ハウスキーピング」動作を使用する。たとえば、ページが更新され、古いページが無効化されると、無効化されたデータを削除し、記憶場所を新たな入力データのために解放するために、「ガベージ・コレクション」プロセスを行うことができる。ガベージ・コレクション・プロセスは、消去の前に占有フラッシュ・ブロックからまだ有効であるデータを回復し、それによって有効ページを別のフラッシュ・ブロックにコピーする。

ガベージ・コレクションおよびブロック消去は、実質的にフラッシュ・メモリ内のデータを移動することを含む他の内部管理プロセスの一部として行うこともできる。たとえば、ウェア・レベリングはフラッシュの摩耗特性に対処する。フラッシュ・メモリは、記憶完全性が劣化し始めるまでの有限数のプログラム消去（Ｐ／Ｅ）サイクルを有する。ウェア・レベリング手順は、不均一な摩耗を回避するために、プログラム消去サイクル数に基づいて、すべての利用可能フラッシュ・ブロックにわたって書き込み－消去サイクルを均等に分散させることを目的としている。

様々な実施形態において、メモリ・コントローラ３は、デバイス１への読み取り／書き込み要求に応じるためにホストと直接通信することができる。例示の実施形態では、メモリ・コントローラ３は、ストレージ・システム内の複数のデバイスに対するホスト要求に応じるより上位のコントローラによって管理されてもよい。ＦＣＰ４は、デバイス１の動作一般を制御することができ、Ｒ／Ｗインターフェース５を介して受け取った要求に応答してフラッシュ・メモリ・アレイ２におけるデータ読み取りおよび書き込み動作を管理する。ＦＣＰ４は、フラッシュ・アレイに記憶されているデータのためにＤＲＡＭ７内でアドレス・メタデータを維持するＦＴＬ（フラッシュ変換層）ソフトウェア層を動作させる。アドレス・メタデータは、入力データ・ブロックに関連付けられた論理ブロック・アドレスを、ホスト／上位コントローラからフラッシュ上の物理アドレス（フラッシュ・ページ番号）にマップする。例示の実施形態では、ＦＣＰ４は、アレイ２におけるすべての内部管理プロセスを制御することができ、それによってＤＲＡＭ７におけるすべての関連付けられたデータを維持する。

実施形態によっては、内部管理機能は、ＦＣＰ４が上位制御を提供して、フラッシュ・チップ上のローカル・コントローラによって全体的または部分的に制御されてもよい。具体的には、ＦＣＰ４は（以下で詳述するように）フラッシュ・メモリ・アレイ２の構成を制御するための機能を備える。ＦＣＰ４は、誤り訂正コーディング／デコーディングおよび、「ホット」データと「コールド」データを識別し、それに応じて記憶方針を調整するヒート認識機能などの、フラッシュ・ストレージにおける典型的な様々なその他のプロセスも実装可能である。

この実施例では、メモリ・コントローラ３の制御機能は、プログラム命令（たとえば、ＦＣＰ４によって実行されるプログラム・モジュール）により実装される。一般に、プログラム・モジュールは、特定のタスクを実行し、または特定の抽象データ・タイプを実装する、ルーチン、プログラム、オブジェクト、コンポーネント、論理、データ構造などを含み得る。ＦＣＰ４は、１つまたは複数のプロセッサを含む処理デバイスによって実装可能であり、本発明の実施形態により、記載されている動作を行うために処理デバイスによって実行可能なプログラム命令を記憶する、プロセッサ・メモリ（ＲＯＭ、ＲＡＭ、キャッシュ・メモリなどを含む）を含むことができる。ＦＣＰ４は、たとえば、プログラム命令を実行するための組み込みＣＰＵを備えたＦＰＧＡを含む。他の実施形態では、メモリ・コントローラ３の制御論理はハードワイヤード論理回路によって実装されてもよい。しかし、一般に、制御論理は、ハードウェアまたはソフトウェアあるいはその組合せによって実装可能であり、当業者には様々な実装形態が本明細書の説明から明らかであろう。

ストレージ・デバイス１の動作時、ＦＣＰ４は、アレイがシングルビット記憶用に構成されたセルとマルチビット記憶用に構成されたセルの両方を含む、ハイブリッド・モードと、アレイ内のすべてのセルがマルチビット記憶用に構成されたマルチビット・モードでの動作のためにフラッシュ・メモリ・アレイ２を選択的に構成することができる。この実施例では、ＦＣＰは、フラッシュ・メモリ・アレイ２をハイブリッドＳＬＣ／ＱＬＣモードまたはＱＬＣ専用モードでの動作のために構成する。ハイブリッド・モードでは、アレイは、メモリ・セルがシングルビット記憶用のＳＬＣセルとして構成されているＳＬＣブロックのプールと、セルが４ビット記憶用のＱＬＣセルとして構成されているＱＬＣブロックのプールとを含む。ＱＬＣ専用モードでは、アレイ内のすべてのブロックがＱＬＣ記憶用に構成される。

図２は、構成制御プロセスの例示のステップを示すフローチャートである。様々な実施形態において、ＦＣＰ４は、本発明の様々な実施形態により図２に示すフローチャートの処理ステップを行う。

デバイス１のための実行時、ＦＣＰ４はフラッシュ・メモリ・アレイ２の現在の容量使用率を判定する（ステップ１０）。ＦＣＰ４は、アレイ内の占有（または空き）フラッシュ・ブロックの数または割合によって、またはアレイ内の有効データ（たとえば有効フラッシュ・ページ）の量または割合によってなど、任意の好都合な尺度を使用して容量使用率を判定することができる。本実施形態では、ＦＣＰ４は、ＱＬＣ専用モードでの合計アレイ容量（すなわち可能最大アレイ容量）のうちの割合として、容量使用率、有効データの量を測定する。また、ＦＣＰ４は、電源投入時にＦＣＰ４によってＤＲＡＭ７にロードされる（たとえば各実行時間の終わりにフラッシュ・メモリ・アレイ２に記憶される）メタデータから現在の容量使用率を判定することができる。

決定ステップ１１において、ＦＣＰ４は、アレイ容量使用率が、アレイのためにＦＣＰ４において定義されている閾値レベルＴＨより少ないか否かを判定する。（たとえばデバイス１の最初の使用時に）アレイ容量使用率が閾値レベルＴＨより少ないとの判定（決定ステップ１１のＹ分岐）に応答して、ＦＣＰ４はハイブリッド・モードを構成する（ステップ１２）。

ステップ１２で、ＦＣＰ４は、ハイブリッドＳＬＣ／ＱＬＣモードでの動作のために、リンクＩ／Ｆ６を介した制御信号によってアレイ２の構成を制御する。図３は、ハイブリッド動作モードを示す例示の図である。したがって、ハイブリッド・モードで、ＦＣＰ４はフラッシュ・メモリ２を、ＳＬＣフラッシュ・ブロックのプール２０とＱＬＣフラッシュ・ブロックのプール２１とに構成する。例示の一実施形態では、ＳＬＣブロックとＱＬＣブロックとの比は固定している。

ハイブリッド・モードの動作中に、ＦＣＰ４はＳＬＣプール２０内のシングルビット・セルに優先的にデータを書き込み、次に、ＳＬＣプールにおける記憶容量を空ける必要があるときにデータをＳＬＣプールからプール２１内のＱＬＣセルに移動する。したがって、ＳＬＣプール２０はデータが最初に書き込まれることが好ましい初期記憶階層を提供する。さらに、ＳＬＣ階層のブロックが使い果たされると、ガベージ・コレクション（ＧＣ）プロセスが通常の方式でブロックを「クリーンにする」。ここで、必要であれば、ＳＬＣ階層に有効データを再配置することができるか、またはＱＬＣ階層に退去させ、デステージすることができる。アレイ２への書き込み負荷が高い場合、ＦＣＰ４はデータをＱＬＣプール２１に直接入れてもよい。ＱＬＣ階層内で、ガベージ・コレクション・プロセスがその階層内でデータを再配置する（すなわちＳＬＣ階層にデータが移行されない）。

ハイブリッド・モードでの動作中、ＦＣＰ４はフラッシュ・メモリ・アレイ２の容量使用率を監視する（ステップ１３）。例示の実施形態では、ＦＣＰ４は、フラッシュ・ページのメタデータとして維持されている有効フラグに基づいて容量使用率を監視することができる。決定ステップ１４で、ＦＣＰ４は容量使用率が閾値レベルＴＨを超えたか否かを判定する。

容量使用率が閾値レベルＴＨを超えていないとの判定に応答して（決定ステップ１４のＮ分岐）、ＦＣＰ４の動作は、ハイブリッド・モード動作の継続監視のためにステップ１３に戻る。容量使用率が閾値ＴＨを超えたとの判定に応答して（決定ステップ１４のＹ分岐）、ＦＣＰ４の動作はマルチビット・モードを構成するためにステップ１５に進む。

ステップ１５で、ＦＣＰ４は、リンクＩ／Ｆ６を介した制御信号によって、ＱＬＣ専用モードでの動作のためにフラッシュ・メモリ・アレイ２の構成を制御する。また、ステップ１１に戻ると、任意の動作期間の開始において、現在の使用率が閾値ＴＨを超えるとの判定に応答して（決定ステップ１１のＮ分岐）、ＦＣＰ４の動作はステップ１３においてＱＬＣモードで進行する。様々な実施形態において、ＦＣＰ４はアレイを動的に構成する。たとえば、ＦＣＰ４は、ＳＬＣプール２０におけるすべてのフラッシュ・ブロックをＱＬＣ記憶用に再構成する。例示の実施形態では、ＦＣＰ４はまず、ＳＬＣブロックにおける有効ページをＱＬＣブロックに移動し、次に、解放されたＳＬＣブロックをＱＬＣモード記憶用に再構成する。ＦＣＰ４は、フラッシュ・ブロックの動作モードを１つのモードから別のモードに転換するために、典型的にはフラッシュ・チップのためのベンダー指定のコマンド／動作の手順を使用することができる。

ＱＬＣ専用モードで、ＦＣＰ４は（ステップ１６で）容量使用率を監視する。また、ステップ１７で、ＦＣＰ４は、容量使用率が閾値ＴＨより下がったか否かを判定する。容量使用率が閾値ＴＨより下がったとの判定に応答して、ＦＣＰ４の動作はステップ１２に戻り、ＦＣＰ４はアレイをハイブリッド・モード動作用に動的に再構成する。したがって、ＦＣＰ４は、アレイ２における空きＱＬＣブロックからＳＬＣブロックのプール２０、およびハイブリッド・モード動作を構成し、次に（前述のように）続行する。

本発明の実施形態により、上記の動作は、アレイ容量使用率が閾値レベルＴＨを超えると常にＦＣＰ４がアレイのハイブリッド・モードの構成とマルチビット・モードの構成とを動的に切り換えながら、デバイス１の実行時間の間、継続する。以下でさらに説明するように、閾値ＴＨは、前述の動作モードの動的切り換えによってアレイの耐久性が向上するように定義される。実行時間の終わりに、ＦＣＰ４は、次の電源投入時に取り出すために、ＤＲＡＭ７に格納されている必要なメタデータをデバイスの不揮発性メモリ（たとえばフラッシュ・アレイ２）に記憶する。記憶されるメタデータには、（ステップ１０から）ＦＣＰ４にロードするためのアレイの現在の容量使用率が含まれ得る。

本発明の実施形態は、切り換え閾値ＴＨの適切な値がストレージ・デバイス１におけるフラッシュ・メモリ・アレイ２の特定の設計および動作に関するシステム・パラメータに依存することを認識している。具体的には、閾値の選定は、シングルビット・モードとマルチビット・モードにおける本来のセル耐久性、アレイのサイズ、アレイのワークロード・タイプ、（後述のように）ハイブリッド・モードが静的であるか動的であるか、ハイブリッド・モードでのアレイの動作のために書き込みヒート区別が利用可能にされているかを含み得る、システム・パラメータのセットに依存する。

本来のセル耐久性は、メモリ・セル設計（たとえば使用される特定の３Ｄ ＮＡＮＤ技術）に依存し、本来のＰ／Ｅサイクル数（すなわち、劣化または障害が発生する前にセルがサポートすることができるＰ／Ｅサイクル数）で表して指定することができる。本来のセル耐久性は、（たとえば、指定ページ数／セル数を含むフラッシュ・ブロックの）ブロックごとに定義されてもよい。アレイのサイズは、アレイにおいて使用される特定の種類／容量のチップ数、パッケージ数（たとえばチップ／パッケージ当たりの指定フラッシュ・ブロック数）など、およびオーバープロビジョニングに使用される容量によって示されてもよい。アレイ・サイズ・パラメータは、ハイブリッド・モード動作に使用されるＳＬＣ／マルチビット・ブロックの数をさらに示してもよい。

ワークロード・タイプは、様々な標準定義（たとえば無作為、または（書き込みワークロードのＸパーセントがアドレス空間のＹパーセントになるようにジップフィアン分布のスキュー係数が選定されるＸ／Ｙの様々な値の）ジップフィアンＸ／Ｙなどのジップ分布）に従って定義可能である。アレイのハイブリッド・モード動作のために、（シングルビット・セルとマルチビット・セルとの比が静的な）静的ハイブリッド・モードと、（比が動的に決定される）動的ハイブリッド・モードとのうちの一方をデバイスのために指定することができる。書き込みヒート区別機能の起動／停止も指定可能である。この機能は、メモリ・コントローラが「ホット」データと「コールド」データとを識別することができるようにし、マルチビット・プールを主としてコールド・データのために使用して、ホット・データをより高速なアクセスのためにＳＬＣプールに優先的に書き込み／維持することができるようにする。

例示の一実施形態では、ストレージ・デバイス１のためにすべての関連するシステム・パラメータが予め決定されてもよい。次に、ハイブリッド・モードおよびマルチビット・モードのアレイ耐久性と容量使用率との関係の分析に基づいて、デバイスのために適切な切り換え閾値ＴＨを定義することができる。図４は、ハイブリッドＳＬＣ／ＱＬＣモードとＱＬＣ専用モードの例示のデバイス（たとえばストレージ・デバイス１）の耐久性対容量使用率特性を示す例示の図である。図４に図示されている例は、例示のＮＡＮＤフラッシュ・デバイスにおける、ＳＬＣブロックの場合の１００ｋとＱＬＣブロックの場合の８．５ｋの、無作為書き込みワークロードおよび本来のブロック耐久性（Ｐ／Ｅサイクル（ｐｅｃ））に基づいている。

図４は、（上記で定義したような）容量使用率に対する、障害が発生する（たとえばアレイ劣化が指定された限界を超える）前のデバイス書き込みサイクル数で表したアレイ耐久性をプロットしている。したがって、図４は、それを超えるとハイブリッドＳＬＣ／ＱＬＣモードと比較してＱＬＣ専用モードが有利になる２０％の容量使用率を、ちょうど超える固有遷移点を示す。したがって、ハイブリッド・モードとマルチビット・モードとの切り換えは、アレイの全体としての耐久性を向上させることができる。本発明の実施形態は、デバイス耐久性が最初に摩耗するプールによって決定づけられる従来のハイブリッド・デバイスを有意に上回る性能向上をもたらすことができる。プールの摩耗不均衡は実際問題として起こり得るものであり、１つのプールの耐久性が切れると、他のプールの残りの残存耐久性を利用することができない。

上述の例示の実施形態では、切り換え閾値ＴＨは、図４に示す最適値（すなわち、モードがハイブリッド・モードとマルチビット・モードとの間のより良好なアレイ耐久性遷移をもたらす容量使用率レベル）として定義される。したがって、本発明の実施形態は、動的モード切り換え動作によってフラッシュ・メモリ・アレイ２の耐久性を最適化することができる。

本発明の様々な実施形態は、デバイスの既知のシステム・パラメータに基づいて閾値ＴＨを固定値として定義することができる。図５Ａから図５Ｅに、本発明の様々な実施形態による、異なるシステム・パラメータによって耐久性／容量使用率特性がどのように変化するかを示す例を示す。

図５Ａは、本発明の様々な実施形態による、図４の特性が、異なるハイブリッド・モード・パラメータによりいかに変更されるかを示す例示の図を含む。図５Ａでは、図４のハイブリッド・モード曲線が、静的ハイブリッド・モードによる動作に対応する「静的ハイブリッド（ベースライン）」としてラベル付けされている。別のハイブリッド・モードは、現在の使用率、ワークロード特性、ＳＬＣプールおよびＱＬＣプールのそれぞれの現在の占有空間、またはＮＡＮＤフラッシュ・メモリ・セルの特性（たとえば、ＳＬＣ専用モードとＱＬＣ専用モードのブロックの平均耐久性の比）あるいはこれらの組合せに従ってＳＬＣ／ＱＬＣ比を適応させるように、ＳＬＣプールのサイズが初期動作段階に動的に調整される、動的または適応ハイブリッド・モードである。ＳＬＣ／ＱＬＣ比が設定された後は、再評価の時点までブロックはそれらブロックの現在のプールに静的に割り当てられたままとなる。一実施形態では、ブロックはその後それらの現在のプールに静的に割り当てられたままとなり、一方、他の実施形態ではブロックはウェア・レベリングのためにプール間で切り換わってもよい。

図５Ａの他の曲線は、動的ハイブリッド・モード（「動的ハイブリッド・モード（ベースライン）」）、アクティブ書き込みヒート区別付き静的ハイブリッド・モード（「静的ハイブリッド（ヒート認識）」）、およびアクティブ書き込みヒート区別付き動的ハイブリッド・モード（「動的ハイブリッド（ヒート認識）」）の特性を示す。それぞれの場合において、図５Ａは、ハイブリッドＳＬＣ／ＱＬＣモードと比較してＱＬＣ専用モードが有利となる特異点を含む。さらに、図５Ａは、対応する矢印によって最適切り換え閾値を示している。

図５Ｂおよび図５Ｃに、異なるワークロード・タイプの同等の曲線を示す。図５Ｂは、ジップフィアン９５／２０に対応し、図５Ｃはジップフィアン８０／２０に対応する。図５Ｄおよび図５Ｅに、例示のＮＡＮＤフラッシュ・デバイスにおける、ＳＬＣブロックの場合の４０ｋおよびＱＬＣブロックの場合の４．５ｋの本来のブロック耐久性を有する様々なモードのさらなる曲線を示す。ハイブリッド・モードからＱＬＣ専用モードへの切り換えの最適閾値は、前述のように示されている。ここでは一部のハイブリッド・モードの場合、ハイブリッド・モード耐久性がすべての容量使用率においてＱＬＣ専用耐久性を上回ることに留意されたい。

一部のストレージ・デバイスでは、１つまたは複数のシステム・パラメータがデバイスの寿命にわたって変動する場合がある。具体的には、ワークロード・タイプは通例、デバイス動作中に変動し、これは図５Ａから図５Ｃによって実証されているように、最適切り換え閾値に有意な影響を及ぼす。したがって例示の一実施形態では、メモリ・コントローラ３の制御論理は、アレイの動作中にワークロード・タイプを監視し、ワークロード・タイプに基づいて切り換え閾値レベルを動的に定義するようになされる。

図６は、本発明の実施形態による、図１のデバイスの基本動作を示すフローチャートである。ステップ３０で、ＦＣＰ４が実行時にフラッシュ・メモリ・アレイ２の現在の容量使用率をロードする。

ステップ３１で、ＦＣＰ４は現在のワークロード・タイプを判定する。様々な実施形態において、ＦＣＰ４は、ユーザＩ／Ｏワークロードに敏感な１つまたは複数の尺度を維持し、利用することによって、読み取り／書き込みトラフィックの測定値に基づいて、一般に知られている方式でワークロード・タイプを判定することができる。例としては、ＳＬＣ階層およびＱＬＣ階層のいわゆるライト・アンプリフィケーション、ＳＬＣ階層およびＱＬＣ階層の新たな書き込みにより無効化されたページ数、ＳＬＣ階層およびＱＬＣ階層のガベージ・コレクションで有効であることがわかったページの１ブロック当たりの平均数、およびヒート認識階層化を採用した場合の特定のヒート・レベルが割り当てられたページ数がある。ＦＣＰ４は、（たとえば各実行時間の終わりにフラッシュ・メモリ・アレイ２に記憶される）メタデータから現在のワークロード・タイプを判定することができる。また、ＦＣＰ４は、電源投入時に現在のワークロード・タイプをＤＲＡＭ７にロードすることができる。ワークロードが未知の場合（たとえばデバイス１の最初の使用時）、ＦＣＰ４は無作為書き込みワークロードを採ることができる。

ステップ３２で、ＦＣＰ４は現在のワークロード・タイプと他の既知のシステム・パラメータとに基づいて、ワークロード依存切り換え閾値ＴＨＷを定義する。様々な実施形態において、ＦＣＰ４は、ステップ３２で、現在のデバイス・パラメータおよび異なるワークロード・タイプの最適閾値を示す予め定義されたテーブルまたはその他のデータ構造を使用して、閾値を定義することができる。そのようなテーブル／構造は、ＦＣＰ４の永続メモリに記憶されてもよく、または実行中にＤＲＡＭ７に記憶され、電源投入時に永続ストレージ（たとえばアレイ２）にロードされてもよい。

ステップ３３で、ＦＣＰ４は、（上記で概説したように）現在の容量使用率と閾値ＴＨＷとの比較に基づいて、ハイブリッド・モードまたはＱＬＣ専用モードでの動作用にフラッシュ・メモリ・アレイ２を構成する。次に、ＦＣＰ４は、（ステップ３４で）容量使用率の監視と、（決定ステップ３５で）閾値ＴＨＷとの比較を行いながら、構成されたモードでのアレイ動作に移ることができる。閾値を超えたとの判定（決定ステップ３５のＹ分岐）に応答して、ＦＣＰ４の動作はステップ３３に戻り、ＦＣＰ４はアレイを他方のモードでの動作用に再構成する。また、閾値を超えないとの判定（決定ステップ３５のＮ分岐）に応答して、ＦＣＰ４の動作はワークロード・タイプの監視に進む（ステップ３６）。

いずれのモードでも、ＦＣＰ４は引き続き（ステップ３６で）ワークロード・タイプを監視する。ワークロード・タイプの変化の検出（決定ステップ３７のＹ分岐）に応答して、ＦＣＰ４の動作はステップ３２に戻り、ＦＣＰ４は新たなワークロード・タイプのために閾値ＴＨＷを再定義する。次に、動作は、ステップ３２の閾値比較に基づいて、必要であればアレイが他方のモードに再構成された状態で、前述のように継続する。また、ワークロード・タイプの変化が検出されないことに応答して（決定ステップ３７のＮ分岐）、ＦＣＰ４の動作は次に、（ステップ３４での）容量使用率の監視付きで構成されたモードでのアレイ動作に移ることができる。

デバイスのパラメータによっては、特定のワークロード・タイプの場合にすべての容量使用率においてハイブリッド・モード耐久性がマルチビット・モード耐久性を上回る場合がある（たとえば図５Ｂおよび図５Ｃ）。ＦＣＰ４がステップ３７でそのようなワークロード・タイプを検出した場合、ＦＣＰ４は（ステップ３２で）閾値ＴＨＷを１００％の容量使用率と定義することができ、それによって動作は（必要であれば）ハイブリッド・モードに戻り、ワークロード・タイプが変化するまでそのモードに留まる。

図６に図示し、図６に関して説明した実施形態は、ＦＣＰ４が所与のデバイスにおける変化するワークロードに適応することができるようにする。例示の実施形態では、ＦＣＰ４は１つまたは複数のシステム・パラメータの変化に対応するように、切り換え閾値を適切に定義することができる。さらなる実施形態では、ＦＣＰ４は、ストレージ・デバイス・アレイのすべての通常範囲と、異なるパラメータの組合せとを包含する複数の異なるパラメータ・セットに対応することができる。

予め記憶されたテーブル／データ構造が、所定の特性に基づいて、様々なワークロード・タイプを含む異なるパラメータ・セットの切り換え閾値の適切な値を示すことができる。その場合、ＦＣＰ４は、所与のアレイ設計および動作パラメータに適応可能な汎用メモリ・コントローラを提供することができる。様々な実施形態において、ＦＣＰ４は、アレイ２の動作の前に、アレイのシステム・パラメータのセットを受け取り、これらのパラメータに基づいて切り換え閾値を定義するようになされる。

また、本発明の実施形態により、ＦＣＰ４は、所与のデバイスの最初の電源投入時、または各実行時間の開始時、または動作中にパラメータが変化したとき、あるいはこれらの組合せの時点に、システム・パラメータをロードし、それに従って切り換え閾値を選択してもよい。具体的には、一部のデバイスにおいて、デバイス動作中にワークロード以外のパラメータが変動する場合がある。たとえば、ハイブリッド・モードは、異なる動作期間について動的または静的として選択可能であってもよい。書き込みヒート区別も、選択的に起動／停止されてもよい。場合によっては、アクティブなフラッシュ・メモリ・アレイ２のサイズも（たとえば、デバイスで利用可能な最大ＮＡＮＤパッケージ数から）選択可能とすることができる。

図７は、本発明の様々な態様による、ＦＣＰ４の実施形態の基本動作ステップを示すフローチャートである。ステップ４０で、ＦＣＰ４は現在の動作期間のためにシステム・パラメータをロードする。このパラメータ・セットは、現在の容量使用率とワークロード・タイプとを含む（上述のような）可変パラメータの現在の状態を、前もってＦＣＰ４にロードされていない場合には「固定」パラメータ（たとえばアレイ・セル・タイプの本来のｐｅｃ値）とともに示すことができる。

ステップ４１で、ＦＣＰ４は、現在のパラメータ・セットのワークロード依存切り換え閾値ＴＨＷＰを定義する。ステップ４２で、ＦＣＰ４は、現在の容量使用率と閾値ＴＨＷＰとの比較に基づいて、ハイブリッド・モードまたはＱＬＣ専用アレイ構成のいずれかを選択する。

ステップ４３で、ＦＣＰ４はアレイを選択されたモードでの動作のために、指定された動作パラメータ（たとえば動的または静的ハイブリッド・モード、書き込みヒート階層化アクティブ／イナクティブなど）によって構成する。システム構成は、データおよび読み取り経路構成（たとえば、フラッシュＩ／Ｆ６におけるキュー管理）、ＳＬＣ／ＱＬＣプール構成のサイズ（たとえばアクティブ・アレイ・サイズに基づく）、およびＳＬＣ／ＱＬＣプール構成に依存する全般的フラッシュ管理またはその他の機能（たとえば、ガベージ・コレクション、キャリブレーションなど）を含み得る。次にデバイス動作は、この構成のために、ＦＣＰ４が指定されたパラメータに従ってアレイの動作を制御する動作に移行する。図７の残りのステップ４４からステップ４７は、上記で詳細に説明した図６のステップ３４からステップ３７に対応する。

上述の例示の実施形態には、様々な変更および修正を加えることができることを理解されたい。たとえば、ハイブリッド・モード／マルチビット・モードは、ＱＬＣ記憶以外のマルチビット記憶（たとえばＴＬＣまたはＭＬＣ記憶）を使用してもよい。本発明を実現するメモリ・コントローラは、ＮＡＮＤフラッシュ・セル以外のセルに基づく不揮発性メモリ・アレイ（たとえば、ＮＯＲフラッシュ・セル、ＰＣＭ（相変化メモリ）セル、ＲＲＡＭ（抵抗変化型ＲＡＭ）セル、ＮＶＲＡＭ（不揮発性ＲＡＭ）セルなど）とともに使用することができる。

一般に、本明細書で本発明を実現する装置に関連して特徴について説明している場合、対応する特徴は本発明を実現する方法／コンピュータ・プログラム製品に備えられてもよく、その逆も同様である。

本発明の様々な実施形態の説明は例示のために示したものであり、網羅的であること、または開示されている実施形態に限定することを意図したものではない。記載されている実施形態の範囲および思想から逸脱することなく、多くの修正および変形が当業者には明らかであろう。本明細書で使用されている用語は、実施形態の原理、実際の適用、または市場に見られる技術に対する技術的改良を最もよく説明するために、または当業者が本明細書で開示されている実施形態を理解することができるように選定された。

Claims (20)

1. シングルビット記憶用とマルチビット記憶用とに選択的に構成可能なセルを含む不揮発性メモリ・セルのアレイの動作を制御するためのコンピュータ・システムであって、
   １つまたは複数のコンピュータ・プロセッサと、
   メモリ・コントローラと、
   １つまたは複数のコンピュータ可読記憶媒体と、
   前記コンピュータ可読記憶媒体に記憶されたプログラム命令とを含み、前記プログラム命令は、前記メモリ・コントローラに、
   前記アレイがシングルビット記憶用に構成されたセルとマルチビット記憶用に構成されたセルの両方を含むハイブリッド・モードと、前記アレイ内のすべてのセルがマルチビット記憶用に構成されたマルチビット・モードとの動作のために前記アレイを選択的に構成させ、
   前記アレイの改良耐久性に関連付けられた定義済み閾値レベルを超えるアレイ容量使用率に対応して前記アレイの前記ハイブリッド・モードの構成と前記マルチビット・モードの構成とを動的に切り換えさせるように、
   メモリ・コントローラの処理デバイスによって実行可能である、コンピュータ・システム。
2. 前記閾値レベルは、アレイ耐久性に基づいて前記ハイブリッド・モードと前記マルチビット・モードとの間で遷移するための容量使用率レベルとして定義される、請求項１に記載のコンピュータ・システム。
3. 前記アレイの動作中にワークロード・タイプを監視し、
   前記ワークロード・タイプに基づいて前記閾値レベルを動的に定義するように、
   前記メモリ・コントローラを使用する実行のために前記コンピュータ可読記憶媒体に記憶されたプログラム命令をさらに含む、請求項１に記載のコンピュータ・システム。
4. 前記アレイの動作の前に、前記アレイのシステム・パラメータのセットを受け取り、
   前記パラメータに基づいて前記閾値レベルを定義するように、
   前記メモリ・コントローラを使用する実行のために前記コンピュータ可読記憶媒体に記憶されたプログラム命令をさらに含む、請求項１に記載のコンピュータ・システム。
5. 前記アレイの動作中にワークロード・タイプを監視し、
   前記ワークロード・タイプに基づいて前記閾値レベルを動的に定義するように、
   前記メモリ・コントローラを使用する実行のために前記コンピュータ可読記憶媒体に記憶されたプログラム命令をさらに含む、請求項４に記載のコンピュータ・システム。
6. システム・パラメータの前記セットは、前記シングルビット・モードおよび前記マルチビット・モードでの本来のセル耐久性を示す、請求項４に記載のコンピュータ・システム。
7. システム・パラメータの前記セットは前記アレイのサイズを示す、請求項４に記載のコンピュータ・システム。
8. システム・パラメータの前記セットは、前記ハイブリッド・モードの前記アレイの動作のための、シングルビット・セルとマルチビット・セルとの比が静的である静的ハイブリッド・モードと、前記比が動的に決定される動的ハイブリッド・モードとのうちの一方を示す、請求項７に記載のコンピュータ・システム。
9. システム・パラメータの前記セットは、前記ハイブリッド・モードの前記アレイの動作のために書き込みヒート区別が有効にされているか否かを示す、請求項４に記載のコンピュータ・システム。
10. パラメータの前記セットに従って前記アレイの動作を制御するように、前記メモリ・コントローラを使用する実行のために前記コンピュータ可読記憶媒体に記憶されたプログラム命令をさらに含む、請求項４に記載のコンピュータ・システム。
11. 前記ハイブリッド・モードでの前記アレイの動作中に、前記アレイのシングルビット・セルに優先的にデータを書き込み、
    シングルビット・セルからマルチビット・セルにデータを移動し、それによって前記シングルビット・セルにおける記憶容量を空けるように、
    前記メモリ・コントローラを使用する実行のために前記コンピュータ可読記憶媒体に記憶されたプログラム命令をさらに含む、請求項１に記載のコンピュータ・システム。
12. ストレージ・デバイスをさらに含み、
    前記ストレージ・デバイスは、シングルビット記憶用とマルチビット記憶用とに選択的に構成可能なセルを含む不揮発性メモリ・セルのアレイを含む、請求項１に記載のコンピュータ・システム。
13. 前記アレイはフラッシュ・メモリ・セルを含む、請求項１２に記載のコンピュータ・システム。
14. 前記フラッシュ・メモリ・セルは、シングルビット記憶用と４ビット記憶用とに選択的に構成可能な、請求項１３に記載のコンピュータ・システム。
15. シングルビット記憶用とマルチビット記憶用とに選択的に構成可能なセルを含む不揮発性メモリ・セルのアレイの動作を制御する方法であって、
    メモリ・コントローラが、前記アレイがシングルビット記憶用に構成されたセルとマルチビット記憶用に構成されたセルの両方を含むハイブリッド・モードと、前記アレイ内のすべてのセルがマルチビット記憶用に構成されたマルチビット・モードとの動作のために前記アレイを選択的に構成することと、
    前記メモリ・コントローラが、前記アレイの改良耐久性に関連付けられた定義済み閾値レベルを超えるアレイ容量使用率に対応してアレイの前記ハイブリッド・モードの構成と前記マルチビット・モードの構成とを動的に切り換えることとを含む、方法。
16. 前記閾値レベルは、アレイ耐久性に基づいて前記ハイブリッド・モードと前記マルチビット・モードとの間で遷移するための容量使用率レベルとして定義される、請求項１５に記載の方法。
17. 前記メモリ・コントローラが前記アレイの動作中にワークロード・タイプを監視することと、
    前記メモリ・コントローラが、前記ワークロード・タイプに基づいて前記閾値レベルを動的に定義することとをさらに含む、請求項１５に記載の方法。
18. 前記アレイの動作の前に、前記メモリ・コントローラが前記アレイのシステム・パラメータのセットに基づいて前記閾値レベルを定義することをさらに含み、
    前記パラメータは、
    前記シングルビット・モードと前記マルチビット・モードとにおける本来のセル耐久性と、
    前記アレイのサイズと、
    前記アレイのワークロード・タイプと、
    前記ハイブリッド・モードの前記アレイの動作のための、シングルビット・セルとマルチビット・セルとの比が静的である静的ハイブリッド・モードと、前記比が動的に決定される動的ハイブリッド・モードとのうちの一方と、
    前記ハイブリッド・モードの前記アレイの動作のために書き込みヒート区別が使用可能にされているか否か、とからなるグループから選択された情報を示す、請求項１５に記載の方法。
19. 前記メモリ・コントローラが前記アレイの動作中にワークロード・タイプを監視することと、
    前記メモリ・コントローラが、前記ワークロード・タイプに基づいて前記閾値レベルを動的に定義することとをさらに含む、請求項１８に記載の方法。
20. シングルビット記憶用とマルチビット記憶用とに選択的に構成可能なセルを含む不揮発性メモリ・セルのアレイの動作を制御するためのコンピュータ・プログラム製品であって、プログラム命令が実現されたコンピュータ可読媒体を含み、前記プログラム命令は、メモリ・コントローラに、
    前記アレイがシングルビット記憶用に構成されたセルとマルチビット記憶用に構成されたセルの両方を含むハイブリッド・モードと、前記アレイ内のすべてのセルがマルチビット記憶用に構成されたマルチビット・モードとの動作のために前記アレイを選択的に構成させ、
    前記アレイの改良耐久性に関連付けられた定義済み閾値レベルを超えるアレイ容量使用率に対応して前記アレイの前記ハイブリッド・モードの構成と前記マルチビット・モードの構成とを動的に切り換えさせるように、
    前記メモリ・コントローラの処理デバイスによって実行可能な、コンピュータ・プログラム製品。

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