JP7486534B2 - ストレージ・システムにおけるブロック・プール・サイズの適合 - Google Patents

Description

本発明はデータ・ストレージ・システムに関し、より具体的には、この発明はストレージ・システムにおけるメモリ・ブロック・プール・サイズを調整することに関する。

一例としてフラッシュ・メモリを用いると、従来のＮＡＮＤフラッシュ・ベースのソリッド・ステート・ドライブ（ＳＳＤ：ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅｓ）のパフォーマンス特徴は、従来からのハード・ディスク・ドライブ（ＨＤＤ：ｈａｒｄ ｄｉｓｋ ｄｒｉｖｅｓ）のものとは根本的に異なる。従来のＳＳＤにおけるデータは通常４、８、または１６ＫＢのサイズのページに組織化される。さらに、ＳＳＤにおけるページ読取り動作は、通常書込み動作よりも１桁速く、待ち時間は動作の現在または過去の位置のいずれにも依存しない。

しかし、フラッシュ・ベースのＳＳＤにおいては、メモリ位置は書込まれる前にブロックごとに消去される。消去ブロック単位のサイズは２５６から５１２ページのいずれか、または数千ページになることもあり、消去動作にはページ・プログラム動作よりも約１桁多くの時間がかかる。ＮＡＮＤフラッシュ固有の特性のために、フラッシュ・ベースのＳＳＤはデータを所定外の位置に書込み、それによってマッピング・テーブルは書込まれたデータの論理アドレスを物理アドレスに対してマップする。このマッピング・テーブルは通常、論理物理テーブル（ＬＰＴ：Ｌｏｇｉｃａｌ－ｔｏ－Ｐｈｙｓｉｃａｌ Ｔａｂｌｅ）と呼ばれる。

フラッシュ・ベースのメモリ・セルはウェア（ｗｅａｒ）またはその他の理由による読取りエラーもしくは障害またはその両方を示すため、メモリ・ページ内およびメモリ・チップにまたがって付加的な冗長性が用いられてもよい（例、ＲＡＩＤ－５およびＲＡＩＤ－６同様のスキーム）。メモリ・ページ内の付加的な冗長性はエラー訂正コード（ＥＣＣ：ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ）を含んでもよく、これはたとえばＢＣＨ、ＬＤＰＣ、またはその他のコードなどを含んでもよい。ページにおけるＥＣＣの付加は比較的単純であるが、メモリ・ブロックをＲＡＩＤ同様のストライプに組織化することはもっと複雑である。たとえば、個々のブロックは時間とともにリタイアするため、ストライプの再組織化またはストライプの容量低減が必要となる。ストライプをＬＰＴとともに組織化することによってデータの配置が定められるため、ＳＳＤは通常、これら２つの方法を組み合わせたログ構造化アレイ（ＬＳＡ：Ｌｏｇ－Ｓｔｒｕｃｔｕｒｅｄ Ａｒｒａｙ）アーキテクチャを使用する。

ＬＳＡアーキテクチャは、所定外の位置への書込みに依拠している。このアプローチにおいては、メモリ・ページの上書きの結果として、メモリ・ページ・データがメモリの新たな位置に書込まれ、メモリ・ページ・データの古いコピーが無効とマークされ、次いでマッピング情報が更新される。現在のＮＡＮＤメモリ技術の制限のために、無効化されたデータ位置は、それが属するブロック全体が消去されるまで再使用できない。しかし、消去の前にブロックはガベージ・コレクションを受け、それによってブロック内の任意の有効データが新たなブロックに再配置される。データの再配置は付加的な書込み動作をもたらすことによって書込み増幅を増加させるため、ブロックのガベージ・コレクションは通常、ブロック内の無効化データの量を最大化するようにできる限り長く延期され、それで、再配置される有効ページの数を低減させる。

一実施形態によるコンピュータ実施方法は、ストレージ・システムにおけるブロック・プール・サイズを適合させるためのものである。このコンピュータ実施方法は、第１の即時使用可能な（ＲＴＵ：ｒｅａｄｙ－ｔｏ－ｕｓｅ）キューに含まれるブロックの数が第１のＲＴＵキューの第１の範囲内であるかどうかを判定することを含む。第１のＲＴＵキューに含まれるブロックの数が第１のＲＴＵキューの第１の範囲内であると判定したことに応答して、第２のＲＴＵキューに含まれるブロックの数が第２のＲＴＵキューの第２の範囲内であるかどうかに関する判定が行われる。さらに、第２のＲＴＵキューに含まれるブロックの数が第２のＲＴＵキューの第２の範囲内にないと判定したことに応答して、第１のＲＴＵキューに対応する第１のプールのブロックの１つから有効データが再配置される。第１のプールのそのブロックは消去され、第１のプールから第２のプールに対応する第２のＲＴＵキューに移動される。第１のプールのブロックは単一レベル・セル（ＳＬＣ：ｓｉｎｇｌｅ－ｌｅｖｅｌ ｃｅｌｌ）モードで構成されるのに対し、第２のプールのブロックはセル当り複数ビット・モードで構成される。

別の実施形態によるコンピュータ・プログラム製品は、具現化されるプログラム命令を有するコンピュータ可読記憶媒体を含む。プログラム命令はプロセッサによって可読もしくは実行可能またはその両方であり、そのプロセッサに前述の方法を実行させる。

さらに別の実施形態によるシステムは、データを記憶するように構成された複数の不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ：ｎｏｎ－ｖｏｌａｔｉｌｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）ブロックを含む。加えてこのシステムは、プロセッサと、そのプロセッサに統合されるか、もしくはそのプロセッサによって実行可能であるか、またはその両方であるロジックとを含む。このロジックは、前述の方法を実行するように構成される。

本発明の他の態様および実施形態は、図面とともに受け取られたときに本発明の原理を例として示す以下の詳細な説明から明らかになるだろう。

一実施形態による不揮発性メモリ・カードを示す図である。 一実施形態によるデータ・ストレージ・システム・アーキテクチャを示す図である。 一実施形態によるシステム図である。 一実施形態によるブロック・ストライプおよびページ・ストライプを含む概念図である。 一実施形態による不揮発性メモリ・モジュールを表す図である。 一実施形態による方法を示す流れ図である。 一実施形態による方法を示す流れ図である。 一実施形態による方法を示す流れ図である。 一実施形態による方法を示す流れ図である。 一実施形態による図６Ａ、Ｂもしくは図６Ｃ、Ｄまたはその両方の方法における動作の１つに対するサブプロセスを示す流れ図である。 一実施形態によるデータおよびブロックの流れの概観を部分的に表す図である。 一実施形態によるネットワーク・アーキテクチャを示す図である。 一実施形態による、図８のサーバもしくはクライアントまたはその両方に関連し得る代表的なハードウェア環境を示す図である。 一実施形態による層状のデータ・ストレージ・システムを示す図である。

以下の説明は本発明の一般的な原理を示す目的のために行われるものであり、本明細書において請求される発明の概念を限定することは意味していない。さらに、さまざまな可能な組み合わせおよび置換の各々において、本明細書に記載される特定の特徴が他の記載される特徴と組み合わされて用いられ得る。

本明細書において別様に特定的に定められない限り、すべての用語には、明細書から暗示される意味、および当業者に理解される意味、もしくは辞書、論文などにおいて定義される意味、またはその両方を含む、その可能な中で最も広い解釈が与えられる。

明細書および添付の請求項において用いられる単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、別様に指定されない限り複数の指示対象を含むことにも留意する必要がある。この明細書において用いられるときの「含む（ｃｏｍｐｒｉｓｅｓ）」もしくは「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」またはその両方の用語は、記述される特徴、整数、ステップ、動作、エレメント、もしくはコンポーネント、またはその組み合わせの存在を特定するが、１つ以上の他の特徴、整数、ステップ、動作、エレメント、コンポーネント、もしくはそのグループ、またはその組み合わせの存在または付加を除外しないことがさらに理解されるだろう。

以下の説明は、データ・ストレージ・システム、およびその動作もしくはコンポーネント部分またはその両方のいくつかの好ましい実施形態を開示するものである。当然のことながら、本明細書におけるさまざまな実施形態は、たとえばＮＡＮＤフラッシュ・メモリ、ＮＯＲフラッシュ・メモリ、相変化メモリ（ＰＣＭ：ｐｈａｓｅ－ｃｈａｎｇｅ ｍｅｍｏｒｙ）、磁気抵抗ＲＡＭ（ＭＲＡＭ：ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ）、および抵抗ＲＡＭ（ＲＲＡＭ：ｒｅｓｉｓｔｉｖｅ ＲＡＭ）などの不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ）技術などを含む広範囲のメモリ媒体によって実現され得る。状況を提供し、かつ単に読者の助けとするために、不揮発性メモリの一種を参照してさまざまな実施形態が説明されることがある。これは単なる例として行われたものであり、請求項において定義された発明に対する限定とみなされるべきではない。

１つの一般的な実施形態において、コンピュータ実施方法は、ストレージ・システムにおけるブロック・プール・サイズを適合させるためのものである。このコンピュータ実施方法は、第１の即時使用可能な（ＲＴＵ）キューに含まれるブロックの数が第１のＲＴＵキューの第１の範囲内であるかどうかを判定することを含む。第１のＲＴＵキューに含まれるブロックの数が第１のＲＴＵキューの第１の範囲内であると判定したことに応答して、第２のＲＴＵキューに含まれるブロックの数が第２のＲＴＵキューの第２の範囲内であるかどうかに関する判定が行われる。さらに、第２のＲＴＵキューに含まれるブロックの数が第２のＲＴＵキューの第２の範囲内にないと判定したことに応答して、第１のＲＴＵキューに対応する第１のプールのブロックの１つから有効データが再配置される。第１のプールのそのブロックは消去され、第１のプールから第２のプールに対応する第２のＲＴＵキューに移動される。第１のプールのブロックは単一レベル・セル（ＳＬＣ）モードで構成されるのに対し、第２のプールのブロックはセル当り複数ビット・モードで構成される。

別の一般的な実施形態において、コンピュータ・プログラム製品は、具現化されるプログラム命令を有するコンピュータ可読記憶媒体を含む。プログラム命令はプロセッサによって可読もしくは実行可能またはその両方であり、そのプロセッサに前述の方法を実行させる。

さらに別の一般的な実施形態において、システムは、データを記憶するように構成された複数の不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ）ブロックを含む。加えてこのシステムは、プロセッサと、そのプロセッサに統合されるか、もしくはそのプロセッサによって実行可能であるか、またはその両方であるロジックとを含む。このロジックは、前述の方法を実行するように構成される。

図１は、一実施形態によるメモリ・カード１００を示している。なお、本実施形態においてメモリ・カード１００は例示的な不揮発性データ・ストレージ・カードとして示されているが、代替的実施形態によるデータ・ストレージ・システムにおいてはさまざまなその他のタイプの不揮発性データ・ストレージ・カードが用いられてもよい。したがって、メモリ・カード１００のアーキテクチャもしくはコンポーネントまたはその両方は、本発明を限定することは決して意図されず、非限定的な例として提供されたものである。

さらに、１つの選択肢として、本メモリ・カード１００は、たとえば他の図面を参照して記載されるものなどの本明細書において挙げられる任意のその他の実施形態からの特徴とともに実現されてもよい。しかし、こうしたメモリ・カード１００および本明細書において提供されるその他のものは、本明細書において挙げられる例示的実施形態に具体的に記載されていてもいなくてもよいさまざまな適用もしくは置換またはその両方において用いられてもよい。さらに、本明細書において提供されるメモリ・カード１００は、任意の所望の環境において用いられてもよい。

図１の参照を続けると、メモリ・カード１００はゲートウェイ１０２と、ＧＰＰメモリ１１４（ＲＡＭ、ＲＯＭ、電池でバックアップされたＤＲＡＭ、相変化メモリＰＣ－ＲＡＭ、ＭＲＡＭ、ＳＴＴ－ＭＲＡＭなど、またはその組み合わせを含んでもよい）に接続された汎用目的プロセッサ（ＧＰＰ：ｇｅｎｅｒａｌ ｐｕｒｐｏｓｅ ｐｒｏｃｅｓｓｏｒ）１１２（たとえばＡＳＩＣ、ＦＰＧＡ、ＣＰＵなど）と、本実施例においてはフラッシュ・コントローラを含むいくつかのメモリ・コントローラ１０８とを含む。各メモリ・コントローラ１０８は、チャネル１０６を介して複数のＮＶＲＡＭメモリ・モジュール１０４（ＮＡＮＤフラッシュまたはたとえば上に挙げられたものなどのその他の不揮発性メモリ・タイプ（単数または複数）を含んでもよい）に接続される。

さまざまな実施形態によると、コントローラ１０８の１つ以上は、１つ以上のプロセッサ、もしくはメモリ・カード１００の任意のサブシステムを制御するための任意のロジック、またはその両方であるか、またはそれを含んでもよい。たとえば、コントローラ１０８は通常、ＮＶＲＡＭメモリ・モジュール１０４のたとえばデータ書込み、データ再循環、データ読取りなどの機能を制御する。コントローラ１０８は、当該技術分野において公知のロジックおよび本明細書に開示される任意のロジックを用いて動作してもよく、よって本明細書のさまざまな実施形態に含まれる不揮発性メモリの任意の説明に対するプロセッサとみなされてもよい。

さらに、コントローラ１０８は本明細書において提供される方法のいくつかまたはすべてを実行または制御するように構成されるか、もしくはプログラマブルであるか、またはその両方であってもよい。よってコントローラ１０８は、１つ以上のチップ、モジュール、もしくはブロック、またはその組み合わせ；ソフトウェア、ファームウェア、もしくは１つ以上のプロセッサに対して利用可能なその他の命令、またはその組み合わせ；その他、およびそれらの組み合わせにプログラムされたロジックによってさまざまな動作を行うように構成されると考えられてもよい。

なおも図１を参照すると、各メモリ・コントローラ１０８はコントローラ・メモリ１１０にも接続されており、コントローラ・メモリ１１０は好ましくは本明細書に記載されるさまざまな実施形態による不揮発性メモリ構造を複製するキャッシュを含む。しかし、所望の実施形態に依存して、コントローラ・メモリ１１０は電池でバックアップされたＤＲＡＭ、相変化メモリＰＣ－ＲＡＭ、ＭＲＡＭ、ＳＴＴ－ＭＲＡＭなど、またはその組み合わせであってもよい。

前述のとおり、メモリ・カード１００は、所望の実施形態に依存してさまざまなタイプのデータ・ストレージ・システムにおいて実現されてもよい。図２は、本発明を限定することは決して意図されない例示的実施形態によるデータ・ストレージ・システム・アーキテクチャ２００を示している。さらに、図２のデータ・ストレージ・システム２２０は、図１の実施形態において見出されるさまざまなコンポーネントを含んでもよいことが留意されるべきである。

図２を見ると、データ・ストレージ・システム２２０は、Ｉ／Ｏ相互接続２０４を介して１つ以上のプロセッサ・システム２０１と通信するように構成されたいくつかのインターフェース・カード２０２を含む。データ・ストレージ・システム２２０は、複数の不揮発性データ・ストレージ・カード２０８におけるデータ・ストレージを制御するように構成された１つ以上のＲＡＩＤコントローラ２０６も含んでいてもよい。不揮発性データ・ストレージ・カード２０８は、ＮＶＲＡＭ、フラッシュ・メモリ・カード、ＲＡＭ、ＲＯＭ、もしくは何らかのその他の公知のタイプの不揮発性メモリ、またはその組み合わせを含んでもよい。

Ｉ／Ｏ相互接続２０４は、たとえばファイバ・チャネル（ＦＣ：Ｆｉｂｅｒ Ｃｈａｎｎｅｌ）、イーサネット（Ｅｔｈｅｒｎｅｔ）（Ｒ）上のＦＣ（ＦＣｏＥ：ＦＣ ｏｖｅｒ Ｅｔｈｅｒｎｅｔ（Ｒ））、インフィニバンド（Ｉｎｆｉｎｉｂａｎｄ）、インターネット小型コンピュータ・システム・インターフェース（ｉＳＣＳＩ：Ｉｎｔｅｒｎｅｔ Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、伝送制御プロトコル／インターネット・プロトコル（ＴＣＰ／ＩＰ：Ｔｒａｎｓｐｏｒｔ Ｃｏｎｔｒｏｌ Ｐｒｏｔｏｃｏｌ／Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ）、ペリフェラル・コンポーネント・インターコネクト・エクスプレス（ＰＣＩｅ（Ｒ）：Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）など、および／またはその任意の組み合わせなどの任意の公知の通信プロトコルを含んでもよい。

当業者が本記載を読んで理解するであろうとおり、データ・ストレージ・システム２２０のＲＡＩＤコントローラ（単数または複数）２０６はＲＡＩＤ－５、ＲＡＩＤ－１０が使用するものと類似のパリティ・スキームを行ってもよいし、何らかのその他の好適なパリティ・スキームを行ってもよい。

各プロセッサ・システム２０１は、１つ以上のプロセッサ２１０（たとえばＣＰＵ、マイクロプロセッサなど）と、ローカル・データ・ストレージ２１１（例、図９のＲＡＭ９１４、図９のＲＯＭ９１６など）と、データ・ストレージ・システム２２０と通信するように構成されたＩ／Ｏアダプタ２１８とを含む。

再び図１を参照すると、メモリ・コントローラ１０８、ＧＰＰ１１２、もしくは本明細書に記載されるその他のコントローラ（例、図２のＲＡＩＤコントローラ２０６）、またはその組み合わせは、所望の実施形態に依存して、記憶されたデータに対するさまざまな機能を行うことができてもよい。具体的には、メモリ・コントローラまたはＧＰＰ１１２は、排他的なリストであることは決して意図されていない以下の機能のうちの任意の１つ以上を行うように構成されたロジックを含んでもよい。言い換えると、当業者が本記載を読んで認識するであろうとおり、所望の実施形態に依存して、ストレージ・システムのロジックは付加的または代替的な機能を行うように構成されてもよい。

ガベージ・コレクション
本記載のＳＳＤメモリ・コントローラの文脈におけるガベージ・コレクションは、将来の使用のために再請求されるべきデータのブロックを識別して、その中のまだ有効なすべてのページを再配置するプロセスを含んでもよい。さらに、特定のコントローラ、もしくはそれぞれのガベージ・コレクションの動作単位、またはその両方に依存して、再請求もしくは再配置またはその両方のための論理消去ブロック（ＬＥＢ：ｌｏｇｉｃａｌ ｅｒａｓｅ ｂｌｏｃｋｓ）が識別されてもよい。通常は１つのＬＥＢが１つのブロック・ストライプに対応するが、代替的な実施は固定数のブロック・ストライプまたは単一のブロックがＬＥＢを構築することも考えてもよい。

物理「ブロック」とは、たとえばＮＡＮＤフラッシュ・メモリなどの不揮発性メモリにおいて消去され得る最小単位を表し、その消去によってそこにデータを書込めるようになる。しかし、典型的なガベージ・コレクションの動作単位はしばしば不揮発性メモリの物理ブロックの倍数であり、それは本明細書においてＬＥＢとも呼ばれる。これは、ＬＥＢにおいて通常はＲＡＩＤ同様のパリティ情報が加えられているという事実によるものである。したがって、ページまたはブロック障害の場合には、ＬＥＢのすべてのブロックがまだデータを保持しているときにのみデータが再構築され得る。したがって、ガベージ・コレクション単位からの個々のブロックは、ＬＥＢのすべてのブロックからすべてのまだ有効なデータが新たな位置に正常に再配置された後にのみ個別に、または単一単位において消去され得る。つまり、ガベージ・コレクション単位全体が単一単位としてガベージ・コレクションされる。さらに、ＬＥＢのサイズはガベージ・コレクションが誘導する書込み増幅に直接影響する。ＬＥＢが大きいほど、ＬＥＢ内に無関係のデータが一緒に記憶される可能性が高くなるため、ガベージ・コレクション選択の際により多くのＬＥＢデータを再配置する必要があるかもしれない。

しばしば、異なるダイもしくはフラッシュ・チャネルまたはその両方からのブロックがともにグループ化されることによって、同じグループからのブロックが並行して読取りまたは書込みされ得ることによって、全体の帯域幅が増加する。前の２つの方法を組み合わせて、並行してアクセスされ得る異なるフラッシュ・チャネルからのブロックを用いてＲＡＩＤストライプを構成することも可能である。

ＬＥＢは、物理的消去の単位である物理メモリ・ブロックの任意の倍数を含んでもよいことも留意されるべきである。さらに、メモリ・ブロックをＬＥＢに組織化することは、異なるメモリ・チップ、メモリ・プレーン、もしくはチャネル、またはその組み合わせからのメモリ・ブロックの間にＲＡＩＤ同様のパリティ保護スキームを加えることを可能にするだけでなく、より高度な並列性によってパフォーマンスを有意に高めることも可能にする。たとえば、複数の不揮発性メモリ・ブロックをともにグループ化してＲＡＩＤストライプにしてもよい。当業者が本記載を読んで認識するであろうとおり、ＲＡＩＤスキームは一般的に信頼性を改善して、データを失う可能性を低減させる。

本発明を限定することは決して意図されない例示的実施形態によると、メモリ・コントローラ（例、図１の１０８を参照）もしくはＧＰＰ１１２またはその両方が、ガベージ・コレクションを内部で行ってもよい。前述のとおり、ガベージ・コレクションは再配置されるべきＬＥＢを選択することを含んでもよく、その後選択されたＬＥＢにおけるまだ有効なすべてのデータが再配置（例、移動）されてもよい。まだ有効なデータが再配置された後、ＬＥＢは消去されて、その後新たなデータを記憶するために用いられてもよい。ガベージ・コレクションされたＬＥＢから再配置されたデータの量は、書込み増幅を定める。さらに、書込み増幅を低減させるための効率的なやり方は、書込みヒート分離を実現することを含む。

書込みヒート分離
本状況において、データの「書込みヒート」とは、データが更新される（例、新たなデータが再書込みされる）速度（例、頻度）を示す。「ホット」とみなされるメモリ・ブロックは頻繁な更新速度を有する傾向があり、一方で「コールド」とみなされるメモリ・ブロックはホット・ブロックよりも遅い更新速度を有する。

論理ページの書込みヒートを追跡することは、たとえばページに対するＬＰＴマッピング・エントリに特定数のビットを割り当てて、特定の期間またはウィンドウにおいてそのページで何回の書込み動作がみられたかを追跡することなどを伴ってもよい。通常、ホスト書込み動作は書込みヒートを増加させるのに対し、内部の再配置書込みは書込みヒートを減少させる。書込みヒートに対する実際のインクリメントもしくはデクリメントまたはその両方は、決定論的であっても確率的であってもよい。

同様に、各論理ページに対するＬＰＴにおける特定数の付加的なビットによって読取りヒートが追跡されてもよい。メタデータを低減させるために、ストラドルおよび非ストラドル読取りに対するブロックごとの別個のカウンタが維持され得る物理ブロック・レベルにおいても読取りヒートが追跡され得る。しかし、メモリ・ブロックに対する読取り要求もしくはそれに対して行われる読取り動作またはその両方の数は、いくつかの実施形態に対するメモリ・ブロックの書込みヒートを定めるときの書込みヒート分離に関与しないことがあることが留意されるべきである。たとえば、データが特定のメモリ・ブロックから頻繁に読取られるとき、その高い読取り頻度は、そのメモリ・ブロックが高い更新速度も有することとなることを必ずしも意味しない。所与のメモリ・ブロックに対して行われる高頻度の読取り動作は、むしろそのメモリ・ブロックに記憶されたデータの重要性、価値などを示してもよい。

同じか、もしくは類似か、またはその両方である書込みヒート値のメモリ・ブロックをグループ化することによって、書込みヒート分離が達成されてもよい。特に、ヒート分離法は特定のメモリ・ブロックにおいてホット・メモリ・ページをともにグループ化してもよく、一方でコールド・メモリ・ページは別個のメモリ・ブロックにおいてともにグループ化される。よって、ヒート分離されたＬＥＢはホット・データまたはコールド・データのいずれかに占有される傾向がある。

書込みヒート分離の利点は２つある。第１に、ホット・メモリ・ブロックに対してガベージ・コレクション・プロセスを行うことによって、コールド・データの再配置もトリガすることが防止される。書込みヒート分離がないとき、頻繁に行われるホット・データの更新によって、再配置されるホット・データと同じＬＥＢに配置されたすべてのコールド・データの望ましくない再配置ももたらされる。したがって、ガベージ・コレクションを行うことによってもたらされる書込み増幅は、書込みヒート分離を実施する実施形態に対してかなり低くなる。

第２に、データの相対的なヒートをウェア・レベリングの目的のために使用できる。たとえば、ホット・データはより健全な（例、より新しい）メモリ・ブロックに配置されてもよく、一方でコールド・データはより健全なメモリ・ブロックと比べてより健全でない（例、より古い）メモリ・ブロックに配置されてもよい。よって、相対的により古いブロックがウェアにさらされる速度が効果的に遅くなることによって、書込みヒート分離を実施する所与のデータ・ストレージ・システムの全体的な耐久性が改善される。

書込み割り当て
書込み割り当ては、書込み動作のデータを開いたＬＥＢのフリーの位置に配置することを含む。ＬＥＢのすべてのページが書込まれるとすぐにＬＥＢは閉じられて、占有ＬＥＢを保持するプールに配置される。通常、占有プール内のＬＥＢはガベージ・コレクションに対して適格となる。開いたＬＥＢの数は通常限られており、閉じられた任意のＬＥＢは、即時またはいくらかの遅延の後に、１つ以上の消去されたブロックをＬＥＢに関連付けることによって開かれた新鮮なＬＥＢで置換されてもよい。

実行の際に、ガベージ・コレクションはユーザの書込み動作と同時に行われてもよい。たとえば、ユーザ（例、ホスト）がデバイスにデータを書込むとき、デバイス・コントローラは新たに入来するデータ・ページに対するスペースを作成するために、無効データを有するＬＥＢに対するガベージ・コレクションを継続的に行ってもよい。上述のとおり、ガベージ・コレクションが行われているＬＥＢはしばしば、ガベージ・コレクション動作の時点でまだ有効ないくつかのページを有することがあり、よってこれらのページは好ましくは新たなＬＥＢに再配置される（例、書込まれる）。

再び、前述の機能は、本明細書において記載もしくは提案されるか、またはその両方である任意のストレージ・システムの能力を限定することは決して意図されない。むしろ前述の機能は例として提供されたものであり、当業者が本記載を読んで認識するであろうとおり、所望の実施形態に依存して、ストレージ・システムのロジックは付加的または代替的な機能を行うように構成されてもよい。

ここで図３を参照すると、一実施形態によるシステム３００が示されている。１つの選択肢として、本システム３００は、たとえば他の図面を参照して記載されるものなどの本明細書において挙げられる任意のその他の実施形態からの特徴とともに実現されてもよい。しかし、こうしたシステム３００および本明細書において提供されるその他のものは、本明細書において挙げられる例示的実施形態に具体的に記載されていてもいなくてもよいさまざまな適用もしくは置換またはその両方において用いられてもよい。さらに、本明細書において提供されるシステム３００は、たとえばコントローラなどと組み合わせて、任意の所望の環境において用いられてもよい。

示されるとおり、システム３００は書込みキャッシュ３０２を含み、この書込みキャッシュ３０２はガベージ・コレクタ３０４を含むいくつかの他のコンポーネントに結合される。前述のとおり、ガベージ・コレクタ３０４は、有効データを再配置して、後で再使用するために消去されるべき不揮発性メモリ・ブロックを提供することによって、ＬＥＢ単位をフリーにするために用いられてもよい。よって、所望の実施形態に依存して、ガベージ・コレクタ３０４は連続する物理スペースのブロックを再請求してもよい。例示的実施形態によると、ガベージ・コレクタ３０４によって引き渡された不揮発性メモリ・ブロックの消去の追跡もしくは完了またはその両方を行うために、ブロック消去ユニットが用いられてもよい。

書込みキャッシュ３０２はフリー・ブロック・マネージャ３０６にも結合され、フリー・ブロック・マネージャ３０６は、フリー不揮発性メモリ・ブロックが消去された後にそれらを追跡してもよい。さらに、当業者が本記載を読んで認識するであろうとおり、フリー・ブロック・マネージャ３０６は消去されたフリー不揮発性メモリ・ブロックを用いて、異なるレーン（例、ブロック・ストライプ）から不揮発性メモリ・ブロックのフリー・ストライプを構築してもよい。

なおも図３を参照すると、書込みキャッシュ３０２はＬＰＴマネージャ３０８と、メモリＩ／Ｏユニット３１０とに結合される。ＬＰＴマネージャ３０８は、メモリ内の論理アドレス対物理ページの論理物理マッピングを維持する。本発明を限定することは決して意図されない一例によると、ＬＰＴマネージャ３０８は、４ＫｉＢまたは１６ＫｉＢの論理アドレスの論理物理マッピングを維持してもよい。メモリＩ／Ｏユニット３１０は、たとえば１つ以上の不揮発性メモリ・ページの読取り、不揮発性メモリ・ページの書込み、不揮発性メモリ・ブロックの消去などの低レベル動作を行うために、メモリ・チップと通信する。

本明細書において用いられるブロック・ストライプとページ・ストライプとの区別をよりよく理解するために、図４は一実施形態による概念図４００である。ＬＥＢはブロック・ストライプから構築されており、通常はＬＥＢを構築するために単一のブロック・ストライプが用いられる。しかし、代替的実施形態は、ＬＥＢを形成するために複数のブロック・ストライプを用いてもよい。１つの選択肢として、本概念図４００は、たとえば他の図面を参照して記載されるものなどの本明細書において挙げられる任意のその他の実施形態からの特徴とともに実現されてもよい。しかし、こうした概念図４００および本明細書において提供されるその他のものは、本明細書において挙げられる例示的実施形態に具体的に記載されていてもいなくてもよいさまざまな適用もしくは置換またはその両方において用いられてもよい。さらに、本明細書において提供されるコントローラ概念図４００は、任意の所望の環境において用いられてもよい。よって、図４の例示的な不揮発性メモリ・コントローラの概念図４００は、キャッシュ・アーキテクチャにおいて実現されてもよい。しかし、所望の実施形態に依存して、図４の概念図４００は、不揮発性メモリに記憶されたデータの組織化の定義において実現されてもよい。したがって、両方の実施を以下に順に説明する。

不揮発性メモリ
ここで図４を見ると、概念図４００は「プレーン０」から「プレーンＭ」とラベル付けされたＭ＋１の集約プレーンのセットを含む。集約プレーンは、異なるチャネルにおいて同じプレーン・インデックスを有するすべての物理プレーンからなる。なお、本明細書において集約プレーンは単にプレーンとも呼ばれる。

不揮発性メモリに記憶されるデータによって実現されるとき、チャネルにおける各物理プレーンは、たとえば通常は１０２４、２０４８、またはそれを超えるオーダなどのブロックの大きなセットを含んでもよい。さらに、１つ以上の物理プレーンは、不良ブロック（例、性能が不十分なブロック、望ましくない特徴を有するブロックなど）に対する置換ブロックとして用いられ得るいくつかの付加的なブロックも含んでいてもよい。

不揮発性メモリの各プレーンにおいて、各チャネルからの単一ブロックはそれぞれのブロック・ストライプを形成してもよい。したがって、不揮発性メモリの所与の実施形態によってサポートされるブロック・ストライプの数は、プレーン当りのブロックの数と、プレーンの数とによって定められてもよい。

プレーン０の分解図において、概念図４００は、残りのプレーンにおいてサポートされるブロック・ストライプのセットのうちの単一のブロック・ストライプ（ブロック・ストライプ０）をさらに示している。プレーン０のブロック・ストライプ０は、「チャネル０」から「チャネル１０」とラベル付けされた各チャネルからの１つのブロックである１１のブロックを含むことが示されている。なお、ブロック・ストライプは通常ガベージ・コレクションされた後に解消されるため、ブロック・ストライプに対するブロックの関連付けは時間とともに変化し得る。消去されたブロックはフリー・ブロック・プールに配置されることによって、書込み割り当てが新鮮なブロック・ストライプを要求するときに、フリー・ブロック・プールのブロックから新たなブロック・ストライプがアセンブルされてもよい。たとえば概念図４００を見ると、チャネル０からのブロック１０とチャネル４からのブロック４１とは現在、示されるプレーン０のブロック・ストライプ０に関連付けられている。さらに、示されるブロック・ストライプ０はＮ＋１のページ・ストライプを保持しており、したがって各ブロックは「ページ０」から「ページＮ」とラベル付けされたＮ＋１のページを保持する。

キャッシュ・アーキテクチャ
なおも図４を参照すると、集約プレーン０の分解図に示されたページの各ブロックは、キャッシュ・アーキテクチャにおいて実現されるときに１つのチャネルからの独自のブロックを構成してもよい。同様に、各チャネルはブロック・ストライプを形成する単一の個別ブロックを与える。たとえば概念図４００を見ると、チャネル０からのブロック１０はその中にすべてのページ（ページ０からページＮ）を含み、一方でチャネル４からのブロック４１はその中のすべてのページに対応し、他も同様である。

たとえばチャネル・レベルでＲＡＩＤを実現できてもよいメモリ・コントローラの状況において、ブロック・ストライプは、全体でブロックのストライプとなる複数のブロックで構成される。なおも図４を見ると、集約プレーン０の複数のブロックがブロック・ストライプ０を構成する。通常はブロック・ストライプのすべてのブロックが同じ集約プレーンに属するが、いくつかの実施形態においては、ブロック・ストライプの１つ以上のブロックが異なる物理プレーンに属していてもよい。したがって、各集約プレーンは１つ以上のブロック・ストライプを含んでもよい。よって、例示的実施形態によると、異なる物理プレーンからのブロック０からブロック１０がブロック・ストライプを構成してもよい。

図４の概念図４００が不揮発性メモリもしくはキャッシュ・アーキテクチャまたはその両方によって実現されるかどうかにかかわらず、異なる実施形態においては、各ブロックのページ数もしくは各プレーンのチャネル数またはその両方は、所望の実施形態に依存して変動してもよい。本発明を限定することは決して意図されない例示的実施形態によると、ブロックは２５６ページを含んでもよいが、さまざまな実施形態においてはそれより多いかまたは少ないページを含み得る。同様に、プレーン当りのチャネル数もしくはプレーンの数またはその両方は、所望の実施形態に依存して変動してもよい。

なおも図４を参照すると、同じページ・インデックスを有するブロック・ストライプ内のすべてのページはページ・ストライプを示す。たとえば、ページ・ストライプ０は、プレーン０のブロック・ストライプ０における各チャネルの第１のページ（ページ０）を含む。同様に、ページ・ストライプＮは、プレーン０のブロック・ストライプ０における各チャネルの最終ページ（ページＮ）を含む。

上記に示したとおり、不揮発性メモリのメモリ・ブロックの物理的構成は時間とともに変化している。たとえば、過去のフラッシュ・ブロックはセル当り単一ビットの構成を有したが、データ・ストレージの改善によって、セル当り複数ビットの構成を実現するフラッシュ・ブロックが導入された。セル当り複数ビットの構成を有するブロックは、セル当り単一ビットの構成を有するブロックよりも多くの情報を記憶できるが、この記憶容量の増加によってパフォーマンス待ち時間の点が犠牲になる。たとえば、セル当り単一ビットの構成を有するメモリ・ブロックは、セル当り複数ビットの構成を有するメモリ・ブロックが経験するものよりも約２．５倍から約１０倍少ない書込み待ち時間を経験する。同様に、セル当り単一ビットの構成を有するメモリ・ブロックは、セル当り複数ビットの構成を有するメモリ・ブロックよりも少ない読取り待ち時間を経験する。

この記憶容量とパフォーマンス待ち時間とのトレードオフによって、ストレージ・システムがメモリのパフォーマンス能力をある程度調整することが可能になる。たとえば、大量のＩ／Ｏトラフィックを有することが予測されるストレージ・システムは、セル当り複数ビットの構成を有するメモリ・ブロックよりもセル当り単一ビットの構成を有するメモリ・ブロックを選択的により多数含むことができる。反対に、大量のコールド・データを記憶することが予測されるストレージ・システムは、セル当り単一ビットの構成を有するメモリ・ブロックよりもセル当り複数ビットの構成を有するメモリ・ブロックを選択的により多数含むことができる。しかし、リアル・タイムの使用は、これらのストレージ・システムを設計するときに考慮されたであろう予測からしばしば変動する。結果として、従来のストレージ・システムは効率的なパフォーマンスを維持することができなかった。

従来のシステムが経験した前述の欠点とは著しく対照的に、本明細書に含まれるさまざまな実施形態は、たとえば以下にさらに詳細に説明されるとおり、現在の使用およびワークロード特性に基づいてブロック・プール・サイズを動的に適合できるハイブリッド・コントローラを実現する。

ここで図５を見ると、一実施形態によるハイブリッド・コントローラ５０２を有する不揮発性メモリ・モジュール５００が示されている。１つの選択肢として、本メモリ・モジュール５００は、たとえば他の図面を参照して記載されるものなどの本明細書において挙げられる任意のその他の実施形態からの特徴とともに実現されてもよい。しかし、こうしたメモリ・モジュール５００および本明細書において提供されるその他のものは、本明細書において挙げられる例示的実施形態に具体的に記載されていてもいなくてもよいさまざまな適用もしくは置換またはその両方において用いられてもよい。さらに、本明細書において提供されるメモリ・モジュール５００は、任意の所望の環境において用いられてもよい。よって、図５（およびその他の図面）は任意の可能な置換を含むものと考えられてもよい。

上記のとおり、メモリ・モジュール５００はハイブリッド・コントローラ５０２を含み、ハイブリッド・コントローラ５０２は、セル当り単一ビット・モード（本明細書においては「単一レベル・セル・モード」、または「ＳＬＣモード」とも呼ばれる）およびセル当り複数ビット・モードで構成されるブロックの管理もしくは適合またはその両方を行い得る。いくつかのアプローチによると、ハイブリッド・コントローラ５０２は、それらの異なるブロック構成を２つの異なるプール５０４、５０６に分けることによって管理する。これらのプールの一方５０４はＳＬＣモードで構成されたブロックを含むものとして指定されるのに対し、他方のプール５０６はセル当り複数ビット・モードで構成されたブロックを含む。

プール５０４、５０６の各々は、一緒にメモリ・アレイ５０８の働きをするいくつかのデータ・ストレージ・コンポーネント（例、たとえばＮＡＮＤフラッシュ・メモリ・デバイスなどのＮＶＲＡＭメモリ・モジュール）にまたがって延在する。したがって、図５に示されるさまざまなコンポーネントはメモリ・カードとして機能し、図１のメモリ・カード１００に関して上述されるアプローチのいずれかを実現してもよい。

なおも図５を参照すると、ハイブリッド・コントローラ５０２はキャッシュ・メモリ５１０およびゲートウェイ５１２にも結合され、ゲートウェイ５１２は１つ以上のホスト、ストレージ・システム、実行中のアプリケーションなどからデータ・コマンドを受信する。ゲートウェイ５１２は、ＧＰＰ５１４およびＧＰＰメモリ５１６に順に結合される。上述のとおり、ＧＰＰ５１４はたとえばＡＳＩＣ、ＦＰＧＡ、ＣＰＵなどの任意の所望のタイプのものであってもよい。同様に、ＧＰＰメモリ５１６はたとえばＲＡＭ、ＲＯＭ、電池でバックアップされたＤＲＡＭ、相変化メモリＰＣ－ＲＡＭ、ＭＲＡＭ、ＳＴＴ－ＭＲＡＭなど、および／またはその組み合わせなどの任意の所望のタイプのものであってもよい。

したがってハイブリッド・コントローラは、頻繁にアクセス（例、読取り、再書込み、追加など）されるデータをＳＬＣモードで構成されたブロックに、したがって第１のプール５０４に含まれるブロックに記憶させることができ、一方でそれほど頻繁にアクセスされないデータはセル当り複数ビット・モードで構成されたブロックに、したがって第２のプール５０６に含まれるブロックに記憶される。ハイブリッド・コントローラを用いて、ユーザ書込みを最初にＳＬＣモードで構成されたブロックに配置し、一方でまだ有効なデータのみをバックグラウンドにおいて後にセル当り複数ビット・ブロックにデステージすることができるため、第２のプールのブロックに対して行われる書込み動作の数が有意に低減することによって、全体的な耐久性が増加する。このストレージ・スキームは、メモリの異なるブロックおよびそれらのそれぞれのパフォーマンス特徴の効率的な使用を達成する。しかし、メモリ・モジュール５００に記憶されるホットおよびコールド・データの比率は時間とともに変動するため、それぞれのプール５０４、５０６の各々は過少使用されるか、もしくは過剰使用されるか、またはその両方であることがある。

したがって、ハイブリッド・コントローラ５０２は、実際の使用もしくはワークロード特性またはその両方に基づく動的な適合のために、第１もしくは第２またはその両方のプール５０４、５０６の任意のブロックを選択的に再構成できる。このことによって、メモリ・モジュール５００は、そこに記憶されるホットまたはコールド・データの量に関係なく効率的なパフォーマンスを維持できる。ここで図６Ａ、Ｂを見ると、一実施形態によるストレージ・システムにおけるブロック・プール・サイズを適合させるための方法６００が示されている。この方法６００は、さまざまな実施形態において特に図１～５に示される環境のいずれかにおいて本発明に従って実行されてもよい。もちろん、当業者が本記載を読んで理解するであろうとおり、図６Ａ、Ｂに具体的に記載される動作より多いかまたは少ない動作が方法６００に含まれてもよい。たとえば、方法６００に含まれるさまざまなプロセスは、ＳＬＣモードで構成されたメモリ・ブロックをセル当り複数ビット・モードで構成されたものに移行するという文脈で以下に記載されている。しかし、方法６００に含まれるさまざまなプロセスの任意の１つ以上は、セル当り複数ビット・モードで構成されたメモリ・ブロックをＳＬＣモードで構成されたものに移行するという文脈において適用されてもよい（例、以下の図６Ｃ、Ｄを参照）。

方法６００の各々のステップは、動作環境の任意の好適なコンポーネントによって行われてもよい。たとえばさまざまな実施形態において、方法６００はハイブリッド・コントローラ、コントローラ、プロセッサ、コンピュータなど、または内部に１つ以上のプロセッサを有する何らかのその他のデバイスによって部分的または全体的に実行されてもよい。よっていくつかの実施形態において、方法６００はコンピュータ実施方法であってもよい。こうした実施形態において、この方法を実施するために用いられるコンピュータは、メモリ・モジュール自体またはその一部分、たとえばハイブリッド・コントローラなどを含んでもよい。さらに、コンピュータ、プロセッサ、およびコントローラという用語は本明細書の任意の実施形態に関して交換可能に用いられることがあり、こうしたコンポーネントは本発明の多くのさまざまな置換における同等物とみなされる。

さらに、プロセッサを有する実施形態に対して、そのプロセッサは、たとえばハードウェアもしくはソフトウェアまたはその両方において実現され、かつ好ましくは少なくとも１つのハードウェア・コンポーネントを有する処理回路（単数または複数）、チップ（単数または複数）、もしくはモジュール（単数または複数）、またはその組み合わせなどであり、方法６００の１つ以上のステップを行うために任意のデバイスにおいて使用されてもよい。例示的なプロセッサは、中央処理ユニット（ＣＰＵ：ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、特定用途向け集積回路（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ：ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）など、その組み合わせ、または当該技術分野において公知の任意のその他の好適なコンピュータ・デバイスを含むが、それに限定されない。

図６Ａに示されるとおり、方法６００の動作６０２は、第１の即時使用可能な（ＲＴＵ）キューのサイズおよび第２のＲＴＵキューのサイズを評価することを含む。第１および第２のＲＴＵキューの各々は、それぞれメモリ・ブロックの第１および第２のプールに組み込まれたメモリ・ブロックを含む。さらに、第１および第２のプールの各々は、異なるモードで構成されたメモリ・ブロックを含む。上述のとおり、第１のプールはＳＬＣモードで構成されたメモリ・ブロックを含むのに対し、第２のプールはセル当り複数ビット・モードで構成されたメモリ・ブロックを含む。したがって、第１のＲＴＵキューはＳＬＣモードで構成されたメモリ・ブロックを含むのに対し、第２のＲＴＵキューはセル当り複数ビット・モードで構成されたメモリ・ブロックを含む。アプローチに依存して、セル当り複数ビット・モードで構成された第２のプールのブロックは、いくつかの異なる構成を有してもよい。たとえば、いくつかのアプローチにおいて、セル当り複数ビット・モードで構成された第２のプールのブロックはマルチ・レベル・セル（ＭＬＣ：ｍｕｌｔｉ－ｌｅｖｅｌ ｃｅｌｌ）モードで構成されるのに対し、他のアプローチにおいて、セル当り複数ビット・モードで構成された第２のプールのブロックはトリプル・レベル・セル（ＴＬＣ：ｔｒｉｐｌｅ－ｌｅｖｅｌ ｃｅｌｌ）モードで構成される。さらに他のアプローチにおいて、セル当り複数ビット・モードで構成された第２のプールのブロックはクワッド・レベル・セル（ＱＬＣ：ｑｕａｄ－ｌｅｖｅｌ ｃｅｌｌ）モードで構成され、ＱＬＣモードで構成されたブロックの各々は下側のページと、上側のページと、予備のページと、トップ・ページとを含む。

本記載に関して、所与のＲＴＵキューの「サイズ」とは、そこに含まれる消去されたメモリ・ブロックの量を表すことが意図される。最初に、デバイスにデータが書込まれていないとき、すべてのブロックは消去されて自身のモードに従ってＲＴＵキューに配置されているため、ＲＴＵキューのサイズは全体の記憶容量を表す。時間とともに不揮発性メモリ・モジュールにデータが書込まれると、それぞれのＲＴＵからブロックを取ることによってデータ配置のための新たなＬＥＢが開かれ、それによってＲＴＵのサイズが減少する。ある時点で、ＬＥＢの開閉の結果として任意のＲＴＵにおける低いキュー・レベルがもたらされ、その時点でガベージ・コレクションを実行する必要がある。ＲＴＵのサイズは、ＲＴＵキューに含まれるブロックの数、ＲＴＵキューに含まれるブロックの組み合わされた記憶容量、ＲＴＵキューに含まれる包括的システムに含まれるブロックの全体数のパーセンテージなどによって表され（例、それを用いて定量化され）てもよい。いくつかのアプローチによると、第１もしくは第２またはその両方のＲＴＵキューのサイズは、キュー自体を実際に調査すること、カウンタ、ルックアップ・テーブルから情報を取得すること、動作ログを調べることなどによって評価される。

さらに、決定６０４は、第１のＲＴＵキューに含まれるブロックの数が第１のＲＴＵキューの第１の範囲内であるかどうかを判定することを含む。したがって、好ましいアプローチにおいて、この第１の範囲は第１のＲＴＵキューに対する特定のものである。しかし、いくつかのアプローチにおいて、第１の範囲は第１のＲＴＵキューおよび第２のＲＴＵキューに対して同じかまたは類似であってもよい。加えて、第１のＲＴＵキューは好ましくは第１のＲＴＵキューのガベージ・コレクション閾値に対応することによって、第１のＲＴＵキューに含まれるブロックの数が望ましくないほど低いと判定したことに応答して、ガベージ・コレクション動作が行われる。たとえば、すぐに明らかになるとおり、ガベージ・コレクション・プロセスは有効データを第１のプールの１つ以上のブロックから再配置することによって、その１つ以上のブロックは第１のＲＴＵキューに配置されてもよく、それによって第１のＲＴＵキューに含まれるブロックの数が増加する。しかし、「第１の範囲内」が本発明を限定することは決して意図されないことが留意されるべきである。ある値が所与の範囲内であるかどうかを判定する代わりに、所望のアプローチに依存して、たとえばある値が予め定められた閾値より高いかどうか、ある値が予め定められた範囲外であるかどうか、絶対値が閾値より高いかどうか、ある値が閾値より低いかどうかなどに関する同等の判定が行われてもよい。

前述のとおり、第１のＲＴＵキューに含まれるブロックの数が第１のＲＴＵキューの第１の範囲内にないと判定したことに応答して、方法６００は動作６０６に進む。ここで動作６０６は第１のプールのブロックの１つを選択することを含み、一方で動作６０８は選択されたブロックからのすべての有効データを再配置することを含む。動作６０６において選択されたブロックは、動作６０８において開始されるガベージ・コレクション・プロセスを受けることとなる。したがって、いくつかのアプローチにおいては、第１のプールのすべてのブロックのうち、内部に最も多くの無効データを有するブロックが選択される。しかし、ガベージ・コレクション・プロセスを受けるために第１のプールのブロックの１つを選択するプロセスにおいて、任意のその他の所望の要素が考慮されてもよい。たとえば、第１のプールのブロックの１つを選択するときに、各々のブロックの寿命、各々のブロックに含まれる有効データの量などが考慮されてもよい。

選択されたブロックからの有効データを再配置することは、任意の所望の方式でさらに行われてもよい。たとえば、いくつかのアプローチにおいて、有効データはメモリの異なるブロックに記憶される前にキャッシュ（例、図５のキャッシュ・メモリ５１０を参照）に一時的に記憶されてもよい。他のアプローチにおいて、有効データはメモリの別のブロックに直接移動されてもよい。選択されたブロックからの有効データが再配置されたことに応答して、動作６１０は選択されたブロックを消去することを含む。

動作６１２に進むと、ここで方法６００は、選択された（現在は消去された）ブロックを第１のプールに対応する第１のＲＴＵキューに配置することを含む。上述のとおり、第１および第２のＲＴＵキューの各々は、それぞれメモリ・ブロックの第１および第２のプールに組み込まれたメモリ・ブロックを含む。したがって、選択されたブロックに対してガベージ・コレクション動作を行い、そのブロックを第１のＲＴＵキューに配置することによって、選択されたブロックは第１のＲＴＵキューを充填することを助けるために効果的に用いられる。望ましいことに、このことによって第１のＲＴＵキューに予め定められた数の利用可能な（例、空の）ブロックが含まれることを確実にすることによって、待ち時間の問題が回避される。

いくつかのアプローチにおいては、データがページに記憶され、かつブロックがまだ消去されていないときに、ブロックは読取り閾値電圧シフト値再較正を受けることも留意されるべきである。したがって、いくつかのアプローチにおいて、選択された（現在は消去された）ブロックを第１のＲＴＵキューに配置するプロセスは、読取り閾値電圧シフト値（単数または複数）を再較正するためにそのブロックをマークすることを伴う。読取り閾値電圧シフト値は、本記載を読んだ後の当業者に明らかになるであろう任意のプロセスを用いて再較正されてもよい。たとえば、読取り閾値電圧シフト値の較正は、ブロック内のページが実際にプログラムされたときに行われてもよい。よって、読取り閾値電圧シフト値は、実際にはブロックが消去された直後に再較正されなくてもよい。代わりに、読取り閾値電圧シフト値の較正に対してマークされた消去済ブロックは、較正を行うためにブロックが再び再プログラムされるまで待つこととなる。

なおも図６Ａ、Ｂを参照すると、方法６００は動作６１２から動作６０２に戻り、たとえば第１もしくは第２またはその両方のＲＴＵキューのサイズのモニタが続けられてもよい。決定６０４に戻ると、第１のＲＴＵキューに含まれるブロックの数が第１のＲＴＵキューの第１の範囲内であると判定したことに応答して、流れ図は決定６１４に進む。言い換えると、方法６００は第１のＲＴＵキューが望ましい数のメモリ・ブロックを含んでいると判定したことに応答して、決定６０４から決定６１４に進む。再び、この第１の範囲は第１のＲＴＵキューに対応し、業界標準に基づいてユーザによって予め定められてもよいし、システム・パフォーマンスに基づいて調整されるなどしてもよい。

決定６１４は、第１のプールのサイズを減少させるべきかどうかを判定することを含む。言い換えると、決定６１４は、第１のプールに含まれるメモリ・ブロックの数が望ましくないほど、または少なくとも不必要に大きいかどうかを判定する。この判定は、第１のプールのターゲット・サイズと、第１のプールの現在の（例、実際の）サイズとを比較することによって行われてもよい。第１のプールのメモリ・ブロックの数は、第１のプールに関連付けられた対応するモードのすべてのブロックを含み、そのブロックが開いたＬＥＢもしくは閉じたＬＥＢにあるかどうか、または第１のＲＴＵにあるかどうかは関係しない。第１のプールのターゲット・サイズは、ユーザによって予め定められてもよいし、包括的システムに対して予測されたワークロードに基づいて指定されるなどしてもよい。

第１のプールのサイズを減少させるべきではないと判定したことに応答して、方法６００は動作６０２に戻り、たとえば第１もしくは第２またはその両方のＲＴＵキューのサイズのモニタが続けられてもよい。しかし、第１のプールのサイズを減少させるべきだと判定したことに応答して、方法６００は決定６１４から決定６１６に進む。ここで決定６１６は、第２のＲＴＵキューに含まれるブロックの数が第２のＲＴＵキューの第２の範囲内であるかどうかを判定することを含む。したがって、この第２の範囲は好ましくは第２のＲＴＵキューに対する特定のものである。しかし、いくつかのアプローチにおいて、第２の範囲は第１のＲＴＵキューおよび第２のＲＴＵキューに対して同じかまたは類似であってもよいことも留意されるべきである。好ましいアプローチにおいて、この第２のＲＴＵキューの第２の範囲は「ブースト閾値」にも対応することによって、ブロックを１つのプールから別のプールに移動するかどうかを判定するときに、ターゲット位置のＲＴＵキューが評価される。望ましいことに、このことは、ターゲット・プールが自身の容量に達する前にもプール間のブロックの移行を防ぐことによって、ターゲット位置が過剰に充填されないことを確実にする。言い換えると、たとえ第１のＲＴＵキューおよび第１のプール（例、「ソース位置」）にメモリ・ブロックが十分に充填されても、第１のプールからメモリ・ブロックをオフロードすることを決定する前に、第２のＲＴＵキュー（例、「ターゲット位置」）の状態も考慮に入れられる。さらに、現在のワークロード特性に伴うブロック移動の現在の量に基づいて、ブースト閾値をリアル・タイムで動的に調整できる。好ましい実施形態において、ブースト閾値は、その同じプールでガベージ・コレクションが停止される閾値よりも高い。ブロック・プールのサイズ変更を伴ういくつかのアプローチに対して、ターゲット（例、「受け取る」）プールのブースト閾値は、追加されることが予期されるブロックの数に比例して減少され得る。この減少は、ソース・プールに対してブースト閾値が増加されるときか、またはソース・プールからブロックが抽出された後に行われ得る。

ソース位置とターゲット位置との両方を評価することによって、不必要な処理オーバーヘッドが回避されるため、これは特に望ましい。具体的には、ブロック・プールのサイズ変更によって、システム全体のＩ／Ｏ待ち時間およびスループットが影響され得る。このことの少なくとも部分的な理由は、ブロック移動がＲＴＵキューの一方のブロックを使い尽くし得ることによって処理遅延をもたらす可能性があるためである。たとえＲＴＵキューが使い尽くされなくても、ブロック移動によって所与のプールのフリー・ブロック・カウントが所望のレベルより低くなることがあり、それによってガベージ・コレクション動作がより積極的に行われるようになる。付加的なガベージ・コレクション動作によってもたらされるオーバーヘッドは、ホスト動作の望ましくない抑制をもたらすだろう。さらに、所与のブロックの構成または「モード」を変更すると、オーバーヘッドがもたらされる。たとえば、ブロック構成モードを切り換えるときには、付加的なコントローラ・メタデータが更新される。さらに、再構成されるブロックからの有効データを再配置するプロセス、もしくはブロックの閾値電圧シフト値（単数または複数）を再較正するプロセス、またはその両方は、付加的な処理オーバーヘッドを導入する。

したがって、ソース位置とターゲット位置との間でメモリ・ブロック移動を行う前にそれらを評価することによって、システムはこうした移動を制限することによって、不必要な処理オーバーヘッドを望ましく回避することができる。「第２の範囲内」が本発明を限定することは決して意図されないことも留意されるべきである。上記のとおり、ある値が所与の範囲内であるかどうかを判定する代わりに、所望のアプローチに依存して、たとえばある値が予め定められた閾値（例、ブースト閾値）より高いかどうか、ある値が予め定められた範囲外であるかどうか、絶対値が閾値より高いかどうか、ある値が閾値より低いかどうかなどに関する同等の判定が行われてもよい。

プールのサイズ変更は、サイズ変更の速度をターゲット・プールにおいてブロックが消費される速度に制限することによって、さらに知的に可能にされる。言い換えると、ソースおよびターゲット位置を評価することによって、たとえプールをサイズ変更する必要があるときでもブロックのガベージ・コレクションの延期が促進されることによって、サイズ変更の間にガベージ・コレクションのために選択されるブロック内の無効化データの量が最大化され、よって再配置されるべき有効ページの数が減少することによって書込み増幅が効果的に減少するため、全体のオーバーヘッドがさらに最小化される。

なおも図６Ａを参照すると、第２のＲＴＵキューに含まれるブロックの数が第２のＲＴＵキューの第２の範囲内であると判定したことに応答して、方法６００は決定６１６から動作６０２に戻る。上述のとおり、このことは方法６００が第１もしくは第２またはその両方のＲＴＵキューのサイズのモニタを続けることを可能にする。第２のＲＴＵキューに含まれるブロックの数が第２のＲＴＵキューの第２の範囲内にないと判定したことに応答して、方法６００は代替的に決定６１８に進む。

決定６１８に進むと、ここで方法６００は、ストレージ・システムが経験している現在の入力／出力（Ｉ／Ｏ：ｉｎｐｕｔ／ｏｕｔｐｕｔ）ワークロードが第３の範囲内であるかどうかを判定することを含む。上記に示したとおり、プール間でメモリ・ブロックを移動させるプロセスはワークロードが集中するプロセスであるため、それは包括的システムのパフォーマンスに影響することがある。したがって、プール間でメモリ・ブロックを移動させるかどうか、もしくはいつ移動させるか、またはその両方の判定において、ストレージ・システムの現在のＩ／Ｏワークロードを評価することによって、方法６００は低いＩ／Ｏワークロードをターゲットにして、結果としてもたらされる処理の影響を低減することができる。再び、「第３の範囲内」が本発明を限定することは決して意図されない。上記のとおり、ある値が所与の範囲内であるかどうかを判定する代わりに、所望のアプローチに依存して、たとえばある値が予め定められた閾値より高いかどうか、ある値が予め定められた範囲外であるかどうか、絶対値が閾値より高いかどうか、ある値が閾値より低いかどうかなどに関する同等の判定が行われてもよい。決定６１８の結果は、決定論的または確率的に決定されてもよいことも留意されたい。よって、ある値が所与の範囲内であるかどうかを判定することは、その値が特定の確率で所与の範囲内にあるかどうかも含んでもよく、行われる決定はその確率に基づいていてもよい。

ストレージ・システムが経験している現在のＩ／Ｏワークロードが第３の範囲内であると判定したことに応答して、方法６００は動作６０２に戻る。言い換えると、ストレージ・システムの現在のＩ／Ｏワークロードが望ましくないほど高いと判定したことに応答して、方法６００は動作６２０に進む。しかし、ストレージ・システムが経験している現在のＩ／Ｏワークロードが第３の範囲内にないと判定したことに応答して、方法６００は動作６２０に進む。ここで動作６２０は、第１のプールのブロックの１つを選択することを含む。動作６２０において選択されたブロックは、ガベージ・コレクション・プロセスを受けることとなる。したがって、いくつかのアプローチにおいては、第１のプールのすべてのブロックのうち、内部に最も多くの無効データを有するブロックが選択される。しかし、ガベージ・コレクション・プロセスを受けるために第１のプールのブロックの１つを選択するプロセスにおいて、任意のその他の所望の要素が考慮されてもよい。たとえば、第１のプールのブロックの１つを選択するときに、各々のブロックの寿命、各々のブロックに含まれる有効データの量、所与のブロックが移動されるのに適格であるかどうかなどが考慮されてもよい。

動作６２２は、第１のプールの選択されたブロックからの有効データを再配置することをさらに含む。選択されたブロックからの有効データを再配置することは、アプローチに依存して任意の所望の方式で行われてもよい。たとえば、いくつかのアプローチにおいて、有効データはメモリの異なるブロックに記憶される前にキャッシュ（例、図５のキャッシュ・メモリ５１０を参照）に一時的に記憶されてもよい。他のアプローチにおいて、有効データはメモリの別のブロックに直接移動されてもよい。選択されたブロックからの有効データが再配置されたことに応答して、動作６２４は選択されたブロックを消去することを含む。

さらに、動作６２６は、第１のプールからのブロックを第２のプールに対応する第２のＲＴＵキューに移動することを含む。本記載によると、ＲＴＵキューもしくはプールまたはその両方の間を「移動された」ブロックは、メモリの同じプレーンおよびチャネルにとどまっている（例、図４を参照）。言い換えると、所与のブロックの機能的特徴は、その中の各々のセルの特定のビットのアクティベートもしくはデアクティベートまたはその両方を行った結果として変化することがあるが、ブロック自体はメモリ内で物理的に移動しない。代わりに、ブロックは論理的な意味でＲＴＵキューもしくはプールまたはその両方の間を「移動される」。いくつかのアプローチにおいて、これらの移動はＬＰＴ、ブロック状態テーブル、動作ログなどにおいて示される。

再び、第１のプール（および第１のＲＴＵキュー）はＳＬＣモードで構成されたメモリ・ブロックを含むのに対し、第２のプール（および第２のＲＴＵキュー）はセル当り複数ビット・モードで構成されたメモリ・ブロックを含む。したがって、第１および第２のプールの各々は異なるモードで構成されたメモリ・ブロックを含むため、動作６２６において選択されたブロックを実際に移動するプロセスは、ブロックを再構成することを伴う。一時的に図６Ｅを参照すると、一実施形態による第１のプールと第２のＲＴＵキューとの間で所与のブロックを移動することの例示的なサブプロセスが示されており、図６Ｂの動作６２６もしくは以下の図６Ｄの動作６５６またはその両方を行うために、この例示的なサブプロセスの１つ以上が用いられてもよい。しかし、図６Ｅのサブプロセスは、本発明を限定することは決して意図されない一実施形態によって示されていることが留意されるべきである。

示されるとおり、図６Ｅの流れ図は、選択されたブロックを再構成することを含む。サブ動作６７０を参照。選択されたブロックが第１のプールから第２のＲＴＵキューに移動されるのか、第２のプールから第１のＲＴＵキューに移動されるのかに依存して、メモリのブロックを再構成するプロセスは異なる態様で行われてもよい。たとえば、第１のプールから第２のＲＴＵキューに移動されるブロックは、好ましくはＳＬＣモードからセル当り複数ビット・モードに再構成される。しかし、第２のプールから第１のＲＴＵキューに移動されるブロックは、好ましくはセル当り複数ビット・モードからＳＬＣモードに再構成される。ＳＬＣおよびセル当り複数ビット・モードの間で所与のブロックを再構成するプロセスは、ブロックに含まれるビットの特定のもののデアクティベートもしくは再アクティベートまたはその両方を行うこと、所与のブロックを論理的に再定義することなど、あるいは本記載を読んだ後の当業者に明らかになるであろう任意のプロセスを用いることによって行われてもよい。

ブロックを再較正することは、そのブロックのパフォーマンスに対する影響を有する。たとえば、第２のプールの所与のブロックにアクセスすることに関連する読取り閾値電圧シフト値は、そのブロックが第１のプールにおいて用いられた結果として変化してもよい。したがってこの流れ図は、ブロックが再びプログラムされたときのターゲット・モードの読取り閾値電圧シフト値の再較正のためにブロックをマークすることも含む。サブ動作６７２を参照。読取り閾値電圧シフト値は、本記載を読んだ後の当業者に明らかになるであろう任意のプロセスを用いて再較正されてもよい。しかし、いくつかのアプローチにおいて、読取り閾値電圧シフト値はメモリ（例、ルックアップ・テーブル）からアクセスされるか、予め定義されるか、オン・ザ・フライで動的に調整されるなどしてもよい。さらに、いくつかのアプローチにおいて、サブ動作６７２は所与のブロックの各アクティブ・ビットに対する１つ以上の読取り閾値電圧シフト値を再較正することを含む。

図６Ａ、Ｂに戻って参照すると、方法６００は動作６２６から動作６０２に戻り、たとえば第１もしくは第２またはその両方のＲＴＵキューのサイズのモニタが続けられてもよい。したがって、方法６００は包括的ストレージ・システムの効率的なパフォーマンスも維持しながら、リアル・タイムでブロック・プール・サイズを正常に適合させることができる。

前述のとおり、方法６００に含まれるさまざまなプロセスの１つ以上は、セル当り複数ビット・モードで構成されたメモリ・ブロックをＳＬＣモードで構成されたものに移行するという文脈において適用されてもよい。したがって、ここで図６Ｃ、Ｄを見ると、別の実施形態によるストレージ・システムにおけるブロック・プール・サイズを適合させるための方法６３０が示されている。この方法６３０は、さまざまな実施形態において特に図１～６Ｂに示される環境のいずれかにおいて本発明に従って実行されてもよい。もちろん、当業者が本記載を読んで理解するであろうとおり、図６Ｃ、Ｄに具体的に記載される動作より多いかまたは少ない動作が方法６３０に含まれてもよい。たとえば、方法６３０に含まれるさまざまなプロセスは、セル当り複数ビット・モードで構成されたメモリ・ブロックをＳＬＣモードで構成されたものに移行するという文脈で以下に記載されている。したがって、図６Ａ、Ｂの方法６００に関して上述されたアプローチの任意の１つ以上が、所望のとおりに方法６３０において実現されてもよい。

方法６３０の各々のステップも、動作環境の任意の好適なコンポーネントによって行われてもよい。たとえばさまざまな実施形態において、方法６３０はハイブリッド・コントローラ、コントローラ、プロセッサ、コンピュータなど、または内部に１つ以上のプロセッサを有する何らかのその他のデバイスによって部分的または全体的に実行されてもよい。よっていくつかの実施形態において、方法６３０はコンピュータ実施方法であってもよい。こうした実施形態において、この方法を実施するために用いられるコンピュータは、メモリ・モジュール自体またはその一部分、たとえばハイブリッド・コントローラなどを含んでもよい。さらに、コンピュータ、プロセッサ、およびコントローラという用語は本明細書の任意の実施形態に関して交換可能に用いられることがあり、こうしたコンポーネントは本発明の多くのさまざまな置換における同等物とみなされる。

さらに、プロセッサを有する実施形態に対して、そのプロセッサは、たとえばハードウェアもしくはソフトウェアまたはその両方において実現され、かつ好ましくは少なくとも１つのハードウェア・コンポーネントを有する処理回路（単数または複数）、チップ（単数または複数）、もしくはモジュール（単数または複数）、またはその組み合わせなどであり、方法６３０の１つ以上のステップを行うために任意のデバイスにおいて使用されてもよい。例示的なプロセッサは、中央処理ユニット（ＣＰＵ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）など、その組み合わせ、または当該技術分野において公知の任意のその他の好適なコンピュータ・デバイスを含むが、それに限定されない。

図６Ｃに示されるとおり、方法６３０の動作６３２は、第１の即時使用可能な（ＲＴＵ）キューのサイズおよび第２のＲＴＵキューのサイズを評価することを含む。第１および第２のＲＴＵキューの各々は、それぞれメモリ・ブロックの第１および第２のプールに組み込まれたメモリ・ブロックを含む。さらに、第１および第２のプールの各々は、異なるモードで構成されたメモリ・ブロックを含む。上述のとおり、第１のプールはＳＬＣモードで構成されたメモリ・ブロックを含むのに対し、第２のプールはセル当り複数ビット・モードで構成されたメモリ・ブロックを含む。したがって、第１のＲＴＵキューはＳＬＣモードで構成されたメモリ・ブロックを含むのに対し、第２のＲＴＵキューはセル当り複数ビット・モードで構成されたメモリ・ブロックを含む。

再び、本記載に関して、所与のＲＴＵキューの「サイズ」とは、そこに含まれる消去されたメモリ・ブロックの量を表すことが意図される。ＲＴＵキューのサイズは、それによって所与のＲＴＵキューの全体の記憶容量を表しており、それはＲＴＵキューに含まれるブロックの数、ＲＴＵキューに含まれるブロックの組み合わされた記憶容量、ＲＴＵキューに含まれる包括的システムに含まれるブロックの全体数のパーセンテージなどによって表され（例、それを用いて定量化され）てもよい。いくつかのアプローチによると、第１もしくは第２またはその両方のＲＴＵキューのサイズは、キュー自体を実際に調査すること、ルックアップ・テーブルから情報を取得すること、動作ログを調べることなどによって評価される。

さらに、決定６３４は、第２のＲＴＵキューに含まれるブロックの数が第２のＲＴＵキューの第１の範囲内であるかどうかを判定することを含む。上記のとおり、好ましいアプローチにおいて、この第１の範囲はガベージ・コレクション閾値に対応することによって、第２のＲＴＵキューに含まれるブロックの数が望ましくないほど低いと判定したことに応答して、ガベージ・コレクション動作が行われる。なお、たとえば当業者が本記載を読んで認識するであろうとおり、この第１の範囲は第２のＲＴＵに関連付けられており、方法６００において導入される第１のＲＴＵに関連付けられた第１の範囲と同じであっても異なっていてもよい。

第２のＲＴＵキューに含まれるブロックの数が第２のＲＴＵキューの第１の範囲内にないと判定したことに応答して、方法６００は動作６３６に進む。ここで動作６３６は第２のプールのブロックの１つを選択することを含み、一方で動作６３８は選択されたブロックからのすべての有効データを再配置することを含む。動作６３６において選択されたブロックは、動作６３８において開始されるガベージ・コレクション・プロセスを受けることとなる。したがって、いくつかのアプローチにおいては、第２のプールのすべてのブロックのうち、内部に最も多くの無効データを有するブロックが選択される。しかし、ガベージ・コレクション・プロセスを受けるために第２のプールのブロックの１つを選択するプロセスにおいて、任意のその他の所望の要素が考慮されてもよい。

選択されたブロックからの有効データが再配置されたことに応答して、動作６４０は選択されたブロックを消去することを含む。動作６４２に進むと、ここで方法６３０は、選択された（現在は消去された）ブロックを第２のプールに対応する第２のＲＴＵキューに配置することを含む。いくつかのアプローチにおいては、データがページに記憶され、かつブロックがまだ消去されていないときに、ブロックは読取り閾値電圧シフト値再較正を受けることも留意されるべきである。したがって、いくつかのアプローチにおいて、選択された（現在は消去された）ブロックを第２のＲＴＵキューに配置するプロセスは、たとえば本記載を読んだ後の当業者に明らかになるであろう任意のプロセスなどを用いて、読取り閾値電圧シフト値（単数または複数）を再較正するためにそのブロックをマークすることを伴う。

なおも図６Ｃ、Ｄを参照すると、方法６３０は動作６４２から動作６３２に戻り、たとえば第１もしくは第２またはその両方のＲＴＵキューのサイズのモニタが続けられてもよい。決定６３４に戻ると、第２のＲＴＵキューに含まれるブロックの数が第２のＲＴＵキューの第１の範囲内であると判定したことに応答して、流れ図は決定６４４に進む。ここで決定６４４は、第２のプールのサイズを減少させるべきかどうかを判定することを含む。言い換えると、決定６４４は、第２のプールに含まれるメモリ・ブロックの数が望ましくないほど、または少なくとも不必要に大きいかどうかを判定する。この判定は、第２のプールのターゲット・サイズと、第２のプールの現在の（例、実際の）サイズとを比較することによって行われてもよい。

第２のプールのサイズを減少させるべきではないと判定したことに応答して、方法６３０は動作６３２に戻り、たとえば第１もしくは第２またはその両方のＲＴＵキューのサイズのモニタが続けられてもよい。しかし、第２のプールのサイズを減少させるべきだと判定したことに応答して、方法６３０は決定６４４から決定６４６に進む。ここで決定６４６は、第１のＲＴＵキューに含まれるブロックの数が第１のＲＴＵキューの第２の範囲内であるかどうかを判定することを含む。好ましいアプローチにおいて、この第１のＲＴＵキューの第２の範囲は第１のＲＴＵキュー自体に関連付けられており、かつ「ブースト閾値」に対応することによって、ブロックを１つのプールから別のプールに移動するかどうかを判定するときに、ターゲット位置のＲＴＵキューが評価される。言い換えると、たとえ第２のＲＴＵキューおよび第２のプール（例、「ソース位置」）にメモリ・ブロックが十分に充填されても、第２のプールからメモリ・ブロックをオフロードすることを決定する前に、第１のＲＴＵキュー（例、「ターゲット位置」）の状態も考慮に入れられ、このことは上記で考察された理由から特に望ましい。なお、たとえば当業者が本記載を読んで認識するであろうとおり、この第２の範囲は第１のＲＴＵに関連付けられており、方法６００において導入される第２のＲＴＵに関連付けられた第２の範囲と同じであっても異なっていてもよい。

なおも図６Ｃを参照すると、第１のＲＴＵキューに含まれるブロックの数が第１のＲＴＵキューの第２の範囲内であると判定したことに応答して、方法６３０は決定６４６から動作６３２に戻る。上述のとおり、このことは方法６３０が第１もしくは第２またはその両方のＲＴＵキューのサイズのモニタを続けることを可能にする。第１のＲＴＵキューに含まれるブロックの数が第１のＲＴＵキューの第２の範囲内にないと判定したことに応答して、方法６３０は代替的に決定６４８に進む。ここで決定６４８は、ストレージ・システムが経験している現在のＩ／Ｏワークロードが第３の範囲内であるかどうかを判定することを含む。上記に示したとおり、プール間でメモリ・ブロックを移動させるプロセスはワークロードが集中するプロセスであるため、それは包括的システムのパフォーマンスに影響することがある。したがって、プール間でメモリ・ブロックを移動させるかどうか、もしくはいつ移動させるか、またはその両方の判定において、ストレージ・システムの現在のＩ／Ｏワークロードを評価することによって、方法６３０は低いＩ／Ｏワークロードをターゲットにして、結果としてもたらされる処理の影響を低減することができる。

ストレージ・システムが経験している現在のＩ／Ｏワークロードが第３の範囲内であると判定したことに応答して、方法６３０は動作６３２に戻る。代替的に、ストレージ・システムが経験している現在のＩ／Ｏワークロードが第３の範囲内にないと判定したことに応答して、方法６３０は動作６５０に進む。ここで動作６５０は、第２のプールのブロックの１つを選択することを含む。動作６５０において選択されたブロックは、ガベージ・コレクション・プロセスを受けることとなる。したがって、いくつかのアプローチにおいては、第１のプールのすべてのブロックのうち、内部に最も多くの無効データを有するブロックが選択される。しかし、ガベージ・コレクション・プロセスを受けるために第１のプールのブロックの１つを選択するプロセスにおいて、任意のその他の所望の要素が考慮されてもよい。

動作６５２は、第２のプールの選択されたブロックからの有効データを再配置することをさらに含む。選択されたブロックからの有効データが再配置されたことに応答して、動作６５４は選択されたブロックを消去することを含む。決定６５６に進むと、ここで方法６３０は、第２のプールからのブロックを第１のプールに対応する第１のＲＴＵキューに移動することを含む。再び、ＲＴＵキューもしくはプールまたはその両方の間を「移動された」ブロックは、メモリの同じプレーンおよびチャネルにとどまっている（例、図４を参照）。言い換えると、所与のブロックの機能的特徴は、その中の各々のセルの特定のビットのアクティベートもしくはデアクティベートまたはその両方を行った結果として変化することがあるが、ブロック自体はメモリ内で物理的に移動しない。代わりに、ブロックは論理的な意味でＲＴＵキューもしくはプールまたはその両方の間を「移動される」。いくつかのアプローチにおいて、これらの移動はＬＰＴ、ブロック状態テーブル、動作ログなどにおいて示される。

再び、第２のプール（および第２のＲＴＵキュー）はセル当り複数ビット・モードで構成されたメモリ・ブロックを含むのに対し、第１のプール（および第１のＲＴＵキュー）はＳＬＣモードで構成されたメモリ・ブロックを含む。したがって、第１および第２のプールの各々は異なるモードで構成されたメモリ・ブロックを含むため、動作６５６において選択されたブロックを実際に移動するプロセスは、ブロックを再構成することを伴う。再び一時的に図６Ｅを参照すると、図６Ｄの動作６５６を行うために、プールおよびＲＴＵキューの間で所与のブロックを移動するための記載される任意のサブプロセスもしくは特定のアプローチまたはその両方が用いられてもよい。

図６Ｃ、Ｄに戻って参照すると、方法６３０は動作６５６から動作６３２に戻り、たとえば第１もしくは第２またはその両方のＲＴＵキューのサイズのモニタが続けられてもよい。したがって、方法６３０も包括的ストレージ・システムの効率的なパフォーマンスも維持しながら、リアル・タイムでブロック・プール・サイズを正常に適合させることができる。

ここで図７を参照すると、一実施形態によるデータおよびブロックの流れの概観７００が示されている。１つの選択肢として、本データおよびブロックの流れの概観７００は、たとえば図６Ａ～６Ｅなどの他の図面を参照して記載されるものなどの本明細書において挙げられる任意のその他の実施形態からの特徴とともに実現されてもよい。しかし、こうしたデータおよびブロックの流れの概観７００および本明細書において提供されるその他のものは、本明細書において挙げられる例示的実施形態に具体的に記載されていてもいなくてもよいさまざまな適用もしくは置換またはその両方において用いられてもよい。さらに、本明細書において提供されるデータおよびブロックの流れの概観７００は、任意の所望の環境において用いられてもよい。よって、図７（およびその他の図面）は任意の可能な置換を含むものと考えられてもよい。

示されるとおり、データ配置モジュール７０２によってホスト書込みが受信され、このデータ配置モジュール７０２は、ＳＬＣモードで構成されたメモリの１つ以上のブロックからなるＬＥＢ７０４と、セル当り複数ビット・モードで構成されたメモリの１つ以上のブロックからなるＬＥＢ７０６とを含む。いくつかのアプローチにおいて、新たなデータは最初にＳＬＣモードで構成されたブロックを有するＬＥＢに書込まれることによって、その新たなデータがＳＬＣモードのブロックに関連する（例、セル当り複数ビット・モードで構成されたブロックと比較して）より少ない待ち時間およびより高いスループットの利益を受けることを可能にする。しかし、高いホストおよび内部書込みロードを伴う状況においては、セル当り複数ビット・モードで構成されたブロックに新たなデータが直接記憶されてもよい。ＳＬＣモードで構成されたブロックはＲＴＵキューの第１のセット７０８から受信されるのに対し、セル当り複数ビット・モードで構成されたブロックはＲＴＵキューの第２のセット７１０から受信される。たとえば当業者が本記載を読んだ後に認識するであろうとおり、ＲＴＵキューの第１および第２のセット７０８、７１０の各々は複数のメモリ・ブロック７１２を含み、各々のメモリ・ブロック７１２は異なるプレーンおよびチャネルに対するＲＴＵキュー７１４に蓄積される。

プレーンおよびチャネルに関連付けられ、かつＲＴＵキューの第１および第２のセット７０８、７１０に含まれるＲＴＵキュー７１４の各々は、それぞれのＲＴＵキュー７１４に含まれるメモリ・ブロックの数に対応するいくつかの異なる閾値を有することが示されている。これらの閾値の１つは、上述の第２の範囲（例、決定６１６および６４６を参照）のいずれかに対応するブースト閾値である。それによってこの「ブースト」閾値は、いくつかのアプローチにおいて、それぞれのＲＴＵキューもしくは特定のチャネルまたはその両方が望ましくないほど少ない数のメモリ・ブロックを含んでいるかどうかを判定するために用いられる。本実施形態においては「高」、「低」、および「臨界」閾値も実現され、その各々はＲＴＵキューの第１および第２のセット７０８、７１０におけるそれぞれのチャネルに対する異なる充填レベルを示す。

データ配置モジュール７０２において所与のブロックまたはメモリにデータを充填したことに応答して、ＬＥＢはそれぞれの占有ブロック・キューに移動される。具体的には、ＳＬＣモードで構成されたＬＥＢはＳＬＣ占有ブロック・キュー７１６に移動され、一方でセル当り複数ビット・モードで構成されたＬＥＢはセル当り複数ビット占有ブロック・キュー７１８に移動される。キュー７１６、７１８の各々に含まれるＬＥＢの数は、時間とともに変化する。したがって、（例、有効なサイズの）キュー７１６、７１８の各々に記憶される情報の量も時間とともに変動する。

時間とともに、ＬＥＢは最終的にはキュー７１６、７１８からガベージ・コレクタおよびウェア・レベラ・モジュール７２０に移行される。いくつかのアプローチにおいて、ＬＥＢは、標準的なガベージ・コレクション手順に従ってガベージ・コレクタおよびウェア・レベラ・モジュール７２０に進められる。たとえば、ＬＥＢのブロックのデータが（例、再書込み動作、削除などによって）時間とともに無効化されると、そのＬＥＢのガベージ・コレクションが指定されてもよい。しかし、他のアプローチにおいては、図６Ａ～６Ｅに関して上述したプロセスのいずれかに従って、ガベージ・コレクタおよびウェア・レベラ・モジュール７２０によってＬＥＢが選択されて処理されてもよい。いくつかの実施形態においては、ＬＥＢのブロックでみられた保持時間もしくは読取りの数、または測定されたＲＢＥＲに基づいて、ガベージ・コレクタまたはウェア・レベラによってＬＥＢがさらに選択されてもよい。

ＬＥＢはガベージ・コレクタおよびウェア・レベラ・モジュール７２０からデータ再配置モジュール７２２に進み、データ再配置モジュール７２２は、ＬＥＢのブロックから抽出した任意の有効データをデータ配置モジュール７０２に送り返す（点線の矢印付きラインで表されるとおり）。したがって、そのデータはメモリの別の利用可能なＬＥＢに記憶されてもよい。その後、ブロック消去モジュール７２４によってＬＥＢのブロックは消去される。消去動作は、ブロックのターゲット・モードを指定することを伴ってもよい。

指定されたターゲット・ブロック・モードに依存して、消去されたブロックは、そのブロックが構成されている現在のモードに対応するＲＴＵキューに戻されるか、またはそのブロックは再構成される。たとえば、ＳＬＣモードで構成された空のブロックは、ＲＴＵキューの第１のセット７０８のＲＴＵ７１４に戻されるか、またはセル当り複数ビット・モードで再構成されてからＲＴＵキューの第２のセット７１０のＲＴＵ７１４に配置される。同様に、セル当り複数ビット・モードで構成された空のブロックは、ＲＴＵキューの第２のセット７１０のＲＴＵ７１４に戻されるか、またはＳＬＣモードで再構成されてからＲＴＵキューの第１のセット７０８のＲＴＵ７１４に配置される。したがって、各々のブロック消去モジュール７２４は、自身から伸長する２本の矢印付きラインを有することが示されており、これらのラインの各々はブロック消去モジュール７２４において消去されたブロックがとり得る経路を表している。メモリ・ブロックを適合するＲＴＵキューに戻すか、それともブロックを再構成してからそれを異なるＲＴＵキューに加えるかというこの判定は、上述の図６Ａ～６Ｅに含まれるプロセスのいずれかに基づいて行われてもよい。さらに、ブロックの再構成は、ブロック状態テーブルの更新を含んでもよい。

したがって、本明細書に含まれるさまざまな実施形態は、包括的ストレージ・システムの効率的なパフォーマンスも維持しながら、リアル・タイムでブロック・プール・サイズを正常に適合させることができる。縮小されるプールはそのサイズ変更の結果としてメモリ・ブロックの不足を経験しないことを確実にし、拡大されるプールはＲＴＵに過剰な消去済ブロックを保持しないことを確実にし、ソース・プールにおける書込み増幅が顕著に増加しないことを確実にし、かつ移動されるブロックが移動に対して適格であることを確実にすることによって、システムの効率が維持される。当業者が本記載を読んだ後に認識するであろうとおり、これらのプール・サイズ変更動作はさらにバックグラウンドにおいて行われることによって、ホストＩ／Ｏ待ち時間およびスループットに対して何ら影響を有さない。

加えて、本明細書に含まれる実施形態のいくつかは、所与のプールがクリーンな（例、空の）ブロックに対してデータの書込みもしくは再配置またはその両方を行う必要があるときに、そのプールからブロックが切り換えられるという状況を回避できる。低いＩ／Ｏロードを伴う期間を利用することによって、パフォーマンスがさらに改善される。結果として、システムが過少使用されるときに、プール間のブロックの移動がシステムの公称パフォーマンスに影響することなくバックグラウンドで行われてもよい。さらに、プール間でブロックを移動させるかどうかを判定するときに、ソース位置とターゲット位置との両方を評価することは、不必要な処理オーバーヘッドを回避するため特に望ましい。このことによって、ブロックが別のプールに移行される前にソース・プールが十分に補充されることも確実になる。

本明細書においてはさまざまなアプローチが２つのメモリ・ブロック・プールの文脈で記載されているが、これらのアプローチのいずれかが２つより多くのブロック・プールを有する実施形態に拡張されてもよいことも留意されるべきである。こうした実施形態においては、優先順位を用いること、ユーザ入力に基づくこと、それぞれのプールの各々のＲＴＵブロック・レベルを比較すること、および最少数のＲＴＵブロックを有するプールを選択することなどによって、ターゲット・プールが定められ得る。

本発明は、任意の可能な技術的詳細レベルの統合におけるシステム、方法、もしくはコンピュータ・プログラム製品、またはその組み合わせであってもよい。コンピュータ・プログラム製品は、プロセッサに本発明の態様を実行させるためのコンピュータ可読プログラム命令を有するコンピュータ可読記憶媒体（または複数の媒体）を含んでもよい。

コンピュータ可読記憶媒体は、命令実行デバイスによって使用するための命令を保持および記憶できる有形デバイスであり得る。コンピュータ可読記憶媒体は、たとえば電子ストレージ・デバイス、磁気ストレージ・デバイス、光ストレージ・デバイス、電磁気ストレージ・デバイス、半導体ストレージ・デバイス、または前述の任意の好適な組み合わせなどであってもよいが、それに限定されない。コンピュータ可読記憶媒体のより具体的な例の非網羅的リストは以下を含む。ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ：ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、リード・オンリ・メモリ（ＲＯＭ：ｒｅａｄ－ｏｎｌｙ ｍｅｍｏｒｙ）、消去可能プログラマブル・リード・オンリ・メモリ（ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ－ｏｎｌｙ ｍｅｍｏｒｙ）（ＥＰＲＯＭまたはフラッシュ・メモリ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ：ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ポータブル・コンパクト・ディスク・リード・オンリ・メモリ（ＣＤ－ＲＯＭ：ｃｏｍｐａｃｔ ｄｉｓｃ ｒｅａｄ－ｏｎｌｙ ｍｅｍｏｒｙ）、デジタル多用途ディスク（ＤＶＤ：ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）、メモリ・スティック、フレキシブル・ディスク、機械的にコード化されたデバイス、たとえばパンチ・カードまたは記録された命令を有する溝の中の隆起構造など、および前述の任意の好適な組み合わせ。本明細書において用いられるコンピュータ可読記憶媒体は、たとえば電波もしくはその他の自由に伝播する電磁波、導波路もしくはその他の伝送媒体を通じて伝播する電磁波（例、光ファイバ・ケーブルを通過する光パルス）、またはワイヤを通じて伝送される電気信号など、それ自体が一時的信号のものであると解釈されるべきではない。

本明細書に記載されるコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティング／処理デバイスにダウンロードされ得るか、またはたとえばインターネット、ローカル・エリア・ネットワーク、広域ネットワーク、もしくは無線ネットワーク、またはその組み合わせなどのネットワークを介して外部コンピュータまたは外部ストレージ・デバイスにダウンロードされ得る。ネットワークは銅伝送ケーブル、光伝送ファイバ、無線伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、もしくはエッジ・サーバ、またはその組み合わせを含んでもよい。各コンピューティング／処理デバイス内のネットワーク・アダプタ・カードまたはネットワーク・インターフェースは、ネットワークからコンピュータ可読プログラム命令を受信して、そのコンピュータ可読プログラム命令をそれぞれのコンピューティング／処理デバイス内のコンピュータ可読記憶媒体に記憶するために転送する。

本発明の動作を実行するためのコンピュータ可読プログラム命令はアセンブラ命令、命令セット・アーキテクチャ（ＩＳＡ：ｉｎｓｔｒｕｃｔｉｏｎ－ｓｅｔ－ａｒｃｈｉｔｅｃｔｕｒｅ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、集積回路に対する構成データ、または１つ以上のプログラミング言語の任意の組み合わせで書かれたソース・コードもしくはオブジェクト・コードであってもよく、このプログラミング言語はオブジェクト指向プログラミング言語、たとえばＳｍａｌｌｔａｌｋ、またはＣ＋＋など、および手続き型プログラミング言語、たとえば「Ｃ」プログラミング言語または類似のプログラミング言語などを含む。コンピュータ可読プログラム命令は、すべてがユーザのコンピュータで実行されてもよいし、スタンド・アロン・ソフトウェア・パッケージとして部分的にユーザのコンピュータで実行されてもよいし、一部がユーザのコンピュータで、一部がリモート・コンピュータで実行されてもよいし、すべてがリモート・コンピュータまたはサーバで実行されてもよい。後者のシナリオにおいて、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ：ｌｏｃａｌ ａｒｅａ ｎｅｔｗｏｒｋ）または広域ネットワーク（ＷＡＮ：ｗｉｄｅ ａｒｅａ ｎｅｔｗｏｒｋ）を含む任意のタイプのネットワークを通じてユーザのコンピュータに接続されてもよいし、（たとえば、インターネット・サービス・プロバイダを用いてインターネットを通じて）外部コンピュータへの接続が行われてもよい。いくつかの実施形態において、たとえばプログラマブル・ロジック回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ：ｆｉｅｌｄ－ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙｓ）、またはプログラマブル・ロジック・アレイ（ＰＬＡ：ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ａｒｒａｙｓ）などを含む電子回路は、本発明の態様を行うために電子回路をパーソナライズするためのコンピュータ可読プログラム命令の状態情報を使用することによって、コンピュータ可読プログラム命令を実行してもよい。

本明細書においては、本発明の実施形態による方法、装置（システム）、およびコンピュータ・プログラム製品の流れ図もしくはブロック図またはその両方を参照して、本発明の態様を説明している。流れ図もしくはブロック図またはその両方の各ブロック、および流れ図もしくはブロック図またはその両方におけるブロックの組み合わせは、コンピュータ可読プログラム命令によって実現され得ることが理解されるだろう。

これらのコンピュータ可読プログラム命令は、コンピュータまたはマシンを生成するためのその他のプログラマブル・データ処理装置のプロセッサに提供されることによって、そのコンピュータまたはその他のプログラマブル・データ処理装置のプロセッサを介して実行される命令が、流れ図もしくはブロック図またはその両方の単数または複数のブロックにおいて指定される機能／動作を実現するための手段を生じてもよい。これらのコンピュータ可読プログラム命令は、コンピュータ、プログラマブル・データ処理装置、もしくはその他のデバイス、またはその組み合わせに特定の方式で機能するように指示できるコンピュータ可読記憶媒体にも記憶されることによって、命令が記憶されたコンピュータ可読記憶媒体が、流れ図もしくはブロック図またはその両方の単数または複数のブロックにおいて指定される機能／動作の態様を実現する命令を含む製造物を含んでもよい。

コンピュータ可読プログラム命令は、コンピュータ、他のプログラマブル・データ処理装置、または他のデバイスにもロードされて、コンピュータに実現されるプロセスを生成するためにコンピュータ、他のプログラマブル装置、または他のデバイスにおいて一連の動作ステップを行わせることによって、そのコンピュータ、他のプログラマブル装置、または他のデバイスにおいて実行される命令が、流れ図もしくはブロック図またはその両方の単数または複数のブロックにおいて指定される機能／動作を実現してもよい。

図面における流れ図およびブロック図は、本発明のさまざまな実施形態によるシステム、方法、およびコンピュータ・プログラム製品の可能な実施のアーキテクチャ、機能、および動作を示すものである。これに関して、流れ図またはブロック図の各ブロックは、指定される論理機能（単数または複数）を実現するための１つ以上の実行可能命令を含むモジュール、セグメント、または命令の一部を表してもよい。いくつかの代替的実施において、ブロック内に示される機能は、図面に示されるものとは異なる順序で起こってもよい。たとえば、連続して示される２つのブロックは、実際には１つのステップとして達成されてもよいし、同時に実行されても、部分的もしくは全体的に時間が重複する方式で実質的に同時に実行されてもよく、または関与する機能に依存して、これらのブロックがときに逆の順序で実行されてもよい。加えて、ブロック図もしくは流れ図またはその両方の各ブロック、およびブロック図もしくは流れ図またはその両方のブロックの組み合わせは、指定された機能または動作を行うか、特定目的のハードウェアおよびコンピュータ命令の組み合わせを実行する特定目的のハードウェア・ベースのシステムによって実現され得ることが注目されるだろう。

さらに、さまざまな実施形態によるシステムは、プロセッサと、そのプロセッサに統合されるか、もしくはそのプロセッサによって実行可能か、またはその両方であるロジックとを含んでもよく、このロジックは本明細書に述べられているプロセス・ステップの１つ以上を行うように構成される。統合されるとは、そのプロセッサがハードウェア・ロジックとして自身に埋め込まれたロジックを有することを意味し、それはたとえば特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などである。プロセッサによって実行可能とは、そのロジックがハードウェア・ロジックか、ソフトウェア・ロジック、たとえばファームウェア、オペレーティング・システムの一部、アプリケーション・プログラムの一部などであるか、またはハードウェアおよびソフトウェア・ロジックの何らかの組み合わせであって、それがプロセッサによってアクセス可能であり、かつプロセッサによる実行の際に何らかの機能をプロセッサに行わせるように構成されることを意味する。当該技術分野において公知であるとおり、ソフトウェア・ロジックは、任意のメモリ・タイプのローカルもしくはリモートまたはその両方のメモリに記憶されてもよい。たとえばソフトウェア・プロセッサ・モジュールもしくはハードウェア・プロセッサまたはその両方など、たとえばＡＳＩＣ、ＦＰＧＡ、中央処理ユニット（ＣＰＵ）、集積回路（ＩＣ）、グラフィックス処理ユニット（ＧＰＵ：ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）などの、当該技術分野において公知の任意のプロセッサが用いられてもよい。

図８は、一実施形態によるネットワーク・アーキテクチャ８００を示している。図８に示されるとおり、第１のリモート・ネットワーク８０４および第２のリモート・ネットワーク８０６を含む複数のリモート・ネットワーク８０２が提供される。リモート・ネットワーク８０２と近接ネットワーク８０８との間に、ゲートウェイ８０１が結合されてもよい。本ネットワーク・アーキテクチャ８００の状況において、ネットワーク８０４、８０６の各々は、ＬＡＮ、たとえばインターネットなどのＷＡＮ、公衆交換電話網（ＰＳＴＮ：ｐｕｂｌｉｃ ｓｗｉｔｃｈｅｄ ｔｅｌｅｐｈｏｎｅ ｎｅｔｗｏｒｋ）、構内電話網などを含むがそれに限定されない任意の形を取ってもよい。

使用中、ゲートウェイ８０１はリモート・ネットワーク８０２から近接ネットワーク８０８への進入点の働きをする。それによってゲートウェイ８０１は、ゲートウェイ８０１に到着するデータの所与のパケットを方向付けることが可能なルータ、および所与のパケットに対してゲートウェイ８０１に出入りする実際の経路を提供するスイッチとして機能してもよい。

近接ネットワーク８０８に結合された少なくとも１つのデータ・サーバ８１４がさらに含まれており、このデータ・サーバ８１４はリモート・ネットワーク８０２からゲートウェイ８０１を介してアクセス可能である。なお、データ・サーバ（単数または複数）８１４は、任意のタイプのコンピュータ・デバイス／グループウェアを含んでもよい。各データ・サーバ８１４には、複数のユーザ・デバイス８１６が結合される。こうしたユーザ・デバイス８１６は、デスクトップ・コンピュータ、ラップトップ・コンピュータ、ハンドヘルド・コンピュータ、プリンタ、もしくは任意のその他のタイプのロジック含有デバイス、またはその組み合わせを含んでもよい。なお、いくつかの実施形態においては、ユーザ・デバイス８１１も任意のネットワークに直接結合されてもよい。

周辺機器８２０または一連の周辺機器８２０、たとえばファクシミリ機、プリンタ、スキャナ、ハード・ディスク・ドライブ、ネットワーク化もしくはローカルまたはその両方のデータ・ストレージ・ユニットまたはシステムなどが、ネットワーク８０４、８０６、８０８の１つ以上に結合されてもよい。なお、データベースもしくは付加的なコンポーネントまたはその両方が、ネットワーク８０４、８０６、８０８に結合された任意のタイプのネットワーク・エレメントとともに使用されるか、またはそこに統合されてもよい。本記載の文脈において、ネットワーク・エレメントとはネットワークの任意のコンポーネントを示してもよい。

いくつかの実施形態によると、本明細書に記載される方法およびシステムは、仮想システムもしくは１つ以上の他のシステムをエミュレートするシステムまたはその両方によって実現されるか、もしくはそのシステムにおいて実現されるか、またはその両方であってもよく、そのシステムはたとえばマイクロソフト・ウィンドウズ（ＭＩＣＲＯＳＯＦＴ ＷＩＮＤＯＷＳ）（Ｒ）環境を仮想的にホストするＵＮＩＸ（Ｒ）システムなどである。いくつかの実施形態において、この仮想化もしくはエミュレーションまたはその両方は、ＶＭＷＡＲＥソフトウェアの使用によって促進されてもよい。

他の実施形態において、１つ以上のネットワーク８０４、８０６、８０８は、一般的に「クラウド」と呼ばれるシステムのクラスタを表してもよい。クラウド・コンピューティングにおいては、たとえば処理能力、周辺機器、ソフトウェア、データ、サーバなどの共有リソースがオン・デマンドの関係にあるクラウド内の任意のシステムに提供されることによって、多くのコンピュータ・システムにわたるサービスのアクセスおよび分配が可能になる。当該技術分野において公知であるとおり、クラウド・コンピューティングは通常、クラウドにおいて動作するシステム間のインターネット接続を伴うが、システムを接続する他の技術も用いられてもよい。

図９は、一実施形態による、図８のユーザ・デバイス８１６もしくはサーバ８１４またはその両方に関連する代表的なハードウェア環境を示している。一実施形態によると、図９は、システム・バス９１２を介して相互接続された、たとえばマイクロプロセッサなどの中央処理ユニット９１０と、いくつかのその他のユニットとを有するプロセッサ・システム９００の典型的なハードウェア構成を示している。いくつかの実施形態において、中央処理ユニット９１０は、図２の１つ以上のプロセッサ２１０を参照して上述されたアプローチのいずれかを含んでもよい。

図９に示されるプロセッサ・システム９００は、ランダム・アクセス・メモリ（ＲＡＭ）９１４と、リード・オンリ・メモリ（ＲＯＭ）９１６と、Ｉ／Ｏアダプタ９１８とを含む。本発明を限定することは決して意図されないいくつかの実施形態によると、Ｉ／Ｏアダプタ９１８は、図２のＩ／Ｏアダプタ２１８を参照して上述されたアプローチのいずれかを含んでもよい。なおも図９のプロセッサ・システム９００を参照すると、前述のコンポーネント９１４、９１６、９１８は、たとえばストレージ・サブシステム９２０などの周辺デバイスをバス９１２に接続するために用いられてもよい。いくつかの実施形態において、ストレージ・サブシステム９２０は、図２のデータ・ストレージ・システム２２０と類似か、もしくは同じか、またはその両方の構成を含んでもよい。本発明を限定することは決して意図されない一例によると、ストレージ・サブシステム９２０は、図２に示されるＲＡＩＤコントローラに加えて、たとえばＮＶＲＡＭメモリ・カードを有するものなどの不揮発性データ・ストレージ・カード、ＲＡＭ、ＲＯＭ、もしくは何らかのその他の公知のタイプの不揮発性メモリ、またはその組み合わせを含んでもよい。

図９の参照を続けると、キーボード９２４、マウス９２６、スピーカ９２８、マイクロホン９３２、もしくはたとえばタッチ・スクリーン、デジタル・カメラ（図示せず）などのその他のユーザ・インターフェース・デバイス、またはその組み合わせをバス９１２に接続するためのユーザ・インターフェース・アダプタ９２２が含まれる。

プロセッサ・システム９００はさらに、プロセッサ・システム９００を通信ネットワーク９３５（例、データ処理ネットワーク）に接続する通信アダプタ９３４と、バス９１２をディスプレイ・デバイス９３８に接続するディスプレイ・アダプタ９３６とを含む。

プロセッサ・システム９００には、たとえばマイクロソフト・ウィンドウズ（ＭＩＣＲＯＳＯＦＴ ＷＩＮＤＯＷＳ）（Ｒ）オペレーティング・システム（ＯＳ：Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）、ＭＡＣ ＯＳ、ＵＮＩＸ（Ｒ）ＯＳなどのオペレーティング・システムが存在してもよい。当然のことながら、言及されたもの以外のプラットフォームおよびオペレーティング・システムにおいても好ましい実施形態が実現されてもよい。好ましい実施形態は、ＪＡＶＡ、ＸＭＬ、Ｃ、もしくはＣ＋＋言語、またはその組み合わせ、あるいはその他のプログラミング言語をオブジェクト指向プログラミング法とともに用いて書かれてもよい。複雑なアプリケーションを開発するためによく用いられるようになったオブジェクト指向プログラミング（ＯＯＰ：Ｏｂｊｅｃｔ ｏｒｉｅｎｔｅｄ ｐｒｏｇｒａｍｍｉｎｇ）が用いられてもよい。

さらに図１０は、一実施形態による、高レベル（例、ＳＳＤ）のストレージ層とより低レベル（例、磁気テープ）のストレージ層との組み合わせを実現するストレージ・システム１０００を示している。なお、さまざまな実施形態によると、図１０に示されるエレメントのいくつかは、ハードウェアもしくはソフトウェアまたはその両方として実現されてもよい。ストレージ・システム１０００は、少なくとも１つのより高いストレージ層１００２と、少なくとも１つのより低いストレージ層１００６とにおける複数の媒体と通信するためのストレージ・システム・マネージャ１０１２を含んでもよい。しかし、他のアプローチにおいて、ストレージ・システム・マネージャ１０１２は少なくとも１つのより高いストレージ層１００２における複数の媒体とは通信するが、より低いストレージ層とは通信しなくてもよい。より高いストレージ層（単数または複数）１００２は、好ましくはたとえばハード・ディスク、不揮発性メモリ（ＮＶＭ：ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）、ＮＶＲＡＭ、ＳＳＤのソリッド・ステート・メモリ、フラッシュ・メモリ、ＳＳＤアレイ、フラッシュ・メモリ・アレイなど、または本明細書に示されているかもしくは当該技術分野において公知のその他のもの、あるいはその組み合わせなどの１つ以上のランダム・アクセスもしくは直接アクセスまたはその両方の媒体１００４を含んでもよい。例示的実施例によると、図３～４は、所望の実施形態に依存してより高いストレージ層１００２として用いられてもよいＳＳＤシステムの例示的アーキテクチャを示している。

なおも図１０を参照すると、より低いストレージ層（単数または複数）１００６は、好ましくはたとえばテープ・ドライブの磁気テープもしくは光媒体またはその両方、より低速アクセスのＨＤＤ、より低速アクセスのＳＳＤなど、または本明細書に示されているかもしくは当該技術分野において公知のその他のもの、あるいはその組み合わせなどのシーケンシャル・アクセス媒体を含む１つ以上のより低い性能の記憶媒体１００８を含む。１つ以上の付加的なストレージ層１０１６は、システム１０００の設計者が所望するとおりの任意の組み合わせの記憶メモリ媒体を含んでもよい。よっていくつかのアプローチにおいて、１つ以上の付加的なストレージ層１０１６は、図１～２に示されるものと類似かまたは同じであるＳＳＤシステム・アーキテクチャを含んでもよい。加えて、より高いストレージ層１００２もしくはより低いストレージ層１００６またはその両方のいずれかは、ストレージ・デバイスもしくは記憶媒体またはその両方の任意の組み合わせを含んでもよい。

ストレージ・システム・マネージャ１０１２は、たとえば図１０に示されるストレージ・エリア・ネットワーク（ＳＡＮ：ｓｔｏｒａｇｅ ａｒｅａ ｎｅｔｗｏｒｋ）か、または何らかのその他の好適なネットワーク・タイプなどのネットワーク１０１０を通じて、より高いストレージ層（単数または複数）１００２およびより低いストレージ層（単数または複数）１００６の記憶媒体１００４、１００８と通信してもよい。加えてストレージ・システム・マネージャ１０１２は、ストレージ・システム・マネージャ１０１２の一部であってもなくてもよいホスト・インターフェース１０１４を通じて、１つ以上のホスト・システム（図示せず）と通信してもよい。ストレージ・システム・マネージャ１０１２、もしくはストレージ・システム１０００の任意のその他のコンポーネント、またはその両方は、ハードウェアもしくはソフトウェアまたはその両方において実現されてもよく、かつたとえば中央処理ユニット（ＣＰＵ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）などの、当該技術分野において公知のタイプのコマンドを実行するためのプロセッサ（図示せず）を使用してもよい。もちろん、本記載を読んだ当業者に明らかになるとおり、任意の配置のストレージ・システムが用いられてもよい。

さらに他の実施形態において、ストレージ・システム１０００は任意の数のデータ・ストレージ層を含んでもよく、かつ各ストレージ層内に同じかまたは異なる記憶メモリ媒体を含んでもよい。たとえば、各データ・ストレージ層は同じタイプの記憶メモリ媒体、たとえばＨＤＤ、ＳＳＤ、シーケンシャル・アクセス媒体（テープ・ドライブのテープ、光ディスク・ドライブの光ディスクなど）、直接アクセス媒体（ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭなど）、または媒体記憶タイプの任意の組み合わせなどを含んでもよい。こうした構成の１つにおいて、より高いストレージ層１００２は、より高い性能のストレージ環境においてデータを記憶するために過半数のＳＳＤ記憶媒体を含んでもよく、より低いストレージ層１００６および付加的なストレージ層１０１６を含む残りのストレージ層は、より低い性能のストレージ環境においてデータを記憶するためにＳＳＤ、ＨＤＤ、テープ・ドライブなどの任意の組み合わせを含んでもよい。このやり方で、より頻繁にアクセスされるデータ、より高い優先順位を有するデータ、より迅速にアクセスする必要があるデータなどがより高いストレージ層１００２に記憶されてもよく、一方でこれらの属性の１つを有さないデータは、より低いストレージ層１００６を含む付加的なストレージ層１０１６に記憶されてもよい。もちろん、当業者は本記載を読んで、本明細書において提供される実施形態に従って異なるストレージ・スキームにおいて実施するための記憶媒体タイプの多くのその他の組み合わせを考案してもよい。

いくつかの実施形態によると、ストレージ・システム（たとえば１０００など）は、データ・セットを開くための要求を受信するように構成されたロジックと、要求されたデータ・セットの複数の関連部分が層状のデータ・ストレージ・システム１０００のより低いストレージ層１００６に記憶されているかどうかを判定するように構成されたロジックと、要求されたデータ・セットの各関連部分を層状のデータ・ストレージ・システム１０００のより高いストレージ層１００２に移動させるように構成されたロジックと、それらの関連部分から層状のデータ・ストレージ・システム１０００のより高いストレージ層１００２において要求されたデータ・セットをアセンブルするように構成されたロジックとを含んでもよい。

もちろん、さまざまな実施形態に従って、このロジックは任意のデバイスもしくはシステムまたはその両方における方法として実現されてもよいし、コンピュータ・プログラム製品として実現されてもよい。

前述のシステムもしくは方法またはその両方のさまざまな特徴は、任意のやり方で組み合わされて、上記に提供された説明から複数の組み合わせを作成してもよいことが明らかになるだろう。

本発明のさまざまな実施形態の説明は、例示の目的のために提供されたものであり、開示された実施形態に対して網羅的または限定的になることは意図されていない。記載される実施形態の範囲から逸脱することなく、当業者には多くの修正および変更が明らかになるだろう。本明細書において用いられる用語は、実施形態の原理、市場に見出される技術に対する実際の適用または技術的改善点を最もよく説明するか、または他の当業者が本明細書に開示される実施形態を理解できるようにするために選択されたものである。

Claims (20)

1. ストレージ・システムにおけるブロック・プール・サイズを適合させるためのコンピュータ実施方法であって、
   第１の即時使用可能な（ＲＴＵ）キューに含まれるブロックの数が前記第１のＲＴＵキューの第１閾値より高い第１の範囲内であるかどうかを判定することと、
   前記第１のＲＴＵキューに含まれる前記ブロックの数が前記第１のＲＴＵキューの前記第１の範囲内であると判定したことに応答して、第２のＲＴＵキューに含まれるブロックの数が前記第２のＲＴＵキューの第２閾値より高い第２の範囲内であるかどうかを判定することと、
   前記第２のＲＴＵキューに含まれる前記ブロックの数が前記第２のＲＴＵキューの前記第２の範囲内にないと判定したことに応答して、前記第１のＲＴＵキューに対応する第１のプールの前記ブロックの１つからの有効データを再配置することと、
   前記第１のプールの前記ブロックを消去することと、
   前記第１のプールからの前記ブロックを第２のプールに対応する前記第２のＲＴＵキューに移動することと
   を含み、
   前記第１のプールの前記ブロックは単一レベル・セル（ＳＬＣ）モードで構成され、
   前記第２のプールの前記ブロックはセル当り複数ビット・モードで構成される、
   コンピュータ実施方法。
2. 前記第１のプールからの前記ブロックを前記第２のプールに対応する前記第２のＲＴＵキューに移動することは、
   前記ブロックをＳＬＣモードからセル当り複数ビット・モードに再構成することと、
   前記再構成されたブロックを、自身の読取り閾値電圧シフト値の再較正のためにマークすることと
   を含む、請求項１に記載のコンピュータ実施方法。
3. 前記ストレージ・システムが経験している現在の入力／出力（Ｉ／Ｏ）ワークロードが第３閾値より低い第３の範囲内であるかどうかを判定することと、
   前記ストレージ・システムが経験している前記現在のＩ／Ｏワークロードが前記第３の範囲内にないと判定したことに応答して、前記第１のプールからの前記ブロックを前記第２のプールに対応する前記第２のＲＴＵキューに移動することと
   を含む、請求項１に記載のコンピュータ実施方法。
4. セル当り複数ビット・モードで構成された前記第２のプールの前記ブロックは、クワッド・レベル・セル（ＱＬＣ）モードで構成される、請求項１に記載のコンピュータ実施方法。
5. 前記第１のＲＴＵキューに含まれる前記ブロックの数が前記第１の範囲内にないと判定したことに応答して、前記第１のプールの前記ブロックの１つを選択することと、
   前記選択されたブロックからの有効データを再配置することと、
   前記選択されたブロックを消去することと、
   前記選択されたブロックを前記第１のプールに対応する前記第１のＲＴＵキューに配置することと
   を含む、請求項１に記載のコンピュータ実施方法。
6. 前記選択されたブロックを前記第１のプールに対応する前記第１のＲＴＵキューに配置することは、
   前記選択されたブロックを自身の読取り閾値電圧シフト値の再較正のためにマークすることを含む、請求項５に記載のコンピュータ実施方法。
7. 前記第２のＲＴＵキューに含まれるブロックの数が前記第２のＲＴＵキューの第１閾値より高い第１の範囲内であるかどうかを判定することと、
   前記第２のＲＴＵキューに含まれる前記ブロックの数が前記第２のＲＴＵキューの前記第１の範囲内であると判定したことに応答して、前記第１のＲＴＵキューに含まれるブロックの数が前記第１のＲＴＵキューの第２閾値より高い第２の範囲内であるかどうかを判定することと、
   前記第１のＲＴＵキューに含まれる前記ブロックの数が前記第１のＲＴＵキューの前記第２の範囲内にないと判定したことに応答して、前記第２のプールの前記ブロックの１つからの有効データを再配置することと、
   前記第２のプールの前記ブロックを消去することと、
   前記第２のプールからの前記ブロックを前記第１のプールに対応する前記第１のＲＴＵキューに移動することと
   を含む、請求項１に記載のコンピュータ実施方法。
8. 前記第２のプールからの前記ブロックを前記第１のプールに対応する前記第１のＲＴＵキューに移動することは、
   前記ブロックをセル当り複数ビット・モードからＳＬＣモードに再構成することと、
   前記再構成されたブロックを、自身の閾値電圧シフト値の再較正のためにマークすることと
   を含む、請求項７に記載のコンピュータ実施方法。
9. 実行されるプログラム命令を有するコンピュータ可読記憶媒体であって、前記プログラム命令はプロセッサによって可読もしくは実行可能またはその両方であり、前記プロセッサに
   前記プロセッサによって、第１の即時使用可能な（ＲＴＵ）キューに含まれるブロックの数が前記第１のＲＴＵキューの第１閾値より高い第１の範囲内であるかどうかを判定することと、
   前記第１のＲＴＵキューに含まれる前記ブロックの数が前記第１のＲＴＵキューの前記第１の範囲内であると判定したことに応答して、前記プロセッサによって、第２のＲＴＵキューに含まれるブロックの数が前記第２のＲＴＵキューの第２閾値より高い第２の範囲内であるかどうかを判定することと、
   前記第２のＲＴＵキューに含まれる前記ブロックの数が前記第２のＲＴＵキューの前記第２の範囲内にないと判定したことに応答して、前記プロセッサによって、前記第１のＲＴＵキューに対応する第１のプールの前記ブロックの１つからの有効データを再配置することと、
   前記プロセッサによって、前記第１のプールの前記ブロックを消去することと、
   前記プロセッサによって、前記第１のプールからの前記ブロックを第２のプールに対応する前記第２のＲＴＵキューに移動することと
   を実行させ、
   前記第１のプールの前記ブロックは単一レベル・セル（ＳＬＣ）モードで構成され、
   前記第２のプールの前記ブロックはセル当り複数ビット・モードで構成される、
   コンピュータ可読記憶媒体。
10. 前記第１のプールからの前記ブロックを前記第２のプールに対応する前記第２のＲＴＵキューに移動することは、
    前記ブロックをＳＬＣモードからセル当り複数ビット・モードに再構成することと、
    前記再構成されたブロックを、自身の閾値電圧シフト値の再較正のためにマークすることと
    を含む、請求項９に記載のコンピュータ可読記憶媒体。
11. 前記プログラム命令は前記プロセッサによって可読もしくは実行可能またはその両方であり、前記プロセッサに
    前記プロセッサによって、ストレージ・システムが経験している現在の入力／出力（Ｉ／Ｏ）ワークロードが第３閾値より低い第３の範囲内であるかどうかを判定することと、
    前記ストレージ・システムが経験している前記現在のＩ／Ｏワークロードが前記第３の範囲内にないと判定したことに応答して、前記プロセッサによって、前記第１のプールからの前記ブロックを前記第２のプールに対応する前記第２のＲＴＵキューに移動することと
    を実行させる、請求項９に記載のコンピュータ可読記憶媒体。
12. セル当り複数ビット・モードで構成された前記第２のプールの前記ブロックは、クワッド・レベル・セル（ＱＬＣ）モードで構成される、請求項９に記載のコンピュータ可読記憶媒体。
13. 前記プログラム命令は前記プロセッサによって可読もしくは実行可能またはその両方であり、前記プロセッサに
    前記第１のＲＴＵキューに含まれる前記ブロックの数が前記第１のＲＴＵキューの前記第１の範囲内にないと判定したことに応答して、前記プロセッサによって、前記第１のプールの前記ブロックの１つを選択することと、
    前記プロセッサによって、前記選択されたブロックからの有効データを再配置することと、
    前記プロセッサによって、前記選択されたブロックを消去することと、
    前記プロセッサによって、前記選択されたブロックを前記第１のプールに対応する前記第１のＲＴＵキューに配置することと
    を実行させる、請求項９に記載のコンピュータ可読記憶媒体。
14. 前記選択されたブロックを前記第１のプールに対応する前記第１のＲＴＵキューに配置することは、
    再構成された選択されたブロックを、自身の閾値電圧シフト値の再較正のためにマークすることを含む、請求項１３に記載のコンピュータ可読記憶媒体。
15. 前記プログラム命令は前記プロセッサによって可読もしくは実行可能またはその両方であり、前記プロセッサに
    前記プロセッサによって、前記第２のＲＴＵキューに含まれるブロックの数が前記第２のＲＴＵキューの第１閾値より高い第１の範囲内であるかどうかを判定することと、
    前記第２のＲＴＵキューに含まれる前記ブロックの数が前記第２のＲＴＵキューの前記第１の範囲内であると判定したことに応答して、前記プロセッサによって、前記第１のＲＴＵキューに含まれるブロックの数が前記第１のＲＴＵキューの第２閾値より高い第２の範囲内であるかどうかを判定することと、
    前記第１のＲＴＵキューに含まれる前記ブロックの数が前記第１のＲＴＵキューの前記第２の範囲内にないと判定したことに応答して、前記プロセッサによって、前記第２のプールの前記ブロックの１つからの有効データを再配置することと、
    前記プロセッサによって、前記第２のプールの前記ブロックを消去することと、
    前記プロセッサによって、前記第２のプールからの前記ブロックを前記第１のプールに対応する前記第１のＲＴＵキューに移動することと
    を実行させる、請求項９に記載のコンピュータ可読記憶媒体。
16. 前記第２のプールからの前記ブロックを前記第１のプールに対応する前記第１のＲＴＵキューに移動することは、
    前記プロセッサによって、前記ブロックをセル当り複数ビット・モードからＳＬＣモードに再構成することと、
    前記プロセッサによって、前記再構成されたブロックを、自身の閾値電圧シフト値の再較正のためにマークすることと
    を含む、請求項１５に記載のコンピュータ可読記憶媒体。
17. データを記憶するように構成された複数の不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ）ブロックと、
    プロセッサと、前記プロセッサに統合されるか、もしくは前記プロセッサによって実行可能であるか、またはその両方であるロジックと
    を含むシステムであって、前記ロジックは、
    前記プロセッサによって、第１の即時使用可能な（ＲＴＵ）キューに含まれるブロックの数が前記第１のＲＴＵキューの第１閾値より高い第１の範囲内であるかどうかを判定することと、
    前記第１のＲＴＵキューに含まれる前記ブロックの数が前記第１のＲＴＵキューの前記第１の範囲内であると判定したことに応答して、前記プロセッサによって、第２のＲＴＵキューに含まれるブロックの数が前記第２のＲＴＵキューの第２閾値より高い第２の範囲内であるかどうかを判定することと、
    前記第２のＲＴＵキューに含まれる前記ブロックの数が前記第２のＲＴＵキューの前記第２の範囲内にないと判定したことに応答して、前記プロセッサによって、前記第１のＲＴＵキューに対応する第１のプールの前記ブロックの１つからの有効データを再配置することと、
    前記プロセッサによって、前記第１のプールの前記ブロックを消去することと、
    前記プロセッサによって、前記第１のプールからの前記ブロックを第２のプールに対応する前記第２のＲＴＵキューに移動することと
    を行うように構成され、
    前記第１のプールの前記ブロックは単一レベル・セル（ＳＬＣ）モードで構成され、
    前記第２のプールの前記ブロックはセル当り複数ビット・モードで構成される、
    システム。
18. 前記第１のプールからの前記ブロックを前記第２のプールに対応する前記第２のＲＴＵキューに移動することは、
    前記ブロックをＳＬＣモードからセル当り複数ビット・モードに再構成することと、
    前記再構成されたブロックを、前記再構成されたブロックに対する閾値電圧シフト値の再較正のためにマークすることと
    を含む、請求項１７に記載のシステム。
19. 前記ロジックは、
    前記プロセッサによって、ストレージ・システムが経験している現在の入力／出力（Ｉ／Ｏ）ワークロードが第３閾値より低い第３の範囲内であるかどうかを判定することと、
    前記ストレージ・システムが経験している前記現在のＩ／Ｏワークロードが前記第３の範囲内にないと判定したことに応答して、前記プロセッサによって、前記第１のプールからの前記ブロックを前記第２のプールに対応する前記第２のＲＴＵキューに移動することと
    を行うように構成される、請求項１７に記載のシステム。
20. 前記ロジックは、
    前記プロセッサによって、前記第２のＲＴＵキューに含まれるブロックの数が前記第２のＲＴＵキューの第１閾値より高い第１の範囲内であるかどうかを判定することと、
    前記第２のＲＴＵキューに含まれる前記ブロックの数が前記第２のＲＴＵキューの前記第１の範囲内であると判定したことに応答して、前記プロセッサによって、前記第１のＲＴＵキューに含まれるブロックの数が前記第１のＲＴＵキューの第２閾値より高い第２の範囲内であるかどうかを判定することと、
    前記第１のＲＴＵキューに含まれる前記ブロックの数が前記第１のＲＴＵキューの前記第２の範囲内にないと判定したことに応答して、前記プロセッサによって、前記第２のプールの前記ブロックの１つからの有効データを再配置することと、
    前記プロセッサによって、前記第２のプールの前記ブロックを消去することと、
    前記プロセッサによって、前記第２のプールからの前記ブロックを前記第１のプールに対応する前記第１のＲＴＵキューに移動することと
    を行うように構成される、請求項１７に記載のシステム。

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