JP2023181011A - 積層セラミックコンデンサ - Google Patents

Abstract

【課題】 クラックの発生を低減しつつ、静電容量の低下を低減できる積層セラミックコンデンサを提供する。【解決手段】 積層セラミックコンデンサ１は、複数の誘電体層４と複数の内部電極層５とが交互に積層されてなる積層体２１を含む。複数の内部電極層５は、部分薄肉内部電極層５１を含む。部分薄肉内部電極層５１は、厚肉部５１ａと、少なくとも１つの薄肉部５１ｂとを有する。薄肉部５１ｂは、厚肉部５１ａよりも、複数の誘電体層４と複数の内部電極層５との積層方向における厚みが薄く、隣接する２つの誘電体層４のうちの少なくとも一方との間に空隙１０を有する。【選択図】 図３

Description

本開示は、積層セラミックコンデンサに関する。

積層セラミックコンデンサは、誘電体層と内部電極層とが交互に積層されてなる積層体を含む。積層体は、誘電体層となるセラミックグリーンシートと、内部電極層となる導電性ペースト層とが交互に複数積層されてなる積層体前駆体を焼成することによって作製される。積層セラミックコンデンサでは、焼成工程における降温過程等において、誘電体層と内部電極層との収縮挙動の差に起因して、積層体にクラックが発生することがある。

特許文献１は、内部電極層に多数の貫通孔を形成することにより、クラックの発生を抑制する積層セラミックコンデンサを開示している。

特開２００７－３３５７２６号公報

従来の積層セラミックコンデンサは、内部電極層が多数の貫通孔を有することから、静電容量の取得に寄与する内部電極層の有効面積が減少し、静電容量が低下することがあった。

本開示の積層セラミックコンデンサは、複数の誘電体層と複数の内部電極層とが交互に積層されてなる積層体を含む。前記複数の内部電極層は、部分薄肉内部電極層を含む。前記部分薄肉内部電極層は、厚肉部と、少なくとも１つの薄肉部とを有する。前記薄肉部は、前記厚肉部よりも、前記複数の誘電体層と前記複数の内部電極層との積層方向における厚みが薄く、隣接する２つの誘電体層のうちの少なくとも一方との間に空隙を有する。

本開示の積層セラミックコンデンサは、クラックの発生を低減しつつ、静電容量の低下を低減することができる。

本実施形態の積層セラミックコンデンサを示す斜視図である。 図１の積層セラミックコンデンサの素体を示す斜視図である。 図１のＩＩＩ－ＩＩＩ線で切断した断面図である。 図３のＩＶ部を拡大して示す拡大断面図である。 薄肉部の個数比と容量値との関係を示すグラフである。

以下、図面を参照しつつ、本開示の積層セラミックコンデンサの実施形態について説明する。以下の説明で用いられる図は模式的なものであり、図面上の寸法比率等は現実のものとは必ずしも一致していない。各図に示された構成要素の数（例えば、誘電体層および内部電極層の層数）は、互いに整合していないことがある。本明細書では、一部の図面において、便宜的に、直交座標系ＸＹＺを定義する。Ｘ軸方向は、第１方向または長さ方向とも称される。Ｙ軸方向は、第２方向または幅方向とも称される。Ｚ軸方向は、第３方向、高さ方向、または積層方向とも称される。

図１は、本実施形態の積層セラミックコンデンサを示す斜視図であり、図２は、図１の積層セラミックコンデンサの素体を示す斜視図であり、図３は、図１のＩＩＩ－ＩＩＩ線で切断した断面図であり、図４は、図３のＩＶ部を拡大して示す拡大断面図であり、図５は、薄肉部の個数比と容量値との関係を示すグラフである。

本実施形態の積層セラミックコンデンサ１は、例えば図１～３に示すように、積層体２１を含んでいる。積層体２１は、略直方体状の形状を有している。積層体２１は、第３方向に互いに対向する第１面７ａおよび第２面７ｂ、第１方向に互いに対向する第１端面８ａおよび第２端面８ｂ、ならびに、第２方向に互いに対向する第１側面９ａおよび第２側面９ｂを有している。第１面７ａおよび第２面７ｂは、第３方向に垂直であってもよい。第１端面８ａおよび第２端面８ｂは、第１方向に垂直であってもよい。第１側面９ａおよび第２側面９ｂは、第２方向に垂直であってもよい。以下では、第１面７ａおよび第２面７ｂを、主面７ａ，７ｂと総称することがあり、第１端面８ａおよび第２端面８ｂを、端面８ａ，８ｂと総称することがあり、第１側面９ａおよび第２側面９ｂを、側面９ａ，９ｂと総称することがある。

積層体２１は、複数の誘電体層４と複数の内部電極層５とが第３方向（積層方向）に交互に積層されて構成される。

誘電体層４は、絶縁性を有する材料で構成されている。誘電体層４は、例えばＢａＴｉＯ_３（チタン酸バリウム）、ＣａＴｉＯ_３（チタン酸カルシウム）、ＳｒＴｉＯ_３（チタン酸ストロンチウム）、またはＢａＺｒＯ_３（ジルコン酸バリウム）等を主成分とするセラミック材料で構成されていてもよい。なお、本明細書において、「主成分」とは、着目する材料または部材等において最も構成比率の高い成分のことを言う。構成比率は、含有濃度（ｍｏｌ％）であってよい。誘電体層４は、第３方向において、例えば、０．１μｍ～１．０μｍ程度の厚みを有していてもよく、０．４μｍ～０．５μｍ程度の厚みを有していてもよい。

内部電極層５は、導電性を有する材料で構成されている。内部電極層５は、例えばＮｉ（ニッケル）、Ｐｄ（パラジウム）、Ａｇ（銀）、またはＣｕ（銅）等を主成分とする金属材料で構成されていてもよい。内部電極層５は、第３方向において、例えば、０．１μｍ～１．０μｍ程度の厚みを有していてもよく、０．４μｍ～０．５μｍ程度の厚みを有していてもよい。

内部電極層５は、第１側面９ａおよび第２側面９ｂに露出している。また、内部電極層５は、極性別に第１端面８ａまたは第２端面８ｂに露出している。

積層セラミックコンデンサ１は、例えば図２に示すように、保護層６を含んでいる。保護層６は、積層体２１の第１側面９ａおよび第２側面９ｂに位置している。保護層６は、側面９ａ，９ｂに露出した極性の異なる内部電極層５同士を電気的に絶縁している。また、保護層６は、側面９ａ，９ｂに露出した内部電極層５の端部を機械的に保護している。側面９ａ，９ｂに保護層６が配設された積層体２１は、素体２とも称される。

保護層６は、絶縁性を有する材料で構成されている。保護層６は、例えばＢａＴｉＯ_３（チタン酸バリウム）、ＣａＴｉＯ_３（チタン酸カルシウム）、ＳｒＴｉＯ_３（チタン酸ストロンチウム）、またはＢａＺｒＯ_３（ジルコン酸バリウム）等を主成分とするセラミック材料で構成されていてもよい。保護層６は、誘電体層４を構成するセラミック材料と同じセラミック材料で構成されていてもよい。保護層６は、第２方向において、例えば５μｍ～３０μｍ程度の厚みを有していてもよい。

積層セラミックコンデンサ１は、例えば図１，２に示すように、外部電極３を含んでいる。外部電極３は、外部基板または外部装置との電気的接続のために用いられる。

外部電極３は、第１外部電極３１と第２外部電極３２とで構成される。第１外部電極３１は、積層体２１の第１端面８ａに位置している。第１外部電極３１は、第１端面８ａに露出した内部電極層５と電気的に接続されている。第２外部電極３２は、積層体２１の第２端面８ｂに位置している。第２外部電極３２は、第２端面８ｂに露出した内部電極層５と電気的に接続されている。第１外部電極３１および第２外部電極３２は、例えば図１，２に示すように、主面７ａ，７ｂに位置していてもよい。また、第１外部電極３１および第２外部電極３２は、例えば図１に示すように、側面９ａ，９ｂ上に位置し、保護層６を覆っていてもよい。

第１外部電極３１および第２外部電極３２は、単一の導電層で構成されていてもよく、複数の導電層で構成されていてもよい。本実施形態では、例えば図３に示すように、第１外部電極３１および第２外部電極３２が、下地層３ａおよび外層３ｂで構成されている。

下地層３ａは、積層体２１に接しており、端面８ａ，８ｂに露出した内部電極層５と接続されている。下地層３ａは、例えば、めっき法、スパッタリング法、蒸着法等の薄膜形成技術、またはスクリーン印刷法、グラビア印刷法等の厚膜形成技術を用いて形成されていてもよい。下地層３ａは、金属材料から構成されている。下地層３ａに用いられる金属材料は、例えばＮｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕ等の金属またはこれらの金属から成る合金であってもよい。

外層３ｂは、下地層３ａを覆っている。外層３ｂは、例えば無電解めっき法、電解めっき法等の薄膜形成技術を用いて形成されていてもよい。外層３ｂは、金属材料から構成されている。外層３ｂに用いられる金属材料は、例えばＮｉ、Ｓｎ、Ｃｕ、Ａｕ等の金属またはこれらの金属から成る合金であってもよい。外層３ｂは、単一のめっき層で構成されていてもよく、複数のめっき層で構成されていてもよい。

複数の内部電極層５は、例えば図２に示すように、部分薄肉内部電極層（以下、部分薄肉層ともいう）５１を含んでいる。部分薄肉層５１は、厚肉部５１ａと、少なくとも１つの薄肉部５１ｂとを有している。薄肉部５１ｂは、厚肉部５１ａよりも、積層方向における厚みが薄い。薄肉部５１ｂは、積層方向において隣接する２つの誘電体層４のうちの少なくとも一方との間に空隙１０を有している。

薄肉部５１ｂは、厚肉部５１ａと電気的に接続されていてもよい。言い換えると、薄肉部５１ｂは、厚肉部５１ａを介して、外部電極３と電気的に接続されていてもよい。この場合、薄肉部５１ｂは、静電容量の取得に寄与することができる。

積層セラミックコンデンサ１は、誘電体層４と内部電極層５との間に空隙１０が存在することから、焼成工程における降温過程等において、誘電体層４と内部電極層５との熱膨張係数およびヤング率の差（すなわち、収縮挙動の差）に起因した内部応力を緩和することができ、その結果、クラックの発生を低減できる。また、積層セラミックコンデンサ１は、薄肉部５１ｂが静電容量の取得に寄与し得ることから、内部電極層５が部分薄肉層５１を有さない積層セラミックコンデンサと比べて、静電容量の低下を低減できる。

積層セラミックコンデンサ１は、複数の内部電極層５のそれぞれが、厚肉部５１ａと少なくとも１つの薄肉部５１ｂとを有する構成であってもよい。この場合、静電容量の低下を低減しつつ、クラックの発生を効果的に低減できる。

内部電極層５は、例えば図３，４に示すように、貫通孔１１を有していてもよい。貫通孔１１は、内部電極層５を厚み方向（すなわち、積層方向）に貫通している。貫通孔１１は、空隙１０と非連通であり、薄肉部５１ｂは、貫通孔１１の内部に位置していない。積層セラミックコンデンサ１は、内部電極層５が貫通孔１１を有することによって、クラックの発生を効果的に低減できる。

薄肉部５１ｂは、厚肉部５１ａと接続されていてもよい。この場合、薄肉部５１ｂが静電容量の取得に寄与するため、静電容量の低下を効果的に低減できる。なお、図３，４に示す断面図では、第１方向において、厚肉部５１ａと接続されていない薄肉部５１ｂが示されているが、そのような薄肉部５１ｂは、第２方向において、厚肉部５１ａと接続されている。

薄肉部５１ｂは、例えば図４に示すように、積層方向に沿った断面を見たときに、積層方向に垂直な方向の長さが積層方向の厚みよりも長い形状であってもよい。この場合、薄肉部５１ｂが積層方向に垂直な方向の長さよりも積層方向の長さが長い形状である場合と比べて、薄肉部５１ｂが比較的大きい平面視面積を有する。これにより、薄肉部５１ｂの静電容量への寄与が大きくなるため、静電容量の低下を効果的に低減できる。ここで、「平面視面積」とは、積層方向に沿って見たときの面積を指す。薄肉部５１ｂは、積層方向に沿った断面を見たときに、例えば楕円状、矩形状、長円状等の形状を有していてもよく、その他の形状を有していてもよい。

薄肉部５１ｂは、積層方向に沿った断面を見たときに、積層方向の厚みＡに対する積層方向に垂直な方向の長さＢの比Ｂ／Ａ（以下、アスペクト比ともいう）が、１．５以上５．０以下であってもよい。アスペクト比が１．５未満である場合、空隙１０の応力緩和効果が小さくなるため、クラック不良率が大きくなる。また、アスペクト比が５．０を超える場合、薄肉部５１ｂの静電容量への寄与が小さくなるため、静電容量の低下を低減する効果が小さくなる。アスペクト比が１．５以上５．０以下であることで、クラックの発生を効果的に低減しつつ、静電容量の低下を低減できる。

薄肉部５１ｂは、薄肉部５１ｂの積層方向の厚みの、厚肉部５１ａの積層方向の厚みに対する比（以下、厚み比ともいう）が２０％以上７０％以下であってもよい。薄肉部５１ｂの厚み比が７０％を超える場合、空隙１０の応力緩和効果が小さくなるため、クラック不良率が大きくなる。また、薄肉部５１ｂの厚み比が２０％未満である場合、薄肉部５１ｂの静電容量への寄与が小さくなるため、静電容量の低下を低減する効果が小さくなる。薄肉部５１ｂの厚み比が２０％以上７０％以下であることで、クラックの発生を効果的に低減しつつ、静電容量の低下を低減できる。

複数の内部電極層５は、少なくとも１つの部分薄肉層５１を有し、少なくとも１つの部分薄肉層５１は、合計で、Ｍ（Ｍは自然数）個の薄肉部５１ｂを有していてもよい。また、複数の内部電極層５は、合計で、Ｎ（Ｎは自然数）個の貫通孔１１を有していてもよい。積層セラミックコンデンサ１は、Ｍ／（Ｍ＋Ｎ）で表される個数比が０．３以上であってもよい。個数比は、複数の内部電極層５が有する空隙１０および貫通孔１１の総数に対する空隙１０の数（すなわち、薄肉部５１ｂの数）の割合であるともいえる。個数比Ｍ／（Ｍ＋Ｎ）が０．３未満である場合、薄肉部５１ｂの割合が小さいため、クラックの発生は低減できるが、静電容量が低下しやすくなる。個数比Ｍ／（Ｍ＋Ｎ）が０．３以上であることで、クラックの発生を効果的に低減しつつ、静電容量の低下を低減できる。

次に、積層セラミックコンデンサ１の製造方法の一例について説明する。

先ず、ＢａＴｉＯ_３を主成分とする誘電体粉末に、有機ビヒクル（有機バインダを溶媒に溶解させて調製したもの）を加えて、誘電体層４用ペーストを調製する。また、Ｎｉを主成分とする金属粉末に有機ビヒクルを加えて、内部電極層５用ペーストを調製する。

次に、誘電体層４用ペーストおよび内部電極層５用ペーストを用いて、積層体２１となる積層体前駆体を作製する。積層体前駆体は、例えばシート法または印刷法を用いて作製することができる。シート法では、先ず、誘電体層４用ペーストを用いて、セラミックグリーンシートを形成する。次に、内部電極層５用ペーストを用いて、セラミックグリーンシートの表面に電極パターンが印刷されたパターンシートを形成する。その後、パターンシートを複数積層し、所定形状に切断することによって、積層体前駆体を作製することができる。印刷法では、誘電体層４用ペーストおよび内部電極層５用ペーストを基板上に交互に印刷し、所定形状に切断した後、基板から剥離することによって、積層体前駆体を作製することができる。

積層体前駆体を作製した後、積層体前駆体の側面に保護層６となる誘電体層を形成することによって、素体となる素体前駆体を作製する。保護層６は、積層体前駆体の側面にセラミックグリーンシートを貼付することによって形成してもよく、積層体前駆体の側面に誘電体層４用ペーストを塗布することによって形成してもよい。

続いて、素体前駆体に脱脂処理を行う。積層セラミックコンデンサ１の製造方法では、脱脂処理として、一次脱脂処理および二次脱脂処理を行う。一次脱脂処理は、大気中で２４０℃程度の温度で行い、素体前駆体に含まれる溶剤および可塑剤を除去する。二次脱脂処理は、一次脱脂処理の後に行われる。二次脱脂処理は、窒素雰囲気中で７００℃～１０５０℃程度の温度で行い、素体前駆体に含まれるバインダを熱分解および燃焼によって除去する。二次脱脂処理を行うことによって、内部電極層５に含まれるバインダを適度に除去することができ、素体前駆体の焼成後に薄肉部５１ｂを有する部分薄肉層５１を形成することができる。

脱脂処理を行った後、素体前駆体を所定の雰囲気および所定の温度条件で焼成し、素体を作製する。続いて、素体の角およびバリを除去するために、素体を研磨粉、研磨メディア等が入ったポットの中に入れて回転させて研磨する。研磨した素体に外部電極３を形成することによって、積層セラミックコンデンサ１を製造することができる。

次に、積層セラミックコンデンサ１の実施例について説明する。実施例として、上述の製造方法を用いて、表１の試料Ｎｏ．２～試料Ｎｏ．８の積層セラミックコンデンサ、および、表２の試料Ｎｏ．９～試料Ｎｏ．１２の積層セラミックコンデンサを作製した。また、比較例として、表１の試料Ｎｏ．１の積層セラミックコンデンサを作製した。試料Ｎｏ．２～Ｎｏ．８の積層セラミックコンデンサは、二次脱脂の温度がそれぞれ異なっている。試料Ｎｏ．９～試料Ｎｏ．１２の積層セラミックコンデンサは、内部電極層５用ペーストに用いたＮｉ粉末の平均粒径がそれぞれ異なっている。試料Ｎｏ．１は、素体前駆体に二次脱脂を行っていない試料である。

試料Ｎｏ．１～Ｎｏ．８の積層セラミックコンデンサについて、静電容量値（以下、単に、容量値ともいう）を測定するとともに、試料の断面を観察して、薄肉部の有無、薄肉部のアスペクト比、薄肉部の厚み比、およびクラック不良率を測定した。断面の観察では、研磨機を用いて、積層体２１の中央部まで研磨し、研磨面の中央領域を観察した。具体的には、電子顕微鏡を用いて、研磨面の反射電子像の１０μｍ四方の範囲を１００００倍の倍率で撮影し、撮影像に基づいて、薄肉部の有無、薄肉部のアスペクト比、薄肉部の厚み比、およびクラック不良率を測定した。クラック不良率は、所定個数（例えば１００個）の積層セラミックコンデンサのうち、クラックが発生した積層セラミックコンデンサの個数の割合を指す。

試料Ｎｏ．１は、素体前駆体に一次脱脂のみを行い、二次脱脂を行っていない試料である。試料Ｎｏ．１では、内部電極層に比較的多量のバインダが残存している。したがって、素体前駆体の焼成時に内部電極層が溶融しやすいため、焼成時の内部電極層に厚肉部と薄肉部とが一時的に形成されたとしても、薄肉部は厚肉部と一体化してしまい、貫通孔となってしまう。その結果、焼成後の内部電極層には、貫通孔のみが形成され、薄肉部が形成されない。試料Ｎｏ．１は、クラック不良率を効果的に低減できるが、容量値が低下しやすい。

試料Ｎｏ．２～試料Ｎｏ．５は、二次脱脂を行うことによって、複数の内部電極層５のうちの少なくとも１つを部分薄肉層５１とした試料である。試料Ｎｏ．２および試料Ｎｏ．３は、部分薄肉層５１を有するため、試料Ｎｏ．１と比べて、容量値が高くなっている。試料Ｎｏ．２および試料Ｎｏ．３は、薄肉部５１ｂのアスペクト比が比較的小さく、厚み比が比較的大きい。このため、空隙１０の応力緩和効果が貫通孔１１の応力緩和効果と比べて小さい。その結果、試料Ｎｏ．２および試料Ｎｏ．３は、試料Ｎｏ．１と比べて、クラック不良率が若干高くなっている。

試料Ｎｏ．２～試料Ｎｏ．５は、二次脱脂温度が高くなるにつれて、容量値が増加している。容量値の増加は、二次脱脂温度が高くなるにつれて、素体前駆体から除去されるバインダ量が増加し、その結果、焼成時に内部電極層５が溶融しにくくなり、薄肉部５１ｂが形成されやすくなるためである。また、二次脱脂温度が高くなるにつれて、薄肉部５１ｂのアスペクト比が増加し、厚み比が減少しており、その結果、クラック不良率が減少している。

試料Ｎｏ．４～試料Ｎｏ．６のように、薄肉部５１ｂのアスペクト比が１．５以上５．０以下であり、かつ薄肉部５１ｂの厚みが厚肉部５１ａの厚みの２０％以上７０％以下である場合、クラックの発生を効果的に低減しつつ、静電容量の低下を低減できる。

試料Ｎｏ．６～試料Ｎｏ．８のように、二次脱脂温度をさらに高くすると、薄肉部５１ｂのアスペクト比がさらに増加し、厚み比がさらに減少する。その結果、クラック不良率を効果的に低減できるが、容量値が低下し始める。試料Ｎｏ．６～試料Ｎｏ．８は、試料Ｎｏ．５と比べると、容量値が低下しているが、試料Ｎｏ．１と比べると、容量値が増加している。

試料Ｎｏ．９～試料Ｎｏ．１２の積層セラミックコンデンサについて、容量値を測定するとともに、試料の断面を観察して、個数比Ｍ／（Ｍ＋Ｎ）を測定した。個数比は、クラック不良率等の前述の測定方法と同様に、試料Ｎｏ．９～試料Ｎｏ．１２の断面を電子顕微鏡で観察することによって測定した。試料Ｎｏ．９～試料Ｎｏ．１２は、二次脱脂の温度を９００℃に設定して作製された試料である。試料Ｎｏ．９～試料Ｎｏ．１２は、内部電極層５用ペーストの調製に用いたＮｉ粉末の平均粒径がたがいに異なっている。図５は、表２の結果をグラフ化したものである。図５は、薄肉部の個数比Ｍ／（Ｍ＋Ｎ）と、積層セラミックコンデンサの容量値との関係を示している。

表２に示すように、内部電極層５用ペーストに用いるＮｉ粉末の平均粒径を小さくすることで、個数比Ｍ／（Ｍ＋Ｎ）を増加させることができ、その結果、積層セラミックコンデンサの容量値を増加させることができる。個数比Ｍ／（Ｍ＋Ｎ）は、Ｎｉ粉末の平均粒径が小さくなるにつれて増加している。個数比Ｍ／（Ｍ＋Ｎ）の増加は、Ｎｉ粉末の平均粒径が小さいと、焼成時の内部電極層５に厚肉部５１ａと薄肉部５１ｂとが形成された際、薄肉部５１ｂを構成するＮｉ粒子が移動しにくく、薄肉部５１ｂが厚肉部５１ａと一体化しにくいためである。Ｎｉ粉末の平均粒径を小さくすることで、クラック不良率を効果的に低減しつつ、容量値の低下を効果的に低減できる。

以上、本開示の実施形態について詳細に説明したが、本開示は上述の実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲内において、種々の変更、改良等が可能である。

本開示の積層セラミックコンデンサは、以下に示す（１）～（７）の態様で実施可能である。

（１）複数の誘電体層と複数の内部電極層とが交互に積層されてなる積層体を含み、
前記複数の内部電極層は、部分薄肉内部電極層を含み、
前記部分薄肉内部電極層は、厚肉部と、少なくとも１つの薄肉部とを有し、
前記薄肉部は、前記厚肉部よりも、前記複数の誘電体層と前記複数の内部電極層との積層方向における厚みが薄く、隣接する２つの誘電体層のうちの少なくとも一方との間に空隙を有する、積層セラミックコンデンサ。

（２）前記薄肉部は、前記厚肉部と電気的に接続されている、上記（１）に記載の積層セラミックコンデンサ。

（３）前記薄肉部は、前記積層方向に沿った断面を見たときに、前記積層方向に垂直な方向の長さが、前記積層方向の厚みよりも長い、上記（１）または（２）に記載の積層セラミックコンデンサ。

（４）前記薄肉部は、前記積層方向に沿った断面を見たときに、前記積層方向に垂直な方向の長さに対する前記積層方向の厚みの比が１．５以上５．０以下である、上記（１）～（３）のいずれかに記載の積層セラミックコンデンサ。

（５）前記薄肉部の前記積層方向の厚みが、前記厚肉部の前記積層方向の厚みの２０％以上７０％以下である、上記（１）～（３）のいずれかに記載の積層セラミックコンデンサ。

（６）前記薄肉部の前記積層方向の厚みが、前記厚肉部の前記積層方向の厚みの２０％以上７０％以下である、上記（４）に記載の積層セラミックコンデンサ。

（７）前記部分薄肉内部電極層は、Ｍ（Ｍは自然数）個の前記薄肉部を有し、
前記複数の内部電極層は、各内部電極層を前記積層方向に貫通するＮ（Ｎは自然数）個の貫通孔であって、前記空隙と連通しないＮ個の貫通孔を有し、
Ｍ／（Ｍ＋Ｎ）で表される個数比が０．３以上である、上記構成（６）に記載の積層セラミックコンデンサ。

１ 積層セラミックコンデンサ
２ 素体
２１ 積層体
３ 外部電極
３ａ 下地層
３ｂ 外層
３１ 第１外部電極
３２ 第２外部電極
４ 誘電体層
５ 内部電極層
５１ 部分薄肉内部電極層（部分薄肉層）
５１ａ 厚肉部
５１ｂ 薄肉部
６ 保護層
７ａ 第１面
７ｂ 第２面
８ａ 第１端面
８ｂ 第２端面
９ａ 第１側面
９ｂ 第２側面
１０ 空隙
１１ 貫通孔

Claims (7)

1. 複数の誘電体層と複数の内部電極層とが交互に積層されてなる積層体を含み、
   前記複数の内部電極層は、部分薄肉内部電極層を含み、
   前記部分薄肉内部電極層は、厚肉部と、少なくとも１つの薄肉部とを有し、
   前記薄肉部は、前記厚肉部よりも、前記複数の誘電体層と前記複数の内部電極層との積層方向における厚みが薄く、隣接する２つの誘電体層のうちの少なくとも一方との間に空隙を有する、積層セラミックコンデンサ。
2. 前記薄肉部は、前記厚肉部と電気的に接続されている、請求項１に記載の積層セラミックコンデンサ。
3. 前記薄肉部は、前記積層方向に沿った断面を見たときに、前記積層方向に垂直な方向の長さが、前記積層方向の厚みよりも長い、請求項１または２に記載の積層セラミックコンデンサ。
4. 前記薄肉部は、前記積層方向に沿った断面を見たときに、前記積層方向の厚みに対する前記積層方向に垂直な方向の長さの比が１．５以上５．０以下である、請求項１または２に記載の積層セラミックコンデンサ。
5. 前記薄肉部の前記積層方向の厚みが、前記厚肉部の前記積層方向の厚みの２０％以上７０％以下である、請求項１または２に記載の積層セラミックコンデンサ。
6. 前記薄肉部の前記積層方向の厚みが、前記厚肉部の前記積層方向の厚みの２０％以上７０％以下である、請求項４に記載の積層セラミックコンデンサ。
7. 前記部分薄肉内部電極層は、Ｍ（Ｍは自然数）個の前記薄肉部を有し、
   前記複数の内部電極層は、各内部電極層を前記積層方向に貫通するＮ（Ｎは自然数）個の貫通孔であって、前記空隙と連通しないＮ個の貫通孔を有し、
   Ｍ／（Ｍ＋Ｎ）で表される個数比が０．３以上である、請求項６に記載の積層セラミックコンデンサ。