JP2023174194A - 半導体装置 - Google Patents
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Abstract
【課題】小面積かつ高速動作が可能な位相補間回路を有する半導体装置を提供する。【解決手段】半導体装置は、Nビットの電流デジタルアナログ変換回路と、スイッチ回路と、容量素子と、インバーターと、制御ロジック回路と、を含む位相補間回路を有する。制御ロジック回路は、位相補間動作が終了したことをインバーターの出力結果を用いて検知して、電流デジタルアナログ変換回路をオフにする第1制御信号を出力する。また、制御ロジック回路は、位相補間動作が終了したことを前記インバーターの出力結果を用いて検知して、インバーターをオフにする第2制御信号を出力する。【選択図】図3
Description
本開示は、半導体装置に関し、特に位相補間回路を有する半導体装置に適用して有効な技術である。
半導体装置に用いられる位相同期回路(PLL:phase locked loop)として、フラクショナル分周器を有する小数逓倍型のPLL回路(フラクショナルPLL回路とも言う)が知られている。フラクショナルPLL回路は、入力されたクロック信号を小数逓倍したフラクショナルクロックを生成する機能を有する。フラクショナルPLL回路としては、例えば、特開2008-187556号公報が提案されている。
本開示者らは、フラクショナル分周器の位相補間回路について検討を行った。この位相補間回路は、公知の回路構成ではなく、本開示者らにより検討された回路構成である。この位相補間回路は、複数の電流源(N個の電流スイッチを含む電流DAC)、容量素子およびインバーターを組み合わせたアナログ回路により構成され、高精度かつ高分解能な構成とされている。
本開示者らの検討の結果、電流源を構成するMOSFETのゲートのバイアス電圧(VB)の変動によって位相補間の精度が劣化することが分かった。また、バイアス電圧(VB)の変動を抑制するために、電流源を構成するMOSFETのゲートに安定化容量(Cs)を接続する構成を検討したが、大きな安定化容量を必要とするため面積が増加すること、安定化容量(Cs)により時定数増加し高速動作が困難となることが分かった。高速動作が出来ない場合、ジッタが増加することも分かった。
本開示の課題は、小面積かつ高速動作が可能な位相補間回路を有する半導体装置を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
一実施の形態にかかる半導体装置は、Nビットの電流デジタルアナログ変換回路と、スイッチ回路と、容量素子と、インバーターと、制御ロジック回路と、を含む位相補間回路を有する。制御ロジック回路は、位相補間動作が終了したことをインバーターの出力結果を用いて検知して、電流デジタルアナログ変換回路をオフにする第1制御信号を出力する。
上記一実施の形態に係る半導体装置によれば、小面積かつ高速動作が可能な位相補間回路を有する半導体装置を提供することができる。
以下、実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
図1は、実施例に係る位相補間回路(PI)を含む位相同期回路(PLL)のブロック図である。図2は、図1の位相補間回路(PI)の動作を説明する図である。図3は、図1の位相補間回路(PI)の回路構成を示す図である。図4は、図3のインバーターの回路構成を説明する図である。図5は、図3の電流DAC(CDAC)の回路構成を説明する図である。
図1には、半導体装置ICまたは半導体チップに形成された位相同期回路(以下、PLL(phase locked loop)回路という)1が示されている。位相同期回路1の出力は、半導体装置に形成された信号処理装置や通信装置の動作時のクロック信号などに利用される。
位相同期回路1は、フラクショナル分周器FDIVを有する小数逓倍型のPLL回路(フラクショナルPLL回路とも言う)である。PLL回路1は、位相比較器(PFD:Phase Frequency Detector)、チャージポンプCP、ループフィルタ(LF)、電圧制御型発振器(VCO:Voltage Controlled Oscillator)、フラクショナル分周器FDIVを含む。フラクショナル分周器FDIVは、分周器DIVと、位相補間回路PI、PIクロック生成回路PICLKと、ΔΣ変調回路(ΔΣ)と、加算器ADDと、を含む。
PLL回路1は、入力クロックFinの位相と位相補間回路PIの出力クロックCLKout(PI)の位相とが同期するように、電圧制御型発振器VCOを制御して出力クロックFoutを生成する。ループフィルタ(LF)はpassive型、active型どちらでも使用できる。電圧制御型発振器VCOはLC型、ring型どちらでも使用できる。
フラクショナル分周器FDIVは、出力クロックFoutを入力クロックFinの位相を比較できるような周波数設定で分周する。ここでは一例として、フラクショナル分周器(ΔΣ型フラクショナルN)を用いる例を示しているが、同様の機能、すなわち、分周数を時分割で切り替え、平均的には分数で信号を分周する機能を備える分周器であれば、これ以外のものであってもよい。フラクショナル分周器は、複数の分周数を時分割で切り替えて(動的に切り替えて)、結果として分数で信号を分周する。
分周器DIVは、整数NIの分周数で出力クロックFoutを分周する。PIクロック生成回路PICLKは、分周器DIVの出力クロック信号に基づいて第1クロックCLK1、第2クロックCLK2を生成し、位相補間回路PIへ供給する。
ΔΣ変調回路(ΔΣ)は、フラクショナル分周器FDIVにおいて、切り替える分周数をより多くに分散させる。ΔΣ変調回路(ΔΣ)は、分数(少数点)部分を表すので分周数NFを受けるように構成されている。加算器ADDは、ΔΣ変調回路(ΔΣ)の出力と分周数NFとを加算して、複数ビットのデータDataを位相補間回路PIへ出力する。位相補間回路PIは、データDataに基づいて、位相補間を行って出力クロックCLKout(PI)を生成して、位相比較器PFDへ供給する。
位相比較器PFDは、原発振器(不図示)から出力された入力クロックFinとフラクショナル分周器FDIVで分周された出力クロックCLKout(PI)との位相を比較し、比較した位相差に基づきパルス幅が設定されるアップ信号及びダウン信号を出力する。
チャージポンプCPは、位相比較器PFDから出力されたアップ信号及びダウン信号に基づいてチャージポンプ出力電圧を出力する。ループフィルタLFは、チャージポンプCPの出力電圧のノイズを除去したフィルタ電圧を出力する。電圧制御型発振器VCOは、フィルタ電圧に基づいて、出力クロックFoutを生成する。
図2には、位相補間回路PIの動作の概要を示している。位相補間回路PIの入力クロックCLKin(PI)は、1周期がTpであり、1周期Tpは、この例では、6つの期間(1-6)で構成されているものとする。入力クロックCLKin(PI)は、この例では、期間1でロウレベルからハイレベルへ立ち上がり、期間4でハイレベルからロウレベルへ立ち下がる。
一方、位相補間回路PIの出力クロックCLKout(PI)は、この例では、期間2でロウレベルからハイレベルへ立ち上がり、期間5でハイレベルからロウレベルへ立ち下がり、次に、期間4でロウレベルからハイレベルへ立ち上がる。位相補間回路PIの出力クロックCLKout(PI)の1周期は、(1+1/N)Tpの様にされ、入力クロックCLKin(PI)をN分割して、小数分周(1/N)を実現する。
図3に示すように、位相補間回路PIは、Nビットの電流デジタルアナログ変換回路(以下、CDACという)と、スイッチ回路SWと、容量素子Cと、インバーターINVと、制御ロジック回路CLGとを含む。
CDACは、第1クロックCLK1、第2クロックCLK2およびNビットのデータDataを受けるように構成される。CDACは第1クロックCLK1、第2クロックCLK2およびNビットのデータDataに基づいて電圧Vcを出力するように構成されている。
スイッチ回路SWと容量素子Cとは、第1参照電位である電源電位Vddが供給される電源配線と第2参照電位である接地電位Vssが供給される接地配線との間に直列に接続されている。接地電位Vssは電源電位Vddより小さい値である(Vss<Vdd)。スイッチ回路SWと容量素子Cとの接続点に、電圧Vcが供給される。
インバーターINVは、その入力がスイッチ回路SWと容量素子Cとの接続点に接続されて電圧Vcが供給され、その出力から出力信号OUTを生成する。出力信号OUTは、出力クロックCLKout(PI)に対応する。インバーターINVは電圧Vcとしきい値電圧IVthを比較して、電圧Vcがしきい値電圧IVth以下となったことを検知した時に、出力信号OUTをロウレベルからハイレベルへ変更する比較回路と見なすことも可能である。インバーターINVは、また、入力電圧Vcの値を比較する動作モード(後述の第2制御信号Φ1がハイレベルの時)と、入力電圧Vcの値に関係なく固定された電圧レベルを出力する停止モード(後述の第2制御信号Φ1がロウレベルの時)とを有する。
制御ロジック回路CLGは、出力信号OUTをその入力に受けて、出力信号OUTの信号レベルを監視(モニタリング)または判定し、第1制御信号Φ、第2制御信号Φ1を出力する。第1制御信号ΦはCDACに供給され、第2制御信号Φ1はインバーターINVに供給される。制御ロジック回路CLGは、出力信号OUTの信号レベルが、例えば、ロウレベルからハイレベルへ反転したことに基づいて、第1制御信号Φ、第2制御信号Φ1を例えば、活性化レベルであるハイレベルから非活性化レベルであるロウレベルへ反転させる。これにより、制御信号Φを受けるCDACは、電圧Vcをホールド状態とする。また、制御信号Φ1を受けるインバーターINVは、出力信号OUTを電源電位Vddとする。つまり、制御ロジック回路CLGは、位相補間動作が終了したことインバーターINVの出力結果を用いて検知して、電流デジタルアナログ変換回路CDACをオフにする第1制御信号Φを出力し、インバーターINVをオフにする第2制御信号Φ1を出力する。
図4に示すように、インバーターINVは、Pch型MOSFETMp0、Nch型MOSFETMn0、Pch型MOSFETMp1、Nch型MOSFETMn1、を有する。Pch型MOSFETMp0のゲートとNch型MOSFETMn0のゲートとは、共通に接続され、電圧Vcを供給されるように接続されている。Pch型MOSFETMp1のゲートとNch型MOSFETMn1のゲートとは、共通に接続され、制御信号Φ1を供給されるように接続されている。Pch型MOSFETMp0のドレインソース経路とNch型MOSFETMn0のドレインソース経路とNch型MOSFETMn1のドレインソース経路とは、この順で、電源電位Vddの電源配線と接地電位Vssの接地配線との間に直列に接続されている。Pch型MOSFETMp0のドレインソース経路とNch型MOSFETMn0のドレインソース経路との接続点は、出力信号OUTを生成するように接続されている。Pch型MOSFETMp1のドレインソース経路は、電源電位VddとPch型MOSFETMp0のドレインソース経路とNch型MOSFETMn0のドレインソース経路との接続点との間に接続されている。
制御信号Φ1がハイレベルの場合(MOSFETMp1がオフ、MOSFETMn1がオン)、電圧VcがインバーターINVのしきい値電位(IVth)以上の時、MOSFETMp0がオフし、MOSFETMn0がオンするので、出力信号OUTはロウレベルとされる。また、電圧VcがインバーターINVのしきい値電位(IVth)以下の時、MOSFETMp0がオンし、MOSFETMn0がオフするので、出力信号OUTはハイレベルとされる。
制御信号Φ1がロウレベルの場合(MOSFETMp1がオン、MOSFETMn1がオフ)、出力信号OUTがハイレベル(Vddレベル)とされ、MOSFETMp0およびMOSFETMn0はオフされる。したがって、MOSFETMn0のゲートソース間電位Vgsはほぼ閾値電圧Vthとされ、MOSFETMn0のドレインソース間電位VdsはVdd以下(Vds<Vdd)とされる。これにより、MOSFETMn0のしきい値の劣化を少なくすることができる。また、制御信号Φ1がロウレベルで、出力信号OUTがハイレベル(Vddレベル)とされるので、誤動作を抑制することができる。
図5に示すように、電流DAC(CDAC)は、N個の電流スイッチ回路CSW1-CSWNを有する。N個の電流スイッチ回路CSW1-CSWNの各々の構成は、マルチプレクサMUXに入力されるデータDataのビットが異なる他は同じであるので、代表例として、電流スイッチ回路CSW1の構成を説明し、他の電流スイッチ回路CSW2-CSWNの構成の説明は省略する。
電流スイッチ回路CSW1は、マルチプレクサMUXと、Nch型MOSFETM1、Nch型MOSFETM2、インバーターIV、Nch型MOSFETMbcas、Nch型MOSFETM1を含む。
マルチプレクサMUXは、第1クロックCLK1、第2クロックCLK2、データData0および制御信号Φを受けるように構成される。制御信号Φがロウレベルとされると、マルチプレクサMUXの出力がロウレベルとされ、MOSFETM1がオフ、MOSFETM2はオンする。制御信号Φがハイレベルのとき、マルチプレクサMUXの出力は、第1クロックCLK1、第2クロックCLK2、データData0に基づいて制御されるように構成されている。
マルチプレクサMUXの出力は、MOSFETM1のゲートとインバーターIVの入力とに接続される。MOSFETM1のソースはMOSFETM2のソースに接続され、MOSFETM1のドレインはスイッチ回路SWと容量素子Cとの接続点に接続されて電圧Vcを供給するように接続されている。
MOSFETM2のドレインは電源電位Vddが供給されるように電源配線に接続され、MOSFETM2のゲートはインバーターIVの出力に接続される。
MOSFETM1とMOSFETM2の共通ソースと接地電位Vssの接地配線との間には、MOSFETMbcasのドレインソース経路とMOSFETM1のドレイソース経路とが直接に接続されている。MOSFETMbcasのゲートにはバイアス電位Vbcasが供給され、MOSFETMbにはバイアス電位Vbが供給される。
次に、図6、7を用いて、位相補間回路PIの動作概要を説明する。図6は、位相補間回路PIの動作概要を説明する図である。図7は、電圧Vcと出力信号OUTとを説明する図である。なお、図6では、電流DAC(CDAC)のN個の電流スイッチ回路CSW1-CSWNが示されており、電流スイッチ回路CSW1-CSWNのおのおのは、図5のMOSFETM1を1つのスイッチ(S)とし、MOSFETMbcasを1つの電流源(I)として記載している。
図6に示すように、位相補間回路PIの動作は、3つの状態(第1状態ST1、第2状態ST2、第3状態ST3)を有する。
第1状態ST1は、クロック待機の状態であり、容量素子Cは電源電位Vddに接続されている(図3のスイッチ回路SWがオン状態)。電流スイッチ回路CSW1-CSWNのN個のスイッチSはオフ状態である。そのため、容量素子Cの電荷は保持される。図7に示すように、第1状態ST1において、電圧Vcはハイレベル(Vddレベル)となる。
第2状態ST2は第1放電動作の状態である。第2状態ST2において、この例では、電流スイッチ回路CSW1-CSWNのN個のスイッチSの内、M個のスイッチSがオン状態であり、N-M個のスイッチSがオフ状態である。M個のスイッチSのオン状態により、容量素子Cの電荷はM個の電流I(M×I)による放電が開始される。図7に示すように、第2状態ST2は期間Tだけ続き、Mの値(オン状態のスイッチSの個数)に応じて、容量素子Cの電荷の放電時の電圧slopeが変化する。図7には、M=1の場合とM=2の場合とが描かれている。電圧差Δvは、Δv=(I・T)/Cの(式1)で表される。
第3状態ST3は第2放電動作および出力生成の状態である。第3状態ST3では、電流スイッチ回路CSW1-CSWNのN個のスイッチSすべてがオン状態となり、N個の電流I(N×I)を用いて容量素子Cの電荷を放電する。図7の第3状態ST3に示すように、この時はMの値に依らず、電圧slopeは一定である。その後、電圧VcがインバーターINVの閾値(IVth)を下回り、出力信号OUTが立上る。Mの値に応じてインバーターINVの閾値(IVth)をクロスする時間が異なる。M=1の場合の出力信号OUT(M=1)とM=2の場合の出力信号OUT(M=2)からわかるように、出力信号OUT(M=1)がロウレベルからハイレベルへ立ち上がる時間と出力信号OUT(M=2)がロウレベルからハイレベルへ立ち上がる時間との差はT/Nである。つまり、T/Nの時間分解能でタイミング制御ができるように構成されている。T/Nは、電圧差Δvと時間差Δtとによって計算される。
時間差Δtは、Δt=(Δv・C)/(N・I)の式で表されるので、電圧差Δvの(式1)を代入すると、Δt=T/Nとなる。
つぎに、図を用いて、比較例の回路構成および課題を説明する。
図8は、比較例にかかる位相補間回路(PIp)の回路図である。図9は、比較例にかかるインバーター(INVp)の回路図である。図10は、比較例にかかる電流DAC(CDACp)の回路図である。
図8に示すように、比較例にかかる位相補間回路PIpは、Nビットの電流デジタルアナログ変換回路CDACpと、スイッチ回路SWと、容量素子Cと、インバーターINVpとを有する。しかし、位相補間回路PIpには、図3に示す第1制御信号Φおよび第2制御信号Φ1を生成する制御ロジック回路CLGが設けられていない。
図9に示すように、比較例にかかるインバーターINVpは、Pch型MOSFETMp0とNch型MOSFETMn0とを有する。インバーターINVpには、図4に示す第2制御信号Φ1が供給されるPch型MOSFETMp1、Nch型MOSFETMn1が設けられていない。
図10に示すように、電流DAC(CDACp)は、N個の電流スイッチ回路CSW1-CSWNを有する。電流DAC(CDACp)のマルチプレクサMUXには、図5に示すマルチプレクサMUXに供給されていた第1制御信号Φが供給されていない。
図11は、比較例に係る位相補間回路(PIp)の等価回路を示す図である。ここで、図8では、電流DAC(CDACp)のN個の電流スイッチ回路CSW1-CSWNが示されており、電流スイッチ回路CSW1-CSWNのおのおのは、図10のMOSFETM1を1つのスイッチ(S)とし、MOSFETMbcasを1つの電流源(I)として記載している。また、拡大図として、1つの電流スイッチ回路CSWの回路構成とインバーターINVpと容量素子Cとが示されている(スイッチ回路SWは省略されている)。
図12は、図11の比較例に係る位相補間回路(PIp)の課題を説明する図である。図12には、図11の制御信号Φp、電圧(Vc、Vcm、Vcms)の変化、MOSFETMbのゲートバイアス電位VbおよびMOSFETMbの動作領域と、を示している。図13は、図11の位相補間回路(PIp)に安定化容量Csを設けた場合の等価回路を示している。
図12に示すように、A1)電圧Vcの電圧が減少し、インバーターINVpの出力信号OUTが反転した後も、電圧Vcが下がり続ける。A2)電圧Vcが下がり続けるとやがて電圧Vcmsも低下する。A3)電圧Vcmsが低下して、MOSFETMbが線形領域で動作する。MOSFETMbのゲートドレイン間容量Cgdが大きくなるので、MOSFETMbのゲートに印加されるバイアス電圧Vbが変動(ΔVb)してしまう。その結果、バイアス電圧Vbの変動(ΔVb)が次の位相補間動作の開始時までに残っており、位相補間回路(PIp)の位相補間の精度が劣化する。
このバイアス電圧Vbの変動ΔVbの課題を解決するには、安定化容量CsをMOSFETMbのゲートと接地電位Vssの接地配線との間に接続すればよい。図13は、図11の位相補間回路(PIp)に安定化容量Csを設けた場合の等価回路を示している。図14は、図13の比較例に係る位相補間回路(PIp)の動作波形を説明する図である。
図13に示すように、安定化容量CsをMOSFETMbのゲートと接地電位Vssの接地配線との間に接続することで、図14に示すように、バイアス電圧Vbの変動(ΔVbcs)の大きさを、図12のバイアス電圧Vbが変動(ΔVb)の大きさと比較して、抑えることができる。
しかしながら、安定化容量Csを設けた場合には、下記の課題も考えられる。
1)容量値の大きな安定化容量Csを必要とするため、位相補間回路の面積が増加する。
2)バイアス電圧Vbのバイアスノード(nVb)の時定数が安定化容量Csにより増加するので、位相補間回路の高速動作が困難となる。また、高速動作が困難な場合に、ジッタが増加する。
図15は、実施例に係る位相補間回路(PI)の等価回路を示す図である。図16は、図15の位相補間回路(PI)の動作波形を説明する図である。
図15に示すように、位相補間回路(PI)には、図3で説明した制御ロジック回路CLGが設けられている。制御ロジック回路CLGは、出力信号OUTをその入力に受けて、出力信号OUTの信号レベルを監視(モニタリング)または判定し、第1制御信号Φ、第2制御信号Φ1を出力する。第1制御信号ΦはCDACに供給され、第2制御信号Φ1はインバーターINVに供給される。図15には、CDACに供給される制御信号Φが描かれており、制御信号Φ1については、その記載を省略している。また、安定化容量CsがMOSFETMbのゲートと接地電位Vssの接地配線との間に接続される。安定化容量Csの値は、例えば、300fF程度である。図13の安定化容量Csの値を、例えば、5pF程度とすると、図15の安定化容量Csの値300fFは、6/100の大きさであるので、安定化容量Csの面積は6/100程度に低減できることになる。
図16に示すように、B1)電圧Vcが減少し、インバーターINVの出力信号OUTが反転する。インバーターINVの出力信号OUTの反転後、制御ロジック回路CLGから出力された制御信号ΦのロウレベルでスイッチSを制御して、電圧Vcmを電源電位Vddが供給されるように電源配線に接続する。これにより、電圧Vcの電位がホールド状態にされる。また、B2)電圧Vcの電位がホールド状態にされることにより、電圧Vcmsが低下するのを防げるため、MOSFETMbが飽和領域で動作可能となる。これにより、バイアス電圧Vbの電圧変動が低減される。なお、図16の二点鎖線で示した電位Vcmpの電位変化は図12の電圧Vcmの電位変化を示している。
実施例1に係る位相補間回路(PI)によれば、必要な安定化容量Csが小さくて済む。また、比較例より小面積、時定数小(高速動作可能で低ノイズ化)である。さらに、制御ロジック回路CLGの出力を用いてスイッチ制御するため、誤検出の恐れがない。
図17は、エージング(aging)による特性劣化の検証結果を説明する図である。半導体装置の製造プロセス技術において、更なるプロセスの微細化が進むと、MOSFETのゲート長が縮小され、エージングによるMOSFETの特性劣化がより問題になる。
図17には、下記の3つのケースに特性劣化の検証を行っている。ここで、図5の構成を特徴1とし、図4の構成を特徴2として説明することがある。
ケース1(Case1):あるプロセスによる形成した位相補間回路(PI)であり、制御ロジック回路CLGの制御信号ΦがCDACに供給される(図5参照)。ただし、第2制御信号Φ1はインバーターINVに供給されておらず、インバーターINVは図9に示したインバーターINVpの構成である。このケース1は、特徴1のみが採用された位相補間回路である。
ケース2(Case2):Case1より1世代微細なプロセスによる形成した位相補間回路(PI)であるで、制御ロジック回路CLGの制御信号ΦがCDACに供給される(図5参照)。ただし、第2制御信号Φ1はインバーターINVに供給されておらず、インバーターINVは図9に示したインバーターINVpの構成である。このケース2は、特徴1のみ特徴1のみが採用された位相補間回路である。
ケース3(Case3):Case2と同様のプロセスによる形成した位相補間回路(PI)であるで、制御ロジック回路CLGの制御信号ΦがCDACに供給され(図5参照)、制御ロジック回路CLGの第2制御信号Φ1はインバーターINVに供給されている(図4参照)。このケース3は、特徴1と特徴2の両方が採用された位相補間回路である。
図17には、各ケースについて、インバーターINVのしきい値IVthと、インバーターINVのしきい値IVthのシフト分Vthsftと、インバーターINVのしきい値IVthのクライテリア(基準)(IVth criteria)が示されている。しきい値IVthのクライテリア(基準)(IVth criteria)とシフト分Vthsftとの間の電圧Vmが位相補間回路(PI)の動作マージンを示している。
電圧Vmの値が、Vm≦0となってしまうと、位相補間回路(PI)が正常動作できなくなり、位相補間回路(PI)の精度の大幅な劣化となる。ケース1では、電圧Vmは問題ない。特徴1のみのケース2では、十分な電圧Vmの値を確保できていない。ケース3では、特徴1と特徴2の適応により、ケース2の電圧Vmと比較して、電圧Vmを出来る限り増加させることができることが分かる。つまり、エージングによる特性劣化を抑える特徴2の技術は、プロセスの微細化が進むと必須となり得る技術であると考えられる。
図18は、位相補間回路(PI)の動作マージン(電圧Vm)を説明する図である。位相補間回路PIの設計クライテリア(基準)では、位相補間回路PIの位相補間動作の開始時において、電圧Vcの最小電圧(Criteria)とインバーターINVのしきい値IVthとの関係は、次式とされる。
電圧Vcの最小電圧(Criteria)-IVth>0
ここで、電圧Vcの最小電圧(Criteria)は、図6において、例えば、第3状態ST3であり、電流スイッチ回路CSW1-CSWNのN個のスイッチSすべてがオン状態となり、N個の電流I(N×I)を用いて容量素子Cの電荷の放電を完了した時の電圧Vcの値である。この「電圧Vcの最小電圧(Criteria)-IVth」の項が、位相補間回路(PI)の動作マージンであり、電圧Vmである(電圧Vcの最小電圧(Criteria)-IVth=Vm:図18参照)。
ここで、電圧Vcの最小電圧(Criteria)は、図6において、例えば、第3状態ST3であり、電流スイッチ回路CSW1-CSWNのN個のスイッチSすべてがオン状態となり、N個の電流I(N×I)を用いて容量素子Cの電荷の放電を完了した時の電圧Vcの値である。この「電圧Vcの最小電圧(Criteria)-IVth」の項が、位相補間回路(PI)の動作マージンであり、電圧Vmである(電圧Vcの最小電圧(Criteria)-IVth=Vm:図18参照)。
位相補間回路(PI)の動作マージン(Vm)がゼロ以上(Vm>0)の場合(図18において、OKで示す領域)、C1で示すように、位相を等分割できる。
位相補間回路(PI)の動作マージン(Vm)がゼロ以下(Vm<0)の場合(図18において、NGで示す領域)、位相を等分割できず、位相補間回路(PI)は正常に動作しない。また、ノイズ特性も大幅に劣化する。
図19は、エージングによる特性劣化のメカニズムを説明する図である。図20は、インバーターINVpのNMOSFETMn0のゲートソース間電位Vgsを説明する図である。図19および図20には、ケース1またはケース2の位相補間回路(PI)の場合が示されており、インバーターは図9のインバーターINVpである(CDACは図5参照)。
この場合、図19に示すように、インバーターINVpのNMOSFETMn0は、ゲートソース間電位Vgsが閾値電圧Vth以上で、ドレインソース間電位Vdsが電源電位Vddとされる(Vds=Vdd)と、ホットキャリア注入(Hot Carrier Injection:以下、HCI)の影響を受けてしまう。これにより、NMOSFETMn0のしきい値Vthnが劣化してしまう。
図20に示すように、NMOSFETMn0のゲートソース間電位Vgsは、電圧Vcと同じ電圧である。出力電圧OUTがロウレベルからハイレベルへ反転した後は、電圧Vcは特徴1(図5参照)によりホールド状態となる。電圧Vcのホールド状態の電圧VcHOLDは閾値電圧Vth以上である。そのため、NMOSFETMn0のゲートソース間電位Vgsは閾値電圧Vth以上(Vgs>Vth)となる。一方、出力電圧OUTはハイレベル(Vddレベル)なので、NMOSFETMn0のドレインソース間電位Vdsが電源電位Vddとなる(Vds=Vdd)。これにより、NMOSFETMn0はHCIの影響を受けて、NMOSFETMn0のしきい値Vthnが劣化してしまう。
図21は、エージングによる特性劣化の影響を低減するメカニズムを説明する図である。図22は、インバーターINVのNMOSFETMn0のゲートソース間電位Vgsを説明する図である。図21および図22には、ケース3の位相補間回路(PI)の場合が示されており、インバーターは図4のインバーターINVである(CDACは図5参照)。
この場合、図21に示すように、MOSFETMp1およびMOSFETMn1は制御信号Φ1のハイレベルからロウレベルへの変化に基づいて,オン状態およびオフ状態となる。したがって、NMOSFETMn0は、ゲートソース間電位Vgsが閾値電圧Vth程度で、ドレインソース間電位Vdsが電源電位Vdd以下とされる(Vds<Vdd)とされる。これにより、NMOSFETMn0のしきい値Vthnの劣化が小さくされる。つまり、インバーターINVが制御信号Φ1のロウレベルに基づいて停止モードに入った時に、インバーターINVの接地電位VssをMOSFETMn1で遮断し、インバーターINVを構成するMOSFETMn0のゲートソース間電位Vgsとドレインソース間電位Vdsに動作時電圧が印加されないように構成される。なお、インバーターINVが制御信号Φ1のロウレベルに基づいて停止モードに入った時に、インバーターINVの電源電位Vddを遮断するように構成してもよい。
図22に示すように、出力電圧OUTがロウレベルからハイレベルへ反転したことを、制御ロジック回路CLGは検出して制御信号Φ1をハイレベルからロウレベルとする。MOSFETMn1は制御信号Φ1のロウレベルによりオフ状態とされる。これにより、インバーターINVはセルフオフする。電圧Vcがホールド状態(電圧VcHOLD)の時、電圧ホールド時のNMOSFETMn0のゲートソース間電位Vgsは閾値電圧Vth程度で、ドレインソース間電圧はVDD以下なので、NMOSFETMn0のしきい値Vthnの劣化が少なくできる。インバーターINVのセルフオフ後、出力電圧OUTの電位はVddレベルに固定されているので、誤動作しない。
なお、容量素子CはVddに接続してもよい。また、CDACはPchMOSFETで構成してもよい。セルフオフするインバーターINVはVdd側のPMOSFETMp0を遮断する構成も可能である。また、セルフオフするインバーターINVの出力電圧OUTの固定電位は接地電位Vssとすることも可能である。
実施例1によれば、以下の効果を得ることができる。
1)特徴1:位相補間動作終了後に、制御ロジック回路CLGで、電流源は常にオンさせつつ、電流スイッチ回路CSWのMOSFETM1とMOSFETM2の制御により電流のパスを切り替えるので、電流源のバイアス電圧の変動を低減することができる。これにより、面積の増加とノイズ性能の悪化を引き起こさずに、位相補間回路の高精度化が可能となる。
2)特徴2:位相補間動作終了後に閾値判定するインバーターINVを制御ロジック回路CLGでオフにするので、閾値判定するNMOSFETMn0のゲートソース間電位Vgsとドレインソース間電位Vdsを小さくできる。これにより、BTI(Bias Temperature Instability:トランジスタの経年劣化現象)とHCIによるNMOSFETMn0のしきい値の劣化を抑えることが可能である。
3)これにより、小面積かつ高速動作が可能な位相補間回路を有する半導体装置を提供することができる。
次に、図23を用いて実施例2を説明する。図23は、実施例2に係る位相補間回路(PIa)の回路構成を示す図である。図23に示す位相補間回路(PIa)が、図3に示す位相補間回路(PI)と異なる点は、制御ロジック回路CLGがインバーターINVに制御信号Φ1を発生しない点である。図23において、CDACは図5に示す構成であり、インバーターINVは図9に示す構成である。図23の位相補間回路(PIa)の他の構成および効果は、図3に示す位相補間回路(PI)の他の構成および効果と同じであるので、繰り返しの説明は省略する。これにより、位相補間回路(PIa)の補間動作を高精度化することができる。容量素子CはVddに接続してもよい。また、CDACはPchMOSFETで構成してもよい。
次に、図24を用いて実施例3を説明する。図24は、実施例3に係る位相補間回路(PIb)の回路構成を示す図である。図24に示す位相補間回路(PIb)が、図23に示す位相補間回路(PIa)と異なる点は、インバーターINVが比較回路CMPに変更されている点である。図24の位相補間回路(PIb)の他の構成および効果は、図23に示す位相補間回路(PIa)の他の構成および効果と同じであるので、繰り返しの説明は省略する。容量素子CはVddに接続してもよい。また、CDACはPchMOSFETで構成してもよい。
(応用例)
実施例1-3に示す位相補間回路(PI,PIa、PIb)は、図1に示したPLL回路1のフラクショナル分周器FDIVに適用できる。この場合、PLL回路1は小数逓倍機能を有するPLL回路である。
実施例1-3に示す位相補間回路(PI,PIa、PIb)は、図1に示したPLL回路1のフラクショナル分周器FDIVに適用できる。この場合、PLL回路1は小数逓倍機能を有するPLL回路である。
ADASや自動運転システムにおいて車両位置を正確に把握する手段であるGNSS(Global Navigation Satellite System)が重要になっている。一方、GNSSに使われる人工衛星の電波は-130dBm程度と弱く、車載用半導体装置ICの発生する電磁(EMI)ノイズがGNSSの受信を妨害することが危惧され、EMIノイズを低減することが要求される。実施例1-3に係る小数逓倍機能を有するPLL回路1を車載用半導体装置ICに利用し、周波数分解能を向上させることで、EMIノイズ低減の要求を満たすことができた。
また、PLL回路1が小数逓倍機能を有すると、SSCG(Spread Spectrum Clock Generator)機能も持たせることができる。SSCGはスペクトラムを拡散させることでパワーを分散し、さらに、EMIノイズを低減することができる。
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
1:位相同期回路(PLL回路)
PFD:位相比較器
CP:チャージポンプ
LF:ループフィルタ
VCO:電圧制御型発振器
FDIV;フラクショナル分周器FDIV
PI:位相補間回路
CDAC:Nビットの電流デジタルアナログ変換回路
SW:スイッチ回路
C:容量素子C
IVN:インバーター
CLG:制御ロジック回路
PFD:位相比較器
CP:チャージポンプ
LF:ループフィルタ
VCO:電圧制御型発振器
FDIV;フラクショナル分周器FDIV
PI:位相補間回路
CDAC:Nビットの電流デジタルアナログ変換回路
SW:スイッチ回路
C:容量素子C
IVN:インバーター
CLG:制御ロジック回路
Claims (8)
- Nビットの電流デジタルアナログ変換回路と、スイッチ回路と、容量素子と、比較回路と、制御ロジック回路と、を含む位相補間回路を有し、
前記制御ロジック回路は、
位相補間動作が終了したことを前記比較回路の出力結果を用いて検知して、前記比較回路をオフにする制御信号を出力し、
前記比較回路は、入力電圧の値を比較する動作モードと、入力電圧の値に関係なく固定された電圧レベルを出力する停止モードを備える、半導体装置。 - 請求項1に記載の半導体装置において、
前記比較回路が前記制御信号に基づいて前記停止モードに入った時に、前記比較回路の電源電位または接地電位を遮断し、前記比較回路を構成するMOSFETのゲートソース間電圧とドレインソース間電圧に動作時電圧が印加されないように構成される、半導体装置。 - 請求項1に記載の半導体装置において、
前記比較回路はインバーターで構成される、半導体装置。 - Nビットの電流デジタルアナログ変換回路と、スイッチ回路と、容量素子と、インバーターと、制御ロジック回路と、を含む位相補間回路を有し、
前記制御ロジック回路は、
位相補間動作が終了したことを前記インバーターの出力結果を用いて検知して、
前記電流デジタルアナログ変換回路をオフにする第1制御信号を出力し、
前記インバーターをオフにする第2制御信号を出力する、半導体装置。 - 請求項4に記載の半導体装置において、
前記インバーターが前記第2制御信号に基づいてオフにされた時、
前記インバーターの電源電位または接地電位が遮断され、
前記インバーターを構成するMOSFETのゲートソース間電圧とドレインソース間電圧に動作時電圧が印加されないように構成される、半導体装置。 - Nビットの電流デジタルアナログ変換回路と、スイッチ回路と、容量素子と、インバーターと、制御ロジック回路と、を含む位相補間回路を有し、
前記制御ロジック回路は、
位相補間動作が終了したことを前記インバーターの出力結果を用いて検知して、
前記電流デジタルアナログ変換回路をオフにする第1制御信号を出力する、半導体装置。 - 請求項6に記載の半導体装置において、
前記制御ロジック回路は、
位相補間動作が終了したことを前記インバーターの出力結果を用いて検知して、
前記インバーターをオフにする第2制御信号を出力する、半導体装置。 - 請求項7に記載の半導体装置において、
前記インバーターが前記第2制御信号に基づいてオフにされた時、
前記インバーターの接地電位が遮断され、
前記インバーターを構成するMOSFETのゲートソース間電圧とドレインソース間電圧に動作時電圧が印加されないように構成される、半導体装置。
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